JP3916874B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3916874B2 JP3916874B2 JP2001029573A JP2001029573A JP3916874B2 JP 3916874 B2 JP3916874 B2 JP 3916874B2 JP 2001029573 A JP2001029573 A JP 2001029573A JP 2001029573 A JP2001029573 A JP 2001029573A JP 3916874 B2 JP3916874 B2 JP 3916874B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried gate
- substrate
- buried
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 102
- 239000012535 impurity Substances 0.000 claims description 19
- 239000010408 film Substances 0.000 description 110
- 108091006146 Channels Proteins 0.000 description 71
- 230000005669 field effect Effects 0.000 description 31
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 29
- 229910010271 silicon carbide Inorganic materials 0.000 description 28
- 230000005684 electric field Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 10
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007788 roughening Methods 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は大電流を制御するパワ−半導体装置に係り、特に高耐電圧のパワー半導体装置に関する。
【０００２】
【従来の技術】
高速スイッチング特性に優れ、高い入力インピーダンスをもち、かつ入力損失が小さい電力用縦型半導体装置として、例えば電界効果トランジスタが知られている。最近では、優れた高耐電圧特性を有する炭化珪素（ＳｉＣ）の単結晶材料を使用する電界効果トランジスタが試作されている。その一例として、ISPSD’2000予稿集の105ページから108ページに、ＳｉＣを用いたＳＩＡＦＥＴ(Static induction Injected Accumulated FET)が記載されている。図８にこのＳＩＡＦＥＴの１個のセグメントの断面図を示す。セグメントは紙面に垂直な方向に長い帯状であり、通常このセグメントが左右に複数個連結されている。図８において、ｎ型の炭化珪素の半導体基板（ＳｉＣ基板）１０１上にエピタキシャル法でｎ型のドリフト層１０２を形成する。ドリフト層１０２の図において左側の約２分の１の領域にアルミニウムやホウ素等のイオンを注入することによりｐ型の埋込ゲート領域１０５を形成し、右側の一部分にｐ型の埋込ゲートコンタクト領域１０６を形成している。埋込ゲート領域１０５、埋込ゲートコンタクト領域１０６及び両者の間のドリフト層１０２の上にｎ型のチャンネル領域１０３をエピキシャル法で形成する。このＳＩＡＦＥＴがオンのとき電流はチャネル領域１０３を流れる。
【０００３】
チャネル領域１０３の左端部領域に窒素などのイオンを注入することによりｎ型ソース領域１０４を形成する。ｐ型の埋込ゲート領域１０５は図示を省略した接続体によりｐ型埋込ゲートコンタクト領域１０６に接続されている。埋込ゲートコンタクト領域１０６に接してｐ型のゲートコンタクト領域１０７が形成され、ゲートコンタクト領域１０７に埋込ゲート電極１０９を設けている。ソース領域１０４、チャネル領域１０３、ゲートコンタクト領域１０７の上に絶縁物の薄い膜でゲート絶縁膜１１０を形成し、その上にＭＯＳゲート電極１０８を設けている。ソース電極１１２を基準（０電圧）にし、ＭＯＳゲート電極１０８に正の電圧を印加すると、チャネル領域１０３内のゲート絶縁膜１１０近傍に電子が蓄積され、電流通路が形成される。これにより電子はソース領域１０４からチャネル領域１０３を通り、ドリフト領域１０２を経てドレイン層１０１に流れる。ＳＩＡＦＥＴでは、埋込ゲート領域１０５にｐｎ接合のビルトイン電圧以下の電圧（例えば＋２．５Ｖ）を印加しオンさせる。この時、チャネル領域１０３に広がっていた空乏層がチャネル領域１０３内の狭い範囲に縮小するので、電流が流れるチャネルの幅が広くなり、ＭＯＳゲート電極１０８に印加する電圧が低くてもオン抵抗は低い。また、埋込ゲート領域１０５にビルトイン電圧以上の電圧を印加すると、ｐ型の埋込ゲート領域１０５及び埋込ゲートコンタクト領域１０６及びゲートコンタクト領域１０７からチャネル領域１０３にホールが注入される。これによりチャネル領域１０３に伝導度変調が生じ、さらにオン抵抗を低減することができる。
一方、オフのときには、埋込ゲート電極１０９の電圧を零にするか又は負の電圧を印加する。これにより、ｐ型の埋込ゲート領域１０５及び埋込ゲートコンタクト領域１０６と、ドリフト層１０２との接合から、ドレイン電極１１１及びＭＯＳゲート電極１０８に向かって空乏層が広がり、チャネル領域１０３をピンチオフし電流を遮断する。そして空乏層が電圧を分担する。
【０００４】
【発明が解決しようとする課題】
図８のＳＩＡＦＥＴのような、ＭＯＳゲート電極１０８と埋込ゲート電極１０９を有する半導体装置においては、リーク電流の低減を図るために逆バイアス電圧を埋込ゲート電極１０９に印加する。その結果、埋込ゲート電極１０９の近傍のＭＯＳゲート電極１０８とゲートコンタクト領域１０７との間のゲート絶縁膜１１０の端部の円Ａの部分の電界が高くなり、ゲート絶縁膜１１０の信頼性が低下する。また、チャネル領域１０３をエピタキシャル成長法により形成した後、イオン打込みによりゲートコンタクト領域１０７を形成すると、イオン打込み時に発生する欠陥の修復のために高温でアニールをする必要がある。高温でアニールすると、ゲート絶縁膜１１０とチャネル領域１０３との界面が荒れ、チャネル領域１０３を移動する電子の移動し易さを表す移動度が小さくなり、オン抵抗が大きくなる。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜の上記基板の表面に平行な方向の一方の側の端部の膜厚は、上記ゲート絶縁膜の上記基板の表面に平行な方向の中央部の膜厚よりも厚く、
かつ、上記ゲート電極の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記一方の側の端部を介して上記ゲートコンタクト領域に対向している。
本発明によれば、上記ゲート絶縁膜の上記基板の表面に平行な方向の一方の側の端部の膜厚は、上記ゲート絶縁膜の上記基板の表面に平行な方向の中央部の膜厚よりも厚く、かつ、上記ゲート電極の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記一方の側の端部を介して上記ゲートコンタクト領域に対向しているから、ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００６】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記ゲートコンタクト領域と対向していない。
本発明によれば、上記ゲート電極が、上記基板に垂直な方向において上記ゲートコンタクト領域と対向していないから、ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００７】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上、上記チャネル領域の上記埋込ゲート電極側の側面上、および、上記埋込ゲートコンタクト領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜における上記埋込ゲートコンタクト領域上に位置する第１部分の膜厚は、上記ゲート絶縁膜における上記チャネル領域の上面上に位置する第２部分の膜厚よりも厚く、
上記ゲート電極の上記埋込ゲート電極側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記第１部分を介して上記埋込ゲートコンタクト領域に対向している。
本発明によれば、上記ゲート絶縁膜における上記埋込ゲートコンタクト領域上に位置する第１部分の膜厚は、上記ゲート絶縁膜における上記チャネル領域の上面上に位置する第２部分の膜厚よりも厚く、上記ゲート電極の上記基板の表面に平行な方向の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記第１部分を介して上記埋込ゲートコンタクト領域に対向しているから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００８】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と
を備え、
上記チャネル領域の上面と上記基板の上面との距離は、上記埋込ゲートコンタクト領域の上面と上記基板の上面との距離よりも大きく、
上記チャネル領域の上面に形成された部分と、この部分につながっており、かつ、上記チャネル領域の上面と上記埋込ゲートコンタクト領域の上面との間の段差面上に形成されると共に上記埋込ゲートコンタクト領域に接触している部分とを有するゲート絶縁膜と、
上記ゲート絶縁膜の上面に形成された部分と、この部分につながっていると共に上記ゲート絶縁膜の段差面に形成された段差部と、上記段差部につながっており、かつ、上記埋込ゲートコンタクト領域の上面に形成されると共に上記埋込ゲート電極に接触している部分とを有するゲート電極と
を備える。
本発明によれば、ゲート電極が埋込ゲートコンタクト領域上に位置している部分を有するから、ゲート絶縁膜に加わる電界が低くなり絶縁膜が劣化することはない。
【０００９】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上の一部に埋め込み形成された第２の導電型の埋込ゲート領域と、
上記埋込ゲート領域上、および、上記第１の層上における上記埋込ゲート領域に上記基板の表面に平行な方向に連なる一部分の上に形成された第１の導電型のチャネル領域と、
上記第１の層上における上記埋込ゲート領域が形成されていない部分の一部、および、この第１の層上における上記埋込ゲート領域が形成されていない部分に連なる上記チャネル領域の側面部分上に、上記埋込ゲート領域に対して上記基板の表面に平行な方向に間隔をおいて埋め込み形成された第２の導電型の埋込ゲートコンタクト領域と、
上記埋込ゲートコンタクト領域における上記第１の層上に形成された部分の上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記埋込ゲートコンタクト領域に対向していない。
本発明によれば、上記ゲート電極は、上記基板に垂直な方向において上記埋込ゲートコンタクト領域に対向していないから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域、第２の導電型の領域、および、第２の導電型の埋込ゲートコンタクト領域と
を備え、
上記第２の導電型の領域は、上記基板の表面に平行な方向において、上記埋込ゲート領域と、上記埋込ゲートコンタクト領域との間に位置し、
上記埋込ゲート領域上、上記第２の導電型の領域上、上記第１の層における上記埋込ゲート領域と上記第２の導電型の領域上との間に位置する部分上、上記第１の層における上記第２の導電型の領域と上記埋込ゲートコンタクト領域との間に位置する部分上、および、上記埋込ゲートコンタクト領域上における上記埋込ゲート領域側の端部上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に、上記チャネル領域に対して上記基板の表面に平行な方向に間隔をおいて形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備える。
本発明によれば、上記埋込ゲートコンタクト領域上に、直接埋込ゲート電極が形成されているから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【００１０】
【発明の実施の形態】
以下に、本発明の好適な実施例を図１から図７を参照して説明する。図１から図７は、本発明の各実施例の半導体装置の１個のセグメントを示す断面図であり、大電流を取扱う場合には、このセグメントを図の左右方向に複数個連結して大容量の半導体装置を構成することができる。各図において、図示された各要素の寸法は実際の寸法とは対応していない。
【００１１】
《第１実施例》
図１は、本発明の第１実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。本実施例ではセグメントは紙面に垂直な方向に長い帯状であるが、その形状は例えば円形や四角形等であってもかまわない。図１において、下図にドレイン電極２１を有する厚さ約３００μｍの高不純物濃度ｎ型ＳｉＣのドレイン層１の上に厚さ約５０μｍの低不純物濃度ｎ型ＳｉＣのドリフト層２が形成されている。電子流の流出層として働くドレイン層１からドレイン電極２１を経て外部へ電子が流出する。ドリフト層２の図において上方の左側部分及び右側部分には、所定の間隔を保ってｐ型ＳｉＣの第１の埋込ゲート領域５及びｐ型ＳｉＣの埋込ゲートコンタクト領域６がそれぞれ形成されている。埋込ゲート領域５，埋込ゲートコンタクト領域６及び両者の間のドリフト層２の上に、ｎ型ＳｉＣのチャネル領域３が形成されている。埋込ゲート領域５の更に上方の左端部にｎ型ＳｉＣのソース領域４が形成されている。ソース領域４にはソース電極２２が設けられている。電子流の流入領域のソース領域４にはソース電極２２を経て外部から電子が流入する。
【００１２】
埋込ゲートコンタクト領域６に接してｐ型ＳｉＣのゲートコンタクト領域７が形成され、ゲートコンタクト領域７上に埋込ゲート電極２６が設けられている。埋込ゲートコンタクト領域６とゲートコンタクト領域７を一体に形成して、第２の埋込ゲート領域としてもよいが、本実施例では加工処理の便宜上、第２の埋込ゲート領域を埋込ゲートコンタクト領域６とゲートコンタクト領域７に分けている。ソース領域４、チャネル領域３及びゲートコンタクト領域７の上に、絶縁物の薄い膜でゲート絶縁膜１１を形成する。ゲート絶縁膜１１を介してチャネル領域３に対向するようにＭＯＳゲート電極２５が設けられている。ゲート絶縁膜１１は、ＭＯＳゲート電極２５の電位がチャネル領域３に電界効果を与えるように十分薄く形成する必要があるが、チャネル領域３に対向していない領域では薄くする必要はない。そこで本実施例ではゲート絶縁膜１１の両端部領域１１Ａ、１１Ｂの厚さを他の領域の厚さの２倍以上に厚くしている。ゲート絶縁膜１１の厚さはｎ型チャネル領域３の両端部領域を除いて約０．１μｍである。ゲートコンタクト領域７及びソース領域４の上のゲート絶縁膜１１の厚さはチャネル領域３の上の大部分のゲート絶縁膜１１の厚さの２倍以上であるのが望ましく、本実施例では約０．５μｍであるが、１μｍ以上であってもよい。ソース電極２２に接続されているソース領域４の好ましい厚さは０．２μｍであるが、０．１μｍから０．４μｍの範囲にあればよい。埋込ゲート領域５の好ましい厚さは０．５μｍであるが、０．２μｍから０．８μｍの範囲にあればよい。チャネル領域３の好ましい厚さは０．４μｍであるが０．１μｍから０．９μｍの範囲にあればよい。埋込ゲート領域５の左右方向の幅はソース領域４より３μｍ程度長いのが望ましいが、１μｍから５μｍ長くても良い。埋込ゲート領域５と埋込ゲートコンタクト領域６との間の間隔は３μｍが好ましいが、２μｍないし５μｍの範囲にあればよい。
【００１３】
第１実施例の電界効果トランジスタの製作方法の一例を以下に説明する。ドレイン層１として機能する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度の窒素を含むｎ型ＳｉＣ基板を用意し、この一方の表面に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ 低不純物濃度の窒素を含むｎ型ドリフト層２を気相成長法等により形成する。次に、ドリフト層２の上のほぼ左半分の領域に埋込ゲート領域５を形成し、右端部から約３分の１の領域に埋込ゲートコンタクト領域６を形成する。埋込ゲート領域５と埋込ゲートコンタクト領域６の不純物濃度は、１０１８ａｔｍ／ｃｍ３程度であり、ドリフト層２へのアルミニウム等のイオン打ち込み等により形成する。埋込ゲート領域５，埋込ゲートコンタクト領域６及びドリフト層２の上に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型のチャネル領域３を気相成長法等により形成する。チャネル領域３の端部において、埋込ゲートコンタクト領域６に接するようにｐ型のゲートコンタクト領域７をアルミニウムのイオン打ち込み法等により形成する。これにより、ゲートコンタクト領域７は埋込ゲートコンタクト領域６に電気的に接続される。チャネル領域３の左端部に、１０１８から１０２０ａｔｍ／ｃｍ3の高不純物濃度のｎ型のソース領域４を窒素等のイオン打ち込み法により形成する。イオン打ち込み後、イオン打ち込み処理により結晶に発生した欠陥を修復し、元の結晶構造に回復させるため、１４００℃から２０００℃の温度で３０分程度アニールする。
【００１４】
チャネル領域３、ソース領域４及びｐ型ゲートコンタクト領域７の上にＳｉＯ２等の絶縁膜でゲート絶縁膜１１を形成した後、ゲートコンタクト領域７の上の端部のＳｉＯ２等の絶縁膜を取り除き、アルミニウム等の金属で、ゲートコンタクト領域７に電気的に接続された埋込ゲート電極２６を形成する。また、ソース領域４の端部のＳｉＯ２等絶縁膜を取り除き、アルミニウム、ニッケル等の金属膜で、ｎ型ソース領域４に電気的に接続されたソース電極２２を形成する。ゲート絶縁膜１１の両端部領域１１Ａ、１１Ｂを気層成長法などにより厚くする。次にゲート絶縁膜１１の上にＭＯＳゲート電極２５を形成する。さらに、図示を省略したが、セグメントの奥行き方向（図１の紙面に垂直な方向）の所定の位置で埋込ゲート領域５の一部分を露出させ、埋込ゲート領域５の前記露出部を埋込ゲート電極２６に接続する。埋込ゲート領域５を露出させる代わりに、埋込ゲート領域５と埋込ゲートコンタクト領域６とを接続するｐ型領域（図示省略）を形成し、このｐ型領域を埋込ゲート電極２６に電気的に接続してもよい。最後に、アルミニウム、ニッケル等でドレイン層１に接続されたドレイン電極２１を形成して完成する。なお、埋込ゲート領域５及び埋込ゲートコンタクト領域６は、ドリフト層２の内部にイオン打ち込みをして形成してもよい。この場合チャネル領域３を形成するための工程が省ける。
【００１５】
本実施例のＳｉＣ電界効果トランジスタをオフにするときは、ドレイン電極２１の電位がソース電極２２の電位より高い状態で、ＭＯＳゲート電極２５及び埋込ゲート電極２６と、ソース電極２２との間の電位を０Ｖにする。その結果、埋込ゲート領域５及び埋込ゲートコンタクト領域６と、ドリフト領域２及びチャネル領域３との接合部からビルトイン電圧に対応した空乏層が広がり、埋込ゲート領域５と埋込ゲートコンタクト領域６との間のドリフト層２の領域２Ａ、チャネル領域３及びドリフト層２内に空乏層が形成される。これによりチャネル領域３をピンチオフ状態にすることができる。その結果、ソース電極２２とドレイン電極２１間の電流が遮断されノーマリオフの状態になる。ドレイン電極２１の電位がさらに高くなると、ドレイン電極２１から、ドレイン層１、ドリフト層２、埋込ゲート領域５と埋込ゲートコンタクト領域６の間の領域２Ａ、チャネル領域３及びソース領域４を通ってソース電極２２にリーク電流が流れる。この状態で、埋込ゲート電極２６をソース電極２２より低い電位にすると、チャネル領域３及び埋込ゲート領域５と埋込ゲートコンタクト領域６との間のドリフト層２の領域２Ａ内の広い範囲に空乏層が広がり、その結果としてリーク電流は減少する。
【００１６】
例えば図８の従来の電界効果半導体装置では、ゲートコンタクト領域１０７に接続された埋込ゲート電極１０９にソース電極１１２の電位に対して２０Ｖの逆バイアス電位を印加した場合、ゲート絶縁膜１１０の両端部の厚さが薄いため、絶縁膜１１０の端部の電界が高くなる。このような状態で、オンオフ動作を長時間繰り返すと、ゲート絶縁膜１１０の絶縁性が悪化し、ＭＯＳゲート電極１０８からｐ型ゲートコンタクト領域１０７へ流れるリーク電流が増加する。その結果、電界効果トランジスタのオン抵抗が増大し、オン時の損失が増えるとともに長期の使用における信頼性が低下する。またオン時にはＭＯＳゲート電極１０８に１０Ｖから２０Ｖ程度の電圧を印加するので、ソース領域１０４の上のゲート絶縁膜１１０の電界が高くなり、絶縁膜１１０の信頼性が低下する。
【００１７】
本実施例の電界効果トランジスタでは、ゲート絶縁膜１１を、ゲートコンタクト領域７の近傍及びｎ型ソース領域４の近傍で、チャネル領域３の上のゲート絶縁膜１１の厚さより厚くしている。これにより、ＭＯＳゲート電極２５の右端部２５Ａとゲートコンタクト領域７とが離れ、オフ時に埋込ゲート電極２６に逆バイアス電圧を印加したり、オン時にＭＯＳゲート電極２５に正の電圧を印加した場合でもゲート絶縁膜１１の端部領域の電界は高くならない。すなわち、オン・オフ時に高い電界が加えられるゲート絶縁膜１１の両端部領域の膜厚を厚くしたことにより、ゲート絶縁膜１１の耐絶縁性が向上するとともに絶縁膜の長期間の使用における信頼性が向上する。本実施例の、ゲート絶縁膜１１の端部領域の膜厚をチャネル領域３の上のゲート絶縁膜１１の膜厚の２倍程度に厚くしたＳｉＣ電界効果トランジスタの寿命試験をしたところ、従来のものに比べて１０倍以上の期間リーク電流の増加なしで動作させることができた。
【００１８】
《第２実施例》
図２は本発明の第２実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ＭＯＳゲート電極２８を、ｎ型ソース領域４の端部近傍からｐ型埋込ゲートコンタクト領域６の端部６Ａ近傍までの間を覆うようにしたことを特徴とする。これにより、ＭＯＳゲート電極２８の右端部２８Ａはゲートコンタクト領域７から離れた位置にある。ゲート絶縁膜３１の厚さは、図１のもののように端部で厚くせず、全面で同じ厚さにしてある。その他の構成は図１に示すものと同じであり、作製方法も実質的に第１実施例の場合と同様である。本実施例では、前記のように右端部２８Ａをゲートコンタクト領域７から離すことにより、オフ時に埋込ゲート電極２６を逆バイアス電位にしたとき、前記右端部２８Ａ近傍のゲート絶縁膜３１に高い電界が印加されることはなく、ゲート絶縁膜３１の信頼性が向上する。本実施例では、ＭＯＳゲート電極２８の右端部２８Ａがゲートコンタクト領域７から離れるようにＭＯＳゲート電極２８を小さくしたので、チャネル領域３に対向するＭＯＳゲート電極２８の面積が小さくなり、電界効果も減少するが、ゲート絶縁膜３１の厚さを両端部で厚くしないので、ゲート絶縁膜３１の厚さを増す気相成長法等の工程が省かれ、製作工程が簡単になる。第２実施例のＳｉＣ電界効果トランジスタについて第１実施例と同様の寿命試験をしたところ、ゲート絶縁膜３１は従来のものに比べて１０倍以上の期間にわたり劣化せずリーク電流の増加などは生じなかった。
【００１９】
《第３実施例》
図３は本発明の第３実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例の電界効果トランジスタを図１に示す第１実施例の電界効果トランジスタと比べると、本実施例のものでは図１に示すｐ型ゲートコンタクト領域７を設けていない。本実施例では、埋込ゲートコンタクト領域６の近傍のｎ型チャネル領域３を斜面１２を形成するように除去する。斜面１２を含むチャネル領域３と埋込ゲートコンタクト領域６の上に絶縁膜４１を形成する。絶縁膜４１の埋込ゲートコンタクト領域６に接する部分４１Ａは他の部分より厚くなされている。絶縁膜４１の上にＭＯＳゲート電極３５を形成する。その他の構成は図１に示す第１実施例のものと同じである。
【００２０】
本実施例の電界効果トランジスタでは、ｐ型埋込ゲートコンタクト領域６上のゲート絶縁膜４１Ａを厚くしているので、オフ時に埋込ゲート電極２６に逆バイアス電圧を印加してもゲート絶縁膜４１Ａの近傍の電界はあまり高くならない。従ってゲート絶縁膜４１の信頼性が向上する。第１実施例では、ｐ型ゲートコンタクト領域７をイオン打ち込み法により形成するために欠陥が生じる。その欠陥を修復し、元の結晶状態に回復させるために１３００℃から２０００℃の高温下でアニールする必要があった。このアニールにより電流通路となるｎ型チャネル領域３とゲート絶縁膜４１の境界面が荒れる。その結果オン時にチャネル領域３を電子が進むときこの境界面の荒れにより電子が散乱し抵抗が高くなる。しかし、本実施例では、ｐ型ゲートコンタクト領域７を形成しないために、ｎ型チャネル領域３の形成後に高温アニールを必要としない。従ってｎ型チャネル領域３とゲート絶縁膜４１の境界面の荒れを引き起こすことなく、低いオン抵抗の電界効果トランジスタを実現できる。第１実施例のものではオン抵抗は１５０ｍΩｃｍ２であったが、本実施例のものでは、１１０ｍΩｃｍ２となり大幅に低減した。耐電圧は５．２ｋＶであった。図３では、ＭＯＳゲート電極３５はゲート絶縁膜４１を介して斜面１２の側面及び埋込ゲートコンタクト領域６に対向する絶縁膜４１Ａの面にまで設けられているが、斜面１２と絶縁膜４１Ａの面にはＭＯＳゲート電極３５を設けなくても同様の効果が得られる。
【００２１】
《第４実施例》
図４は本発明の第４実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。第４実施例では、前記図３の第３実施例のものと同様に埋込ゲートコンタクト領域６の近傍のチャネル領域３の端部に斜面１２を形成する。ソース電極２２を除くソース領域４，チャネル領域３の上面及び斜面１２にゲート絶縁膜４１を形成する。ゲート絶縁膜４１の上にＭＯＳゲート電極３５を、その右側の端部が埋込ゲートコンタクト領域６と埋込ゲート電極２６に接するように形成する。その他の構成は前記第３実施例のものと同じである。本実施例の構成では、埋込ゲート電極２６とＭＯＳゲート電極３５が電気的に接続されている。従ってオフ時に埋込ゲート電極２６に逆バイアス電圧を与えて耐電圧を高くしても、ＭＯＳゲート電極３５と埋込ゲート電極２６が同電位であるために、埋込ゲートコンタクト領域６の近傍のゲート絶縁膜４１に加わる電界は低い。したがって、ゲート絶縁膜４１は劣化することなく高い信頼性を維持できる。また、ＭＯＳゲート電極３５と埋込ゲート電極２６が接触しているので、第３実施例のものに比べてセグメントの幅を狭くすることができるとともにオン抵抗を低くすることができる。
【００２２】
《第５実施例》
図５は本発明の第５実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。本実施例では、ｎ型チャネル領域３を形成した後、その右端部をエッチングにより斜面１２及び面３６Ａを形成するように除去する。次に斜面１２及び面３６Ａにアルミニウム（又はホウ素）のイオン打込みにより、ｐ型の埋込ゲートコンタクト領域３６を形成する。ソース領域４のソース電極２２を除く部分、チャネル領域３及び埋込ゲートコンタクト領域３６の端面３６Ｂにゲート絶縁膜５１を形成する。ゲート絶縁膜５１の上に、その両端部を除いてＭＯＳゲート電極２５を形成する。その他の構成は第４実施例のものと同様である。本実施例では、ＭＯＳゲート電極２５を埋込ゲートコンタクト領域３６の近傍に形成していないので、オフ時には空乏層が、埋込ゲート領域５及び、斜面１２と面３６Ａに形成された埋込ゲートコンタクト領域３６と、チャネル領域３及びドリフト層との接合からチャネル領域３及びドリフト層２内に広がる。これによりチャネル領域３及びドリフト層２がピンチオフ状態になり電流を遮断する。空乏層は斜面１２の部分のｐ型埋込ゲートコンタクト領域３６とチャネル領域３との接合からも広がるため、前記の各実施のものよりも高耐圧化が図れる。第３実施例のものでは耐電圧は５．２ｋＶであったが、本実施例のものでは耐電圧は６．１ｋＶに向上した。
【００２３】
《第６実施例》
図６は本発明の第６実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ｐ型の埋込ゲートコンタクト領域６とｐ型の埋込ゲート領域５の間に少なくとも１つのｐ型領域１０を形成している。ｐ型領域１０は複数設けてもよい。ｐ型領域１０は図示を省略した接続体により、埋込ゲート電極２６に電気的に接続されている。図４に示す第４実施例のものと同様に、ｎ型チャネル領域３の右端部に斜面１２を形成しているが、斜面１２にはゲート絶縁膜１１及びＭＯＳゲート電極２５を形成していない。その他の構成は前記第４実施例のものと同じである。
【００２４】
本実施例の電界効果トランジスタのオフ時には、埋込ゲート領域５，埋込ゲートコンタクト領域６及びｐ型領域１０と、ドリフト層２との各接合部から、埋込ゲート領域５、埋込ゲートコンタクト領域６及びｐ型領域１０のそれぞれの間に空乏層が広がる。この空乏層により電流が遮断されるため、高耐圧化が図れる。オン時には、埋込ゲート領域５とｐ型領域１０との間、ｐ型領域１０とｐ型埋込ゲートコンタクト領域６との間が電流路となるので、電流が分散して流れ、オン抵抗を低減できる。本実施例の電界効果トランジスタの具体例では、耐電圧６．５ｋＶ、オン抵抗は７０ｍΩｃｍ２であった。従来例の同程度の大きさの電界効果トランジスタと比べ、耐電圧が約３０％上昇し、オン抵抗は約２０％減少した。図６の構成ではＭＯＳゲート電極２５がゲート絶縁膜１１を介してｎ型チャネル領域３上面のみに形成されているが、図３及び図４と同様に、斜面１２及び埋込ゲートコンタクト領域６の上面にもゲート絶縁膜１１を介してＭＯＳゲート電極２５を設けても同様の効果を得ることができる。
【００２５】
《第７実施例》
図７は本発明の第７実施例の耐電圧５ｋＶのＳｉＣ（炭化珪素）ＩＧＢＴの断面図である。本実施例では、第３実施例の図３におけるｎ型のドレイン層１の代わりにコレクタ電極２３を有し、電子の外部への流出層として働くｐ型のコレクタ層８を設けている。また図３のソース領域４の代わりに、エミッタ電極２４を有し、外部からの電子の流入層となるエミッタ領域９を有する。その他の構成は図３のものと同じである。本実施例によれば、オン時にコレクタ層８からドリフト層２に少数キャリアであるホールが注入される。これにより、ドリフト層２及びチャネル領域３内では電子による電気伝導に加えてホールも電気伝導に寄与するため伝導度変調を生じ、大幅なオン抵抗の低減が図れる。本実施例のものでは、耐電圧は第３実施例のものの５．３ｋＶと変わらないが、ｐｎ接合のビルトイン電圧以上で、オン抵抗は７ｍΩｃｍ２と大幅に低くなった。また、埋込ゲート電極２６にｐｎ接合のビルトイン電圧以上の電圧例えば２．８Ｖを印加すると、埋込ゲートコンタクト領域６及び埋込ゲート領域５からもチャネル領域３にホールが注入される。その結果さらにオン抵抗が低下し、本実施例の具体例ではオン抵抗は５ｍΩｃｍ２であった。
【００２６】
本発明は上記の各実施例に限定されるものではなく、さらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた半導体装置を例に挙げて述べたが、本発明は、ダイヤモンド、ガリウムナイトライドなどの他のワイドギャップ半導体材料を用いた半導体装置に有効に適用できる。
前記第１ないし第７実施例では、ドリフト層２がｎ型の半導体装置の場合について述べたが、ドリフト層２がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【００２７】
【発明の効果】
以上の各実施例で詳細に説明したように、本発明によれば、埋込ゲート領域を有するＭＯＳ構造の電界効果半導体装置において、埋込ゲートコンタクト領域近傍のゲート絶縁膜を厚くすることにより、その領域近傍の絶縁膜に加わる電界を緩和することができ、絶縁膜の劣化を防ぎ半導体装置の信頼性の向上を図ることができる。
また、ゲートコンタクト領域を形成せずに、埋込ゲート用電極を直接埋込ゲートコンタクト領域上に形成したものでは、埋込ゲートコンタクト領域近傍の絶縁膜に加わる電界は低く、絶縁膜の劣化が避けられる。その結果半導体装置の大幅な信頼性の向上を図ることができる。この場合にはゲートコンタクト領域を形成しないために、アニール処理を必要とせず、絶縁膜と半導体との界面を荒らすおそれがない。
【図面の簡単な説明】
【図１】本発明の第１実施例の電界効果トランジスタの断面図
【図２】本発明の第２実施例の電界効果トランジスタの断面図
【図３】本発明の第３実施例の電界効果トランジスタの断面図
【図４】本発明の第４実施例の電界効果トランジスタの断面図
【図５】本発明の第５実施例の電界効果トランジスタの断面図
【図６】本発明の第６実施例の電界効果トランジスタの断面図
【図７】本発明の第７実施例のIGBTの断面図
【図８】従来の電界効果半導体装置の断面図
【符号の説明】
１ ドレイン層
２ ドリフト層
２Ａ 領域
３ チャネル領域
４ ソース領域
５ 埋込ゲート領域
６、３６ 埋込ゲートコンタクト領域
７ ゲートコンタクト領域
８ コレクタ層
９ エミッタ領域
１０ ｐ型領域
１１、３１、４１、５１ ゲート絶縁膜
１２ 斜面
２１ ドレイン電極
２２ ソース電極
２３ コレクタ電極
２４ エミッタ電極
２５、２８、３５ ＭＯＳゲート電極
２５Ａ 端部
２６ 埋込ゲート電極
３６Ａ 面
３６Ｂ 端面
１０１ ドレイン層
１０２ ドリフト層
１０３ チャネル領域
１０４ ソース領域
１０５ 埋込ゲート領域
１０６ 埋込ゲートコンタクト領域
１０７ ゲートコンタクト領域
１０８ ＭＯＳゲート電極
１０９ 埋込ゲート電極
１１０ ゲート絶縁膜
１１１ ドレイン電極
１１２ ソース電極
【産業上の利用分野】
本発明は大電流を制御するパワ−半導体装置に係り、特に高耐電圧のパワー半導体装置に関する。
【０００２】
【従来の技術】
高速スイッチング特性に優れ、高い入力インピーダンスをもち、かつ入力損失が小さい電力用縦型半導体装置として、例えば電界効果トランジスタが知られている。最近では、優れた高耐電圧特性を有する炭化珪素（ＳｉＣ）の単結晶材料を使用する電界効果トランジスタが試作されている。その一例として、ISPSD’2000予稿集の105ページから108ページに、ＳｉＣを用いたＳＩＡＦＥＴ(Static induction Injected Accumulated FET)が記載されている。図８にこのＳＩＡＦＥＴの１個のセグメントの断面図を示す。セグメントは紙面に垂直な方向に長い帯状であり、通常このセグメントが左右に複数個連結されている。図８において、ｎ型の炭化珪素の半導体基板（ＳｉＣ基板）１０１上にエピタキシャル法でｎ型のドリフト層１０２を形成する。ドリフト層１０２の図において左側の約２分の１の領域にアルミニウムやホウ素等のイオンを注入することによりｐ型の埋込ゲート領域１０５を形成し、右側の一部分にｐ型の埋込ゲートコンタクト領域１０６を形成している。埋込ゲート領域１０５、埋込ゲートコンタクト領域１０６及び両者の間のドリフト層１０２の上にｎ型のチャンネル領域１０３をエピキシャル法で形成する。このＳＩＡＦＥＴがオンのとき電流はチャネル領域１０３を流れる。
【０００３】
チャネル領域１０３の左端部領域に窒素などのイオンを注入することによりｎ型ソース領域１０４を形成する。ｐ型の埋込ゲート領域１０５は図示を省略した接続体によりｐ型埋込ゲートコンタクト領域１０６に接続されている。埋込ゲートコンタクト領域１０６に接してｐ型のゲートコンタクト領域１０７が形成され、ゲートコンタクト領域１０７に埋込ゲート電極１０９を設けている。ソース領域１０４、チャネル領域１０３、ゲートコンタクト領域１０７の上に絶縁物の薄い膜でゲート絶縁膜１１０を形成し、その上にＭＯＳゲート電極１０８を設けている。ソース電極１１２を基準（０電圧）にし、ＭＯＳゲート電極１０８に正の電圧を印加すると、チャネル領域１０３内のゲート絶縁膜１１０近傍に電子が蓄積され、電流通路が形成される。これにより電子はソース領域１０４からチャネル領域１０３を通り、ドリフト領域１０２を経てドレイン層１０１に流れる。ＳＩＡＦＥＴでは、埋込ゲート領域１０５にｐｎ接合のビルトイン電圧以下の電圧（例えば＋２．５Ｖ）を印加しオンさせる。この時、チャネル領域１０３に広がっていた空乏層がチャネル領域１０３内の狭い範囲に縮小するので、電流が流れるチャネルの幅が広くなり、ＭＯＳゲート電極１０８に印加する電圧が低くてもオン抵抗は低い。また、埋込ゲート領域１０５にビルトイン電圧以上の電圧を印加すると、ｐ型の埋込ゲート領域１０５及び埋込ゲートコンタクト領域１０６及びゲートコンタクト領域１０７からチャネル領域１０３にホールが注入される。これによりチャネル領域１０３に伝導度変調が生じ、さらにオン抵抗を低減することができる。
一方、オフのときには、埋込ゲート電極１０９の電圧を零にするか又は負の電圧を印加する。これにより、ｐ型の埋込ゲート領域１０５及び埋込ゲートコンタクト領域１０６と、ドリフト層１０２との接合から、ドレイン電極１１１及びＭＯＳゲート電極１０８に向かって空乏層が広がり、チャネル領域１０３をピンチオフし電流を遮断する。そして空乏層が電圧を分担する。
【０００４】
【発明が解決しようとする課題】
図８のＳＩＡＦＥＴのような、ＭＯＳゲート電極１０８と埋込ゲート電極１０９を有する半導体装置においては、リーク電流の低減を図るために逆バイアス電圧を埋込ゲート電極１０９に印加する。その結果、埋込ゲート電極１０９の近傍のＭＯＳゲート電極１０８とゲートコンタクト領域１０７との間のゲート絶縁膜１１０の端部の円Ａの部分の電界が高くなり、ゲート絶縁膜１１０の信頼性が低下する。また、チャネル領域１０３をエピタキシャル成長法により形成した後、イオン打込みによりゲートコンタクト領域１０７を形成すると、イオン打込み時に発生する欠陥の修復のために高温でアニールをする必要がある。高温でアニールすると、ゲート絶縁膜１１０とチャネル領域１０３との界面が荒れ、チャネル領域１０３を移動する電子の移動し易さを表す移動度が小さくなり、オン抵抗が大きくなる。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜の上記基板の表面に平行な方向の一方の側の端部の膜厚は、上記ゲート絶縁膜の上記基板の表面に平行な方向の中央部の膜厚よりも厚く、
かつ、上記ゲート電極の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記一方の側の端部を介して上記ゲートコンタクト領域に対向している。
本発明によれば、上記ゲート絶縁膜の上記基板の表面に平行な方向の一方の側の端部の膜厚は、上記ゲート絶縁膜の上記基板の表面に平行な方向の中央部の膜厚よりも厚く、かつ、上記ゲート電極の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記一方の側の端部を介して上記ゲートコンタクト領域に対向しているから、ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００６】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記ゲートコンタクト領域と対向していない。
本発明によれば、上記ゲート電極が、上記基板に垂直な方向において上記ゲートコンタクト領域と対向していないから、ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００７】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上、上記チャネル領域の上記埋込ゲート電極側の側面上、および、上記埋込ゲートコンタクト領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜における上記埋込ゲートコンタクト領域上に位置する第１部分の膜厚は、上記ゲート絶縁膜における上記チャネル領域の上面上に位置する第２部分の膜厚よりも厚く、
上記ゲート電極の上記埋込ゲート電極側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記第１部分を介して上記埋込ゲートコンタクト領域に対向している。
本発明によれば、上記ゲート絶縁膜における上記埋込ゲートコンタクト領域上に位置する第１部分の膜厚は、上記ゲート絶縁膜における上記チャネル領域の上面上に位置する第２部分の膜厚よりも厚く、上記ゲート電極の上記基板の表面に平行な方向の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記第１部分を介して上記埋込ゲートコンタクト領域に対向しているから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【０００８】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と
を備え、
上記チャネル領域の上面と上記基板の上面との距離は、上記埋込ゲートコンタクト領域の上面と上記基板の上面との距離よりも大きく、
上記チャネル領域の上面に形成された部分と、この部分につながっており、かつ、上記チャネル領域の上面と上記埋込ゲートコンタクト領域の上面との間の段差面上に形成されると共に上記埋込ゲートコンタクト領域に接触している部分とを有するゲート絶縁膜と、
上記ゲート絶縁膜の上面に形成された部分と、この部分につながっていると共に上記ゲート絶縁膜の段差面に形成された段差部と、上記段差部につながっており、かつ、上記埋込ゲートコンタクト領域の上面に形成されると共に上記埋込ゲート電極に接触している部分とを有するゲート電極と
を備える。
本発明によれば、ゲート電極が埋込ゲートコンタクト領域上に位置している部分を有するから、ゲート絶縁膜に加わる電界が低くなり絶縁膜が劣化することはない。
【０００９】
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上の一部に埋め込み形成された第２の導電型の埋込ゲート領域と、
上記埋込ゲート領域上、および、上記第１の層上における上記埋込ゲート領域に上記基板の表面に平行な方向に連なる一部分の上に形成された第１の導電型のチャネル領域と、
上記第１の層上における上記埋込ゲート領域が形成されていない部分の一部、および、この第１の層上における上記埋込ゲート領域が形成されていない部分に連なる上記チャネル領域の側面部分上に、上記埋込ゲート領域に対して上記基板の表面に平行な方向に間隔をおいて埋め込み形成された第２の導電型の埋込ゲートコンタクト領域と、
上記埋込ゲートコンタクト領域における上記第１の層上に形成された部分の上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記埋込ゲートコンタクト領域に対向していない。
本発明によれば、上記ゲート電極は、上記基板に垂直な方向において上記埋込ゲートコンタクト領域に対向していないから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
本発明の他の観点の半導体装置は、
基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域、第２の導電型の領域、および、第２の導電型の埋込ゲートコンタクト領域と
を備え、
上記第２の導電型の領域は、上記基板の表面に平行な方向において、上記埋込ゲート領域と、上記埋込ゲートコンタクト領域との間に位置し、
上記埋込ゲート領域上、上記第２の導電型の領域上、上記第１の層における上記埋込ゲート領域と上記第２の導電型の領域上との間に位置する部分上、上記第１の層における上記第２の導電型の領域と上記埋込ゲートコンタクト領域との間に位置する部分上、および、上記埋込ゲートコンタクト領域上における上記埋込ゲート領域側の端部上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に、上記チャネル領域に対して上記基板の表面に平行な方向に間隔をおいて形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備える。
本発明によれば、上記埋込ゲートコンタクト領域上に、直接埋込ゲート電極が形成されているから、埋込ゲートコンタクト領域近傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が劣化することはない。
【００１０】
【発明の実施の形態】
以下に、本発明の好適な実施例を図１から図７を参照して説明する。図１から図７は、本発明の各実施例の半導体装置の１個のセグメントを示す断面図であり、大電流を取扱う場合には、このセグメントを図の左右方向に複数個連結して大容量の半導体装置を構成することができる。各図において、図示された各要素の寸法は実際の寸法とは対応していない。
【００１１】
《第１実施例》
図１は、本発明の第１実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。本実施例ではセグメントは紙面に垂直な方向に長い帯状であるが、その形状は例えば円形や四角形等であってもかまわない。図１において、下図にドレイン電極２１を有する厚さ約３００μｍの高不純物濃度ｎ型ＳｉＣのドレイン層１の上に厚さ約５０μｍの低不純物濃度ｎ型ＳｉＣのドリフト層２が形成されている。電子流の流出層として働くドレイン層１からドレイン電極２１を経て外部へ電子が流出する。ドリフト層２の図において上方の左側部分及び右側部分には、所定の間隔を保ってｐ型ＳｉＣの第１の埋込ゲート領域５及びｐ型ＳｉＣの埋込ゲートコンタクト領域６がそれぞれ形成されている。埋込ゲート領域５，埋込ゲートコンタクト領域６及び両者の間のドリフト層２の上に、ｎ型ＳｉＣのチャネル領域３が形成されている。埋込ゲート領域５の更に上方の左端部にｎ型ＳｉＣのソース領域４が形成されている。ソース領域４にはソース電極２２が設けられている。電子流の流入領域のソース領域４にはソース電極２２を経て外部から電子が流入する。
【００１２】
埋込ゲートコンタクト領域６に接してｐ型ＳｉＣのゲートコンタクト領域７が形成され、ゲートコンタクト領域７上に埋込ゲート電極２６が設けられている。埋込ゲートコンタクト領域６とゲートコンタクト領域７を一体に形成して、第２の埋込ゲート領域としてもよいが、本実施例では加工処理の便宜上、第２の埋込ゲート領域を埋込ゲートコンタクト領域６とゲートコンタクト領域７に分けている。ソース領域４、チャネル領域３及びゲートコンタクト領域７の上に、絶縁物の薄い膜でゲート絶縁膜１１を形成する。ゲート絶縁膜１１を介してチャネル領域３に対向するようにＭＯＳゲート電極２５が設けられている。ゲート絶縁膜１１は、ＭＯＳゲート電極２５の電位がチャネル領域３に電界効果を与えるように十分薄く形成する必要があるが、チャネル領域３に対向していない領域では薄くする必要はない。そこで本実施例ではゲート絶縁膜１１の両端部領域１１Ａ、１１Ｂの厚さを他の領域の厚さの２倍以上に厚くしている。ゲート絶縁膜１１の厚さはｎ型チャネル領域３の両端部領域を除いて約０．１μｍである。ゲートコンタクト領域７及びソース領域４の上のゲート絶縁膜１１の厚さはチャネル領域３の上の大部分のゲート絶縁膜１１の厚さの２倍以上であるのが望ましく、本実施例では約０．５μｍであるが、１μｍ以上であってもよい。ソース電極２２に接続されているソース領域４の好ましい厚さは０．２μｍであるが、０．１μｍから０．４μｍの範囲にあればよい。埋込ゲート領域５の好ましい厚さは０．５μｍであるが、０．２μｍから０．８μｍの範囲にあればよい。チャネル領域３の好ましい厚さは０．４μｍであるが０．１μｍから０．９μｍの範囲にあればよい。埋込ゲート領域５の左右方向の幅はソース領域４より３μｍ程度長いのが望ましいが、１μｍから５μｍ長くても良い。埋込ゲート領域５と埋込ゲートコンタクト領域６との間の間隔は３μｍが好ましいが、２μｍないし５μｍの範囲にあればよい。
【００１３】
第１実施例の電界効果トランジスタの製作方法の一例を以下に説明する。ドレイン層１として機能する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度の窒素を含むｎ型ＳｉＣ基板を用意し、この一方の表面に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ 低不純物濃度の窒素を含むｎ型ドリフト層２を気相成長法等により形成する。次に、ドリフト層２の上のほぼ左半分の領域に埋込ゲート領域５を形成し、右端部から約３分の１の領域に埋込ゲートコンタクト領域６を形成する。埋込ゲート領域５と埋込ゲートコンタクト領域６の不純物濃度は、１０１８ａｔｍ／ｃｍ３程度であり、ドリフト層２へのアルミニウム等のイオン打ち込み等により形成する。埋込ゲート領域５，埋込ゲートコンタクト領域６及びドリフト層２の上に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型のチャネル領域３を気相成長法等により形成する。チャネル領域３の端部において、埋込ゲートコンタクト領域６に接するようにｐ型のゲートコンタクト領域７をアルミニウムのイオン打ち込み法等により形成する。これにより、ゲートコンタクト領域７は埋込ゲートコンタクト領域６に電気的に接続される。チャネル領域３の左端部に、１０１８から１０２０ａｔｍ／ｃｍ3の高不純物濃度のｎ型のソース領域４を窒素等のイオン打ち込み法により形成する。イオン打ち込み後、イオン打ち込み処理により結晶に発生した欠陥を修復し、元の結晶構造に回復させるため、１４００℃から２０００℃の温度で３０分程度アニールする。
【００１４】
チャネル領域３、ソース領域４及びｐ型ゲートコンタクト領域７の上にＳｉＯ２等の絶縁膜でゲート絶縁膜１１を形成した後、ゲートコンタクト領域７の上の端部のＳｉＯ２等の絶縁膜を取り除き、アルミニウム等の金属で、ゲートコンタクト領域７に電気的に接続された埋込ゲート電極２６を形成する。また、ソース領域４の端部のＳｉＯ２等絶縁膜を取り除き、アルミニウム、ニッケル等の金属膜で、ｎ型ソース領域４に電気的に接続されたソース電極２２を形成する。ゲート絶縁膜１１の両端部領域１１Ａ、１１Ｂを気層成長法などにより厚くする。次にゲート絶縁膜１１の上にＭＯＳゲート電極２５を形成する。さらに、図示を省略したが、セグメントの奥行き方向（図１の紙面に垂直な方向）の所定の位置で埋込ゲート領域５の一部分を露出させ、埋込ゲート領域５の前記露出部を埋込ゲート電極２６に接続する。埋込ゲート領域５を露出させる代わりに、埋込ゲート領域５と埋込ゲートコンタクト領域６とを接続するｐ型領域（図示省略）を形成し、このｐ型領域を埋込ゲート電極２６に電気的に接続してもよい。最後に、アルミニウム、ニッケル等でドレイン層１に接続されたドレイン電極２１を形成して完成する。なお、埋込ゲート領域５及び埋込ゲートコンタクト領域６は、ドリフト層２の内部にイオン打ち込みをして形成してもよい。この場合チャネル領域３を形成するための工程が省ける。
【００１５】
本実施例のＳｉＣ電界効果トランジスタをオフにするときは、ドレイン電極２１の電位がソース電極２２の電位より高い状態で、ＭＯＳゲート電極２５及び埋込ゲート電極２６と、ソース電極２２との間の電位を０Ｖにする。その結果、埋込ゲート領域５及び埋込ゲートコンタクト領域６と、ドリフト領域２及びチャネル領域３との接合部からビルトイン電圧に対応した空乏層が広がり、埋込ゲート領域５と埋込ゲートコンタクト領域６との間のドリフト層２の領域２Ａ、チャネル領域３及びドリフト層２内に空乏層が形成される。これによりチャネル領域３をピンチオフ状態にすることができる。その結果、ソース電極２２とドレイン電極２１間の電流が遮断されノーマリオフの状態になる。ドレイン電極２１の電位がさらに高くなると、ドレイン電極２１から、ドレイン層１、ドリフト層２、埋込ゲート領域５と埋込ゲートコンタクト領域６の間の領域２Ａ、チャネル領域３及びソース領域４を通ってソース電極２２にリーク電流が流れる。この状態で、埋込ゲート電極２６をソース電極２２より低い電位にすると、チャネル領域３及び埋込ゲート領域５と埋込ゲートコンタクト領域６との間のドリフト層２の領域２Ａ内の広い範囲に空乏層が広がり、その結果としてリーク電流は減少する。
【００１６】
例えば図８の従来の電界効果半導体装置では、ゲートコンタクト領域１０７に接続された埋込ゲート電極１０９にソース電極１１２の電位に対して２０Ｖの逆バイアス電位を印加した場合、ゲート絶縁膜１１０の両端部の厚さが薄いため、絶縁膜１１０の端部の電界が高くなる。このような状態で、オンオフ動作を長時間繰り返すと、ゲート絶縁膜１１０の絶縁性が悪化し、ＭＯＳゲート電極１０８からｐ型ゲートコンタクト領域１０７へ流れるリーク電流が増加する。その結果、電界効果トランジスタのオン抵抗が増大し、オン時の損失が増えるとともに長期の使用における信頼性が低下する。またオン時にはＭＯＳゲート電極１０８に１０Ｖから２０Ｖ程度の電圧を印加するので、ソース領域１０４の上のゲート絶縁膜１１０の電界が高くなり、絶縁膜１１０の信頼性が低下する。
【００１７】
本実施例の電界効果トランジスタでは、ゲート絶縁膜１１を、ゲートコンタクト領域７の近傍及びｎ型ソース領域４の近傍で、チャネル領域３の上のゲート絶縁膜１１の厚さより厚くしている。これにより、ＭＯＳゲート電極２５の右端部２５Ａとゲートコンタクト領域７とが離れ、オフ時に埋込ゲート電極２６に逆バイアス電圧を印加したり、オン時にＭＯＳゲート電極２５に正の電圧を印加した場合でもゲート絶縁膜１１の端部領域の電界は高くならない。すなわち、オン・オフ時に高い電界が加えられるゲート絶縁膜１１の両端部領域の膜厚を厚くしたことにより、ゲート絶縁膜１１の耐絶縁性が向上するとともに絶縁膜の長期間の使用における信頼性が向上する。本実施例の、ゲート絶縁膜１１の端部領域の膜厚をチャネル領域３の上のゲート絶縁膜１１の膜厚の２倍程度に厚くしたＳｉＣ電界効果トランジスタの寿命試験をしたところ、従来のものに比べて１０倍以上の期間リーク電流の増加なしで動作させることができた。
【００１８】
《第２実施例》
図２は本発明の第２実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ＭＯＳゲート電極２８を、ｎ型ソース領域４の端部近傍からｐ型埋込ゲートコンタクト領域６の端部６Ａ近傍までの間を覆うようにしたことを特徴とする。これにより、ＭＯＳゲート電極２８の右端部２８Ａはゲートコンタクト領域７から離れた位置にある。ゲート絶縁膜３１の厚さは、図１のもののように端部で厚くせず、全面で同じ厚さにしてある。その他の構成は図１に示すものと同じであり、作製方法も実質的に第１実施例の場合と同様である。本実施例では、前記のように右端部２８Ａをゲートコンタクト領域７から離すことにより、オフ時に埋込ゲート電極２６を逆バイアス電位にしたとき、前記右端部２８Ａ近傍のゲート絶縁膜３１に高い電界が印加されることはなく、ゲート絶縁膜３１の信頼性が向上する。本実施例では、ＭＯＳゲート電極２８の右端部２８Ａがゲートコンタクト領域７から離れるようにＭＯＳゲート電極２８を小さくしたので、チャネル領域３に対向するＭＯＳゲート電極２８の面積が小さくなり、電界効果も減少するが、ゲート絶縁膜３１の厚さを両端部で厚くしないので、ゲート絶縁膜３１の厚さを増す気相成長法等の工程が省かれ、製作工程が簡単になる。第２実施例のＳｉＣ電界効果トランジスタについて第１実施例と同様の寿命試験をしたところ、ゲート絶縁膜３１は従来のものに比べて１０倍以上の期間にわたり劣化せずリーク電流の増加などは生じなかった。
【００１９】
《第３実施例》
図３は本発明の第３実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例の電界効果トランジスタを図１に示す第１実施例の電界効果トランジスタと比べると、本実施例のものでは図１に示すｐ型ゲートコンタクト領域７を設けていない。本実施例では、埋込ゲートコンタクト領域６の近傍のｎ型チャネル領域３を斜面１２を形成するように除去する。斜面１２を含むチャネル領域３と埋込ゲートコンタクト領域６の上に絶縁膜４１を形成する。絶縁膜４１の埋込ゲートコンタクト領域６に接する部分４１Ａは他の部分より厚くなされている。絶縁膜４１の上にＭＯＳゲート電極３５を形成する。その他の構成は図１に示す第１実施例のものと同じである。
【００２０】
本実施例の電界効果トランジスタでは、ｐ型埋込ゲートコンタクト領域６上のゲート絶縁膜４１Ａを厚くしているので、オフ時に埋込ゲート電極２６に逆バイアス電圧を印加してもゲート絶縁膜４１Ａの近傍の電界はあまり高くならない。従ってゲート絶縁膜４１の信頼性が向上する。第１実施例では、ｐ型ゲートコンタクト領域７をイオン打ち込み法により形成するために欠陥が生じる。その欠陥を修復し、元の結晶状態に回復させるために１３００℃から２０００℃の高温下でアニールする必要があった。このアニールにより電流通路となるｎ型チャネル領域３とゲート絶縁膜４１の境界面が荒れる。その結果オン時にチャネル領域３を電子が進むときこの境界面の荒れにより電子が散乱し抵抗が高くなる。しかし、本実施例では、ｐ型ゲートコンタクト領域７を形成しないために、ｎ型チャネル領域３の形成後に高温アニールを必要としない。従ってｎ型チャネル領域３とゲート絶縁膜４１の境界面の荒れを引き起こすことなく、低いオン抵抗の電界効果トランジスタを実現できる。第１実施例のものではオン抵抗は１５０ｍΩｃｍ２であったが、本実施例のものでは、１１０ｍΩｃｍ２となり大幅に低減した。耐電圧は５．２ｋＶであった。図３では、ＭＯＳゲート電極３５はゲート絶縁膜４１を介して斜面１２の側面及び埋込ゲートコンタクト領域６に対向する絶縁膜４１Ａの面にまで設けられているが、斜面１２と絶縁膜４１Ａの面にはＭＯＳゲート電極３５を設けなくても同様の効果が得られる。
【００２１】
《第４実施例》
図４は本発明の第４実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。第４実施例では、前記図３の第３実施例のものと同様に埋込ゲートコンタクト領域６の近傍のチャネル領域３の端部に斜面１２を形成する。ソース電極２２を除くソース領域４，チャネル領域３の上面及び斜面１２にゲート絶縁膜４１を形成する。ゲート絶縁膜４１の上にＭＯＳゲート電極３５を、その右側の端部が埋込ゲートコンタクト領域６と埋込ゲート電極２６に接するように形成する。その他の構成は前記第３実施例のものと同じである。本実施例の構成では、埋込ゲート電極２６とＭＯＳゲート電極３５が電気的に接続されている。従ってオフ時に埋込ゲート電極２６に逆バイアス電圧を与えて耐電圧を高くしても、ＭＯＳゲート電極３５と埋込ゲート電極２６が同電位であるために、埋込ゲートコンタクト領域６の近傍のゲート絶縁膜４１に加わる電界は低い。したがって、ゲート絶縁膜４１は劣化することなく高い信頼性を維持できる。また、ＭＯＳゲート電極３５と埋込ゲート電極２６が接触しているので、第３実施例のものに比べてセグメントの幅を狭くすることができるとともにオン抵抗を低くすることができる。
【００２２】
《第５実施例》
図５は本発明の第５実施例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図である。本実施例では、ｎ型チャネル領域３を形成した後、その右端部をエッチングにより斜面１２及び面３６Ａを形成するように除去する。次に斜面１２及び面３６Ａにアルミニウム（又はホウ素）のイオン打込みにより、ｐ型の埋込ゲートコンタクト領域３６を形成する。ソース領域４のソース電極２２を除く部分、チャネル領域３及び埋込ゲートコンタクト領域３６の端面３６Ｂにゲート絶縁膜５１を形成する。ゲート絶縁膜５１の上に、その両端部を除いてＭＯＳゲート電極２５を形成する。その他の構成は第４実施例のものと同様である。本実施例では、ＭＯＳゲート電極２５を埋込ゲートコンタクト領域３６の近傍に形成していないので、オフ時には空乏層が、埋込ゲート領域５及び、斜面１２と面３６Ａに形成された埋込ゲートコンタクト領域３６と、チャネル領域３及びドリフト層との接合からチャネル領域３及びドリフト層２内に広がる。これによりチャネル領域３及びドリフト層２がピンチオフ状態になり電流を遮断する。空乏層は斜面１２の部分のｐ型埋込ゲートコンタクト領域３６とチャネル領域３との接合からも広がるため、前記の各実施のものよりも高耐圧化が図れる。第３実施例のものでは耐電圧は５．２ｋＶであったが、本実施例のものでは耐電圧は６．１ｋＶに向上した。
【００２３】
《第６実施例》
図６は本発明の第６実施例の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ｐ型の埋込ゲートコンタクト領域６とｐ型の埋込ゲート領域５の間に少なくとも１つのｐ型領域１０を形成している。ｐ型領域１０は複数設けてもよい。ｐ型領域１０は図示を省略した接続体により、埋込ゲート電極２６に電気的に接続されている。図４に示す第４実施例のものと同様に、ｎ型チャネル領域３の右端部に斜面１２を形成しているが、斜面１２にはゲート絶縁膜１１及びＭＯＳゲート電極２５を形成していない。その他の構成は前記第４実施例のものと同じである。
【００２４】
本実施例の電界効果トランジスタのオフ時には、埋込ゲート領域５，埋込ゲートコンタクト領域６及びｐ型領域１０と、ドリフト層２との各接合部から、埋込ゲート領域５、埋込ゲートコンタクト領域６及びｐ型領域１０のそれぞれの間に空乏層が広がる。この空乏層により電流が遮断されるため、高耐圧化が図れる。オン時には、埋込ゲート領域５とｐ型領域１０との間、ｐ型領域１０とｐ型埋込ゲートコンタクト領域６との間が電流路となるので、電流が分散して流れ、オン抵抗を低減できる。本実施例の電界効果トランジスタの具体例では、耐電圧６．５ｋＶ、オン抵抗は７０ｍΩｃｍ２であった。従来例の同程度の大きさの電界効果トランジスタと比べ、耐電圧が約３０％上昇し、オン抵抗は約２０％減少した。図６の構成ではＭＯＳゲート電極２５がゲート絶縁膜１１を介してｎ型チャネル領域３上面のみに形成されているが、図３及び図４と同様に、斜面１２及び埋込ゲートコンタクト領域６の上面にもゲート絶縁膜１１を介してＭＯＳゲート電極２５を設けても同様の効果を得ることができる。
【００２５】
《第７実施例》
図７は本発明の第７実施例の耐電圧５ｋＶのＳｉＣ（炭化珪素）ＩＧＢＴの断面図である。本実施例では、第３実施例の図３におけるｎ型のドレイン層１の代わりにコレクタ電極２３を有し、電子の外部への流出層として働くｐ型のコレクタ層８を設けている。また図３のソース領域４の代わりに、エミッタ電極２４を有し、外部からの電子の流入層となるエミッタ領域９を有する。その他の構成は図３のものと同じである。本実施例によれば、オン時にコレクタ層８からドリフト層２に少数キャリアであるホールが注入される。これにより、ドリフト層２及びチャネル領域３内では電子による電気伝導に加えてホールも電気伝導に寄与するため伝導度変調を生じ、大幅なオン抵抗の低減が図れる。本実施例のものでは、耐電圧は第３実施例のものの５．３ｋＶと変わらないが、ｐｎ接合のビルトイン電圧以上で、オン抵抗は７ｍΩｃｍ２と大幅に低くなった。また、埋込ゲート電極２６にｐｎ接合のビルトイン電圧以上の電圧例えば２．８Ｖを印加すると、埋込ゲートコンタクト領域６及び埋込ゲート領域５からもチャネル領域３にホールが注入される。その結果さらにオン抵抗が低下し、本実施例の具体例ではオン抵抗は５ｍΩｃｍ２であった。
【００２６】
本発明は上記の各実施例に限定されるものではなく、さらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた半導体装置を例に挙げて述べたが、本発明は、ダイヤモンド、ガリウムナイトライドなどの他のワイドギャップ半導体材料を用いた半導体装置に有効に適用できる。
前記第１ないし第７実施例では、ドリフト層２がｎ型の半導体装置の場合について述べたが、ドリフト層２がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【００２７】
【発明の効果】
以上の各実施例で詳細に説明したように、本発明によれば、埋込ゲート領域を有するＭＯＳ構造の電界効果半導体装置において、埋込ゲートコンタクト領域近傍のゲート絶縁膜を厚くすることにより、その領域近傍の絶縁膜に加わる電界を緩和することができ、絶縁膜の劣化を防ぎ半導体装置の信頼性の向上を図ることができる。
また、ゲートコンタクト領域を形成せずに、埋込ゲート用電極を直接埋込ゲートコンタクト領域上に形成したものでは、埋込ゲートコンタクト領域近傍の絶縁膜に加わる電界は低く、絶縁膜の劣化が避けられる。その結果半導体装置の大幅な信頼性の向上を図ることができる。この場合にはゲートコンタクト領域を形成しないために、アニール処理を必要とせず、絶縁膜と半導体との界面を荒らすおそれがない。
【図面の簡単な説明】
【図１】本発明の第１実施例の電界効果トランジスタの断面図
【図２】本発明の第２実施例の電界効果トランジスタの断面図
【図３】本発明の第３実施例の電界効果トランジスタの断面図
【図４】本発明の第４実施例の電界効果トランジスタの断面図
【図５】本発明の第５実施例の電界効果トランジスタの断面図
【図６】本発明の第６実施例の電界効果トランジスタの断面図
【図７】本発明の第７実施例のIGBTの断面図
【図８】従来の電界効果半導体装置の断面図
【符号の説明】
１ ドレイン層
２ ドリフト層
２Ａ 領域
３ チャネル領域
４ ソース領域
５ 埋込ゲート領域
６、３６ 埋込ゲートコンタクト領域
７ ゲートコンタクト領域
８ コレクタ層
９ エミッタ領域
１０ ｐ型領域
１１、３１、４１、５１ ゲート絶縁膜
１２ 斜面
２１ ドレイン電極
２２ ソース電極
２３ コレクタ電極
２４ エミッタ電極
２５、２８、３５ ＭＯＳゲート電極
２５Ａ 端部
２６ 埋込ゲート電極
３６Ａ 面
３６Ｂ 端面
１０１ ドレイン層
１０２ ドリフト層
１０３ チャネル領域
１０４ ソース領域
１０５ 埋込ゲート領域
１０６ 埋込ゲートコンタクト領域
１０７ ゲートコンタクト領域
１０８ ＭＯＳゲート電極
１０９ 埋込ゲート電極
１１０ ゲート絶縁膜
１１１ ドレイン電極
１１２ ソース電極
Claims (12)
- 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜の上記基板の表面に平行な方向の一方の側の端部の膜厚は、上記ゲート絶縁膜の上記基板の表面に平行な方向の中央部の膜厚よりも厚く、
かつ、上記ゲート電極の一方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記一方の側の端部を介して上記ゲートコンタクト領域に対向していることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記ゲート絶縁膜の上記基板の表面に平行な方向の他方の側の端部の膜厚は、上記ゲート絶縁膜の上記中央部の膜厚よりも厚く、
上記ゲート電極の他方の側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記他方の側の端部を介して上記第１領域に対向していることを特徴とする半導体装置。 - 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域の上面に第２の導電型のゲートコンタクト領域を介して接続された埋込ゲート電極と、
上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記ゲートコンタクト領域と対向していないことを特徴とする半導体装置。 - 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上、上記チャネル領域の上記埋込ゲート電極側の側面上、および、上記埋込ゲートコンタクト領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート絶縁膜における上記埋込ゲートコンタクト領域上に位置する第１部分の膜厚は、上記ゲート絶縁膜における上記チャネル領域の上面上に位置する第２部分の膜厚よりも厚く、
上記ゲート電極の上記埋込ゲート電極側の端部は、上記基板に垂直な方向において上記ゲート絶縁膜の上記第１部分を介して上記埋込ゲートコンタクト領域に対向していることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記チャネル領域は、上記埋込ゲートコンタクト領域における上記埋込ゲート領域側の端部の上にも形成されている部分を有していることを特徴とする半導体装置。 - 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域および第２の導電型の埋込ゲートコンタクト領域と、
上記第１の層における上記埋込ゲート領域と上記埋込ゲートコンタクト領域との間に位置する部分上および上記埋込ゲート領域上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と
を備え、
上記チャネル領域の上面と上記基板の上面との距離は、上記埋込ゲートコンタクト領域の上面と上記基板の上面との距離よりも大きく、
上記チャネル領域の上面に形成された部分と、この部分につながっており、かつ、上記チャネル領域の上面と上記埋込ゲートコンタクト領域の上面との間の段差面上に形成されると共に上記埋込ゲートコンタクト領域に接触している部分とを有するゲート絶縁膜と、
上記ゲート絶縁膜の上面に形成された部分と、この部分につながっていると共に上記ゲート絶縁膜の段差面に形成された段差部と、上記段差部につながっており、かつ、上記埋込ゲートコンタクト領域の上面に形成されると共に上記埋込ゲート電極に接触している部分とを有するゲート電極と
を備えることを特徴とする半導体装置。 - 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上の一部に埋め込み形成された第２の導電型の埋込ゲート領域と、
上記埋込ゲート領域上、および、上記第１の層上における上記埋込ゲート領域に上記基板の表面に平行な方向に連なる一部分の上に形成された第１の導電型のチャネル領域と、
上記第１の層上における上記埋込ゲート領域が形成されていない部分の一部、および、この第１の層上における上記埋込ゲート領域が形成されていない部分に連なる上記チャネル領域の側面部分上に、上記埋込ゲート領域に対して上記基板の表面に平行な方向に間隔をおいて埋め込み形成された第２の導電型の埋込ゲートコンタクト領域と、
上記埋込ゲートコンタクト領域における上記第１の層上に形成された部分の上に形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極は、上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおいて配置され、上記基板に垂直な方向において上記埋込ゲートコンタクト領域に対向していないことを特徴とする半導体装置。 - 基板と、
上記基板上に形成された低不純物濃度の第１の導電型の第１の層と、
上記第１の層上に上記基板の表面に平行な方向に互いに間隔をあけて埋め込み形成された第２の導電型の埋込ゲート領域、第２の導電型の領域、および、第２の導電型の埋込ゲートコンタクト領域と
を備え、
上記第２の導電型の領域は、上記基板の表面に平行な方向において、上記埋込ゲート領域と、上記埋込ゲートコンタクト領域との間に位置し、
上記埋込ゲート領域上、上記第２の導電型の領域上、上記第１の層における上記埋込ゲート領域と上記第２の導電型の領域上との間に位置する部分上、上記第１の層における上記第２の導電型の領域と上記埋込ゲートコンタクト領域との間に位置する部分上、および、上記埋込ゲートコンタクト領域上における上記埋込ゲート領域側の端部上に形成された第１の導電型のチャネル領域と、
上記埋込ゲートコンタクト領域上に、上記チャネル領域に対して上記基板の表面に平行な方向に間隔をおいて形成された埋込ゲート電極と、
上記埋込ゲートコンタクト領域に対して上記基板の表面に平行な方向に間隔をおくと共に、上記埋込ゲート領域に対して上記基板に垂直な方向に対向するように上記チャネル領域上に形成された第１の導電型の第１領域と、
上記第１領域上に形成された電極と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備えることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記基板の導電型は、第１の導電型であることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記基板の導電型は、第２の導電型であることを特徴とする半導体装置。 - 請求項１、３、４、６、７または８に記載の半導体装置において、
上記第１領域がソース領域であり、上記基板がドレイン層として働くことを特徴とする半導体装置。 - 請求項１、３、４、６、７または８に記載の半導体装置において、
上記第１領域がエミッタ領域であり、上記基板がコレクタ層として働くことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029573A JP3916874B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置 |
| PCT/JP2002/000899 WO2002063696A1 (fr) | 2001-02-06 | 2002-02-04 | Dispositif a semi-conducteurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029573A JP3916874B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231947A JP2002231947A (ja) | 2002-08-16 |
| JP3916874B2 true JP3916874B2 (ja) | 2007-05-23 |
Family
ID=18893901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001029573A Expired - Fee Related JP3916874B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3916874B2 (ja) |
| WO (1) | WO2002063696A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848595B2 (ja) * | 2001-05-16 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| DE10213534B4 (de) * | 2002-03-26 | 2007-06-21 | Siced Electronics Development Gmbh & Co. Kg | Halbleiteraufbau mit Schaltelement und Randelement |
| JP4237086B2 (ja) | 2004-03-22 | 2009-03-11 | 関西電力株式会社 | 電圧制御型半導体装置 |
| JP6964564B2 (ja) * | 2018-07-20 | 2021-11-10 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166075A (en) * | 1981-04-07 | 1982-10-13 | Hitachi Ltd | Semiconductor device |
| US5917203A (en) * | 1996-07-29 | 1999-06-29 | Motorola, Inc. | Lateral gate vertical drift region transistor |
| JP3216804B2 (ja) * | 1998-01-06 | 2001-10-09 | 富士電機株式会社 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| JP3977518B2 (ja) * | 1998-07-14 | 2007-09-19 | 関西電力株式会社 | 静電誘導半導体装置 |
| JP4132011B2 (ja) * | 1998-10-09 | 2008-08-13 | 関西電力株式会社 | 電界効果半導体装置 |
-
2001
- 2001-02-06 JP JP2001029573A patent/JP3916874B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-04 WO PCT/JP2002/000899 patent/WO2002063696A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231947A (ja) | 2002-08-16 |
| WO2002063696A1 (fr) | 2002-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4192353B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP5613995B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US7569900B2 (en) | Silicon carbide high breakdown voltage semiconductor device | |
| KR100474214B1 (ko) | 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 | |
| JP3719323B2 (ja) | 炭化珪素半導体装置 | |
| JP3573149B2 (ja) | 炭化珪素半導体装置 | |
| JPH11261061A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP4159651B2 (ja) | 低減された電界を備えた絶縁ゲートバイポーラトランジスタ | |
| SE513284C3 (sv) | Halvledarkomponent med linjär ström-till-spänningskarakteristik | |
| SE513284C2 (sv) | Halvledarkomponent med linjär ström-till-spänningskarasterik | |
| US20070200150A1 (en) | Voltage-controlled semiconductor device | |
| JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
| US10886371B2 (en) | Silicon carbide semiconductor device | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| JP3800047B2 (ja) | 電界効果トランジスタ | |
| JP2023162328A (ja) | 縦型電界効果トランジスタおよびその形成のための方法 | |
| JP3916874B2 (ja) | 半導体装置 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| KR20000059529A (ko) | 고전압 소자 및 그 제조방법 | |
| JP3637052B2 (ja) | ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 | |
| JPWO2016013182A1 (ja) | 炭化珪素半導体素子およびその製造方法 | |
| CN210575962U (zh) | 一种SiC MOSFET器件 | |
| JP2006237116A (ja) | 半導体装置 | |
| JP2000031483A (ja) | 静電誘導半導体装置 | |
| JP3541832B2 (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051108 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |