JP2002231947A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 埋込ゲートコンタクト領域を有する電界効果
トランジスタにおいて、埋込ゲートコンタクト領域とＭ
ＯＳゲート電極との間のゲート絶縁膜に高電界が印加さ
れるのを防止する。 【解決手段】 ゲート絶縁膜の膜厚を埋込ゲートコンタ
クト領域近傍において厚くし、ＭＯＳゲート電極と埋込
ゲートコンタクト領域の間を離す。
トランジスタにおいて、埋込ゲートコンタクト領域とＭ
ＯＳゲート電極との間のゲート絶縁膜に高電界が印加さ
れるのを防止する。 【解決手段】 ゲート絶縁膜の膜厚を埋込ゲートコンタ
クト領域近傍において厚くし、ＭＯＳゲート電極と埋込
ゲートコンタクト領域の間を離す。
Description
【０００１】
【産業上の利用分野】本発明は大電流を制御するパワ−
半導体装置に係り、特に高耐電圧のパワー半導体装置に
関する。
半導体装置に係り、特に高耐電圧のパワー半導体装置に
関する。
【０００２】
【従来の技術】高速スイッチング特性に優れ、高い入力
インピーダンスをもち、かつ入力損失が小さい電力用縦
型半導体装置として、例えば電界効果トランジスタが知
られている。最近では、優れた高耐電圧特性を有する炭
化珪素（ＳｉＣ）の単結晶材料を使用する電界効果トラ
ンジスタが試作されている。その一例として、ISPSD’2
000予稿集の105ページから108ページに、ＳｉＣを用い
たＳＩＡＦＥＴ(Static induction Injected Accumulat
ed FET)が記載されている。図８にこのＳＩＡＦＥＴの
１個のセグメントの断面図を示す。セグメントは紙面に
垂直な方向に長い帯状であり、通常このセグメントが左
右に複数個連結されている。図８において、ｎ型の炭化
珪素の半導体基板（ＳｉＣ基板）１０１上にエピタキシ
ャル法でｎ型のドリフト層１０２を形成する。ドリフト
層１０２の図において左側の約２分の１の領域にアルミ
ニウムやホウ素等のイオンを注入することによりｐ型の
埋込ゲート領域１０５を形成し、右側の一部分にｐ型の
埋込ゲートコンタクト領域１０６を形成している。埋込
ゲート領域１０５、埋込ゲートコンタクト領域１０６及
び両者の間のドリフト層１０２の上にｎ型のチャンネル
領域１０３をエピキシャル法で形成する。このＳＩＡＦ
ＥＴがオンのとき電流はチャネル領域１０３を流れる。
インピーダンスをもち、かつ入力損失が小さい電力用縦
型半導体装置として、例えば電界効果トランジスタが知
られている。最近では、優れた高耐電圧特性を有する炭
化珪素（ＳｉＣ）の単結晶材料を使用する電界効果トラ
ンジスタが試作されている。その一例として、ISPSD’2
000予稿集の105ページから108ページに、ＳｉＣを用い
たＳＩＡＦＥＴ(Static induction Injected Accumulat
ed FET)が記載されている。図８にこのＳＩＡＦＥＴの
１個のセグメントの断面図を示す。セグメントは紙面に
垂直な方向に長い帯状であり、通常このセグメントが左
右に複数個連結されている。図８において、ｎ型の炭化
珪素の半導体基板（ＳｉＣ基板）１０１上にエピタキシ
ャル法でｎ型のドリフト層１０２を形成する。ドリフト
層１０２の図において左側の約２分の１の領域にアルミ
ニウムやホウ素等のイオンを注入することによりｐ型の
埋込ゲート領域１０５を形成し、右側の一部分にｐ型の
埋込ゲートコンタクト領域１０６を形成している。埋込
ゲート領域１０５、埋込ゲートコンタクト領域１０６及
び両者の間のドリフト層１０２の上にｎ型のチャンネル
領域１０３をエピキシャル法で形成する。このＳＩＡＦ
ＥＴがオンのとき電流はチャネル領域１０３を流れる。
【０００３】チャネル領域１０３の左端部領域に窒素な
どのイオンを注入することによりｎ型ソース領域１０４
を形成する。ｐ型の埋込ゲート領域１０５は図示を省略
した接続体によりｐ型埋込ゲートコンタクト領域１０６
に接続されている。埋込ゲートコンタクト領域１０６に
接してｐ型のゲートコンタクト領域１０７が形成され、
ゲートコンタクト領域１０７に埋込ゲート電極１０９を
設けている。ソース領域１０４、チャネル領域１０３、
ゲートコンタクト領域１０７の上に絶縁物の薄い膜でゲ
ート絶縁膜１１０を形成し、その上にＭＯＳゲート電極
１０８を設けている。ソース電極１１２を基準（０電
圧）にし、ＭＯＳゲート電極１０８に正の電圧を印加す
ると、チャネル領域１０３内のゲート絶縁膜１１０近傍
に電子が蓄積され、電流通路が形成される。これにより
電子はソース領域１０４からチャネル領域１０３を通
り、ドリフト領域１０２を経てドレイン層１０１に流れ
る。ＳＩＡＦＥＴでは、埋込ゲート領域１０５にｐｎ接
合のビルトイン電圧以下の電圧（例えば＋２．５Ｖ）を
印加しオンさせる。この時、チャネル領域１０３に広が
っていた空乏層がチャネル領域１０３内の狭い範囲に縮
小するので、電流が流れるチャネルの幅が広くなり、Ｍ
ＯＳゲート電極１０８に印加する電圧が低くてもオン抵
抗は低い。また、埋込ゲート領域１０５にビルトイン電
圧以上の電圧を印加すると、ｐ型の埋込ゲート領域１０
５及び埋込ゲートコンタクト領域１０６及びゲートコン
タクト領域１０７からチャネル領域１０３にホールが注
入される。これによりチャネル領域１０３に伝導度変調
が生じ、さらにオン抵抗を低減することができる。一
方、オフのときには、埋込ゲート電極１０９の電圧を零
にするか又は負の電圧を印加する。これにより、ｐ型の
埋込ゲート領域１０５及び埋込ゲートコンタクト領域１
０６と、ドリフト層１０２との接合から、ドレイン電極
１１１及びＭＯＳゲート電極１０８に向かって空乏層が
広がり、チャネル領域１０３をピンチオフし電流を遮断
する。そして空乏層が電圧を分担する。
どのイオンを注入することによりｎ型ソース領域１０４
を形成する。ｐ型の埋込ゲート領域１０５は図示を省略
した接続体によりｐ型埋込ゲートコンタクト領域１０６
に接続されている。埋込ゲートコンタクト領域１０６に
接してｐ型のゲートコンタクト領域１０７が形成され、
ゲートコンタクト領域１０７に埋込ゲート電極１０９を
設けている。ソース領域１０４、チャネル領域１０３、
ゲートコンタクト領域１０７の上に絶縁物の薄い膜でゲ
ート絶縁膜１１０を形成し、その上にＭＯＳゲート電極
１０８を設けている。ソース電極１１２を基準（０電
圧）にし、ＭＯＳゲート電極１０８に正の電圧を印加す
ると、チャネル領域１０３内のゲート絶縁膜１１０近傍
に電子が蓄積され、電流通路が形成される。これにより
電子はソース領域１０４からチャネル領域１０３を通
り、ドリフト領域１０２を経てドレイン層１０１に流れ
る。ＳＩＡＦＥＴでは、埋込ゲート領域１０５にｐｎ接
合のビルトイン電圧以下の電圧（例えば＋２．５Ｖ）を
印加しオンさせる。この時、チャネル領域１０３に広が
っていた空乏層がチャネル領域１０３内の狭い範囲に縮
小するので、電流が流れるチャネルの幅が広くなり、Ｍ
ＯＳゲート電極１０８に印加する電圧が低くてもオン抵
抗は低い。また、埋込ゲート領域１０５にビルトイン電
圧以上の電圧を印加すると、ｐ型の埋込ゲート領域１０
５及び埋込ゲートコンタクト領域１０６及びゲートコン
タクト領域１０７からチャネル領域１０３にホールが注
入される。これによりチャネル領域１０３に伝導度変調
が生じ、さらにオン抵抗を低減することができる。一
方、オフのときには、埋込ゲート電極１０９の電圧を零
にするか又は負の電圧を印加する。これにより、ｐ型の
埋込ゲート領域１０５及び埋込ゲートコンタクト領域１
０６と、ドリフト層１０２との接合から、ドレイン電極
１１１及びＭＯＳゲート電極１０８に向かって空乏層が
広がり、チャネル領域１０３をピンチオフし電流を遮断
する。そして空乏層が電圧を分担する。
【０００４】
【発明が解決しようとする課題】図８のＳＩＡＦＥＴの
ような、ＭＯＳゲート電極１０８と埋込ゲート電極１０
９を有する半導体装置においては、リーク電流の低減を
図るために逆バイアス電圧を埋込ゲート電極１０９に印
加する。その結果、埋込ゲート電極１０９の近傍のＭＯ
Ｓゲート電極１０８とゲートコンタクト領域１０７との
間のゲート絶縁膜１１０の端部の円Ａの部分の電界が高
くなり、ゲート絶縁膜１１０の信頼性が低下する。ま
た、チャネル領域１０３をエピタキシャル成長法により
形成した後、イオン打込みによりゲートコンタクト領域
１０７を形成すると、イオン打込み時に発生する欠陥の
修復のために高温でアニールをする必要がある。高温で
アニールすると、ゲート絶縁膜１１０とチャネル領域１
０３との界面が荒れ、チャネル領域１０３を移動する電
子の移動し易さを表す移動度が小さくなり、オン抵抗が
大きくなる。
ような、ＭＯＳゲート電極１０８と埋込ゲート電極１０
９を有する半導体装置においては、リーク電流の低減を
図るために逆バイアス電圧を埋込ゲート電極１０９に印
加する。その結果、埋込ゲート電極１０９の近傍のＭＯ
Ｓゲート電極１０８とゲートコンタクト領域１０７との
間のゲート絶縁膜１１０の端部の円Ａの部分の電界が高
くなり、ゲート絶縁膜１１０の信頼性が低下する。ま
た、チャネル領域１０３をエピタキシャル成長法により
形成した後、イオン打込みによりゲートコンタクト領域
１０７を形成すると、イオン打込み時に発生する欠陥の
修復のために高温でアニールをする必要がある。高温で
アニールすると、ゲート絶縁膜１１０とチャネル領域１
０３との界面が荒れ、チャネル領域１０３を移動する電
子の移動し易さを表す移動度が小さくなり、オン抵抗が
大きくなる。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
外部への電子流の流出層として働く半導体層の上に形成
した低不純物濃度の第１の導電型のドリフト層、前記ド
リフト層の一方の端部領域に形成した第２の導電型
（Ｐ）の第１の埋込ゲート領域、前記ドリフト層の他方
の端部領域に、前記第１の埋込ゲート領域との間に所定
の間隔を保って形成した第２の導電型の第２の埋込ゲー
ト領域、前記第１の埋込ゲート領域、前記第２の埋込ゲ
ート領域及び前記第１の埋込ゲート領域と第２の埋込ゲ
ート領域との間のドリフト層に接するように形成した第
１の導電型のチャネル領域、前記チャネル領域の一方の
端部に形成した第１の導電型の、外部からの電子流の流
入領域、前記電子流の流入領域に接するように設けた電
極、前記第２の埋込ゲート領域に接するように設けた埋
込ゲート電極、前記電子流の流入領域、チャネル領域及
び第２の埋込ゲート領域に形成したゲート絶縁膜、及び
前記ゲート絶縁膜を介して前記チャネル領域に対向し、
前記第２のゲート領域に近い方の端部が前記第２のゲー
ト領域から離れるように設けたゲート電極を有する。本
発明によれば、ゲート電極を、第２の埋込ゲート領域か
ら離れるように形成したので、第２の埋込ゲート領域近
傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が
劣化することはない。
外部への電子流の流出層として働く半導体層の上に形成
した低不純物濃度の第１の導電型のドリフト層、前記ド
リフト層の一方の端部領域に形成した第２の導電型
（Ｐ）の第１の埋込ゲート領域、前記ドリフト層の他方
の端部領域に、前記第１の埋込ゲート領域との間に所定
の間隔を保って形成した第２の導電型の第２の埋込ゲー
ト領域、前記第１の埋込ゲート領域、前記第２の埋込ゲ
ート領域及び前記第１の埋込ゲート領域と第２の埋込ゲ
ート領域との間のドリフト層に接するように形成した第
１の導電型のチャネル領域、前記チャネル領域の一方の
端部に形成した第１の導電型の、外部からの電子流の流
入領域、前記電子流の流入領域に接するように設けた電
極、前記第２の埋込ゲート領域に接するように設けた埋
込ゲート電極、前記電子流の流入領域、チャネル領域及
び第２の埋込ゲート領域に形成したゲート絶縁膜、及び
前記ゲート絶縁膜を介して前記チャネル領域に対向し、
前記第２のゲート領域に近い方の端部が前記第２のゲー
ト領域から離れるように設けたゲート電極を有する。本
発明によれば、ゲート電極を、第２の埋込ゲート領域か
ら離れるように形成したので、第２の埋込ゲート領域近
傍のゲート絶縁膜に加わる電界は低い。従って絶縁膜が
劣化することはない。
【０００６】本発明の他の観点の半導体装置は、外部へ
の電子流の流出層として働く半導体層の上に形成した低
不純物濃度の第１の導電型のドリフト層、前記ドリフト
層の一方の端部領域に形成した第２の導電型の埋込ゲー
ト領域、前記ドリフト層の他方の端部領域に、前記埋込
ゲート領域との間に所定の間隔を保って形成した第２の
導電型の埋込ゲートコンタクト領域、前記埋込ゲート領
域、前記埋込ゲートコンタクト領域及び前記埋込ゲート
領域と埋込ゲートコンタクト領域との間のドリフト層に
接するように形成した第１の導電型のチャネル領域、前
記チャネル領域の一方の端部に形成した第１の導電型
の、外部からの電子流の流入領域、前記電子流の流入領
域に接するように設けた電極、前記チャネル領域の他方
の端部において、前記埋込ゲートコンタクト領域に接す
るように形成した第２の導電型のゲートコンタクト領
域、前記ゲートコンタクト領域に接するように設けた埋
込ゲート電極、前記電子流の流入領域、チャネル領域及
びゲートコンタクト領域に形成したゲート絶縁膜、及び
前記ゲート絶縁膜を介して前記チャネル領域に対向し、
前記ゲートコンタクト領域に近い方の端部がゲートコン
タクト領域から離れるように設けたゲート電極を有す
る。本発明によれば、ゲート電極を、ゲートコンタクト
領域から離れるように形成したので、ゲートコンタクト
領域近傍のゲート絶縁膜に加わる電界は低い。従って絶
縁膜が劣化することはない。
の電子流の流出層として働く半導体層の上に形成した低
不純物濃度の第１の導電型のドリフト層、前記ドリフト
層の一方の端部領域に形成した第２の導電型の埋込ゲー
ト領域、前記ドリフト層の他方の端部領域に、前記埋込
ゲート領域との間に所定の間隔を保って形成した第２の
導電型の埋込ゲートコンタクト領域、前記埋込ゲート領
域、前記埋込ゲートコンタクト領域及び前記埋込ゲート
領域と埋込ゲートコンタクト領域との間のドリフト層に
接するように形成した第１の導電型のチャネル領域、前
記チャネル領域の一方の端部に形成した第１の導電型
の、外部からの電子流の流入領域、前記電子流の流入領
域に接するように設けた電極、前記チャネル領域の他方
の端部において、前記埋込ゲートコンタクト領域に接す
るように形成した第２の導電型のゲートコンタクト領
域、前記ゲートコンタクト領域に接するように設けた埋
込ゲート電極、前記電子流の流入領域、チャネル領域及
びゲートコンタクト領域に形成したゲート絶縁膜、及び
前記ゲート絶縁膜を介して前記チャネル領域に対向し、
前記ゲートコンタクト領域に近い方の端部がゲートコン
タクト領域から離れるように設けたゲート電極を有す
る。本発明によれば、ゲート電極を、ゲートコンタクト
領域から離れるように形成したので、ゲートコンタクト
領域近傍のゲート絶縁膜に加わる電界は低い。従って絶
縁膜が劣化することはない。
【０００７】本発明の他の観点の半導体装置は、ドレイ
ン層として働く第１の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲートコンタクト領域、前記埋込ゲート領域、
前記埋込ゲートコンタクト領域及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように形成した第１の導電型のチャネル領域、前記チ
ャネル領域の一方の端部に形成した第１の導電型のソー
ス領域、前記ソース領域に接するように設けたソース電
極、前記チャネル領域の他方の端部において、前記埋込
ゲートコンタクト領域に接するように形成した第２の導
電型のゲートコンタクト領域、前記ゲートコンタクト領
域に接するように設けた埋込ゲート電極、前記ソース領
域、チャネル領域及びゲートコンタクト領域に形成した
ゲート絶縁膜、及び前記ゲート絶縁膜を介して前記チャ
ネル領域に対向し、ゲートコンタクト領域に近い方の端
部がゲートコンタクト領域から離れるように設けたゲー
ト電極を有する。本発明によれば、ゲート電極を、ゲー
トコンタクト領域から離れるように形成したので、ゲー
トコンタクト領域近傍のゲート絶縁膜に加わる電界は低
い。従って絶縁膜が劣化することはない。
ン層として働く第１の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲートコンタクト領域、前記埋込ゲート領域、
前記埋込ゲートコンタクト領域及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように形成した第１の導電型のチャネル領域、前記チ
ャネル領域の一方の端部に形成した第１の導電型のソー
ス領域、前記ソース領域に接するように設けたソース電
極、前記チャネル領域の他方の端部において、前記埋込
ゲートコンタクト領域に接するように形成した第２の導
電型のゲートコンタクト領域、前記ゲートコンタクト領
域に接するように設けた埋込ゲート電極、前記ソース領
域、チャネル領域及びゲートコンタクト領域に形成した
ゲート絶縁膜、及び前記ゲート絶縁膜を介して前記チャ
ネル領域に対向し、ゲートコンタクト領域に近い方の端
部がゲートコンタクト領域から離れるように設けたゲー
ト電極を有する。本発明によれば、ゲート電極を、ゲー
トコンタクト領域から離れるように形成したので、ゲー
トコンタクト領域近傍のゲート絶縁膜に加わる電界は低
い。従って絶縁膜が劣化することはない。
【０００８】本発明の他の観点の半導体装置は、ドレイ
ン層として働く第１の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲートコンタクト領域、前記埋込ゲート領域、
前記埋込ゲートコンタクト領域及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように設けた第１の導電型のチャネル領域、前記チャ
ネル領域の一方の端部に形成した第１の導電型のソース
領域、前記ソース領域に接するように設けたソース電
極、前記ソース領域、チャネル領域及び埋込ゲートコン
タクト領域の上に形成されたゲート絶縁膜、前記埋込ゲ
ートコンタクト領域に接するように設けた埋込ゲート電
極、及び前記ゲート絶縁膜を介して前記チャネル領域に
対向し、両端部がそれぞれソース領域とゲートコンタク
ト領域から離れるように設けたゲート電極を有する。本
発明によれば、埋込ゲート電極を埋込ゲートコンタクト
領域上に設け、かつ埋込ゲートコンタクト領域上のゲー
ト絶縁膜を厚くしたので、ゲート絶縁膜に加わる電界が
低くなりゲート絶縁膜が劣化することはない。
ン層として働く第１の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲートコンタクト領域、前記埋込ゲート領域、
前記埋込ゲートコンタクト領域及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように設けた第１の導電型のチャネル領域、前記チャ
ネル領域の一方の端部に形成した第１の導電型のソース
領域、前記ソース領域に接するように設けたソース電
極、前記ソース領域、チャネル領域及び埋込ゲートコン
タクト領域の上に形成されたゲート絶縁膜、前記埋込ゲ
ートコンタクト領域に接するように設けた埋込ゲート電
極、及び前記ゲート絶縁膜を介して前記チャネル領域に
対向し、両端部がそれぞれソース領域とゲートコンタク
ト領域から離れるように設けたゲート電極を有する。本
発明によれば、埋込ゲート電極を埋込ゲートコンタクト
領域上に設け、かつ埋込ゲートコンタクト領域上のゲー
ト絶縁膜を厚くしたので、ゲート絶縁膜に加わる電界が
低くなりゲート絶縁膜が劣化することはない。
【０００９】本発明の他の観点の半導体装置は、コレク
タ層として働く第２の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲート領域、前記埋込ゲート領域、前記埋込ゲ
ートコンタクト領域の一部分、及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように形成した第１の導電型のチャネル領域、前記チ
ャネル領域の一方の端部に形成した第１の導電型のエミ
ッタ領域、前記エミッタ領域に接するように設けたエミ
ッタ電極、前記エミッタ領域、チャネル領域及び埋込ゲ
ートコンタクト領域の上に形成されたゲート絶縁膜、前
記埋込ゲートコンタクト領域に接するように設けた埋込
ゲート電極、及び前記ゲート絶縁膜を介して前記チャネ
ル領域に対向するように設けたゲート電極を有する。
タ層として働く第２の導電型の半導体層の上に形成した
低不純物濃度の第１の導電型のドリフト層、前記ドリフ
ト層の一方の端部領域に形成した第２の導電型の埋込ゲ
ート領域、前記ドリフト層の他方の端部領域に、前記埋
込ゲート領域と所定の間隔を保って形成した第２の導電
型の埋込ゲート領域、前記埋込ゲート領域、前記埋込ゲ
ートコンタクト領域の一部分、及び前記埋込ゲート領域
と埋込ゲートコンタクト領域との間のドリフト層に接す
るように形成した第１の導電型のチャネル領域、前記チ
ャネル領域の一方の端部に形成した第１の導電型のエミ
ッタ領域、前記エミッタ領域に接するように設けたエミ
ッタ電極、前記エミッタ領域、チャネル領域及び埋込ゲ
ートコンタクト領域の上に形成されたゲート絶縁膜、前
記埋込ゲートコンタクト領域に接するように設けた埋込
ゲート電極、及び前記ゲート絶縁膜を介して前記チャネ
ル領域に対向するように設けたゲート電極を有する。
【００１０】
【発明の実施の形態】以下に、本発明の好適な実施例を
図１から図７を参照して説明する。図１から図７は、本
発明の各実施例の半導体装置の１個のセグメントを示す
断面図であり、大電流を取扱う場合には、このセグメン
トを図の左右方向に複数個連結して大容量の半導体装置
を構成することができる。各図において、図示された各
要素の寸法は実際の寸法とは対応していない。
図１から図７を参照して説明する。図１から図７は、本
発明の各実施例の半導体装置の１個のセグメントを示す
断面図であり、大電流を取扱う場合には、このセグメン
トを図の左右方向に複数個連結して大容量の半導体装置
を構成することができる。各図において、図示された各
要素の寸法は実際の寸法とは対応していない。
【００１１】《第１実施例》図１は、本発明の第１実施
例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果ト
ランジスタのセグメントの断面図である。本実施例では
セグメントは紙面に垂直な方向に長い帯状であるが、そ
の形状は例えば円形や四角形等であってもかまわない。
図１において、下図にドレイン電極２１を有する厚さ約
３００μｍの高不純物濃度ｎ型ＳｉＣのドレイン層１の
上に厚さ約５０μｍの低不純物濃度ｎ型ＳｉＣのドリフ
ト層２が形成されている。電子流の流出層として働くド
レイン層１からドレイン電極２１を経て外部へ電子が流
出する。ドリフト層２の図において上方の左側部分及び
右側部分には、所定の間隔を保ってｐ型ＳｉＣの第１の
埋込ゲート領域５及びｐ型ＳｉＣの埋込ゲートコンタク
ト領域６がそれぞれ形成されている。埋込ゲート領域
５，埋込ゲートコンタクト領域６及び両者の間のドリフ
ト層２の上に、ｎ型ＳｉＣのチャネル領域３が形成され
ている。埋込ゲート領域５の更に上方の左端部にｎ型Ｓ
ｉＣのソース領域４が形成されている。ソース領域４に
はソース電極２２が設けられている。電子流の流入領域
のソース領域４にはソース電極２２を経て外部から電子
が流入する。
例の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果ト
ランジスタのセグメントの断面図である。本実施例では
セグメントは紙面に垂直な方向に長い帯状であるが、そ
の形状は例えば円形や四角形等であってもかまわない。
図１において、下図にドレイン電極２１を有する厚さ約
３００μｍの高不純物濃度ｎ型ＳｉＣのドレイン層１の
上に厚さ約５０μｍの低不純物濃度ｎ型ＳｉＣのドリフ
ト層２が形成されている。電子流の流出層として働くド
レイン層１からドレイン電極２１を経て外部へ電子が流
出する。ドリフト層２の図において上方の左側部分及び
右側部分には、所定の間隔を保ってｐ型ＳｉＣの第１の
埋込ゲート領域５及びｐ型ＳｉＣの埋込ゲートコンタク
ト領域６がそれぞれ形成されている。埋込ゲート領域
５，埋込ゲートコンタクト領域６及び両者の間のドリフ
ト層２の上に、ｎ型ＳｉＣのチャネル領域３が形成され
ている。埋込ゲート領域５の更に上方の左端部にｎ型Ｓ
ｉＣのソース領域４が形成されている。ソース領域４に
はソース電極２２が設けられている。電子流の流入領域
のソース領域４にはソース電極２２を経て外部から電子
が流入する。
【００１２】埋込ゲートコンタクト領域６に接してｐ型
ＳｉＣのゲートコンタクト領域７が形成され、ゲートコ
ンタクト領域７上に埋込ゲート電極２６が設けられてい
る。埋込ゲートコンタクト領域６とゲートコンタクト領
域７を一体に形成して、第２の埋込ゲート領域としても
よいが、本実施例では加工処理の便宜上、第２の埋込ゲ
ート領域を埋込ゲートコンタクト領域６とゲートコンタ
クト領域７に分けている。ソース領域４、チャネル領域
３及びゲートコンタクト領域７の上に、絶縁物の薄い膜
でゲート絶縁膜１１を形成する。ゲート絶縁膜１１を介
してチャネル領域３に対向するようにＭＯＳゲート電極
２５が設けられている。ゲート絶縁膜１１は、ＭＯＳゲ
ート電極２５の電位がチャネル領域３に電界効果を与え
るように十分薄く形成する必要があるが、チャネル領域
３に対向していない領域では薄くする必要はない。そこ
で本実施例ではゲート絶縁膜１１の両端部領域１１Ａ、
１１Ｂの厚さを他の領域の厚さの２倍以上に厚くしてい
る。ゲート絶縁膜１１の厚さはｎ型チャネル領域３の両
端部領域を除いて約０．１μｍである。ゲートコンタク
ト領域７及びソース領域４の上のゲート絶縁膜１１の厚
さはチャネル領域３の上の大部分のゲート絶縁膜１１の
厚さの２倍以上であるのが望ましく、本実施例では約
０．５μｍであるが、１μｍ以上であってもよい。ソー
ス電極２２に接続されているソース領域４の好ましい厚
さは０．２μｍであるが、０．１μｍから０．４μｍの
範囲にあればよい。埋込ゲート領域５の好ましい厚さは
０．５μｍであるが、０．２μｍから０．８μｍの範囲
にあればよい。チャネル領域３の好ましい厚さは０．４
μｍであるが０．１μｍから０．９μｍの範囲にあれば
よい。埋込ゲート領域５の左右方向の幅はソース領域４
より３μｍ程度長いのが望ましいが、１μｍから５μｍ
長くても良い。埋込ゲート領域５と埋込ゲートコンタク
ト領域６との間の間隔は３μｍが好ましいが、２μｍな
いし５μｍの範囲にあればよい。
ＳｉＣのゲートコンタクト領域７が形成され、ゲートコ
ンタクト領域７上に埋込ゲート電極２６が設けられてい
る。埋込ゲートコンタクト領域６とゲートコンタクト領
域７を一体に形成して、第２の埋込ゲート領域としても
よいが、本実施例では加工処理の便宜上、第２の埋込ゲ
ート領域を埋込ゲートコンタクト領域６とゲートコンタ
クト領域７に分けている。ソース領域４、チャネル領域
３及びゲートコンタクト領域７の上に、絶縁物の薄い膜
でゲート絶縁膜１１を形成する。ゲート絶縁膜１１を介
してチャネル領域３に対向するようにＭＯＳゲート電極
２５が設けられている。ゲート絶縁膜１１は、ＭＯＳゲ
ート電極２５の電位がチャネル領域３に電界効果を与え
るように十分薄く形成する必要があるが、チャネル領域
３に対向していない領域では薄くする必要はない。そこ
で本実施例ではゲート絶縁膜１１の両端部領域１１Ａ、
１１Ｂの厚さを他の領域の厚さの２倍以上に厚くしてい
る。ゲート絶縁膜１１の厚さはｎ型チャネル領域３の両
端部領域を除いて約０．１μｍである。ゲートコンタク
ト領域７及びソース領域４の上のゲート絶縁膜１１の厚
さはチャネル領域３の上の大部分のゲート絶縁膜１１の
厚さの２倍以上であるのが望ましく、本実施例では約
０．５μｍであるが、１μｍ以上であってもよい。ソー
ス電極２２に接続されているソース領域４の好ましい厚
さは０．２μｍであるが、０．１μｍから０．４μｍの
範囲にあればよい。埋込ゲート領域５の好ましい厚さは
０．５μｍであるが、０．２μｍから０．８μｍの範囲
にあればよい。チャネル領域３の好ましい厚さは０．４
μｍであるが０．１μｍから０．９μｍの範囲にあれば
よい。埋込ゲート領域５の左右方向の幅はソース領域４
より３μｍ程度長いのが望ましいが、１μｍから５μｍ
長くても良い。埋込ゲート領域５と埋込ゲートコンタク
ト領域６との間の間隔は３μｍが好ましいが、２μｍな
いし５μｍの範囲にあればよい。
【００１３】第１実施例の電界効果トランジスタの製作
方法の一例を以下に説明する。ドレイン層１として機能
する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃
度の窒素を含むｎ型ＳｉＣ基板を用意し、この一方の表
面に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ 低
不純物濃度の窒素を含むｎ型ドリフト層２を気相成長法
等により形成する。次に、ドリフト層２の上のほぼ左半
分の領域に埋込ゲート領域５を形成し、右端部から約３
分の１の領域に埋込ゲートコンタクト領域６を形成す
る。埋込ゲート領域５と埋込ゲートコンタクト領域６の
不純物濃度は、１０１８ａｔｍ／ｃｍ３程度であり、ド
リフト層２へのアルミニウム等のイオン打ち込み等によ
り形成する。埋込ゲート領域５，埋込ゲートコンタクト
領域６及びドリフト層２の上に１０１４から１０１６ａ
ｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型のチャネル領
域３を気相成長法等により形成する。チャネル領域３の
端部において、埋込ゲートコンタクト領域６に接するよ
うにｐ型のゲートコンタクト領域７をアルミニウムのイ
オン打ち込み法等により形成する。これにより、ゲート
コンタクト領域７は埋込ゲートコンタクト領域６に電気
的に接続される。チャネル領域３の左端部に、１０１８
から１０２０ａｔｍ／ｃｍ3の高不純物濃度のｎ型のソ
ース領域４を窒素等のイオン打ち込み法により形成す
る。イオン打ち込み後、イオン打ち込み処理により結晶
に発生した欠陥を修復し、元の結晶構造に回復させるた
め、１４００℃から２０００℃の温度で３０分程度アニ
ールする。
方法の一例を以下に説明する。ドレイン層１として機能
する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃
度の窒素を含むｎ型ＳｉＣ基板を用意し、この一方の表
面に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ 低
不純物濃度の窒素を含むｎ型ドリフト層２を気相成長法
等により形成する。次に、ドリフト層２の上のほぼ左半
分の領域に埋込ゲート領域５を形成し、右端部から約３
分の１の領域に埋込ゲートコンタクト領域６を形成す
る。埋込ゲート領域５と埋込ゲートコンタクト領域６の
不純物濃度は、１０１８ａｔｍ／ｃｍ３程度であり、ド
リフト層２へのアルミニウム等のイオン打ち込み等によ
り形成する。埋込ゲート領域５，埋込ゲートコンタクト
領域６及びドリフト層２の上に１０１４から１０１６ａ
ｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型のチャネル領
域３を気相成長法等により形成する。チャネル領域３の
端部において、埋込ゲートコンタクト領域６に接するよ
うにｐ型のゲートコンタクト領域７をアルミニウムのイ
オン打ち込み法等により形成する。これにより、ゲート
コンタクト領域７は埋込ゲートコンタクト領域６に電気
的に接続される。チャネル領域３の左端部に、１０１８
から１０２０ａｔｍ／ｃｍ3の高不純物濃度のｎ型のソ
ース領域４を窒素等のイオン打ち込み法により形成す
る。イオン打ち込み後、イオン打ち込み処理により結晶
に発生した欠陥を修復し、元の結晶構造に回復させるた
め、１４００℃から２０００℃の温度で３０分程度アニ
ールする。
【００１４】チャネル領域３、ソース領域４及びｐ型ゲ
ートコンタクト領域７の上にＳｉＯ ２等の絶縁膜でゲー
ト絶縁膜１１を形成した後、ゲートコンタクト領域７の
上の端部のＳｉＯ２等の絶縁膜を取り除き、アルミニウ
ム等の金属で、ゲートコンタクト領域７に電気的に接続
された埋込ゲート電極２６を形成する。また、ソース領
域４の端部のＳｉＯ２等絶縁膜を取り除き、アルミニウ
ム、ニッケル等の金属膜で、ｎ型ソース領域４に電気的
に接続されたソース電極２２を形成する。ゲート絶縁膜
１１の両端部領域１１Ａ、１１Ｂを気層成長法などによ
り厚くする。次にゲート絶縁膜１１の上にＭＯＳゲート
電極２５を形成する。さらに、図示を省略したが、セグ
メントの奥行き方向（図１の紙面に垂直な方向）の所定
の位置で埋込ゲート領域５の一部分を露出させ、埋込ゲ
ート領域５の前記露出部を埋込ゲート電極２６に接続す
る。埋込ゲート領域５を露出させる代わりに、埋込ゲー
ト領域５と埋込ゲートコンタクト領域６とを接続するｐ
型領域（図示省略）を形成し、このｐ型領域を埋込ゲー
ト電極２６に電気的に接続してもよい。最後に、アルミ
ニウム、ニッケル等でドレイン層１に接続されたドレイ
ン電極２１を形成して完成する。なお、埋込ゲート領域
５及び埋込ゲートコンタクト領域６は、ドリフト層２の
内部にイオン打ち込みをして形成してもよい。この場合
チャネル領域３を形成するための工程が省ける。
ートコンタクト領域７の上にＳｉＯ ２等の絶縁膜でゲー
ト絶縁膜１１を形成した後、ゲートコンタクト領域７の
上の端部のＳｉＯ２等の絶縁膜を取り除き、アルミニウ
ム等の金属で、ゲートコンタクト領域７に電気的に接続
された埋込ゲート電極２６を形成する。また、ソース領
域４の端部のＳｉＯ２等絶縁膜を取り除き、アルミニウ
ム、ニッケル等の金属膜で、ｎ型ソース領域４に電気的
に接続されたソース電極２２を形成する。ゲート絶縁膜
１１の両端部領域１１Ａ、１１Ｂを気層成長法などによ
り厚くする。次にゲート絶縁膜１１の上にＭＯＳゲート
電極２５を形成する。さらに、図示を省略したが、セグ
メントの奥行き方向（図１の紙面に垂直な方向）の所定
の位置で埋込ゲート領域５の一部分を露出させ、埋込ゲ
ート領域５の前記露出部を埋込ゲート電極２６に接続す
る。埋込ゲート領域５を露出させる代わりに、埋込ゲー
ト領域５と埋込ゲートコンタクト領域６とを接続するｐ
型領域（図示省略）を形成し、このｐ型領域を埋込ゲー
ト電極２６に電気的に接続してもよい。最後に、アルミ
ニウム、ニッケル等でドレイン層１に接続されたドレイ
ン電極２１を形成して完成する。なお、埋込ゲート領域
５及び埋込ゲートコンタクト領域６は、ドリフト層２の
内部にイオン打ち込みをして形成してもよい。この場合
チャネル領域３を形成するための工程が省ける。
【００１５】本実施例のＳｉＣ電界効果トランジスタを
オフにするときは、ドレイン電極２１の電位がソース電
極２２の電位より高い状態で、ＭＯＳゲート電極２５及
び埋込ゲート電極２６と、ソース電極２２との間の電位
を０Ｖにする。その結果、埋込ゲート領域５及び埋込ゲ
ートコンタクト領域６と、ドリフト領域２及びチャネル
領域３との接合部からビルトイン電圧に対応した空乏層
が広がり、埋込ゲート領域５と埋込ゲートコンタクト領
域６との間のドリフト層２の領域２Ａ、チャネル領域３
及びドリフト層２内に空乏層が形成される。これにより
チャネル領域３をピンチオフ状態にすることができる。
その結果、ソース電極２２とドレイン電極２１間の電流
が遮断されノーマリオフの状態になる。ドレイン電極２
１の電位がさらに高くなると、ドレイン電極２１から、
ドレイン層１、ドリフト層２、埋込ゲート領域５と埋込
ゲートコンタクト領域６の間の領域２Ａ、チャネル領域
３及びソース領域４を通ってソース電極２２にリーク電
流が流れる。この状態で、埋込ゲート電極２６をソース
電極２２より低い電位にすると、チャネル領域３及び埋
込ゲート領域５と埋込ゲートコンタクト領域６との間の
ドリフト層２の領域２Ａ内の広い範囲に空乏層が広が
り、その結果としてリーク電流は減少する。
オフにするときは、ドレイン電極２１の電位がソース電
極２２の電位より高い状態で、ＭＯＳゲート電極２５及
び埋込ゲート電極２６と、ソース電極２２との間の電位
を０Ｖにする。その結果、埋込ゲート領域５及び埋込ゲ
ートコンタクト領域６と、ドリフト領域２及びチャネル
領域３との接合部からビルトイン電圧に対応した空乏層
が広がり、埋込ゲート領域５と埋込ゲートコンタクト領
域６との間のドリフト層２の領域２Ａ、チャネル領域３
及びドリフト層２内に空乏層が形成される。これにより
チャネル領域３をピンチオフ状態にすることができる。
その結果、ソース電極２２とドレイン電極２１間の電流
が遮断されノーマリオフの状態になる。ドレイン電極２
１の電位がさらに高くなると、ドレイン電極２１から、
ドレイン層１、ドリフト層２、埋込ゲート領域５と埋込
ゲートコンタクト領域６の間の領域２Ａ、チャネル領域
３及びソース領域４を通ってソース電極２２にリーク電
流が流れる。この状態で、埋込ゲート電極２６をソース
電極２２より低い電位にすると、チャネル領域３及び埋
込ゲート領域５と埋込ゲートコンタクト領域６との間の
ドリフト層２の領域２Ａ内の広い範囲に空乏層が広が
り、その結果としてリーク電流は減少する。
【００１６】例えば図８の従来の電界効果半導体装置で
は、ゲートコンタクト領域１０７に接続された埋込ゲー
ト電極１０９にソース電極１１２の電位に対して２０Ｖ
の逆バイアス電位を印加した場合、ゲート絶縁膜１１０
の両端部の厚さが薄いため、絶縁膜１１０の端部の電界
が高くなる。このような状態で、オンオフ動作を長時間
繰り返すと、ゲート絶縁膜１１０の絶縁性が悪化し、Ｍ
ＯＳゲート電極１０８からｐ型ゲートコンタクト領域１
０７へ流れるリーク電流が増加する。その結果、電界効
果トランジスタのオン抵抗が増大し、オン時の損失が増
えるとともに長期の使用における信頼性が低下する。ま
たオン時にはＭＯＳゲート電極１０８に１０Ｖから２０
Ｖ程度の電圧を印加するので、ソース領域１０４の上の
ゲート絶縁膜１１０の電界が高くなり、絶縁膜１１０の
信頼性が低下する。
は、ゲートコンタクト領域１０７に接続された埋込ゲー
ト電極１０９にソース電極１１２の電位に対して２０Ｖ
の逆バイアス電位を印加した場合、ゲート絶縁膜１１０
の両端部の厚さが薄いため、絶縁膜１１０の端部の電界
が高くなる。このような状態で、オンオフ動作を長時間
繰り返すと、ゲート絶縁膜１１０の絶縁性が悪化し、Ｍ
ＯＳゲート電極１０８からｐ型ゲートコンタクト領域１
０７へ流れるリーク電流が増加する。その結果、電界効
果トランジスタのオン抵抗が増大し、オン時の損失が増
えるとともに長期の使用における信頼性が低下する。ま
たオン時にはＭＯＳゲート電極１０８に１０Ｖから２０
Ｖ程度の電圧を印加するので、ソース領域１０４の上の
ゲート絶縁膜１１０の電界が高くなり、絶縁膜１１０の
信頼性が低下する。
【００１７】本実施例の電界効果トランジスタでは、ゲ
ート絶縁膜１１を、ゲートコンタクト領域７の近傍及び
ｎ型ソース領域４の近傍で、チャネル領域３の上のゲー
ト絶縁膜１１の厚さより厚くしている。これにより、Ｍ
ＯＳゲート電極２５の右端部２５Ａとゲートコンタクト
領域７とが離れ、オフ時に埋込ゲート電極２６に逆バイ
アス電圧を印加したり、オン時にＭＯＳゲート電極２５
に正の電圧を印加した場合でもゲート絶縁膜１１の端部
領域の電界は高くならない。すなわち、オン・オフ時に
高い電界が加えられるゲート絶縁膜１１の両端部領域の
膜厚を厚くしたことにより、ゲート絶縁膜１１の耐絶縁
性が向上するとともに絶縁膜の長期間の使用における信
頼性が向上する。本実施例の、ゲート絶縁膜１１の端部
領域の膜厚をチャネル領域３の上のゲート絶縁膜１１の
膜厚の２倍程度に厚くしたＳｉＣ電界効果トランジスタ
の寿命試験をしたところ、従来のものに比べて１０倍以
上の期間リーク電流の増加なしで動作させることができ
た。
ート絶縁膜１１を、ゲートコンタクト領域７の近傍及び
ｎ型ソース領域４の近傍で、チャネル領域３の上のゲー
ト絶縁膜１１の厚さより厚くしている。これにより、Ｍ
ＯＳゲート電極２５の右端部２５Ａとゲートコンタクト
領域７とが離れ、オフ時に埋込ゲート電極２６に逆バイ
アス電圧を印加したり、オン時にＭＯＳゲート電極２５
に正の電圧を印加した場合でもゲート絶縁膜１１の端部
領域の電界は高くならない。すなわち、オン・オフ時に
高い電界が加えられるゲート絶縁膜１１の両端部領域の
膜厚を厚くしたことにより、ゲート絶縁膜１１の耐絶縁
性が向上するとともに絶縁膜の長期間の使用における信
頼性が向上する。本実施例の、ゲート絶縁膜１１の端部
領域の膜厚をチャネル領域３の上のゲート絶縁膜１１の
膜厚の２倍程度に厚くしたＳｉＣ電界効果トランジスタ
の寿命試験をしたところ、従来のものに比べて１０倍以
上の期間リーク電流の増加なしで動作させることができ
た。
【００１８】《第２実施例》図２は本発明の第２実施例
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例では、ＭＯＳゲート
電極２８を、ｎ型ソース領域４の端部近傍からｐ型埋込
ゲートコンタクト領域６の端部６Ａ近傍までの間を覆う
ようにしたことを特徴とする。これにより、ＭＯＳゲー
ト電極２８の右端部２８Ａはゲートコンタクト領域７か
ら離れた位置にある。ゲート絶縁膜３１の厚さは、図１
のもののように端部で厚くせず、全面で同じ厚さにして
ある。その他の構成は図１に示すものと同じであり、作
製方法も実質的に第１実施例の場合と同様である。本実
施例では、前記のように右端部２８Ａをゲートコンタク
ト領域７から離すことにより、オフ時に埋込ゲート電極
２６を逆バイアス電位にしたとき、前記右端部２８Ａ近
傍のゲート絶縁膜３１に高い電界が印加されることはな
く、ゲート絶縁膜３１の信頼性が向上する。本実施例で
は、ＭＯＳゲート電極２８の右端部２８Ａがゲートコン
タクト領域７から離れるようにＭＯＳゲート電極２８を
小さくしたので、チャネル領域３に対向するＭＯＳゲー
ト電極２８の面積が小さくなり、電界効果も減少する
が、ゲート絶縁膜３１の厚さを両端部で厚くしないの
で、ゲート絶縁膜３１の厚さを増す気相成長法等の工程
が省かれ、製作工程が簡単になる。第２実施例のＳｉＣ
電界効果トランジスタについて第１実施例と同様の寿命
試験をしたところ、ゲート絶縁膜３１は従来のものに比
べて１０倍以上の期間にわたり劣化せずリーク電流の増
加などは生じなかった。
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例では、ＭＯＳゲート
電極２８を、ｎ型ソース領域４の端部近傍からｐ型埋込
ゲートコンタクト領域６の端部６Ａ近傍までの間を覆う
ようにしたことを特徴とする。これにより、ＭＯＳゲー
ト電極２８の右端部２８Ａはゲートコンタクト領域７か
ら離れた位置にある。ゲート絶縁膜３１の厚さは、図１
のもののように端部で厚くせず、全面で同じ厚さにして
ある。その他の構成は図１に示すものと同じであり、作
製方法も実質的に第１実施例の場合と同様である。本実
施例では、前記のように右端部２８Ａをゲートコンタク
ト領域７から離すことにより、オフ時に埋込ゲート電極
２６を逆バイアス電位にしたとき、前記右端部２８Ａ近
傍のゲート絶縁膜３１に高い電界が印加されることはな
く、ゲート絶縁膜３１の信頼性が向上する。本実施例で
は、ＭＯＳゲート電極２８の右端部２８Ａがゲートコン
タクト領域７から離れるようにＭＯＳゲート電極２８を
小さくしたので、チャネル領域３に対向するＭＯＳゲー
ト電極２８の面積が小さくなり、電界効果も減少する
が、ゲート絶縁膜３１の厚さを両端部で厚くしないの
で、ゲート絶縁膜３１の厚さを増す気相成長法等の工程
が省かれ、製作工程が簡単になる。第２実施例のＳｉＣ
電界効果トランジスタについて第１実施例と同様の寿命
試験をしたところ、ゲート絶縁膜３１は従来のものに比
べて１０倍以上の期間にわたり劣化せずリーク電流の増
加などは生じなかった。
【００１９】《第３実施例》図３は本発明の第３実施例
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例の電界効果トランジ
スタを図１に示す第１実施例の電界効果トランジスタと
比べると、本実施例のものでは図１に示すｐ型ゲートコ
ンタクト領域７を設けていない。本実施例では、埋込ゲ
ートコンタクト領域６の近傍のｎ型チャネル領域３を斜
面１２を形成するように除去する。斜面１２を含むチャ
ネル領域３と埋込ゲートコンタクト領域６の上に絶縁膜
４１を形成する。絶縁膜４１の埋込ゲートコンタクト領
域６に接する部分４１Ａは他の部分より厚くなされてい
る。絶縁膜４１の上にＭＯＳゲート電極３５を形成す
る。その他の構成は図１に示す第１実施例のものと同じ
である。
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例の電界効果トランジ
スタを図１に示す第１実施例の電界効果トランジスタと
比べると、本実施例のものでは図１に示すｐ型ゲートコ
ンタクト領域７を設けていない。本実施例では、埋込ゲ
ートコンタクト領域６の近傍のｎ型チャネル領域３を斜
面１２を形成するように除去する。斜面１２を含むチャ
ネル領域３と埋込ゲートコンタクト領域６の上に絶縁膜
４１を形成する。絶縁膜４１の埋込ゲートコンタクト領
域６に接する部分４１Ａは他の部分より厚くなされてい
る。絶縁膜４１の上にＭＯＳゲート電極３５を形成す
る。その他の構成は図１に示す第１実施例のものと同じ
である。
【００２０】本実施例の電界効果トランジスタでは、ｐ
型埋込ゲートコンタクト領域６上のゲート絶縁膜４１Ａ
を厚くしているので、オフ時に埋込ゲート電極２６に逆
バイアス電圧を印加してもゲート絶縁膜４１Ａの近傍の
電界はあまり高くならない。従ってゲート絶縁膜４１の
信頼性が向上する。第１実施例では、ｐ型ゲートコンタ
クト領域７をイオン打ち込み法により形成するために欠
陥が生じる。その欠陥を修復し、元の結晶状態に回復さ
せるために１３００℃から２０００℃の高温下でアニー
ルする必要があった。このアニールにより電流通路とな
るｎ型チャネル領域３とゲート絶縁膜４１の境界面が荒
れる。その結果オン時にチャネル領域３を電子が進むと
きこの境界面の荒れにより電子が散乱し抵抗が高くな
る。しかし、本実施例では、ｐ型ゲートコンタクト領域
７を形成しないために、ｎ型チャネル領域３の形成後に
高温アニールを必要としない。従ってｎ型チャネル領域
３とゲート絶縁膜４１の境界面の荒れを引き起こすこと
なく、低いオン抵抗の電界効果トランジスタを実現でき
る。第１実施例のものではオン抵抗は１５０ｍΩｃｍ ２
であったが、本実施例のものでは、１１０ｍΩｃｍ２と
なり大幅に低減した。耐電圧は５．２ｋＶであった。図
３では、ＭＯＳゲート電極３５はゲート絶縁膜４１を介
して斜面１２の側面及び埋込ゲートコンタクト領域６に
対向する絶縁膜４１Ａの面にまで設けられているが、斜
面１２と絶縁膜４１Ａの面にはＭＯＳゲート電極３５を
設けなくても同様の効果が得られる。
型埋込ゲートコンタクト領域６上のゲート絶縁膜４１Ａ
を厚くしているので、オフ時に埋込ゲート電極２６に逆
バイアス電圧を印加してもゲート絶縁膜４１Ａの近傍の
電界はあまり高くならない。従ってゲート絶縁膜４１の
信頼性が向上する。第１実施例では、ｐ型ゲートコンタ
クト領域７をイオン打ち込み法により形成するために欠
陥が生じる。その欠陥を修復し、元の結晶状態に回復さ
せるために１３００℃から２０００℃の高温下でアニー
ルする必要があった。このアニールにより電流通路とな
るｎ型チャネル領域３とゲート絶縁膜４１の境界面が荒
れる。その結果オン時にチャネル領域３を電子が進むと
きこの境界面の荒れにより電子が散乱し抵抗が高くな
る。しかし、本実施例では、ｐ型ゲートコンタクト領域
７を形成しないために、ｎ型チャネル領域３の形成後に
高温アニールを必要としない。従ってｎ型チャネル領域
３とゲート絶縁膜４１の境界面の荒れを引き起こすこと
なく、低いオン抵抗の電界効果トランジスタを実現でき
る。第１実施例のものではオン抵抗は１５０ｍΩｃｍ ２
であったが、本実施例のものでは、１１０ｍΩｃｍ２と
なり大幅に低減した。耐電圧は５．２ｋＶであった。図
３では、ＭＯＳゲート電極３５はゲート絶縁膜４１を介
して斜面１２の側面及び埋込ゲートコンタクト領域６に
対向する絶縁膜４１Ａの面にまで設けられているが、斜
面１２と絶縁膜４１Ａの面にはＭＯＳゲート電極３５を
設けなくても同様の効果が得られる。
【００２１】《第４実施例》図４は本発明の第４実施例
の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トラ
ンジスタのセグメントの断面図である。第４実施例で
は、前記図３の第３実施例のものと同様に埋込ゲートコ
ンタクト領域６の近傍のチャネル領域３の端部に斜面１
２を形成する。ソース電極２２を除くソース領域４，チ
ャネル領域３の上面及び斜面１２にゲート絶縁膜４１を
形成する。ゲート絶縁膜４１の上にＭＯＳゲート電極３
５を、その右側の端部が埋込ゲートコンタクト領域６と
埋込ゲート電極２６に接するように形成する。その他の
構成は前記第３実施例のものと同じである。本実施例の
構成では、埋込ゲート電極２６とＭＯＳゲート電極３５
が電気的に接続されている。従ってオフ時に埋込ゲート
電極２６に逆バイアス電圧を与えて耐電圧を高くして
も、ＭＯＳゲート電極３５と埋込ゲート電極２６が同電
位であるために、埋込ゲートコンタクト領域６の近傍の
ゲート絶縁膜４１に加わる電界は低い。したがって、ゲ
ート絶縁膜４１は劣化することなく高い信頼性を維持で
きる。また、ＭＯＳゲート電極３５と埋込ゲート電極２
６が接触しているので、第３実施例のものに比べてセグ
メントの幅を狭くすることができるとともにオン抵抗を
低くすることができる。
の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トラ
ンジスタのセグメントの断面図である。第４実施例で
は、前記図３の第３実施例のものと同様に埋込ゲートコ
ンタクト領域６の近傍のチャネル領域３の端部に斜面１
２を形成する。ソース電極２２を除くソース領域４，チ
ャネル領域３の上面及び斜面１２にゲート絶縁膜４１を
形成する。ゲート絶縁膜４１の上にＭＯＳゲート電極３
５を、その右側の端部が埋込ゲートコンタクト領域６と
埋込ゲート電極２６に接するように形成する。その他の
構成は前記第３実施例のものと同じである。本実施例の
構成では、埋込ゲート電極２６とＭＯＳゲート電極３５
が電気的に接続されている。従ってオフ時に埋込ゲート
電極２６に逆バイアス電圧を与えて耐電圧を高くして
も、ＭＯＳゲート電極３５と埋込ゲート電極２６が同電
位であるために、埋込ゲートコンタクト領域６の近傍の
ゲート絶縁膜４１に加わる電界は低い。したがって、ゲ
ート絶縁膜４１は劣化することなく高い信頼性を維持で
きる。また、ＭＯＳゲート電極３５と埋込ゲート電極２
６が接触しているので、第３実施例のものに比べてセグ
メントの幅を狭くすることができるとともにオン抵抗を
低くすることができる。
【００２２】《第５実施例》図５は本発明の第５実施例
の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トラ
ンジスタのセグメントの断面図である。本実施例では、
ｎ型チャネル領域３を形成した後、その右端部をエッチ
ングにより斜面１２及び面３６Ａを形成するように除去
する。次に斜面１２及び面３６Ａにアルミニウム（又は
ホウ素）のイオン打込みにより、ｐ型の埋込ゲートコン
タクト領域３６を形成する。ソース領域４のソース電極
２２を除く部分、チャネル領域３及び埋込ゲートコンタ
クト領域３６の端面３６Ｂにゲート絶縁膜５１を形成す
る。ゲート絶縁膜５１の上に、その両端部を除いてＭＯ
Ｓゲート電極２５を形成する。その他の構成は第４実施
例のものと同様である。本実施例では、ＭＯＳゲート電
極２５を埋込ゲートコンタクト領域３６の近傍に形成し
ていないので、オフ時には空乏層が、埋込ゲート領域５
及び、斜面１２と面３６Ａに形成された埋込ゲートコン
タクト領域３６と、チャネル領域３及びドリフト層との
接合からチャネル領域３及びドリフト層２内に広がる。
これによりチャネル領域３及びドリフト層２がピンチオ
フ状態になり電流を遮断する。空乏層は斜面１２の部分
のｐ型埋込ゲートコンタクト領域３６とチャネル領域３
との接合からも広がるため、前記の各実施のものよりも
高耐圧化が図れる。第３実施例のものでは耐電圧は５．
２ｋＶであったが、本実施例のものでは耐電圧は６．１
ｋＶに向上した。
の設計耐電圧５ｋＶのＳｉＣ（炭化珪素）電界効果トラ
ンジスタのセグメントの断面図である。本実施例では、
ｎ型チャネル領域３を形成した後、その右端部をエッチ
ングにより斜面１２及び面３６Ａを形成するように除去
する。次に斜面１２及び面３６Ａにアルミニウム（又は
ホウ素）のイオン打込みにより、ｐ型の埋込ゲートコン
タクト領域３６を形成する。ソース領域４のソース電極
２２を除く部分、チャネル領域３及び埋込ゲートコンタ
クト領域３６の端面３６Ｂにゲート絶縁膜５１を形成す
る。ゲート絶縁膜５１の上に、その両端部を除いてＭＯ
Ｓゲート電極２５を形成する。その他の構成は第４実施
例のものと同様である。本実施例では、ＭＯＳゲート電
極２５を埋込ゲートコンタクト領域３６の近傍に形成し
ていないので、オフ時には空乏層が、埋込ゲート領域５
及び、斜面１２と面３６Ａに形成された埋込ゲートコン
タクト領域３６と、チャネル領域３及びドリフト層との
接合からチャネル領域３及びドリフト層２内に広がる。
これによりチャネル領域３及びドリフト層２がピンチオ
フ状態になり電流を遮断する。空乏層は斜面１２の部分
のｐ型埋込ゲートコンタクト領域３６とチャネル領域３
との接合からも広がるため、前記の各実施のものよりも
高耐圧化が図れる。第３実施例のものでは耐電圧は５．
２ｋＶであったが、本実施例のものでは耐電圧は６．１
ｋＶに向上した。
【００２３】《第６実施例》図６は本発明の第６実施例
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例では、ｐ型の埋込ゲ
ートコンタクト領域６とｐ型の埋込ゲート領域５の間に
少なくとも１つのｐ型領域１０を形成している。ｐ型領
域１０は複数設けてもよい。ｐ型領域１０は図示を省略
した接続体により、埋込ゲート電極２６に電気的に接続
されている。図４に示す第４実施例のものと同様に、ｎ
型チャネル領域３の右端部に斜面１２を形成している
が、斜面１２にはゲート絶縁膜１１及びＭＯＳゲート電
極２５を形成していない。その他の構成は前記第４実施
例のものと同じである。
の設計耐電圧５ｋＶのＳｉＣ電界効果トランジスタのセ
グメントの断面図である。本実施例では、ｐ型の埋込ゲ
ートコンタクト領域６とｐ型の埋込ゲート領域５の間に
少なくとも１つのｐ型領域１０を形成している。ｐ型領
域１０は複数設けてもよい。ｐ型領域１０は図示を省略
した接続体により、埋込ゲート電極２６に電気的に接続
されている。図４に示す第４実施例のものと同様に、ｎ
型チャネル領域３の右端部に斜面１２を形成している
が、斜面１２にはゲート絶縁膜１１及びＭＯＳゲート電
極２５を形成していない。その他の構成は前記第４実施
例のものと同じである。
【００２４】本実施例の電界効果トランジスタのオフ時
には、埋込ゲート領域５，埋込ゲートコンタクト領域６
及びｐ型領域１０と、ドリフト層２との各接合部から、
埋込ゲート領域５、埋込ゲートコンタクト領域６及びｐ
型領域１０のそれぞれの間に空乏層が広がる。この空乏
層により電流が遮断されるため、高耐圧化が図れる。オ
ン時には、埋込ゲート領域５とｐ型領域１０との間、ｐ
型領域１０とｐ型埋込ゲートコンタクト領域６との間が
電流路となるので、電流が分散して流れ、オン抵抗を低
減できる。本実施例の電界効果トランジスタの具体例で
は、耐電圧６．５ｋＶ、オン抵抗は７０ｍΩｃｍ２であ
った。従来例の同程度の大きさの電界効果トランジスタ
と比べ、耐電圧が約３０％上昇し、オン抵抗は約２０％
減少した。図６の構成ではＭＯＳゲート電極２５がゲー
ト絶縁膜１１を介してｎ型チャネル領域３上面のみに形
成されているが、図３及び図４と同様に、斜面１２及び
埋込ゲートコンタクト領域６の上面にもゲート絶縁膜１
１を介してＭＯＳゲート電極２５を設けても同様の効果
を得ることができる。
には、埋込ゲート領域５，埋込ゲートコンタクト領域６
及びｐ型領域１０と、ドリフト層２との各接合部から、
埋込ゲート領域５、埋込ゲートコンタクト領域６及びｐ
型領域１０のそれぞれの間に空乏層が広がる。この空乏
層により電流が遮断されるため、高耐圧化が図れる。オ
ン時には、埋込ゲート領域５とｐ型領域１０との間、ｐ
型領域１０とｐ型埋込ゲートコンタクト領域６との間が
電流路となるので、電流が分散して流れ、オン抵抗を低
減できる。本実施例の電界効果トランジスタの具体例で
は、耐電圧６．５ｋＶ、オン抵抗は７０ｍΩｃｍ２であ
った。従来例の同程度の大きさの電界効果トランジスタ
と比べ、耐電圧が約３０％上昇し、オン抵抗は約２０％
減少した。図６の構成ではＭＯＳゲート電極２５がゲー
ト絶縁膜１１を介してｎ型チャネル領域３上面のみに形
成されているが、図３及び図４と同様に、斜面１２及び
埋込ゲートコンタクト領域６の上面にもゲート絶縁膜１
１を介してＭＯＳゲート電極２５を設けても同様の効果
を得ることができる。
【００２５】《第７実施例》図７は本発明の第７実施例
の耐電圧５ｋＶのＳｉＣ（炭化珪素）ＩＧＢＴの断面図
である。本実施例では、第３実施例の図３におけるｎ型
のドレイン層１の代わりにコレクタ電極２３を有し、電
子の外部への流出層として働くｐ型のコレクタ層８を設
けている。また図３のソース領域４の代わりに、エミッ
タ電極２４を有し、外部からの電子の流入層となるエミ
ッタ領域９を有する。その他の構成は図３のものと同じ
である。本実施例によれば、オン時にコレクタ層８から
ドリフト層２に少数キャリアであるホールが注入され
る。これにより、ドリフト層２及びチャネル領域３内で
は電子による電気伝導に加えてホールも電気伝導に寄与
するため伝導度変調を生じ、大幅なオン抵抗の低減が図
れる。本実施例のものでは、耐電圧は第３実施例のもの
の５．３ｋＶと変わらないが、ｐｎ接合のビルトイン電
圧以上で、オン抵抗は７ｍΩｃｍ２と大幅に低くなっ
た。また、埋込ゲート電極２６にｐｎ接合のビルトイン
電圧以上の電圧例えば２．８Ｖを印加すると、埋込ゲー
トコンタクト領域６及び埋込ゲート領域５からもチャネ
ル領域３にホールが注入される。その結果さらにオン抵
抗が低下し、本実施例の具体例ではオン抵抗は５ｍΩｃ
ｍ２であった。
の耐電圧５ｋＶのＳｉＣ（炭化珪素）ＩＧＢＴの断面図
である。本実施例では、第３実施例の図３におけるｎ型
のドレイン層１の代わりにコレクタ電極２３を有し、電
子の外部への流出層として働くｐ型のコレクタ層８を設
けている。また図３のソース領域４の代わりに、エミッ
タ電極２４を有し、外部からの電子の流入層となるエミ
ッタ領域９を有する。その他の構成は図３のものと同じ
である。本実施例によれば、オン時にコレクタ層８から
ドリフト層２に少数キャリアであるホールが注入され
る。これにより、ドリフト層２及びチャネル領域３内で
は電子による電気伝導に加えてホールも電気伝導に寄与
するため伝導度変調を生じ、大幅なオン抵抗の低減が図
れる。本実施例のものでは、耐電圧は第３実施例のもの
の５．３ｋＶと変わらないが、ｐｎ接合のビルトイン電
圧以上で、オン抵抗は７ｍΩｃｍ２と大幅に低くなっ
た。また、埋込ゲート電極２６にｐｎ接合のビルトイン
電圧以上の電圧例えば２．８Ｖを印加すると、埋込ゲー
トコンタクト領域６及び埋込ゲート領域５からもチャネ
ル領域３にホールが注入される。その結果さらにオン抵
抗が低下し、本実施例の具体例ではオン抵抗は５ｍΩｃ
ｍ２であった。
【００２６】本発明は上記の各実施例に限定されるもの
ではなく、さらに多くの適用範囲あるいは派生構造をカ
バーするものである。前記各実施例では、ＳｉＣを用い
た半導体装置を例に挙げて述べたが、本発明は、ダイヤ
モンド、ガリウムナイトライドなどの他のワイドギャッ
プ半導体材料を用いた半導体装置に有効に適用できる。
前記第１ないし第７実施例では、ドリフト層２がｎ型の
半導体装置の場合について述べたが、ドリフト層２がｐ
型の素子の場合には、他の要素のｎ型領域をｐ型領域
に、ｐ型領域をｎ型領域に置き変えることにより、本発
明の構成を適用できる。
ではなく、さらに多くの適用範囲あるいは派生構造をカ
バーするものである。前記各実施例では、ＳｉＣを用い
た半導体装置を例に挙げて述べたが、本発明は、ダイヤ
モンド、ガリウムナイトライドなどの他のワイドギャッ
プ半導体材料を用いた半導体装置に有効に適用できる。
前記第１ないし第７実施例では、ドリフト層２がｎ型の
半導体装置の場合について述べたが、ドリフト層２がｐ
型の素子の場合には、他の要素のｎ型領域をｐ型領域
に、ｐ型領域をｎ型領域に置き変えることにより、本発
明の構成を適用できる。
【００２７】
【発明の効果】以上の各実施例で詳細に説明したよう
に、本発明によれば、埋込ゲート領域を有するＭＯＳ構
造の電界効果半導体装置において、埋込ゲートコンタク
ト領域近傍のゲート絶縁膜を厚くすることにより、その
領域近傍の絶縁膜に加わる電界を緩和することができ、
絶縁膜の劣化を防ぎ半導体装置の信頼性の向上を図るこ
とができる。また、ゲートコンタクト領域を形成せず
に、埋込ゲート用電極を直接埋込ゲートコンタクト領域
上に形成したものでは、埋込ゲートコンタクト領域近傍
の絶縁膜に加わる電界は低く、絶縁膜の劣化が避けられ
る。その結果半導体装置の大幅な信頼性の向上を図るこ
とができる。この場合にはゲートコンタクト領域を形成
しないために、アニール処理を必要とせず、絶縁膜と半
導体との界面を荒らすおそれがない。
に、本発明によれば、埋込ゲート領域を有するＭＯＳ構
造の電界効果半導体装置において、埋込ゲートコンタク
ト領域近傍のゲート絶縁膜を厚くすることにより、その
領域近傍の絶縁膜に加わる電界を緩和することができ、
絶縁膜の劣化を防ぎ半導体装置の信頼性の向上を図るこ
とができる。また、ゲートコンタクト領域を形成せず
に、埋込ゲート用電極を直接埋込ゲートコンタクト領域
上に形成したものでは、埋込ゲートコンタクト領域近傍
の絶縁膜に加わる電界は低く、絶縁膜の劣化が避けられ
る。その結果半導体装置の大幅な信頼性の向上を図るこ
とができる。この場合にはゲートコンタクト領域を形成
しないために、アニール処理を必要とせず、絶縁膜と半
導体との界面を荒らすおそれがない。
【図１】本発明の第１実施例の電界効果トランジスタの
断面図
断面図
【図２】本発明の第２実施例の電界効果トランジスタの
断面図
断面図
【図３】本発明の第３実施例の電界効果トランジスタの
断面図
断面図
【図４】本発明の第４実施例の電界効果トランジスタの
断面図
断面図
【図５】本発明の第５実施例の電界効果トランジスタの
断面図
断面図
【図６】本発明の第６実施例の電界効果トランジスタの
断面図
断面図
【図７】本発明の第７実施例のIGBTの断面図
【図８】従来の電界効果半導体装置の断面図
１ ドレイン層 ２ ドリフト層 ２Ａ 領域 ３ チャネル領域 ４ ソース領域 ５ 埋込ゲート領域 ６、３６ 埋込ゲートコンタクト領域 ７ ゲートコンタクト領域 ８ コレクタ層 ９ エミッタ領域 １０ ｐ型領域 １１、３１、４１、５１ ゲート絶縁膜 １２ 斜面 ２１ ドレイン電極 ２２ ソース電極 ２３ コレクタ電極 ２４ エミッタ電極 ２５、２８、３５ ＭＯＳゲート電極 ２５Ａ 端部 ２６ 埋込ゲート電極 ３６Ａ 面 ３６Ｂ 端面 １０１ ドレイン層 １０２ ドリフト層 １０３ チャネル領域 １０４ ソース領域 １０５ 埋込ゲート領域 １０６ 埋込ゲートコンタクト領域 １０７ ゲートコンタクト領域 １０８ ＭＯＳゲート電極 １０９ 埋込ゲート電極 １１０ ゲート絶縁膜 １１１ ドレイン電極 １１２ ソース電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月９日（２００２．５．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正内容】
Claims (17)
- 【請求項１】 外部への電子流の流出層として働く半導
体層に形成した低不純物濃度の第１の導電型のドリフト
層、 前記ドリフト層の一方の端部領域に形成した第２の導電
型の第１の埋込ゲート領域、 前記ドリフト層の他方の端部領域に、前記第１の埋込ゲ
ート領域との間に所定の間隔を保って形成した第２の導
電型の第２の埋込ゲート領域、 前記第１の埋込ゲート領域、前記第２の埋込ゲート領域
及び前記第１の埋込ゲート領域と第２の埋込ゲート領域
との間のドリフト層に接するように形成した第１の導電
型のチャネル領域、 前記チャネル領域の一方の端部に形成した第１の導電型
の、外部からの電子流の流入領域、 前記電子流の流入領域に接するように設けた電極、 前記第２の埋込ゲート領域に接するように設けた埋込ゲ
ート電極、 前記電子流の流入領域、チャネル領域及び第２の埋込ゲ
ート領域に形成したゲート絶縁膜、及び前記ゲート絶縁
膜を介して前記チャネル領域に対向し、前記第２のゲー
ト領域に近い方の端部が前記第２のゲート領域から離れ
るように設けたゲート電極を有する半導体装置。 - 【請求項２】 前記ゲート絶縁膜は、前記電子の流入領
域及び第２の埋込ゲート領域の少なくとも一方の近傍の
厚さが他の部分より厚くなされていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ゲート絶縁膜が、前記第２の埋込ゲ
ート領域の上では他の部分より厚くなされていることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１の埋込ゲート領域と前記第２の
埋込ゲート領域との間に第２の導電型の領域を形成した
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 外部への電子流の流出層として働く半導
体層に形成した低不純物濃度の第１の導電型のドリフト
層、 前記ドリフト層の一方の端部領域に形成した第２の導電
型の埋込ゲート領域、 前記ドリフト層の他方の端部領域に、前記埋込ゲート領
域との間に所定の間隔を保って形成した第２の導電型の
埋込ゲートコンタクト領域、 前記埋込ゲート領域、前記埋込ゲートコンタクト領域及
び前記埋込ゲート領域と埋込ゲートコンタクト領域との
間のドリフト層に接するように形成した第１の導電型の
チャネル領域、 前記チャネル領域の一方の端部に形成した第１の導電型
の、外部からの電子流の流入領域、 前記電子流の流入領域に接するように設けた電極、 前記チャネル領域の他方の端部において、前記埋込ゲー
トコンタクト領域に接するように形成した第２の導電型
のゲートコンタクト領域、 前記ゲートコンタクト領域に接するように設けた埋込ゲ
ート電極、 前記電子流の流入領域、チャネル領域及びゲートコンタ
クト領域に形成したゲート絶縁膜、及び前記ゲート絶縁
膜を介して前記チャネル領域に対向し、前記ゲートコン
タクト領域に近い方の端部がゲートコンタクト領域から
離れるように設けたゲート電極を有する半導体装置。 - 【請求項６】 電子の流入領域がソース領域であり、電
子の流出層がドレイン層である請求項１又は５記載の半
導体装置。 - 【請求項７】 電子の流入領域がエミッタ領域であり、
電子の流出層がコレクタ層である請求項１又は５記載の
半導体装置。 - 【請求項８】 ドレイン層として働く第１の導電型の半
導体層に形成した低不純物濃度の第１の導電型のドリフ
ト層、 前記ドリフト層の一方の端部領域に形成した第２の導電
型の埋込ゲート領域、 前記ドリフト層の他方の端部領域に、前記埋込ゲート領
域と所定の間隔を保って形成した第２の導電型の埋込ゲ
ートコンタクト領域、 前記埋込ゲート領域、前記埋込ゲートコンタクト領域及
び前記埋込ゲート領域と埋込ゲートコンタクト領域との
間のドリフト層に接するように形成した第１の導電型の
チャネル領域、 前記チャネル領域の一方の端部に形成した第１の導電型
のソース領域、 前記ソース領域に接するように設けたソース電極、 前記チャネル領域の他方の端部において、前記埋込ゲー
トコンタクト領域に接するように形成した第２の導電型
のゲートコンタクト領域、 前記ゲートコンタクト領域に接するように設けた埋込ゲ
ート電極、 前記ソース領域、チャネル領域及びゲートコンタクト領
域に形成したゲート絶縁膜、及び前記ゲート絶縁膜を介
して前記チャネル領域に対向し、ゲートコンタクト領域
に近い方の端部がゲートコンタクト領域から離れるよう
に設けたゲート電極を有する半導体装置。 - 【請求項９】 前記ゲート絶縁膜は、前記電子の流入領
域及びゲートコンタクト領域の少なくとも一方の近傍の
厚さが他の部分より厚くなされていることを特徴とする
請求項５記載の半導体装置。 - 【請求項１０】 前記ゲート絶縁膜は、前記ソース領域
及びゲートコンタクト領域の少なくとも一方の近傍の厚
さが他の部分より厚くなされていることを特徴とする請
求項８記載の半導体装置。 - 【請求項１１】 ドレイン層として働く第１の導電型の
半導体層の上に形成した低不純物濃度の第１の導電型の
ドリフト層、 前記ドリフト層の一方の端部領域に形成した第２の導電
型の埋込ゲート領域、 前記ドリフト層の他方の端部領域に、前記埋込ゲート領
域と所定の間隔を保って形成した第２の導電型の埋込ゲ
ートコンタクト領域、 前記埋込ゲート領域、前記埋込ゲートコンタクト領域及
び前記埋込ゲート領域と埋込ゲートコンタクト領域との
間のドリフト層に接するように設けた第１の導電型のチ
ャネル領域、 前記チャネル領域の一方の端部に形成した第１の導電型
のソース領域、 前記ソース領域に接するように設けたソース電極、 前記ソース領域、チャネル領域及び埋込ゲートコンタク
ト領域の上に形成されたゲート絶縁膜、 前記埋込ゲートコンタクト領域に接するように設けた埋
込ゲート電極、及び前記ゲート絶縁膜を介して前記チャ
ネル領域に対向し、両端部がそれぞれソース領域とゲー
トコンタクト領域から離れるように設けたゲート電極を
有する半導体装置。 - 【請求項１２】 前記ゲート絶縁膜が、前記埋込ゲート
コンタクト領域の上では他の部分より厚くなされている
ことを特徴とする請求項５、８、又は９記載の半導体装
置。 - 【請求項１３】 前記ゲート電極が、前記埋込ゲートコ
ンタクト領域及び前記埋込ゲート電極に接していること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１４】 前記埋込ゲートコンタクト領域は、 前記チャネル領域の端部及び前記ドリフト層に接するよ
うに形成したことを特徴とする請求項１１記載の半導体
装置。 - 【請求項１５】 コレクタ層として働く第２の導電型の
半導体層に形成した低不純物濃度の第１の導電型のドリ
フト層、 前記ドリフト層の一方の端部領域に形成した第２の導電
型の埋込ゲート領域、 前記ドリフト層の他方の端部領域に、前記埋込ゲート領
域と所定の間隔を保って形成した第２の導電型の埋込ゲ
ート領域、 前記埋込ゲート領域、前記埋込ゲートコンタクト領域の
一部分、及び前記埋込ゲート領域と埋込ゲートコンタク
ト領域との間のドリフト層に接するように形成した第１
の導電型のチャネル領域、 前記チャネル領域の一方の端部に形成した第１の導電型
のエミッタ領域、 前記エミッタ領域に接するように設けたエミッタ電極、 前記エミッタ領域、チャネル領域及び埋込ゲートコンタ
クト領域の上に形成されたゲート絶縁膜、 前記埋込ゲートコンタクト領域に接するように設けた埋
込ゲート電極、及び前記ゲート絶縁膜を介して前記チャ
ネル領域に対向するように設けたゲート電極を有する半
導体装置。 - 【請求項１６】 前記ゲート絶縁膜が前記埋込ゲートコ
ンタクト領域の上では他の部分より厚くなされているこ
とを特徴とする請求項１５記載の半導体装置。 - 【請求項１７】 前記埋込ゲート領域と前記埋込ゲート
コンタクト領域との間に第２の導電型の領域を形成した
ことを特徴とする請求項５、８、１１又は１５記載の半
導体装置。
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