WO2006054394A1 - 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents

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Shinsuke Harada
Mitsuo Okamoto
Kenji Fukuda
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a structure of a low on-resistance, high voltage vertical MOSFET made of silicon carbide and a manufacturing method.
  • SiC single crystals have superior physical properties compared to silicon (Si) single crystals, such as a wide band gap, high dielectric breakdown strength, and high electron saturation drift velocity. Therefore, by using SiC as a starting material, it is possible to fabricate a power semiconductor device with high breakdown voltage and low resistance that exceeds the limit of Si. In addition, SiC has a feature that an insulating layer can be formed by thermal oxidation like Si. From these facts, it is considered that a vertical MOSFET with high breakdown voltage and low on-resistance can be realized by using SiC single crystal as a raw material.
  • the Si C vertical MOSFET fabricated by the double ion implantation method has a channel mobility of 5 cm 2 / Vs or less, which is much smaller than the Si D—MOSFET of about 500 cm 2 / Vs. As a result, the on-resistance is much higher than the theoretical value.
  • FIG. 7 is a sectional view of the unit senor.
  • a low-concentration n-type drift layer 2 is deposited on a high-concentration n-type substrate 1, and a high-concentration p-type gate layer 31 is formed on the surface of the n-type drift layer 2 by ion implantation.
  • a low concentration P-type layer 32 is deposited.
  • the surface portion of the low-concentration p-type layer 32 is selectively ion-implanted with an n-type source layer 5, a gate electrode 7 via a gate oxide film 6, and a source electrode via an interlayer insulating film 8. 9 is formed, and a channel region 11 is formed in the low-concentration p-type deposition layer 32 immediately below the gate oxide film 6.
  • the n-type base layer 4 that penetrates the low-concentration p-type deposited layer 32 and reaches the n-type drift layer 2 is selectively formed by n-type impurity ion implantation from the surface (
  • this n-type base layer 4 is also referred to as a “back layer”.
  • the channel region 11 is formed in a low-concentration P-type deposited layer that is not ion-implanted, so that high conduction electron mobility and mobility can be obtained, and a vertical MOSFET with low on-resistance is fabricated. be able to.
  • the high-concentration P-type gate layer 31 force is also low in the vertical channel portion 24 by the depletion layer extending laterally in the low-concentration n-type drift layer 2, and is completely pinched off by the voltage, so near the channel region 11 It has a special feature that it can prevent the leakage of electric field to the gate oxide film and increase the source / drain withstand voltage.
  • the depletion layer is in the above-described state until the vertical channel portion 24 is completely pinched off by the depletion layer extending laterally from the high-concentration p-type gate layer 31 to the low-concentration n-type drift layer 2.
  • the n-type base layer 4 (back layer) also extends upward.
  • the depletion layer reaches the interface with the gate oxide film 6 before the vertical channel portion is completely pinched off, and the gate electrode 7 and the n-type A strong electric field is applied to the gate oxide film interposed between the base layers 4 to cause dielectric breakdown.
  • the electric field becomes stronger as the voltage increases, and the breakdown voltage between the source and the drain is limited by the dielectric breakdown of the gate oxide film in this part. .
  • the electron mobility in the channel should be a large value, but actually it is as large as expected for the following reason. Don't be. That is, the low-concentration p-type deposited film 32 is directly formed on the p-type gate layer 31 ion-implanted at a high concentration, but the physical properties of the deposited film on the high-concentration implanted layer as a single crystal film are significantly impaired. In particular, when the deposited film is thin, The electron mobility in the film is not increased due to the influence. As a result, there is a problem that the on-resistance is not as small as expected.
  • the channel region is provided in the low-concentration p-type deposited film, and the portion of the deposited film is returned to the n-type by selective ion implantation to form the electron path.
  • the problem of obstructing the high breakdown voltage and low on-resistance of the vertical MOSFET is considered to be avoided if the low-concentration P-type deposited film 32 is thickened to some extent. If the deposited film is thickened, the thick n base layer 4 can reduce the electric field exerted on the gate oxide film, and the channel region can be formed in a high quality deposited film farther from the high injection layer. It is the power that can be achieved.
  • the above-described low-concentration p-type deposited film cannot be formed thick due to process restrictions when manufacturing it. . That is, as described in [0004], in the method of manufacturing a vertical MOSFET having a conventional structure, the n-type base layer 4 is formed by ion implantation of n-type impurities until it penetrates the low-concentration p-type deposited film 32 from the surface. Therefore, it is formed by flipping (turning back) from p-type to n-type. However, there is a limit to the thickness of the film that can be overcome by ion implantation.
  • the depth at which ions are implanted depends on the acceleration voltage of the ions, but at the normal acceleration voltage (several lOOkeV to 1000 keV), it is about 1 / z m at most. For this reason, the thickness of the striking layer (that is, corresponding to the thickness of the P-type deposited film) is usually limited to about 0.5 to 0.7 m, and it is difficult to make it thicker.
  • the SiC vertical MOSFET has a problem that the channel mobility is small and the on-resistance is not lowered compared to the Si-MOSFET.
  • a vertical MOSFET with a channel region formed of a low-concentration p-type deposited film is expected to be effective in reducing on-resistance because channel mobility is improved.
  • the structure proposed so far is a structure in which the p-type force is returned to the n-type by ion implantation of the conductivity type of the low-concentration p-type deposited film.
  • the thickness of the deposited film that can be beaten is limited to be thin, and the crystal quality of the channel region is sufficiently high, and the deposited film cannot be thick enough to relax the electric field in the voltage blocking state. . So As a result, there was a problem that the high voltage blocking capability could not be maintained and a problem that the on-resistance did not decrease as expected! /, And! /.
  • an object of the present invention is to provide a SiC vertical MOSFE having a low on-resistance and a high breakdown voltage.
  • T is to provide a new structure of a SiC vertical MOSFET having a channel region formed by a low-concentration p-type deposited film.
  • Another object of the present invention is to provide a method for manufacturing a high breakdown voltage SiC vertical MOSFET having a channel region formed by a low concentration p-type deposition layer.
  • Another object of the present invention is to provide a structure and a manufacturing method capable of manufacturing a high breakdown voltage SiC vertical MOSFET having a channel region formed by a low-concentration p-type deposition layer with a high yield.
  • the present invention provides the low concentration as a means for increasing the breakdown voltage and reducing the on-resistance of a SiC vertical MOSFET having a low concentration channel region formed in a low concentration p-type deposition layer.
  • a high-concentration p-type layer and a low-concentration n-type deposition layer are interposed between the P-type deposition layer and the n-type drift layer.
  • the low-concentration n-type deposition layer is in direct contact with the high-concentration p-type layer and the high-concentration p-type layer.
  • the concentration p-type layer has a structure in direct contact with the n-type drift layer in the part lacking portion.
  • the SiC vertical MOSFET having the above-described structure is characterized in that it is formed by two deposited films in which the low-concentration p-type deposition layer and the low-concentration n-type stack are laminated.
  • selective low-concentration n-type impurity ion implantation is performed so as to penetrate the low-concentration p-type deposition film and reach the low-concentration n-type deposition film.
  • a step of forming the n-type base region by inverting (turning back) the part to n-type is provided.
  • the low-concentration P-type deposited film needs to be penetrated by ion implantation and returned to the n-type. Therefore, the low-concentration n-type layer interposed between the low-concentration p-type deposited film and the high-concentration P-type layer and the n-type drift layer in the part lacking portion.
  • the depletion layer reaches the interface with the gate oxide film 6 before the vertical channel portion is completely pinched off, and the gate oxide film interposed between the gate electrode 7 and the n-type base region 4 is formed. If a strong electric field is applied to cause breakdown (problem described in [0005]), or if the thickness of the deposited film is thin, the influence of the substrate must be significantly affected to increase the electron mobility in the film! The above problem (the problem described in [0006]) can be solved.
  • the present invention has the following effects.
  • a deposited film having a low-concentration channel region formed in the low-concentration p-type deposition layer and a relatively thick film between the gate oxide film and the high-concentration gate layer By interposing this, it has become possible to realize a SiC vertical MOSFET with low on-resistance and high breakdown voltage. If the impurity concentration and thickness of the intervening n-type deposited layer (33) are selected appropriately, a high breakdown voltage vertical MOSFET of 150 OV or more can be realized.
  • the second-conductivity type high-concentration gate layer can be formed with high accuracy, cell miniaturization is facilitated, and the SiC vertical MOSFET has a high breakdown voltage and low loss. I was able to hesitate.
  • a SiC vertical MOSFET having a high breakdown voltage and a low on-resistance can be easily manufactured.
  • the uniformity of the current flowing at the time of ON is improved, and the cell size can be reduced to about 15 ⁇ m by the effect of a kind of cell filament action.
  • the on-resistance can be greatly reduced.
  • a high breakdown voltage SiC vertical MOSFET with reduced leakage current can be realized by removing the leakage path of the off-state current.
  • a SiC vertical MOSFET having a small on-state resistance and a high withstand voltage can be realized.
  • FIG. 1 is a cross-sectional view of a unit cell of a SiC vertical MOSFET according to a first embodiment of the present invention.
  • FIG. 2a] ( a ) to (l) are cross-sectional views of cells in the manufacturing process of the SiC vertical MOSFET of the first embodiment of the present invention
  • FIG. 2b] (g) to (k) are cross-sectional views of the manufacturing process of the SiC vertical MOSFET according to the first embodiment of the present invention.
  • FIG. 3 is a sectional view of a unit cell of a SiC vertical MOSFET according to a second embodiment of the present invention.
  • FIG. 4 is a sectional view of a unit cell of a SiC vertical MOSFET according to a third embodiment of the present invention.
  • FIG. 5] (d) to (l) are cross-sectional views of a part of the manufacturing process of the SiC vertical MOSFET according to the third embodiment of the present invention.
  • FIG. 6 is a sectional view of a unit cell of a SiC vertical MOSFET according to a fourth embodiment of the present invention.
  • FIG. 1 is a sectional view of a unit cell of a SiC vertical MO SFET according to the first embodiment of the present invention.
  • Layer 2 is deposited.
  • the ⁇ -type layer 31 doped with 2xl0 18 cm- 3 of aluminum is formed over a depth of 0.5 ⁇ m, and the p-type layer 31 is provided with a partial lacking portion 24 having a width of about 2.0 m.
  • the portion of the p-type layer 32 projected in the thickness direction of the portion lacking portion 24 is doped with lxl0 16 cm ⁇ 3 or more of nitrogen by ion implantation, and a ⁇ -type base with a depth of about 0.7 ⁇ m. Formed to a depth where region 4 penetrates ⁇ -type layer 32 and reaches ⁇ -type layer 33 It ’s done! A channel region 11 is formed in the surface layer of the p-type layer 32 in the middle of the n-type base region 4 and the n-type source layer 5.
  • a gate electrode 7 is provided on the channel region 11, on the surface of the n-type base region 4 and the n-type source layer 5 via a gate insulating film 6, and on the gate electrode 7 via an interlayer insulating film 8.
  • a source electrode 9 having a low resistance connection is formed on the surface of the n-type source layer 5. Further, the source electrode 9, the Configure the pn junction between the n-type layer, and said p-type layer 32 the p-type layer 31 Niwata connexion formed l X 10 19 cm- 3 of about A low resistance connection is also made to the surface of the P + layer 34 doped with aluminum at a high concentration.
  • a drain electrode 10 is formed on the back surface of the high-concentration n-type substrate 1 with a low resistance connection.
  • the gate oxide film 6 and the gate electrode 7 formed on the surface of the n-type base region 4 may be deleted.
  • this SiC vertical MOSFET is basically the same as that of a general Si vertical MOSFET. That is, in the ON state, when a gate voltage higher than the threshold voltage is applied to the gate electrode 7, electrons are induced on the surface of the p-type layer 32, and the channel region 11 is formed. As a result, the n-type source layer 5 and the n-type drift layer 2 are connected by a current path of electrons passing through the channel region 11, the n-type base region 4, the n-type layer 33, and the partial missing portion 24, and the source from the drain electrode 10 Current flows to electrode 9.
  • the channel region 11 is formed in a low-concentration p-type deposited film of 5xl0 15 cm- 3 , and is deposited to a thickness of 1.0 m between the high-concentration p-type layer 31 and the n-type layer.
  • a p-type layer 32 deposited to a thickness of 33 and 0.5 m is formed on the surface layer separated from the p-type layer 31 by 1 or more. Therefore, even if the p-type layer 31 is formed by high-concentration ion implantation and contains many crystal defects, the thickly deposited portion of the film has a sufficiently high crystal quality of several 10 cm. A high channel mobility of 2 / V S was obtained, and the on-resistance could be reduced.
  • the applied voltage between the drain and source electrodes is blocked by the pn junction formed between the high-concentration p-type layer 31 and the n-type drift layer 2, but the p-type layer 31
  • the voltage is blocked by the lateral MOSFET part.
  • the p-type layer 31 has a partial missing portion 24 having a width of 2 ⁇ m
  • the n-type drift layer 2 has a doping concentration of 5xl0 15 cm— 3.
  • the lateral MOSFET part can withstand a powerful low voltage. Even after the pinch-off at the partial missing portion 24 is over, when a higher voltage is applied, the gate oxide film of the lateral MOSFET causes dielectric breakdown due to the leakage electric field.
  • the n-type layer 33 interposed between the partial missing portion 24 and the n-type base region 4 can solve the problem by relaxing the electric field, and in this embodiment, a blocking voltage of 1500 V can be obtained.
  • the impurity concentration and thickness of the n-type layer 33 can be adjusted in any way by the blocking voltage of the designed SiC vertical MOSFET without being limited to the values of the present embodiment.
  • FIG. 2a and (g) to (k) in FIG. 2b are views showing a manufacturing process of the SiC vertical MOSFET according to the first embodiment of the present invention.
  • a cross-sectional view of each unit cell is shown.
  • a low-concentration n-type drift layer 2 doped with 5xl0 15 cm- 3 nitrogen is deposited on a high-concentration n-type substrate 1 to a thickness of 15 m (a).
  • p-type impurity ion implantation 3a using the mask 15 is performed (b).
  • the mask 15 was formed by pattern scanning by photolithography of a 1 ⁇ m thick SiO film deposited on the surface by a low pressure CVD method.
  • Object ion implantation 3a uses aluminum ions at a substrate temperature of 500. C, acceleration energy 40 keV to 250 keV, injection amount 2xl0 18 cm- 3 . After removing the mask, a lightly doped n-type layer 33 doped with lxlO 16 cm “ 3 phosphorous is deposited on the surface to a thickness of 1.0 m, followed by a lightly doped p-type doped with 5x10 15 cm- 3 aluminum Layer 32 is deposited to a thickness of 0.5 m (c), and then n-type impurity ion implantation 4a is performed using mask 13 to form n-type source region 5 (d).
  • Phosphorus ions were used at a substrate temperature of 500 C, acceleration energy of 40 keV to 250 keV, and an implantation amount of 2xl0 2 ° cm— 3 .
  • the mask was formed to form the n-type base region 4.
  • the active anneal was performed at 1500 ° C for 30 minutes in an argon atmosphere. This forms the p-type layer 32, the n + base layer 4 and the n-type source layer 5.
  • the groove 50 reaching the p-type layer 31 from the n-type source layer 5 is dry-etched.
  • p-type impurity ion implantation is performed using the mask 16.
  • the p-type impurity ion implantation 6a uses aluminum ions at a substrate temperature of 500 ° C and acceleration energy. The test was carried out with a rugie of 40 keV to 250 keV and an injection amount of 2x10 cm. As a result, a P + layer 34 doped with aluminum at a high concentration of about 1 ⁇ 10 cm _ 3 is formed (h).
  • a 40-nm-thick gate insulating film 6 is formed by thermal oxidation at 1200 ° C for 140 minutes, and 0.3 ⁇ m polycrystalline silicon deposited by low-pressure C VD method is formed on it by photolithography.
  • Form pattern gate electrode 7 (0.
  • 0.5 / zm of interlayer insulating film 8 is deposited on the surface by low pressure CVD, and a window is opened in the interlayer insulating film 8 (j).
  • a common source electrode 9 is formed on the source layer 5 and the high-concentration p + layer 3 4 to complete the device.
  • FIG. 3 is a sectional view of a unit cell of the SiC vertical MOSFET according to the second embodiment of the present invention.
  • an n-type drift layer 2 having a thickness of 15 / zm doped with 5 ⁇ 10 15 cm— 3 nitrogen on a substrate 1 having a thickness of about 300 m doped with 5xl0 18 cm— 3 nitrogen. Is deposited.
  • a 0.5 ⁇ m thick ⁇ -type layer 31 doped with 2xl0 18 cm— 3 aluminum is deposited on the surface, and the ⁇ -type layer 31 is provided with a partial lacking portion 24 having a width of about 2.0 m. .
  • a ⁇ -type layer 33 On the surface of the p-type layer 31 and the surface of the n-type drift layer 2 of the partial lacking portion 24 is deposited a ⁇ -type layer 33 having a thickness of 1.0 ⁇ m doped with lxl0 16 cm- 3 nitrogen.
  • a 0.5 m thick p-type layer 32 doped with 5xl0 15 cm- 3 aluminum is deposited on the surface.
  • an n-type source layer 5 selectively doped with about lxl0 2Q cm- 3 phosphorous is formed.
  • the portion of the p-type layer 32 projected in the thickness direction of the partial lacking portion 24 has a depth of about 0.7 ⁇ m doped with nitrogen of 1 ⁇ 10 16 cm ⁇ 3 or more by ion implantation.
  • the n- type base region 4 is formed to a depth that reaches the n-type layer 33 through the p-type layer 32.
  • a channel region 11 is formed on the surface layer of the p-type layer 32 in the middle of the n-type base region 4 and the n-type source layer 5.
  • a gate electrode 7 is provided on the channel region 11, on the surface of the n-type base region 4 and the n-type source layer 5 via a gate insulating film 6, and on the gate electrode 7 via an interlayer insulating film 8.
  • a source electrode 9 having a low resistance connection is formed on the surface of the n-type source layer 5.
  • the source electrode 9 forms a pn junction with the n-type layer, and aluminum is formed at a high concentration of about lxl0 19 cnf 3 formed over the P-type layer and the P-type layer.
  • a low resistance connection is also made to the surface of the doped p + layer 34.
  • a drain electrode 10 is formed on the back surface of the high-concentration n-type substrate 1 with a low resistance connection.
  • the n-type base region 4 The gate oxide film 6 and the gate electrode 7 formed on the surface may be deleted.
  • the p-type layer 31 is formed by ion implantation in the n-type drift layer 2, and therefore the n-type drift layer 2 In other words, a part lacking part 24 is provided by removing a part of the p-type layer 31 by etching. Since the p-type layer 31 is formed by a deposited film such as epitaxial growth that is not performed by ion implantation, the quality of the crystal film of the n-type layer 33 and the p-type layer 32 deposited thereon is not significantly impaired. Therefore, there are advantages in that it is higher than that of the second embodiment and the electron mobility can be easily obtained.
  • FIG. 4 is a cross-sectional view of a SiC vertical MOSFET according to a third embodiment of the present invention.
  • the same reference numerals as those in FIG. 1 indicate the same parts, and the basic structure is the same as in the first embodiment except that high-concentration n-type layers 41 on both sides of the n-type base region 4 are added.
  • the high-concentration n-type layer 41 is formed at the same time as the n-type source layer 5 and has the same impurity concentration and depth from the surface, and has a length almost equal to that of the partial lacking portion 24.
  • the lengths of the two channel regions 11 in the unit cell can be made equal, and the relative positions thereof can be in a predetermined relationship. This is effective in preventing current concentration. This effect will be better understood by the manufacturing method described below.
  • FIGS. 2b to (g) to (k) are diagrams showing a part of the manufacturing process of the SiC vertical MOSFET according to the third embodiment of the present invention, (a) to (£) of FIG.
  • the steps (d) and (!) are the same, and the other steps are the same, that is, the n-type source region 5 is formed by the n-type impurity ion implantation 4a in the step (d)!
  • a mask window 40 is opened in the mask 13 for performing the ion implantation at a position in the vicinity of the vertical projection of the partial lacking portion 24 of the p-type layer 31 so as to have a width substantially equal to the partial lacking portion 24.
  • N-type impurity ion implantation 4a was carried out with phosphorus ions at a substrate temperature of 500.
  • C acceleration energy of 40 keV to 250 keV, implantation amount of 2xl0 2 ° cm— 3.
  • n-type base Shape area 4 is performed using mask 14 (e).
  • the two channel regions 11 in the unit cell formed between the two layers have the length. (Corresponding to the so-called gate length) and their relative positional relationships can be formed as designed in advance. Therefore, the uniformity of the current that flows when the transistor is on is improved, and the cell can be miniaturized by the effect of a kind of cell filament operation, so that the on-resistance of the vertical MOSFET can be reduced.
  • FIG. 6 is a cross-sectional view of a SiC vertical MOSFET according to a fourth embodiment of the present invention.
  • the basic structure of the cell is the same as that of Embodiment 1 in FIG. Embodiment 1 differs constitute a pn junction between the n-type layer 33 in FIG. 1, the force one p-type layer 32 and the p-type layer 31 Niwata connexion formed lxl0 19 cm- 3 as high
  • the insulating film 51 is interposed between the n-type layer 33 and the force sword electrode 9 in place of the p + layer 34 doped with aluminum in concentration. This prevents a short circuit between the n-type layer and the force sword electrode and eliminates a current leakage path in the voltage blocking state.
  • This structure can also be applied to the cell structures of the second and third embodiments.
  • the source electrode 9 is spanned between the gate electrode 7 and the cell surface via the interlayer insulating film 8.
  • the present invention is not limited to this, as long as the source electrode is in low resistance contact with the surface exposed portions of the source layer 5, p-type layer 32, and p-type layer 31.
  • the gate oxide film 6 and the gate electrode 7 are ion-implanted.
  • the p-type force is shown to cover the entire surface of the n-type base region 4 formed by reversing the n-type. However, this part of the gate oxide film and the gate electrode are partially or entirely covered.
  • the present invention can also be applied to a MOSFET having a so-called buried channel structure in which channel conductivity is improved by ion-implanting thin n-type impurities into the surface of the P-type layer 32 serving as the channel region 11.
  • the orientation of the crystal plane of the SiC crystal substrate 1 is normally specified, but is generally widely applied.
  • ⁇ 000JJ plane Substrate (called silicon face), ⁇ 110 ⁇ face board, or ⁇ 000JJ face (called carbon face) board, and a board with a surface parallel to the face with a slight off-angle on these faces
  • Applying a force ⁇ 000 ⁇ ⁇ ⁇ plane (carbon plane) substrate and a surface substrate parallel to a plane with a slight off angle on this plane will increase the breakdown electric field strength near the voltage blocking junction. It has a high electron mobility in the channel region, and is most excellent for obtaining a vertical MOSFET with high voltage and low on-resistance.

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Abstract

　低濃度ｐ型堆積膜内にチャネル領域とイオン注入によってｎ型に打ち返したベース領域を備えたSiC縦型ＭＯＳＦＥＴでは、オフ時にはゲート酸化膜の絶縁破壊が起こり、さらなる高耐圧化を阻害していた。本発明は、低濃度ｐ型堆積膜と高濃度ゲート層の間に低濃度ｎ型堆積膜を介在させ、かつ、イオン注入によってｎ型に打ち返したベース領域を低濃度ｐ型堆積膜内に選択的に形成して、高濃度ゲート層とチャネル領域およびゲート酸化膜との間の堆積膜の厚さを大きくすることで解決する。  

Description

明 細 書
炭化ケィ素 MOS電界効果トランジスタおよびその製造方法
技術分野
[0001] 本発明は、炭化珪素を素材とする低オン抵抗、高電圧の縦型 MOSFETの構造、 および製造方法に関する。
背景技術
[0002] 炭化硅素（SiC)単結晶は、硅素 (Si)単結晶と比較して、バンドギャップが広い、絶縁 破壊強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。従つ て、 SiCを出発材料として用いることにより、 Siの限界を超えた高耐圧で低抵抗の電力 用半導体素子が作製できる。また SiCには Siと同様に熱酸ィ匕によって絶縁層を形成で きるという特徴がある。これらのことから、 SiC単結晶を素材料とした高耐圧で低オン抵 抗の縦型 MOSFETが実現できると考えられ、数多くの研究開発が行われて 、る。
[0003] 素材料として SiCを用いた場合、 Siで一般に適用されている 2重拡散法による縦型 M OSFETの作製ができな 、。それは不純物元素の拡散係数が SiC結晶内では極めて 小さいため pおよび n型不純物の横方向拡散長の差によってチャネル領域を形成で きないからである。そのため、 Siの D— MOSFETと類似の縦型 MOSFETは pおよび n型不純物のイオン注入によって作製される。しかし、この方法では、イオン注入によ つて誘起された多数の結晶欠陥がチャネル領域に残留し、チャネル内に誘起される 伝導電子を散乱するので電子移動度が低下する。 2重イオン注入法で作製された Si C縦型 MOSFETはチャネル移動度が 5cm2/Vs以下と Siの D— MOSFETの約 500c m2/Vsに比して極めて小さくなる。その結果、オン抵抗が理論値よりも遥かに高いとい う問題を抱えている。
[0004] この問題を解決する手段として、チャネル領域をイオン注入ではなく堆積膜によつ て形成した構造が提案されている。その代表的な例が平成 14年 10月 18日に出願さ れた特願 2002— 304596に開示されている。図 7はその単位セノレの断面図である。 この構造では、高濃度 n型基板 1上に低濃度 n型ドリフト層 2が堆積され、該 n型ドリフト 層 2の表面にイオン注入によって高濃度 p型ゲート層 31が形成され、さらにその上に 低濃度 P型層 32が堆積されている。この低濃度 p型層 32の表面部分にはイオン注入 によって選択的に n型ソース層 5が、ゲート酸ィ匕膜 6を介してゲート電極 7が、さらに層 間絶縁膜 8を介してソース電極 9がそれぞれ形成され、チャネル領域 11がゲート酸ィ匕 膜 6直下の低濃度 p型堆積層 32内に形成される。そして，該低濃度 p型堆積層 32を 貫通して n型ドリフト層 2に達する n型ベース層 4が表面からの n型不純物のイオン注入 によって選択的に形成されているのが特徴である（以下、この n型ベース層 4を「打ち 返し層」とも呼ぶ)。この構造では，チャネル領域 11がイオン注入されていない低濃 度 P型堆積層内に形成されるので伝導電子の高 、移動度を得ることができ、オン抵 抗の小さな縦型 MOSFETを作製することができる。また、電圧阻止状態では高濃度 P型ゲート層 31力も低濃度 n型ドリフト層 2に横方向に広がる空乏層によって縦チヤネ ル部分 24が低 、電圧で完全にピンチオフされるので、チャネル領域 11付近のゲート 酸化膜などへの電界の漏れを防ぎ、ソース ·ドレイン耐電圧を高くできると ヽぅ特徴が ある。
[0005] し力しながら、この構造でも以下に述べるようないっそうの高耐圧化や低オン抵抗 化を阻害する問題がある。その一つは、電圧阻止状態では高濃度 p型ゲート層 31か ら低濃度 n型ドリフト層 2に横方向に広がる空乏層によって縦チャネル部分 24が完全 にピンチオフされるまでは、空乏層は前記した n型ベース層 4 (打ち返し層）内を上方 にも広がる。該打ち返し層の不純物濃度が低ぐ厚さが薄い場合には、縦チャネル部 分が完全にピンチオフするまえに空乏層がゲート酸ィ匕膜 6との界面に到達し、ゲート 電極 7と n型ベース層 4の間に介在するゲート酸ィ匕膜に強い電界がかかり、絶縁破壊 を引き起こす。また、縦チャネル部分がピンチオフした後も電圧の増加に伴ってこの 電界が強くなり、この部分のゲート酸ィ匕膜の絶縁破壊によってソース'ドレイン間の耐 電圧が低く制限されるという問題がある。
[0006] さらに、チャネル領域 11は低濃度 p型堆積膜 32内に形成されるのでチャネル内の 電子移動度は大きい値になるはずであるが、実際には以下の理由で期待するほど大 きくならない。すなわち、低濃度 p型堆積膜 32が高濃度にイオン注入された p型ゲー ト層 31上に直接形成されるが、かかる高濃度注入層上の堆積膜の単結晶膜としての 物性は著しく損なわれやすくなり、とりわけ、堆積膜の厚さが薄い場合には、下地の 影響を顕著にうけて膜中の電子移動度が大きくならない。その結果、オン抵抗が期 待したほど小さくならな 、と 、う問題がある。
[0007] このようにチャネル領域を低濃度 p型堆積膜内に設け、該堆積膜の部分を選択的な イオン注入によって n型に打ち返して電子通路を形成する従来提案された構造の SiC を素材とする縦型 MOSFETの 、つそうの高耐圧化や低オン抵抗ィ匕を阻害して!/、る 問題は、低濃度 P型堆積膜 32をある程度以上に厚くすれば回避できると考えられる。 該堆積膜を厚くすれば、厚い nベース層 4によってゲート酸ィ匕膜に力かる電界を下げ ることができ、また、チャネル領域が高注入層からより離れた高品質の堆積膜内に形 成できるようになる力 である。
[0008] しカゝしながら、これまで提案された従来の縦型 MOSFET構造では、それを製作す る際のプロセス的な制約によって、前記した低濃度 p型堆積膜を厚く形成することが できない。すなわち， [0004]において述べた通り、従来構造の縦型 MOSFETの製 作方法では、 n型ベース層 4は、低濃度 p型堆積膜 32を表面から貫通するまでの n型 不純物のイオン注入よつて、 p型から n型へ反転させて（打ち返しさせて)形成される。 ところが、イオン注入によって打ち返しできる膜の厚さには制限がある。イオンが注入 される深さはイオンの加速電圧に依存するが、通常に使われる加速電圧 (数 lOOkeV 〜1000keV)では深くても 1 /z m程度である。そのため、打ち返し層の厚さ（すなわち、 P型堆積膜の厚さに相当する）は通常は 0.5〜0.7 m程度に制限され、これ以上厚く することは困難である。
発明の開示
発明が解決しょうとする課題
[0009] SiC縦型 MOSFETは、 Si- MOSFETに比べてチャネル移動度が小さくオン抵抗が 下がらないという問題がある。これに対して、チャネル領域を低濃度の p型堆積膜によ り形成する構造の縦型 MOSFETはチャネル移動度が向上するためオン抵抗の低 減に効果があると期待される。これまで提案された構造は、低濃度 p型堆積膜の伝導 型をイオン注入で p型力も n型に打ち返す構造になっている。そのため、打ち返しでき る堆積膜の厚さが薄く制限され、チャネル領域の結晶品質が十分高ぐかつ電圧阻 止状態において電界を緩和するに十分な厚さの堆積膜とすることができな力つた。そ の結果、高い電圧阻止能力を保持することができないという問題と、オン抵抗が期待 通りに下がらな!/、と!/、う問題があった。
[0010] これらの問題に鑑み本発明の目的は、低オン抵抗且つ高耐圧の SiC縦型 MOSFE
Tを実現することであり、低濃度 p型堆積膜により形成したチャネル領域を有する SiC 縦型 MOSFETの新 、構造を提供することである。
[0011] 本発明の他の目的は、低濃度 p型堆積層により形成したチャネル領域を有する高 耐圧 SiC縦型 MOSFETの製造方法を提供するものである。
[0012] 本発明の他の目的は、低濃度 p型堆積層により形成したチャネル領域を有する高 耐圧 SiC縦型 MOSFETを歩留まりよく製作できる構造および製作方法を提供するこ とである。
課題を解決するための手段
[0013] 上記課題解決のため本発明は、低濃度 p型堆積層内に形成した低濃度のチャネル 領域を有する SiC縦型 MOSFETを高耐圧化、低オン抵抗化する手段として、該低濃 度 P型堆積層と n型ドリフト層との間に高濃度 p型層ならびに低濃度 n型堆積層を介在 し，該低濃度 n型堆積層は該高濃度 p型層に直接接するとともに、該高濃度 p型層に 具備された部分欠如部において前記 n型ドリフト層に直接接する構造とする。
[0014] 前記構造の SiC縦型 MOSFETの，前記低濃度 p型堆積層と前記低濃度の n型堆 積層を積層された二つ堆積膜によりそれぞれ形成されたことを特徴とする。
[0015] そのような SiC縦型 MOSFETを作製する方法として、 n型ドリフト層上に部分的に高 濃度 P型層を形成する工程と、高濃度 p型層上、ならびに前記部分欠如部において 露出している n型ドリフト層上に低濃度 n型堆積膜を、つづいてその上に低濃度 p型堆 積膜を形成する工程と、さらに、該部分欠如部の厚さ方向に投影された付近とその 周辺の領域において前記低濃度 p型堆積膜を貫通して前記低濃度 n型堆積膜に達 する選択的なやや高濃度の n型不純物イオン注入を行 ヽ、前記低濃度 p型堆積膜の 部分を n型に反転 (打ち返し)て n型ベース領域を形成する工程を備えたものとする。 このようにすれば、イオン注入によって貫通して n型に打ち返さなければならない領 域は前記の低濃度 P型堆積膜だけでよい。したがって、該低濃度 p型堆積膜と、前記 高濃度 P型層および前記部分欠如部の n型ドリフト層との間に介在させた低濃度 n型 堆積膜の厚さにはプロセス上の厚さ制限はなぐこれを十分な厚さにすることができる 。その結果、前記した縦チャネル部分が完全にピンチオフするまえに空乏層がゲート 酸ィ匕膜 6との界面に到達し、ゲート電極 7と n型ベース領域 4の間に介在するゲート酸 化膜に強い電界がかかり、絶縁破壊を引き起こす問題（[0005]記載の問題)や、堆 積膜の厚さが薄い場合に下地の影響を顕著にうけて膜中の電子移動度が大きくなら な！、と 、う問題（ [0006]記載の問題）が解消できる。
発明の効果
以上記述したように本発明によれば、以下のような効果を奏する。
請求項 1、 2に記載の発明では、低濃度 p型堆積層内に形成した低濃度のチャネル 領域を有し、かつゲート酸ィ匕膜と高濃度ゲート層との間に比較的厚い堆積膜を介在 させること〖こよって、低オン抵抗且つ高耐圧の SiC縦型 MOSFETの実現が可能とな つた。介在する n型堆積層 (33)の不純物濃度ならびに厚さを適当に選択すれば 150 OV以上の高耐圧縦型 MOSFETが実現できる。
請求項 3および請求項 6に記載の発明では、第 2伝導型の高濃度ゲート層を高い 精度で形成できるのでセルの微細化が容易になり SiC縦型 MOSFETを高耐圧化お よび低損失ィ匕することができた。
請求項 4および請求項 6に記載の発明では、すべて堆積膜の上に堆積膜を積層す る構造ならびに製造方法なのでチャネル領域の結晶品質を高くでき、その SiC縦型 MOSFETのオン抵抗を低減することができた。
請求項 5に記載の発明では、高耐圧且つ低オン抵抗の SiC縦型 MOSFETを容易 に製作することができる。
請求項 8に記載の発明では、オン時に流れる電流の均一性が改善されるとともに、 一種のセルファライメント作用の効果によってセルサイズを約 15 μ m程度に微細化す ることができるので縦型 MOSFETのオン抵抗の大幅な低減が可能になった。
請求項 9および請求項 10に記載の発明では、オフ状態の電流のリークパスを除去 することによって漏れ電流の低減された高耐圧の SiC縦型 MOSFETが実現できた。 請求項 11に記載の記載の発明では、オン時の抵抗が小さぐかつ高い耐電圧の Si C縦型 MOSFETが実現できた。 図面の簡単な説明
[0017] [図 1]本発明第 1の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 2a](a)〜(l)は本発明第 1の実施形態の SiC縦型 MOSFETの製造工程のセル断面 図
[図 2b](g)〜(k)は本発明第 1の実施形態の SiC縦型 MOSFETの製造工程のセル断 面図
[図 3]本発明第 2の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 4]本発明第 3の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 5](d)〜(l)は本発明第 3の実施形態の SiC縦型 MOSFETの製造工程の一部の断 面図
[図 6]本発明第 4の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 7]従来例を示す SiC縦型 MOSFETの単位セルの断面図
符号の説明
[0018] 1. 高濃度 n型基板
2. 低濃度 n型ドリフト層
3. pゥエル層
3a. p型不純物イオン注入
4. n型ベース領域
4a. n型不純物イオン注入
5. n型ソース層
5a. n型不純物イオン注入
6. ゲート絶縁膜
6a. p型不純物イオン注入
7. ゲート電極
8. 層間絶縁膜
9. ソース電極
10. ドレイン電極
11. チャネル領域 13.イオン注入マスク
14.イオン注入マスク
16.イオン注入マスク
24. p型層の部分欠如部
31.高濃度 P型層
32.低濃度 P型層
33.低濃度 n型層
34.高濃度 P型層
40.イオン注入マスクの窓
41.高濃度 n型層
50.溝
51.絶縁膜 発明を実施するための最良の形態
以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態 1]
図 1は本発明第 1の実施形態の SiC縦型 MO SFETの単位セルの断面図である。こ の構造では、 5xl018 cm— 3の窒素がドーピングされた厚さ約 300 mの n型 SiC基板 1上 に、 5xl015 cm— 3の窒素がドーピングされた厚さ 15 μ mの η型ドリフト層 2が堆積されてい る。その表面力も深さ 0.5 μ mに渡って 2xl018 cm— 3のアルミニウムがドーピングされた ρ 型層 31が形成され、該 p型層 31には幅約 2.0 mの部分欠如部 24が設けられる。該 p型層 31の表面ならびに該部分欠如部 24の n型ドリフト層 2の表面には lxl016cm— 3の 窒素がドーピングされた厚さ 1.0 μ mの η型層 33が堆積され、その表面上に 5xl015cm— 3 のアルミニウムがドーピングされた厚さ 0.5 mの p型層 32が堆積されている。この p 型層 32の表面部分には選択的に約 lxl02Qcm— 3のリンがドーピングされた n型ソース層 5が形成されている。また、前記部分欠如部 24の厚さ方向に投影された付近の p型 層 32の部分にはイオン注入によって lxl016cm— 3以上の窒素がドーピングされた深さ 約 0.7 μ mの η型ベース領域 4が ρ型層 32を貫通して η型層 33に達する深さにまで形 成されて!/、る。該 n型ベース領域 4と前記 n型ソース層 5の中間部分の p型層 32の表 面層にチャネル領域 11が形成される。チャネル領域 11上， n型ベース領域 4および n型ソース層 5の表面上の部分にはゲート絶縁膜 6を介してゲート電極 7が設けられ、 ゲート電極 7上には層間絶縁膜 8を介して n型ソース層 5の表面に低抵抗接続された ソース電極 9が形成される。また、該ソース電極 9は、前記 n型層との間に pn接合を構 成し、かつ前記 p型層 32と前記 p型層 31にわたつて形成された lX1019cm— 3程度の高 濃度にアルミニウムがドーピングされた P+層 34の表面にも低抵抗接続されている。高 濃度 n型基板 1の裏面にはドレイン電極 10が低抵抗接続で形成されている。なお、 n 型ベース領域 4の表面に形成されているゲート酸ィ匕膜 6およびゲート電極 7は削除さ れることちある。
[0020] この SiC縦型 MOSFETの動作は基本的には一般の Si縦型 MOSFETと同様である 。即ち、オン状態では、ゲート電極 7にしきい値電圧以上のゲート電圧が印加されると 、 p型層 32の表面に電子が誘起されチャネル領域 11が形成される。これによつて n型 ソース層 5と n型ドリフト層 2が、チャネル領域 11、 n型ベース領域 4および n型層 33、 部分欠如部 24を通る電子の通電路によって繋がり、ドレイン電極 10からソース電極 9 へ電流が流れる。この構造では、チャネル領域 11が 5xl015 cm— 3の低濃度の p型堆積 膜内に形成され、かつ高濃度の p型層 31との間に 1.0 mの厚さに堆積された n型層 33および 0.5 mの厚さに堆積された p型層 32を介し、 p型層 31より 1 以上離隔した 表面層に形成されている。そのため、該 p型層 31が高濃度のイオン注入によって形 成されて結晶欠陥が多く含まれた層であっても、その上に厚く堆積した部分の膜の 結晶品質が十分高ぐ数 10 cm2/VSの高いチャネル移動度が得られ、オン抵抗を低 減することができた。
[0021] また、オフ状態では、ドレイン 'ソース電極間の印加電圧は高濃度の p型層 31と n型 ドリフト層 2との間に構成される pn接合によって阻止されるが、 p型層 31の部分欠如 部 24が両側の該 pn接合力ものびる空乏層によって完全にピンチオフされるまでは n 型ベース領域 4, p型層 32、 n型ソース層 5、ゲート酸ィ匕膜 6およびゲート電極 7からな る横方向の MOSFET部分で電圧を阻止する。 p型層 31の部分欠如部 24の幅が 2 μ mであり、 n型ドリフト層 2のドーピング濃度が 5xl015 cm— 3なのでピンチオフ電圧は 30〜 50Vとなり、横方向の MOSFET部分は力かる低い電圧に耐えることができる。部分 欠如部 24でのピンチオフが終わったあとであっても、より高い電圧が印加されたとき 、漏れ電界によって横方向の MOSFETのゲート酸ィ匕膜が絶縁破壊を起こすと 、う 従来の問題は、部分欠如部 24と n型ベース領域 4の間に介在する n型層 33によって 電界が緩和されることにより解消でき、本実施形態では 1500Vの阻止電圧を得ること ができた。なお、該 n型層 33の不純物濃度や厚さは、本実施形態の値に制限される ことはなぐ設計される SiC縦型 MOSFETの阻止電圧によっていかようにも調整され うる。
図 2aの (a)ないし (£)、および図 2bの (g)ないし (k)は、本発明第 1の実施形態の SiC縦型 MOSFETの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず高 濃度 n型基板 1上に 5xl015 cm— 3の窒素をドーピングした低濃度 n型ドリフト層 2を 15 m の厚さに堆積する (a)。次いで高濃度 p型層 31を形成するために、マスク 15を使用し た p型不純物イオン注入 3aを行う (b)。マスク 15は、表面上に減圧 CVD法により堆積し た厚さ 1 μ mの SiO膜をフォトリソグラフィによりパターンカ卩ェして形成した。 p型不純
2
物イオン注入 3aはアルミニウムイオンを基板温度 500。C、加速エネルギー 40 keV〜2 50 keV、注入量 2xl018 cm— 3として実施した。マスクを除去した後、表面に lxlO16 cm"3 のリンがドープされた低濃度 n型層 33を 1.0 mの厚さ堆積し、引き続き 5x1015 cm— 3 のアルミニウムがドープされた低濃度 p型層 32を 0.5 mの厚さ堆積する (c)。その後、 n型ソース領域 5を形成するためにマスク 13を使用した n型不純物イオン注入 4aを行う (d)。 n型不純物イオン注入 4aは燐イオンを基板温度 500。C、加速エネルギー 40 keV 〜250 keV、注入量 2xl02° cm— 3にして実施した。マスク 13を除去した後、 n型ベース領 域 4を形成するために、マスク 14を使用した n型不純物イオン注入 5aを行う (e)。 n型不 純物イオン注入 5aは、窒素イオンを室温にて加速エネルギー 40 keV〜250 keV、注 入量 lxlO16 cm— 3として実施した。マスク 14を除去した後、アルゴン雰囲気中にて 1500 °Cで 30分間にわたる活性ィ匕ァニールを行う (£)。これによつて p型層 32、 n+ベース層 4 および n型ソース層 5が形成される。次いで、 n型ソース層 5から p型層 31に届く溝 50 をドライ選択エッチングにて形成したあと (g)、マスク 16を使用した p型不純物イオン注 入を行う。 p型不純物イオン注入 6aはアルミニウムイオンを基板温度 500 °C、加速エネ ルギー 40 keV〜250 keV、注入量 2x10 cm として実施した。これによつて、 1x10 cm _3程度の高濃度にアルミニウムがドーピングされた P+層 34が形成される (h)。次 ヽで、 1200°C、 140分の熱酸化をして厚さ 40 nmのゲート絶縁膜 6を形成し、その上に減圧 C VD法によって堆積した 0.3 μ mの多結晶シリコンをフォトリソグラフィによりパターンカロ ェしてゲート電極 7を形成する (0。さらに、減圧 CVD法により表面上に 0.5 /z mの層間 絶縁膜 8を堆積し、その層間絶縁膜 8に窓を開け (j)、 n型ソース層 5と高濃度の p+層 3 4に共通のソース電極 9を形成してデバイスを完成する。
[実施形態 2]
図 3は本発明第 2の実施形態の SiC縦型 MOSFETの単位セルの断面図である。こ の構造では、 5xl018 cm— 3の窒素がドーピングされた厚さ約 300 mの基板 1上に、 5x1 015 cm— 3の窒素がドーピングされた厚さ 15 /z mの n型ドリフト層 2が堆積されている。そ の表面上に 2xl018 cm— 3のアルミニウムがドーピングされた厚さ 0.5 μ mの ρ型層 31が堆 積され、該 ρ型層 31には幅約 2.0 mの部分欠如部 24が設けられる。該 p型層 31の 表面ならびに該部分欠如部 24の n型ドリフト層 2の表面には lxl016cm— 3の窒素がドー ビングされた厚さ 1.0 μ mの η型層 33が堆積され、さらにその表面上に 5xl015cm— 3のァ ルミ-ゥムがドーピングされた厚さ 0.5 mの p型層 32が堆積されている。 p型層 32の 表面部分には選択的に約 lxl02Q cm— 3のリンがドーピングされた n型ソース層 5が形成 されている。また、前記部分欠如部 24の厚さ方向に投影された付近の p型層 32の部 分にはイオン注入によって lx1016cm— 3以上の窒素がドーピングされた深さ約 0.7 μ mの n型ベース領域 4が p型層 32を貫通して n型層 33に達する深さにまで形成されている 。該 n型ベース領域 4と前記 n型ソース層 5の中間部分の p型層 32の表面層にチヤネ ル領域 11が形成される。チャネル領域 11上， n型ベース領域 4および n型ソース層 5 の表面上の部分にはゲート絶縁膜 6を介してゲート電極 7が設けられ、ゲート電極 7 上には層間絶縁膜 8を介して n型ソース層 5の表面に低抵抗接続されたソース電極 9 が形成される。また、該ソース電極 9は、前記 n型層との間に pn接合を構成し、かつ 前記 P型層と前記 P型層にわたって形成された lxl019cnf 3程度の高濃度にアルミ-ゥ ムがドーピングされた p+層 34の表面にも低抵抗接続されている。高濃度 n型基板 1の 裏面にはドレイン電極 10が低抵抗接続で形成されている。なお、 n型ベース領域 4の 表面に形成されているゲート酸ィ匕膜 6およびゲート電極 7は削除されることもある。
[0024] この SiC縦型 MOSFETと図 1の実施形態 1との相違点は、 p型層 31が n型ドリフト層 2の中にイオン注入によって形成されて 、るのではなぐ n型ドリフト層 2の表面に堆積 膜として形成されて 、ることであり、該 p型層 31の一部をエッチングで除去することに よって部分欠如部 24が設けられている点である。 p型層 31がイオン注入ではなぐェ ピタキシャル成長などの堆積膜により形成されているので、その上に堆積される n型 層 33や p型層 32の結晶膜の品質が著しく損なわれることがないので、実施形態 2に 比べ高!、電子移動度が得られやす 、と 、う利点がある。
[0025] [実施形態 3]
図 4は本発明第 3の実施形態の SiC縦型 MOSFETの断面図である。図中前記した 図 1と同じ番号の部位は同じ部分を指し、 n型ベース領域 4の両サイドの高濃度の n 型層 41が追加されている点を除けば基本的な構造は実施形態 1の図 1と同じである 。該高濃度の n型層 41は、 n型ソース層 5と同時に形成されて不純物濃度や表面から の深さなどは同じで、前記部分欠如部 24とほぼ等しい長さである。この層を具備する ことによって、単位セル中にある 2つのチャネル領域 11の長さを等しくし、かつ、それ らの相対的な位置を所定の関係とすることができるので、セルの微細化や電流集中 を防止する上で効果がある。この作用効果は、以下に説明する製作方法によって、さ らによく理解されよう。
[0026] 図 5の (d)ないし (Dは、本発明第 3の実施形態の SiC縦型 MOSFETの製造工程の 一部を示す図である。図 2aの (a)ないし (£)、および図 2bの (g)ないし (k)で示した本発明 第 1の実施形態の SiC縦型 MOSFETの製造工程のうち、図 2aの (d)な 、し (!)の工程 に代えて本図の (d)ないし (1)の工程としたもので、他の工程は同じである。すなわち、 工程 (d)にお!/、て、 n型不純物イオン注入 4aによって n型ソース領域 5を形成するため のマスク 13に、前記した p型層 31の部分欠如部 24の垂直投影された付近の位置に 該部分欠如部 24とにぼぼ等しい幅に、マスクの窓 40を開けてイオン注入する (d)。 n型不純物イオン注入 4aは燐イオンを基板温度 500。C、加速エネルギー 40 keV 〜250 keV、注入量 2xl02° cm— 3にて実施した。マスク 13を除去した後、 n型ベース領 域 4を形成するために、マスク 14を使用した n型不純物イオン注入 5aを行う (e)。 n型不 純物イオン注入 5aは、窒素イオンを室温にて加速エネルギー 40 keV〜250 keV、注 入量 lxlO16 cm— 3として実施した。マスク 14を除去した後、アルゴン雰囲気中にて 1500 °Cで 30分間にわたる活性ィ匕ァニールを行う (£)。（D図に示す通り、低濃度 p型堆積膜 3 2の部分を n型に反転 (打ち返し)して形成される n型ベース領域 4の両サイドに少し はみ出す形で高濃度の n型層 41が形成される。同じイオン注入によって形成される ので、不純物濃度や表面からの深さなどは n型ソース層 5と同じである。図による説明 は省略したが、以降の製作工程 (図 2bの (g)な 、し (k)に相当する工程)ではすベて該 n型層 41力あること〖こなる。
前記 n型層 41と n型力ソード層 5が同じホトマスクを使用して、同時のイオン注入で 形成されるので、両層の間にできる単位セル中の 2つのチャネル領域 11は、その長 さ（いわゆるゲート長に相当する）を等しぐかつ、それらの相対的な位置関係を予め 設計された通りに形成できる。したがって、オン時に流れる電流の均一性が改善され るとともに、一種のセルファライメント作用の効果によってセルを微細化することがで きるので縦型 MOSFETのオン抵抗の低減が可能になる。
[実施形態 4]
図 6は本発明第 4の実施形態の SiC縦型 MOSFETの断面図である。図中前記した 図 1と同じ番号の部位は同部分を指す。セルの基本的な構造は図 1の実施形態 1と 同じである。実施形態 1と異なる点は、図 1の n型層 33との間に pn接合を構成し、力 つ p型層 32と p型層 31にわたつて形成された lxl019cm— 3程度の高濃度にアルミニウム がドーピングされた p+層 34に代わって、絶縁膜 51が n型層 33と力ソード電極 9との間 に介在された点である。これによつて n型層と力ソード電極の短絡を防止し、電圧阻 止状態における電流のリークパスをなくする。この構造は前記実施形態 2や実施形態 3のセル構造にも適用できる。
本発明の実施形態 1ないし実施形態 4で示した縦型 MOSFETの単位セルの構造 では、ソース電極 9はゲート電極 7との間に層間絶縁膜 8を介してセル表面をスパンし た構造としたが、本発明はこれに限定されるものではなぐソース電極がそれぞれの ソース層 5、 p型層 32および p型層 31の表面露出部に低抵抗接触されたものであれ ばよい。また、すべての実施形態において、ゲート酸ィ匕膜 6とゲート電極 7がイオン注 入によって p型力 n型に打ち返して形成された n型ベース領域 4の表面のすべてを 被覆する構造を示したが、この部分のゲート酸ィ匕膜とゲート電極が一部またはすベて が削除された構造や、ゲート酸ィ匕膜の厚さがチャネル領域 11の表面部分より厚くし た構造であっても発明の作用効果は失われない。さらにまた、該チャネル領域 11と なる P型層 32の表面に薄く n型不純物をイオン注入してチャネル伝導を高めるいわゆ る埋め込みチャネル構造の MOSFETにも本発明は適用できる。
上記した本発明の実施形態に示した SiC縦型 MOSFETでは、 SiC結晶基板 1の結 晶面の方位にっ 、て規定はして 、な 、が、通常広く適用されて 、る {000JJ面 (シリ コン面と呼ばれる）基板や { 11 0}面基板、あるいは {000JJ面 (カーボン面と呼ばれ る）基板、およびこれらの面にわずかのオフ角を付けた面に平行な表面を持つ基板 のいずれにも適用できるものである力 {000丄}面（カーボン面）基板およびこの面に わずかのオフ角を付けた面に平行な表面基板を適用すると、電圧阻止接合付近の 破壊電界強度が高ぐかつチャネル領域内の電子移動度が高い性質があり、高電圧 、低オン抵抗の縦型 MOSFETを得るのにもっとも優れて 、る。
以上、図示例に基づき説明した力 この発明は上述の例に限定されるものでなぐ 特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むも のである。

Claims

請求の範囲
[1] 第 1伝導型炭化ケィ素基板 (1)上に第 1伝導型炭化ケィ素からなる第 1の堆積膜 (2) が形成されており、
その上に第 1伝導型炭化ケィ素カゝらなる第 2の堆積膜 (33)が形成されており、 さらにその上に第 2伝導型炭化ケィ素カゝらなる第 3の堆積膜 (32)が形成されており、 該第 3の堆積膜内には選択的に第 1伝導型のベース領域 (4)と第 2伝導型のゲート領 域 (11)が形成されており、
少なくとも該第 2伝導型のゲート領域の表面上にはゲート絶縁膜 (6)を介してゲート 電極 (7)が設けられており、
前記第 2伝導型のゲート領域 (11)内には選択的に第 1伝導型の高濃度ソース領域 (
5)が形成されており、
前記第 1伝導型炭化ケィ素基板 (1)の表面にドレイン電極 (10)が低抵抗接続され、 前記第 1の堆積膜 (2)と前記第 2の堆積膜 (33)の間には第 2伝導型の高濃度ゲート 層 (31)が介在し、
前記高濃度ソース領域 (5)ならびに前記高濃度ゲート層 (31)の表面にソース電極 (9) が低抵抗接続されており，
該第 2伝導型の高濃度ゲート層は部分欠如部 (24)を有し、該部分欠如部 (24)にお いて前記第 2の堆積膜 (33)が前記第 1の堆積膜 (2)に直接接し、さらに該部分欠如部 (
24)が投影される領域において前記第 3の堆積膜 (32)内の前記第 1伝導型のベース 領域 (4)が前記第 2の堆積膜 (33)に直接接することを特徴とした半導体装置。
[2] 請求項 1に記載の半導体装置において、前記第 3の堆積膜 (32)内に選択的に形成 された前記第 2伝導型のゲート領域 (11)の前記ゲート絶縁膜 (6)と接する部分の第 2 伝導型不純物濃度が 2x10
cm以下であることを特徴とした半導体装置。
[3] 請求項 1に記載の半導体装置において、前記第 2伝導型層の高濃度のゲート層 (3
1)を前記第 1の堆積膜 (2)内に形成したことを特徴とする半導体装置。
[4] 請求項 1に記載の半導体装置において、前記第 2伝導型層の高濃度ゲート層 (31) を第 1の堆積膜 (2)上に形成した高濃度の第 2伝導型炭化ケィ素からなる第 4の堆積 膜としたことを特徴とする半導体装置。
[5] 請求項 1に記載の半導体装置の製造方法として、前記第 1の堆積膜 (2)上に部分的 に前記第 2伝導型の高濃度ゲート層 (31)を形成する工程と、該第 2伝導型の高濃度 ゲート層 (31)上、ならびに前記部分欠如部 (24)において露出している前記第 1の堆積 膜 (2)上に第 1伝導型の前記第 2の堆積膜 (33)を形成する工程と、さらにその上に、前 記第 2伝導型の第 3の堆積膜 (32)を形成する工程と、さらに、該第 3の堆積膜 (32)の 前記部分欠如部が投影される領域の表面カゝら前記第 2の堆積膜 (33)に達する選択 的な第 1伝導型不純物イオン注入を行!ヽ、前記第 1伝導型のベース領域 (4)を形成す る工程を有することを特徴とした半導体装置の製造方法。
[6] 請求項 5に記載の製造方法において、前記第 2伝導型の高濃度ゲート層 (31)を前 記第 1の堆積膜 (2)表面に選択的に高濃度の第 2伝導型不純物イオン注入により形 成し，その上に第 2の堆積膜 (33)を形成する工程と、さらにその上に前記第 2伝導型 の第 3の堆積膜 (32)を形成する工程と、該第 3の堆積膜内に前記第 1伝導型のベー ス領域 (4)を形成するために選択的に第 1伝導型不純物イオン注入を行う工程を有す ることを特徴とした半導体装置の製造方法。
[7] 請求項 5に記載の製造方法において、前記第 1の堆積膜 (2)上に前記第 4の堆積膜 (31)を形成する工程と、該第 4の堆積膜表面カゝら前記第 1の堆積膜 (2)に達するトレン チ溝を形成する工程と、前記第 4の堆積膜 (31)および前記トレンチ膜の上に第 2の堆 積膜 (33)を形成する工程と、さらにその上に前記第 2伝導型の第 3の堆積膜 (32)を形 成する工程と、該第 3の堆積膜内に前記第 1伝導型のベース領域 (4)を形成するため に選択的に第 1伝導型不純物イオン注入を行う工程を有する半導体装置の製造方 法。
[8] 請求項 1に記載の半導体装置において、前記第 3の堆積膜 (32)内の前記部分欠如 部 (24)が投影される領域で前記第 1伝導型のベース領域 (4)およびその周辺部分に、 前記第 1伝導型の高濃度ソース領域 (5)と同じ不純物濃度、同じ深さで、同時のイオン 注入によって選択的に形成された第 1伝導型の高濃度層 (41)が具備されたことを特 徴とした半導体装置。
[9] 請求項 1に記載の半導体装置にお!、て、前記第 2の堆積膜 (33)と前記ソース電極 (9 )との間に高濃度の第 2伝導型のイオン注入で形成された領域 (34)が介在し、その表 面において前記ソース電極 (9)に低抵抗接触したことを特徴とした半導体装置。
[10] 請求項 1に記載の半導体装置にお！ヽて、前記第 2の堆積膜 (33)と前記ソース電極 (9
)との間に絶縁膜 (51)が介在したことを特徴とした半導体装置。
[11] 請求項 1に記載の半導体装置において、前記第 1伝導型炭化ケィ素基板 (1)の表 面の結晶学的面指標が {000丄} (カーボン面）面に対して略平行な面であることを特 徴とした半導体装置。
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