JP2006332401A - 炭化ケイ素半導体装置 - Google Patents

Abstract

【課題】 本発明は、低いオン抵抗、かつ、高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴを実現することを目的とする。
【解決手段】 第１導電型の高濃度炭化ケイ素基板表面上に形成された第１導電型の低濃度の第１の炭化ケイ素堆積膜と、該第１の炭化ケイ素堆積膜上に選択的に切り欠かれている第１の領域を有する第２導電型の高濃度ゲート領域からなる第２の炭化ケイ素堆積膜と、前記第１の領域とその上に形成された前記第１の領域の幅未満の幅を持つ第２の領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる前記第２の炭化ケイ素堆積膜上の第３の炭化ケイ素堆積膜と、前記第１の炭化ケイ素堆積膜に接し、前記第１の領域及び第２の領域に形成されている第１導電型の低濃度ベース領域と、を少なくとも有する縦型ＭＯＳＦＥＴである。
【選択図】 図１

Description

本発明は、炭化ケイ素基板上に作製した縦型ＭＯＳＦＥＴの構造に関するものである。

炭化ケイ素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、１．バンドギャップが広い、２．絶縁破壊強度が大きい、３．電子の飽和ドリフト速度が大きいなどの優れた物性を有する。したがって、炭化ケイ素（ＳｉＣ）を基板材料として用いることにより、シリコン（Ｓｉ）の限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。

また、炭化ケイ素（ＳｉＣ）には、シリコン（Ｓｉ）と同様に、熱酸化によって絶縁層を形成できるという特徴がある。これらの理由から、炭化ケイ素（ＳｉＣ）を基板材料とした高耐圧で低いオン抵抗の縦型ＭＯＳＦＥＴが実現できると考えられ、数多くの研究開発が行われている。

炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を下げる方法として、チャネル領域をイオン注入ではなく堆積膜によって形成した構造が提案されている[Journal of Applied Physics vol.87, 8773 (2000).]。図１０は、提案された構造の単位セルの断面図である。この構造では、高濃度ｎ型基板１上に低濃度ｎ型ドリフト層２が堆積されている。その上に高濃度ｐ型層３１が堆積され、さらにその上に低濃度ｐ型層３２が堆積されている。その後、ｎ型不純物イオン注入によって、これらのｐ型層３１と３２を貫通してｎ型ドリフト層２に達するｎ型ベース層４が選択的に形成される。また、低濃度ｐ型層３２の表面部分には選択的にｎ型ソース層５が形成されている。ｐ型層３１と３２を貫通してｎ型不純物イオン注入をされていない領域がｐ型ウェル層３となる。この構造では、チャネル領域１１がイオン注入されてない堆積層内に形成されるので伝導電子の高い移動度が得られるという特徴がある。なお、ここで、ｐ型層３２を比較的低濃度にしているのは、高いチャネル移動度を得るためと思われる。また、基板側のｐ型層３１は比較的高濃度にしているが、ｎ型ソース層５とｎ型ドリフト層２とが低電圧でパンチスルーして高い電圧を阻止できなくなるのを回避するために、この濃度が低い場合はその厚さを数ミクロン程度に厚くする必要がある。そうするとｎ型ベース層４を形成するためのｎ型不純物イオン注入の加速電圧がＭｅＶという極めて高エネルギーになり、一般の装置を用いての作製は困難となってしまう。従ってこの構造においては、ｎ型ソース層５とｎ型ドリフト層２とのパンチスルーを防ぎ高耐圧化するために、ｐ型層３１を比較的高濃度で、かつ薄くしているものと思われる。

この方法はチャネル領域１１を低濃度のｐ型堆積膜によって形成しているため、高いチャネル移動度と低いオン抵抗が期待できるが、その一方で高耐圧化は次に述べる理由で困難である。すなわち、ｎ型ベース層４のｎ型ドリフト層と接する部分２４は、高濃度ｐ型堆積膜にｎ型不純物イオンを注入して形成した領域である。この場合、イオン注入によって高濃度のｐ型層をそれより低濃度のｎ型層に反転することは技術的に不可能であるため、ｎ型ベース層４の不純物濃度はｐ型層３１の濃度よりも高くならざるを得ない。その結果、イオン注入によって形成されたｎ型ベース領域４とｐ型領域３１によって構成されるｐｎ接合部の耐圧が非常に低くなってしまう。電圧阻止状態において、正のドレイン電圧を印加したときに、ｐ型層３１によって挟まれたｎ型ベース層４は、両側のｐｎ接合に印加される逆バイアスによって延びる空乏層で完全にピンチオフされる必要があるが、このｐｎ接合の耐電圧が低い場合にはピンチオフする前にその低い電圧で阻止能力を失うことになる。さらにまた、このようにｎ型ベース層４が高濃度である場合は、空乏層の広がりが少ないため完全にピンチオフさせるのにいっそう高い逆バイアスを印加しなければならないことになり、高い電圧の阻止は、なおいっそう困難になる。
以上のことから、この構造は高耐圧の縦型ＭＯＳＦＥＴを得るためには適していないといえる。

図１１は、本願発明者による先願（特願２００２−３０４５９６号）に係る炭化ケイ素半導体装置の断面図である。図１１において、たとえば、１×１０¹⁸ｃｍ^-3の窒素がドーピングされた厚さ３００μｍの（０００１）面を有する高濃度ｎ⁺型基板１表面上には、たとえば、５×１０¹⁵ｃｍ^-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。

前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０¹⁸ｃｍ^-3のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ⁺型層３１が堆積されている。さらに、前記高濃度ｐ⁺型層３１の上には、たとえば、５×１０¹⁵ｃｍ^-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２の表面部分には、たとえば、選択的に約１×１０²⁰ｃｍ^-3のリンがドーピングされた高濃度ｎ⁺型ソース領域５が形成されている。前記高濃度ｐ⁺型層３１には、選択的に形成された幅２μｍの切欠き部からなる第１の領域４１が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より幅の広い第２の領域４２が形成されている。

前記第１領域４１及び第２の領域４２には、たとえば、１×１０¹⁶ｃｍ^-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｎ型ベース領域４と高濃度ｎ⁺型ソース領域５の中間部分には、ｐ型ウェル層３の表面層に低濃度ゲート領域１１が形成される。

前記低濃度ゲート領域１１上、及び低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ⁺型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、前記高濃度ｎ⁺型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。さらに、前記低濃度ｎ型ベース領域４には、図１１に示すように、凹部４６が設けられている。

なお、ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３の表面に高濃度ｐ⁺型層が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソース電極９が直接に高濃度ｐ⁺型層３１の露出表面に接続されることもある。

前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３表面の低濃度ゲート領域１１に電子が誘起され、チャネルが形成される。これによって、高濃度ｎ⁺型ソース領域５と低濃度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。

図１１に示す前記低濃度ｎ型ベース領域４と低濃度ｎ型ドリフト層２とが接する部分２４の幅は、２μｍであり、この場合、前記低濃度ｎ型ベース領域４の濃度が４×１０¹⁶ｃｍ^-3でピンチオフ電圧は３０Ｖとなる。この構造では、前記低濃度ｎ型ベース領域４の濃度が４×１０¹⁶ｃｍ^-3以下となっているため、前記低濃度ｎ型ベース領域４をピンチオフさせるのに高い電圧が不必要となる。

また、前記低濃度ｎ型ベース領域４とｐ型ウェル層３の接合部の耐圧は向上し、１０００Ｖ以上の高耐圧の素子が実現できた。また、低濃度ゲート領域１１を５×１０¹⁵ｃｍ^-3の低濃度ｐ型堆積膜で形成しているため、数１０ｃｍ^２／Ｖｓの高いチャネル移動度が得られオン抵抗を低減することができる。
特願２００２−３０４５９６号（WO2004/036655参照） Journal of Applied Physics vol.87, 8773 (2000).

これまでに提案された炭化ケイ素縦型ＭＯＳＦＥＴの構造は、選択的に形成された切欠き部からなる第１の領域４１の幅よりも第２の領域４２の幅が広くなっているため、低濃度ｎ型ベース領域４において、高濃度ｐ型堆積膜上に重なり部３４が存在する。この場合、該重なり部３４と高濃度ｐ型堆積膜３１との界面から重なり部３４内に空乏層が延びるため、通電状態において電流経路が狭められ抵抗が発生し、その結果オン抵抗が増加するという問題があった。

本発明は、これらの問題を解決するために、低いオン抵抗、かつ、高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴを実現することであり、低濃度ｐ型堆積膜により形成したゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減する低濃度ベース領域を有する炭化ケイ素半導体装置を提供することを目的とする。

本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する低オン抵抗の炭化ケイ素半導体装置の製造方法を提供することを目的とする。

本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する高耐圧炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減するための基板の面方位を提供する炭化ケイ素半導体装置を目的とする。

本発明は、第１導電型の高濃度炭化ケイ素基板表面上に形成された第１導電型の低濃度の第１の炭化ケイ素堆積膜と、該第１の炭化ケイ素堆積膜上に選択的に切り欠かれている第１の領域を有する第２導電型の高濃度ゲート領域からなる第２の炭化ケイ素堆積膜と、前記第１の領域とその上に形成された前記第１の領域の幅未満の幅を持つ第２の領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる前記第２の炭化ケイ素堆積膜上の第３の炭化ケイ素堆積膜と、前記第１の炭化ケイ素堆積膜に接し、前記第１の領域及び第２の領域に形成されている第１導電型の低濃度ベース領域と、少なくとも前記第３の炭化ケイ素堆積膜の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極とから構成されていることを特徴とする。

また本発明は、前記第１導電型の低濃度ベース領域内で、前記第２の領域の上には、第２の領域よりも高濃度の第１導電型の第３の領域が形成されていることを特徴とする。

また本発明は、前記第１導電型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接する部分の一部に凹部が設けられていることを特徴とする。

また本発明は、前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする。

また本発明は、前記第１導電型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面又は（０００−１）面に対して平行な面であることを特徴とする。

本発明は、第１導電型の高濃度炭化ケイ素基板表面上に形成された第１導電型の低濃度炭化ケイ素下部堆積膜と、第１導電型の低濃度炭化ケイ素が残されている第１の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第２導電型の高濃度ゲート領域と、前記第１の領域上に形成された前記第１の領域の幅未満の幅を持つ第２の領域からなる第１導電型の低濃度ベース領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、前記上部堆積膜の表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、から構成されていることを特徴とする。

さらに本発明は、前記第１導電型の低濃度ベース領域内で、前記第２の領域の上には、第２の領域よりも高濃度の第１導電型の第３の領域が形成されていることを特徴とする。

さらに本発明は、前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする。

さらに本発明は、前記第１導電型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面又は（０００−１）面に対して平行な面であることを特徴とする。

本発明によれば、以下のような効果を奏する。
低濃度ｐ型堆積層内に形成された低濃度のゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴの低濃度ｎ型ベース領域の抵抗を低減できるため、オン抵抗を低減することができ、低いオン抵抗、かつ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの製造が可能となる。

本発明は、低濃度ｐ型堆積層に設けられた低濃度ｎ型ベース領域が前記高濃度ｐ⁺型不純物領域上に重ならないため、その部分からの抵抗成分を削除でき、オン抵抗が低減される。

第１伝導型のベース領域の第１伝導型の不純物濃度が第２導電型の高濃度ゲート層の第２導電型の不純物濃度よりも低くすることにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。

第２の堆積膜内に選択的に形成された第２導電型のゲート領域のゲート絶縁膜と接する部分の第２導電型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。

第２の堆積膜内に選択的に形成された第１導電型の低濃度ベース領域内の第２導電型の高濃度ゲート層、ならびにゲート絶縁膜と接する表面近傍の第１導電型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。

第１導電型の炭化ケイ素基板表面の結晶学的面指数が（１１−２０）面あるいは（０００−１）面に対して平行な面であるため、ゲート絶縁膜とチャネル領域との界面準位密度が軽減し、オン抵抗が低減できる。

本発明の実施の形態について以下図面を参照して詳細に説明する。

図１は、本発明にかかる第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。図１において、たとえば、１×１０¹⁸ｃｍ^-3の窒素がドーピングされた厚さ３００μｍの（０００１）面を有する高濃度ｎ⁺型基板１表面上には、たとえば、５×１０¹⁵ｃｍ^-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。

前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０¹⁸ｃｍ^-3のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ⁺型層３１が堆積されている。さらに、前記高濃度ｐ⁺型層３１の上には、たとえば、５×１０¹⁵ｃｍ^-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２の表面部分には、たとえば、選択的に約１×１０²⁰ｃｍ^-3のリンがドーピングされた高濃度ｎ+型ソース領域５が形成されている。前記高濃度ｐ⁺型層３１には、選択的に形成された幅３μｍの切欠き部からなる第１の領域４１が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より狭い幅２．５μｍの第２の領域４２が形成されている。

前記第１の領域４１及び第２の領域４２には、たとえば、１×１０¹⁶ｃｍ^-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｎ型ベース領域４と高濃度ｎ⁺型ソース領域５の中間部分には、ｐ型ウェル層３の表面層に低濃度ゲート領域１１が形成される。

前記低濃度ゲート領域１１上、及び低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ⁺型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、前記高濃度ｎ⁺型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。さらに、前記低濃度ｎ型ベース領域４は、図１に示すように、凹部４６を設けることができる。

なお、ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３表面に高濃度ｐ⁺型層３１が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソース電極９が直接に高濃度ｐ⁺型層３１の露出表面に接続されることもある。

前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、基本的には、従来例として示した図１０に記載された炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと同様である。すなわち、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起されチャネル領域１１が形成される。これによって、高濃度ｎ⁺型ソース領域５と低濃度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。

ここで、従来例として示した図１１の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと異なる点は、第２の領域の幅が第１の領域の幅に比べて若干狭く、低濃度ｎ型ベース領域において、高濃度ｐ型堆積膜上に重なり部分３４が存在しないことである。そのため、空乏層が重なり部分３４と高濃度ｐ型堆積膜３１との界面から重なり部分内に延びて電流経路が狭められことがなく、この部分から抵抗が発生するのを阻止でき、オン抵抗を低減することができる。

図９は実施例１に示した炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を第２の領域の幅をパラメータとして計算した結果である。ここで第１の領域の幅は３μｍである。第２の領域の幅が減少するとオン抵抗が低減しており、幅が２．５μｍのとき最小となっているのが分かる。このように本発明の実施例によれば、第２の領域が高濃度p+層上に重なっていないために、空乏層が重なり部と高濃度ｐ⁺層の界面から重なり部内に延びて電流経路が狭められことがなく、従来例に示した炭化ケイ素縦型ＭＯＳＦＥＴに比べてオン抵抗を低減することが出来る。

図２（ａ）ないし（ｆ）及び図３（ａ）ないし（ｄ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。図２（ａ）において、まず、高濃度ｎ⁺型基板１の表面上には、低濃度ｎ型ドリフト層２が堆積される。さらに、前記低濃度ｎ型ドリフト層２の上には、高濃度ｐ⁺型層３１が堆積される。前記低濃度ｎ型ドリフト層２は、たとえば、窒素のドーピング濃度を５×１０¹⁵ｃｍ^-3、厚さを１０μｍとした。前記高濃度ｐ⁺型層３１は、アルミニウムのドーピング濃度を２×１０¹⁸ｃｍ^-3とし、厚さを０．５μｍにした。

次いで、図２（ｂ）に示すように、レジストをマスクとしたドライエッチングにより、表面から低濃度ｎ型ドリフト層２に達するトレンチ構造が３μｍの幅で形成された。エッチングには、六フッ化硫黄（ＳＦ₆）と酸素（Ｏ₂）の混合ガスを用いた。前記レジストを除去した後、図２（ｃ）に示すように、前記表面には、たとえば、５×１０¹⁵ｃｍ^-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積された。

その後、高濃度ｎ⁺型ソース領域５を形成するために、前記低濃度ｐ型層３２の表面には、図２（ｄ）に示すように、マスク１３が形成された。ｎ型不純物イオン５ａは、前記マスク１３を介して前記低濃度ｐ型層３２に注入される。前記マスク１３は、表面上に減圧ＣＶＤ法により堆積された厚さ１μｍのＳｉＯ₂膜をフォトリソグラフィにより、パターン加工して形成された。ｎ型不純物イオン注入５ａは、たとえば、リンイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶの多段で、注入量２×１０²⁰ｃｍ^-3として実施された。

前記マスク１３を除去した後、低濃度ｎ型ベース領域４を形成するために、図２（ｅ）に示すように、マスク１４を使用してｎ型不純物イオン４ａを注入した。前記マスク１４は、低濃度ｐ型層３２の表面上に減圧ＣＶＤ法により堆積された厚さ１．５μｍのＳｉＯ₂膜をフォトリソグラフィによりパターン加工して開口部の幅を２．５μｍにした。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー３０ｋｅＶ〜６００ｋｅＶの多段で、注入量１×１０¹⁶ｃｍ^-3として注入された。その後、図２（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールを行い、ｐ型ウェル層３、低濃度ｎ型ベース領域４及び高濃度ｎ⁺型ソース領域５が形成された。

次いで、図３（ａ）に示すように、前記ｐ型ウェル層３、低濃度ｎ型ベース領域４、及び高濃度ｎ+型ソース領域５は、１２００℃、１４０分の熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成された。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍの厚さで堆積された。図３（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィにより、パターン加工されて、ゲート電極７が形成された。

さらに、図３（ｃ）に示すように、減圧ＣＶＤ法により、前記ゲート電極７の表面上には、厚さ０．５μｍの層間絶縁膜８が堆積された。図３（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ⁺型ソース領域５とｐ型ウェル層３に共通のソース電極９が低抵抗接続された。

なお、本実施例では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造及びその製造工程について説明したが、（１１−２０）面あるいは（０００−１）面基板にも、酸化条件は若干異なるが、ほぼ同様に適用できる。（１１−２０）面あるいは（０００−１）面基板上に作製された炭化ケイ素縦型ＭＯＳＦＥＴは、チャネル移動度が（０００１）面基板上よりも高いため、より低いオン抵抗が得られた。

図４は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。図４において、５×１０¹⁸ｃｍ^-3の窒素がドーピングされた厚さ３００μｍの（０００１）面の高濃度ｎ⁺型基板１上には、５×１０¹⁵ｃｍ^-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。前記低濃度ｎ型ドリフト層２には、その表面から深さ０．５μｍに渡って２×１０¹⁸ｃｍ^-3のアルミニウムがドーピングされた高濃度ｐ⁺型層３１が形成されている。前記高濃度ｐ⁺型層３１にはアルミニウムイオンが注入されていない幅３μｍの欠如部である第１の領域が選択的に設けられている、その表面上に５×１０¹⁵ｃｍ^-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。

低濃度ｐ型層３２の表面部分には、選択的に約１×１０²⁰ｃｍ^-3のリンがドーピングされた高濃度ｎ⁺型ソース領域５が形成されている。前記低濃度ｐ型層３２には、ｐイオンが注入されていない欠除部が選択的に設けられている。前記欠除部には、１×１０¹⁶ｃｍ^-3の窒素がドーピングされた幅２．５μｍの低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接するように設けられている。

前記低濃度ｎ型ベース領域４と前記高濃度ｎ⁺型ソース領域５との中間部分であるｐ型ウェル層３の表面層には、低濃度ゲート領域１１が形成される。前記低濃度ゲート領域１１上、低濃度ｎ型ベース領域４、及び高濃度ｎ⁺型ソース領域５の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して高濃度ｎ⁺型ソース領域５とｐ型ウェル層３のそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、高濃度ｎ⁺型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。

前記炭化ケイ素縦型ＭＯＳＦＥＴと図１の実施例１との相違点は、高濃度ｐ⁺型層３１が低濃度ｎ型ドリフト層２の表面上に堆積されているのではなく、前記低濃度ｎ型ドリフト層２内に形成されていることである。すなわち、低濃度ｎ型ベース領域４内の低濃度ｎ型ドリフト層２と接する部分２４は、高濃度ｐ⁺型層３１の上端と同一面内に位置し、前記高濃度ｐ⁺型層３１で挟まれた領域は、低濃度ｎ型ドリフト層２内に存在する。このため、高濃度ｐ⁺型層３１で挟まれた領域の濃度は、実施例１の構造よりも低く、実施例１に比べ高耐圧の素子が実現できる。また、オン抵抗を第２の領域４２の幅をパラメータとして計算した結果も実施例１と同様であり、従来例に示した炭化ケイ素縦型MOSFETに比べてオン抵抗を低減することが出来る。

図５（ａ）ないし（ｆ）及び図６（ａ）ないし（ｄ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。図５（ａ）において、まず、高濃度ｎ⁺型基板１上には、５×１０¹⁵ｃｍ^-3の窒素をドーピングした低濃度ｎ型ドリフト層２が１０μｍの厚さで堆積されている。次いで、図５（ｂ）に示すように、高濃度ｐ⁺型層３１を形成するために、前記低濃度ｎ型ドリフト層２上にマスク１５が形成される。ｐ型不純物イオン３ａは、前記マスク１５を使用して前記低濃度ｎ型ドリフト層２に注入される。前記マスク１５は、前記低濃度ｎ型ドリフト層２の表面上に減圧ＣＶＤ法により堆積され、厚さ１μｍのＳｉＯ₂膜がフォトリソグラフィによりパターン加工して形成される。

前記ｐ型不純物イオン３ａは、アルミニウムイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０¹⁸ｃｍ^-3として欠如部の幅が３μｍになるように選択的に注入される。図５（ｃ）に示すように、マスク１５を除去した後、低濃度ｎ型ドリフト層２の表面には、５×１０¹⁵ｃｍ^-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積される。

その後、図５（ｄ）に示すように、高濃度ｎ⁺型ソース領域５を形成するために、マスク１３を使用して前記低濃度ｐ型層３２にｎ型不純物イオン５ａの注入を行う。ｎ型不純物イオン５ａは、燐イオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０²⁰ｃｍ^-3で注入される。マスク１３は、除去された後、低濃度ｎ型ベース領域４を形成するためのマスク１４が形成される。前記マスク１４は、低濃度ｐ型層３２の表面上に減圧ＣＶＤ法により堆積された厚さ１．５μｍのＳｉＯ₂膜をフォトリソグラフィによりパターン加工して開口部の幅を２．５μｍにした。

図５（ｅ）に示すように、ｎ型不純物イオン４ａは、前記マスク１４を介して前記低濃度ｐ型層３２に注入される。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー３０ｋｅＶ〜４００ｋｅＶの多段で、注入量１×１０^1６ｃｍ^-3として注入された。前記マスク１４は、除去された後、図５（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールが行われる。

前記活性化アニールによって、ｐ型ウェル層３、低濃度ｎ型ベース領域４、及び高濃度ｎ⁺型ソース領域５が形成される。次いで、図６（ａ）に示すように、前記各層は、１２００℃、１４０分熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成される。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍ堆積される。

図６（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィによりパターン加工されて、ゲート電極７が形成される。さらに、図６（ｃ）に示すように、前記ゲート電極７の上には、減圧ＣＶＤ法により、０．５μｍの層間絶縁膜８が堆積される。図６（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ⁺型ソース領域５とｐ型ウェル層３に共通のソース電極９が形成される。

なお、実施例２では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造及びその製造工程について説明したが、実施例１と同様に（１１−２０）面あるいは（０００−１）面基板にも適用でき、効果も同様である。

図７は本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。第３実施例は、図１に示された第１実施例において、低濃度ｎ型ベース領域４の表面に第２の領域４２より高濃度の第３の領域４３を設けた点で異なっている。前記第３の領域４３は、窒素イオン濃度を、たとえば、５×１０¹⁷ｃｍ^-3とし、その深さを０．２μｍとした。前記第３実施例の動作は、図１における第１実施例とほぼ同じであるが、第３の領域４３を設けることにより低濃度ｎ型ベース領域４表面の蓄積電荷が増加し、オン抵抗を低くすることができる。また、第３実施例は、前記第１実施例又は第２実施例と共に、適用することもできる。

図８は本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。第４実施例は、図１に示された第１実施例において、低濃度ｎ型不純物からなる埋め込みチャネル領域９１を設けた点で異なっている。前記埋め込みチャネル領域９１は、窒素イオン濃度を、たとえば、１×１０¹⁷ｃｍ^-3とし、その深さを０．２μｍとした。
前記第４実施例の動作は、図１における第１実施例とほぼ同じであった。また、第４実施例は、前記第１実施例ないし第３実施例と共に、適用することもできる。

なお、実施例１ないし実施例４において、ゲート電極７は、層間絶縁膜８を介してソース電極９によって覆われている。しかし、前記層間絶縁膜８を無くし、ゲート電極７を絶縁膜によって覆うことができる。その場合、ソース電極９は、ソース領域及びゲート領域の上部のみに設けられる。前記のような構造は、ゲート電極７とソース電極９との電気的な短絡の発生を防止する効果がある。

以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではない。そして、特許請求の範囲に記載された本発明を逸脱することがなければ、種々の設計変更を行うことが可能である。前記実施例において、ストリップ型の炭化ケイ素半導体装置における断面図にしたがって説明したが、メッシュ型の炭化ケイ素半導体装置で、６角形型、丸型、あるいはこれらの変形タイプであっても、本発明の趣旨を逸脱しない範囲で形状を変えることができることはいうまでもないことである。また、同様に、切り欠かれている領域、欠除部、凹部等の形状は、本発明の作用を変えない程度に変形することは任意にできる。

本発明に係る第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。 第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。 第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。 本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。 本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。 本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。 本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。 本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。 実施例１に示した炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を第２の領域の幅をパラメータとして計算した結果である。 チャネル領域を堆積膜により形成した炭化ケイ素縦型ＭＯＳＦＥＴの単位セルの断面図である。 本願発明者による先願に係る炭化ケイ素半導体装置の断面図である。

符号の説明

１・・・高濃度ｎ⁺型基板
２・・・低濃度ｎ型ドリフト層（第１の堆積層）
３・・・ｐ型ウェル層
３ａ・・ｐ型不純物イオン注入
４・・・低濃度ｎ型ベース領域
４ａ・・ｎ型不純物イオン注入
５・・・高濃度ｎ⁺型ソース領域
５ａ・・ｎ型不純物イオン注入
６・・・ゲート絶縁膜
７・・・ゲート電極
７ａ・・多結晶シリコン
８・・・層間絶縁膜
９・・・ソース電極
１０・・ドレイン電極
１１・・チャネル領域（低濃度ゲート領域）
１２・・イオン注入マスク
１３・・イオン注入マスク
１４・・イオン注入マスク
１５・・イオン注入マスク
２４・・ｎ型ベース層のｎ型ドリフト層と接する部分
３１・・高濃度ｐ⁺型層（第２の堆積層）
３２・・低濃度ｐ型層（第３の堆積層）
３４・・重なり部
４１・・第１の領域
４２・・第２の領域
４３・・第３の領域
４６・・凹部
９１・・埋め込みチャネル領域

Claims (9)

1. 第１導電型の高濃度炭化ケイ素基板表面上に形成された第１導電型の低濃度の第１の炭化ケイ素堆積膜と、
   該第１の炭化ケイ素堆積膜上に選択的に切り欠かれている第１の領域を有する第２導電型の高濃度ゲート領域からなる第２の炭化ケイ素堆積膜と、
   前記第１の領域とその上に形成された前記第１の領域の幅未満の幅を持つ第２の領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる前記第２の炭化ケイ素堆積膜上の第３の炭化ケイ素堆積膜と、
   前記第１の炭化ケイ素堆積膜に接し、前記第１の領域及び第２の領域に形成されている第１導電型の低濃度ベース領域と、
   少なくとも前記第３の炭化ケイ素堆積膜の表面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
   前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
   前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
   から構成されている炭化ケイ素半導体装置。
2. 前記第１導電型の低濃度ベース領域内で、前記第２の領域の上には、第２の領域よりも高濃度の第１導電型の第３の領域が形成されていることを特徴とする請求項１に記載の炭化ケイ素半導体装置。
3. 前記第１導電型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接する部分の一部に凹部が設けられていることを特徴とする請求項１又は２に記載の炭化ケイ素半導体装置。
4. 前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする請求項１ないし３のいずれか1項に記載の炭化ケイ素半導体装置。
5. 前記第１導電型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面又は（０００−１）面に対して平行な面であることを特徴とする請求項１ないし４のいずれか1項に記載の炭化ケイ素半導体装置。
6. 第１導電型の高濃度炭化ケイ素基板表面上に形成された第１導電型の低濃度炭化ケイ素下部堆積膜と、
   第１導電型の低濃度炭化ケイ素が残されている第１の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第２導電型の高濃度ゲート領域と、
   前記第１の領域上に形成された前記第１の領域の幅未満の幅を持つ第２の領域からなる第１導電型の低濃度ベース領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、
   前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
   該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
   前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
   前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
   から構成されている炭化ケイ素半導体装置。
7. 前記第１導電型の低濃度ベース領域内で、前記第２の領域の上には、第２の領域よりも高濃度の第１導電型の第３の領域が形成されていることを特徴とする請求項６に記載の炭化ケイ素半導体装置。
8. 前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする請求項６又は７に記載の炭化ケイ素半導体装置。
9. 前記第１導電型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面又は（０００−１）面に対して平行な面であることを特徴とする請求項６ないし８のいずれか１項に記載の炭化ケイ素半導体装置。
   

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