JP2006086397A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ヘテロ界面で生じる漏れ電流を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＳｉＣ半導体基体１００と、半導体基体１００にヘテロ接合し、半導体基体１００を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域２００とを有する半導体装置において、へテロ半導体領域２００が、半導体基体１００とヘテロ接合し、不純物濃度または導電型、ここでは導電型の異なる少なくとも２つ以上のヘテロ半導体層３、４から構成され、互いに隣接し合うヘテロ半導体層３、４が不純物の拡散を防止する不純物拡散防止膜５を介して隣接している。
【選択図】 図１
【解決手段】ＳｉＣ半導体基体１００と、半導体基体１００にヘテロ接合し、半導体基体１００を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域２００とを有する半導体装置において、へテロ半導体領域２００が、半導体基体１００とヘテロ接合し、不純物濃度または導電型、ここでは導電型の異なる少なくとも２つ以上のヘテロ半導体層３、４から構成され、互いに隣接し合うヘテロ半導体層３、４が不純物の拡散を防止する不純物拡散防止膜５を介して隣接している。
【選択図】 図１
Description
本発明は、半導体装置およびその製造方法に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
しかしながら、上記従来構造においては、ヘテロ半導体領域を不純物の拡散速度が非常に大きい多結晶シリコンで構成しているため、イオン注入後の活性化熱処理工程などの間に、不純物が結晶粒と結晶粒との間（粒界）を拡散するので、微小領域の伝導度制御が困難であった。このようにヘテロ半導体領域の電流の変調箇所の寸法を小さく形成することは困難であり、該変調箇所の寸法を大きく設計しなければならず、漏れ電流の増大を招くという問題があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、ヘテロ界面で生じる漏れ電流を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、ヘテロ界面で生じる漏れ電流を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するために、本発明は、半導体基体にヘテロ接合し、該半導体基体を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域を有し、該へテロ半導体領域が、前記半導体基体とヘテロ接合し、不純物濃度または導電型の異なる少なくとも２つ以上のヘテロ半導体層から構成され、互いに隣接し合う該ヘテロ半導体層が不純物の拡散を防止する膜を介して隣接しているという構成になっている。
本発明によれば、ヘテロ界面で生じる漏れ電流を低減することが可能な半導体装置およびその製造方法を提供することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
《構造》
図１は本発明の実施の形態１のヘテロ接合ダイオードの断面図である。なお、以下の実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
図１に示すように、第一導電型である例えばＮ型のＳｉＣ基板１上に、Ｎ型のＳｉＣエピタキシャル層２が形成されてＳｉＣ半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体領域２００が形成されている。このヘテロ半導体領域２００は、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体層３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体層４とから構成されている。第一のヘテロ半導体層３と第二のヘテロ半導体層４とは、交互に隣接して配置されている。また、ヘテロ半導体領域２００上にはアノード電極６が、基板１にはカソード電極８が接続するように形成されている。また、エピタキシャル層２と第二のヘテロ半導体層４とのヘテロ接合部の近傍の、エピタキシャル層２の表面領域に電界緩和領域７が形成されている。さらに、互いに隣接し合う第一のヘテロ半導体層３と第二のヘテロ半導体層４との間には、不純物の拡散を防止する不純物拡散防止膜５が形成されている。
（実施の形態１）
《構造》
図１は本発明の実施の形態１のヘテロ接合ダイオードの断面図である。なお、以下の実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
図１に示すように、第一導電型である例えばＮ型のＳｉＣ基板１上に、Ｎ型のＳｉＣエピタキシャル層２が形成されてＳｉＣ半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体領域２００が形成されている。このヘテロ半導体領域２００は、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体層３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体層４とから構成されている。第一のヘテロ半導体層３と第二のヘテロ半導体層４とは、交互に隣接して配置されている。また、ヘテロ半導体領域２００上にはアノード電極６が、基板１にはカソード電極８が接続するように形成されている。また、エピタキシャル層２と第二のヘテロ半導体層４とのヘテロ接合部の近傍の、エピタキシャル層２の表面領域に電界緩和領域７が形成されている。さらに、互いに隣接し合う第一のヘテロ半導体層３と第二のヘテロ半導体層４との間には、不純物の拡散を防止する不純物拡散防止膜５が形成されている。
このように本実施の形態は、半導体基体１００と、半導体基体１００にヘテロ接合し、半導体基体１００を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域２００とを有する半導体装置において、へテロ半導体領域２００が、半導体基体１００とヘテロ接合し、不純物濃度または導電型、ここでは導電型の異なる少なくとも２つ以上のヘテロ半導体層３、４から構成され、互いに隣接し合うヘテロ半導体層３、４が不純物の拡散を防止する不純物拡散防止膜５を介して隣接している。
また、少なくとも２つ以上のヘテロ半導体層３、４が電気的に接続され、互いに同電位となっている。そのため、それぞれのヘテロ半導体層３、４によって構成されるヘテロ接合ダイオードが並列に接続されることになり、より大電流を流すことができる。
本実施の形態の特徴は、ヘテロ半導体領域２００が、ＳｉＣからなる半導体基体１００とヘテロ接合した導電型（不純物濃度でもよい）が異なる複数のヘテロ半導体層３、４から構成され、隣接し合うヘテロ半導体層３、４が不純物拡散防止膜５を介して接していることである。また、各々のヘテロ半導体層３、４がアノード電極６と接触してアノード電極６と同電位になっていることである。
また、少なくとも２つ以上のヘテロ半導体層３、４が電気的に接続され、互いに同電位となっている。そのため、それぞれのヘテロ半導体層３、４によって構成されるヘテロ接合ダイオードが並列に接続されることになり、より大電流を流すことができる。
本実施の形態の特徴は、ヘテロ半導体領域２００が、ＳｉＣからなる半導体基体１００とヘテロ接合した導電型（不純物濃度でもよい）が異なる複数のヘテロ半導体層３、４から構成され、隣接し合うヘテロ半導体層３、４が不純物拡散防止膜５を介して接していることである。また、各々のヘテロ半導体層３、４がアノード電極６と接触してアノード電極６と同電位になっていることである。
本実施の形態では、不純物拡散防止膜５の作用により、隣接し合うヘテロ半導体層３、４の間で不純物の拡散が生じない。そのため、従来技術では困難であった、不純物濃度が異なる、あるいは導電型の異なる微細なヘテロ半導体層を形成することが可能である。
また、ヘテロ半導体層３、４の少なくとも１つ、ここでは第二のヘテロ半導体層４が、半導体基体１００の導電型とは反対の導電型になっている。ヘテロ半導体領域２００を構成するヘテロ半導体層の一部（ここではヘテロ半導体層４）の導電型を半導体基体１００の導電型と反対の導電型にすることで、リーク電流の低減を図ることができ、より高耐圧な半導体素子を得ることができる。また、Ｎ型多結晶シリコン層とＰ型多結晶シリコン層とを組み合わせることで、高い逆方向耐圧と低いオン電圧の両立を図ることができる。
また、不純物拡散防止膜５は、シリコン酸化膜またはシリコン窒化膜からなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、半導体基体１００を構成する半導体材料がＳｉＣである。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
さらに、へテロ半導体層３、４を構成する材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つからなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、ヘテロ半導体層３、４の少なくとも１つ、ここでは第二のヘテロ半導体層４が、半導体基体１００の導電型とは反対の導電型になっている。ヘテロ半導体領域２００を構成するヘテロ半導体層の一部（ここではヘテロ半導体層４）の導電型を半導体基体１００の導電型と反対の導電型にすることで、リーク電流の低減を図ることができ、より高耐圧な半導体素子を得ることができる。また、Ｎ型多結晶シリコン層とＰ型多結晶シリコン層とを組み合わせることで、高い逆方向耐圧と低いオン電圧の両立を図ることができる。
また、不純物拡散防止膜５は、シリコン酸化膜またはシリコン窒化膜からなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、半導体基体１００を構成する半導体材料がＳｉＣである。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
さらに、へテロ半導体層３、４を構成する材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つからなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
なお、本実施の形態では、ヘテロ半導体領域２００を構成するヘテロ半導体層３、４の組み合わせが、導電型の異なるＮ型多結晶シリコン層とＰ型多結晶シリコン層との組み合わせになっているが、同じ導電型で不純物濃度が異なるヘテロ半導体層の組み合わせでも構わない。
また、ヘテロ半導体層３、４の種類が２種類の場合を示しているが、それ以上の種類の組み合わせでも構わない。
また、電界緩和領域７は無くても構わない。なお、電界緩和領域７があった方がより高耐圧になる。
また、ヘテロ半導体層３、４の種類が２種類の場合を示しているが、それ以上の種類の組み合わせでも構わない。
また、電界緩和領域７は無くても構わない。なお、電界緩和領域７があった方がより高耐圧になる。
《製造方法》
以下、図１に示したヘテロ接合ダイオードの製造方法について、図２（Ａ）〜図４（Ｊ）を用いて説明する。図２（Ａ）〜図４（Ｊ）は、図１のヘテロ接合ダイオードの製造方法を示す工程断面図である。
まず、図２（Ａ）に示すように、Ｎ型ＳｉＣ基板１上に、Ｎ型ＳｉＣエピタキシャル層２を成長させたＳｉＣ半導体基体１００を用意する。ＳｉＣエピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０１６ｃｍ−３である。
次に、図２（Ｂ）に示すように、ＣＶＤ酸化膜などをマスク層６０に用いて、所定領域にアルミニウムイオン５０をイオン注入し、Ｐ型の電界緩和領域７を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ＫｅＶの多段注入で、トータルドーズ量は５．０×１０１６ｃｍ−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムの活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。
次に、図２（Ｃ）に示すように、Ｎ型ＳｉＣエピタキシャル層２上に多結晶シリコンを例えば厚さ５０００Å堆積した後、ＢＢｒ３を用いた固層拡散を行い、Ｐ型多結晶シリコン層４０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｐ型ドーパントとしてはボロン（Ｂ）、アルミニウム（Ａｌ）などを用いることができる。
次に、図２（Ｄ）に示すように、フォトリソグラフィとエッチングにより、Ｐ型多結晶シリコン層４０の所定領域をエッチングし、第二のヘテロ半導体層４を形成する。
以下、図１に示したヘテロ接合ダイオードの製造方法について、図２（Ａ）〜図４（Ｊ）を用いて説明する。図２（Ａ）〜図４（Ｊ）は、図１のヘテロ接合ダイオードの製造方法を示す工程断面図である。
まず、図２（Ａ）に示すように、Ｎ型ＳｉＣ基板１上に、Ｎ型ＳｉＣエピタキシャル層２を成長させたＳｉＣ半導体基体１００を用意する。ＳｉＣエピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０１６ｃｍ−３である。
次に、図２（Ｂ）に示すように、ＣＶＤ酸化膜などをマスク層６０に用いて、所定領域にアルミニウムイオン５０をイオン注入し、Ｐ型の電界緩和領域７を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ＫｅＶの多段注入で、トータルドーズ量は５．０×１０１６ｃｍ−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムの活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。
次に、図２（Ｃ）に示すように、Ｎ型ＳｉＣエピタキシャル層２上に多結晶シリコンを例えば厚さ５０００Å堆積した後、ＢＢｒ３を用いた固層拡散を行い、Ｐ型多結晶シリコン層４０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｐ型ドーパントとしてはボロン（Ｂ）、アルミニウム（Ａｌ）などを用いることができる。
次に、図２（Ｄ）に示すように、フォトリソグラフィとエッチングにより、Ｐ型多結晶シリコン層４０の所定領域をエッチングし、第二のヘテロ半導体層４を形成する。
次に、図３（Ｅ）に示すように、水蒸気分圧が１．０の酸化雰囲気中にて熱酸化を行い、第二のヘテロ半導体層４の表面に酸化膜からなる不純物拡散防止膜５を形成する。この際、水蒸気分圧が１．０の酸化雰囲気中で熱酸化を行うと、多結晶シリコンのみが選択的に酸化されるため、図３（Ｅ）に示すような構造を容易に形成することができる。
次に、図３（Ｆ）に示すように、露出したＮ型ＳｉＣエピタキシャル層２を埋めるように多結晶シリコンを例えば厚さ５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、Ｎ型多結晶シリコン層３０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールの組み合わせを用いても一向に構わない。Ｎ型ドーパントには燐（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。ここで、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４の表面には酸化膜である不純物拡散防止膜５が存在しているため、熱工程における不純物の拡散が生じない。すなわち、ＰＯＣｌ３を用いた固層拡散工程中や、Ｎ型ドーパントのイオン注入後に行う活性化アニールなどの熱工程において、Ｎ型多結晶シリコン層３０からＰ型多結晶シリコンからなる第二のヘテロ半導体層４へドーパントが拡散することもないし、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４からＮ型多結晶シリコン層３０へドーパントが拡散することもない。また、これ以降の製造工程中における熱工程全てにおいても、同様にドーパントの拡散を防止することができる。つまり、多結晶シリコン中の伝導度制御を高精度に行うことが可能になる。
次に、ドライエッチングによりＮ型多結晶シリコン層３０をエッチバックして、図３（Ｇ）に示すような構造にする。
次に、図３（Ｆ）に示すように、露出したＮ型ＳｉＣエピタキシャル層２を埋めるように多結晶シリコンを例えば厚さ５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、Ｎ型多結晶シリコン層３０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールの組み合わせを用いても一向に構わない。Ｎ型ドーパントには燐（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。ここで、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４の表面には酸化膜である不純物拡散防止膜５が存在しているため、熱工程における不純物の拡散が生じない。すなわち、ＰＯＣｌ３を用いた固層拡散工程中や、Ｎ型ドーパントのイオン注入後に行う活性化アニールなどの熱工程において、Ｎ型多結晶シリコン層３０からＰ型多結晶シリコンからなる第二のヘテロ半導体層４へドーパントが拡散することもないし、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４からＮ型多結晶シリコン層３０へドーパントが拡散することもない。また、これ以降の製造工程中における熱工程全てにおいても、同様にドーパントの拡散を防止することができる。つまり、多結晶シリコン中の伝導度制御を高精度に行うことが可能になる。
次に、ドライエッチングによりＮ型多結晶シリコン層３０をエッチバックして、図３（Ｇ）に示すような構造にする。
次に、図４（Ｈ）に示すように、ＢＨＦ溶液などを用いて、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４上に形成されている不純物拡散防止膜５である酸化膜の一部を除去する。これにより、Ｎ型多結晶シリコンからなる第一のヘテロ半導体層３とＰ型多結晶シリコンからなる第二のヘテロ半導体層４から構成されるヘテロ半導体領域２００が形成される。
次に、図４（Ｉ）に示すように、第一のヘテロ半導体層３と第二のヘテロ半導体層４に接触するように、アルミニウムを堆積してアノード電極６を形成する。
次に、図４（Ｊ）に示すように、フォトリソグラフィとエッチングにより、アルミニウムからなるアノード電極６と、第一のヘテロ半導体層３と第二のヘテロ半導体層４とからなるヘテロ半導体領域２００をパターニングする。また、ＳｉＣ基板１の裏面にチタン、ニッケルを、その順に堆積してカソード電極８を形成し、図４（Ｊ）（図１）に示すヘテロ接合ダイオードを完成させる。
次に、図４（Ｉ）に示すように、第一のヘテロ半導体層３と第二のヘテロ半導体層４に接触するように、アルミニウムを堆積してアノード電極６を形成する。
次に、図４（Ｊ）に示すように、フォトリソグラフィとエッチングにより、アルミニウムからなるアノード電極６と、第一のヘテロ半導体層３と第二のヘテロ半導体層４とからなるヘテロ半導体領域２００をパターニングする。また、ＳｉＣ基板１の裏面にチタン、ニッケルを、その順に堆積してカソード電極８を形成し、図４（Ｊ）（図１）に示すヘテロ接合ダイオードを完成させる。
上記のように本実施の形態の半導体装置の製造方法は、半導体基体１００上に所定の不純物が導入されたヘテロ半導体層を形成する工程（図２（Ｃ）。ヘテロ半導体層はＰ型多結晶シリコン層４０）と、ヘテロ半導体層をエッチングする工程（図２（Ｄ））と、ヘテロ半導体層の表面に不純物の拡散を防止する不純物拡散防止膜５を形成する工程（図３（Ｅ））とを有する。本実施の形態の製造方法では、不純物拡散防止膜５により、隣接し合うヘテロ半導体層３、４の間で不純物の拡散が生じないので、従来技術では困難であった、不純物濃度が異なる、あるいは導電型の異なる微細なヘテロ半導体層を形成することが可能である。これにより、ヘテロ界面で生じる漏れ電流を低減することが可能なヘテロ接合ダイオードを実現することができる。
また、ヘテロ半導体層の表面に不純物拡散防止膜５を形成する工程は、ヘテロ半導体層を選択的に熱酸化、または熱窒化することによって行う。これにより一般的な半導体製造工程を用いてヘテロ接合ダイオードを容易に実現することができる。
また、ヘテロ半導体層の表面に不純物拡散防止膜５を形成する工程は、ヘテロ半導体層を選択的に熱酸化、または熱窒化することによって行う。これにより一般的な半導体製造工程を用いてヘテロ接合ダイオードを容易に実現することができる。
図５（Ａ）は本発明の別の実施の形態１のヘテロ接合ダイオードの断面図、（Ｂ）は（Ａ）のＡ−Ｂ切断線における紙面に垂直な方向の断面図である。
本構造は、図１の構造の変形例であり、図５（Ａ）、（Ｂ）に示すように、一方のヘテロ半導体層、ここでは第二のヘテロ半導体層４がアノード電極６と接触し、他方のヘテロ半導体層、ここでは第一のヘテロ半導体層３とアノード電極６とは紙面奥行き方向で接触している。その他の構成、効果は図１の構造と同様であるので、説明を省略する。
本構造は、図１の構造の変形例であり、図５（Ａ）、（Ｂ）に示すように、一方のヘテロ半導体層、ここでは第二のヘテロ半導体層４がアノード電極６と接触し、他方のヘテロ半導体層、ここでは第一のヘテロ半導体層３とアノード電極６とは紙面奥行き方向で接触している。その他の構成、効果は図１の構造と同様であるので、説明を省略する。
図６は本発明の別の実施の形態１のヘテロ接合ダイオードの断面図である。
本構造では、ヘテロ半導体領域を構成するヘテロ半導体層の組み合わせが、上記実施の形態１と同様にＮ型多結晶シリコンからなる第一のヘテロ半導体層３とＰ型多結晶シリコンからなる第一のヘテロ半導体層４の組み合わせで、かつ、第一のヘテロ半導体層４がＳｉＣ半導体基体１００の所定位置に形成された溝１４内部にも充填されている。トレンチ（溝）構造にすることで、より高耐圧となり、素子のオフ性が向上する。その他の構成、効果は図１の構造と同様であるので、説明を省略する。
本構造では、ヘテロ半導体領域を構成するヘテロ半導体層の組み合わせが、上記実施の形態１と同様にＮ型多結晶シリコンからなる第一のヘテロ半導体層３とＰ型多結晶シリコンからなる第一のヘテロ半導体層４の組み合わせで、かつ、第一のヘテロ半導体層４がＳｉＣ半導体基体１００の所定位置に形成された溝１４内部にも充填されている。トレンチ（溝）構造にすることで、より高耐圧となり、素子のオフ性が向上する。その他の構成、効果は図１の構造と同様であるので、説明を省略する。
（実施の形態２）
《構造》
図７は本発明の実施の形態２のヘテロ接合電界効果トランジスタの断面図である。
図７に示すように、第一導電型である例えばＮ型のＳｉＣ基板１上に、ドレイン領域を構成するＮ型のＳｉＣエピタキシャル層２が形成されてＳｉＣ半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体領域２００が形成されている。このヘテロ半導体領域２００は、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体層３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体層４とから構成されている。つまり、エピタキシャル層２と第一のヘテロ半導体層３および第二のヘテロ半導体層４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体層３とエピタキシャル層２との接合面に接するように、例えばシリコン酸化膜からなるゲート絶縁膜９が形成されている。また、ゲート絶縁膜９上にはゲート電極１１が、第一のヘテロ半導体層３および第二のヘテロ半導体層４のエピタキシャル２との接合面に対向する対面にはソース電極１２が、基板１にはドレイン電極１３が接続するように形成されている。ゲート電極１１とソース電極１２とは、キャップ酸化膜２０と層間絶縁膜１０によって絶縁されている。また、エピタキシャル層２と第二のヘテロ半導体層４とのヘテロ接合部の近傍の、エピタキシャル層２の表面領域に電界緩和領域７が形成されている。また、互いに隣接し合う第一のヘテロ半導体層３と第二のヘテロ半導体層４との間には、不純物の拡散を防止する不純物拡散防止膜５が形成されている。
なお、本実施の形態においては、エピタキシャル層２の表層部に溝１４を形成して、その溝１４中にゲート絶縁膜９を介してゲート電極１１が形成されている、いわゆるトレンチ型の構成で説明しているが、図１４に示すように、エピタキシャル層２に溝を形成しない、いわゆるプレーナ型の構成でも構わない。
このように本実施の形態は、半導体基体１００と、半導体基体１００にヘテロ接合し、半導体基体１００を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域２００と、半導体基体１００とヘテロ半導体領域２００との接合部に隣接し、ゲート絶縁膜９を介して配設されたゲート電極１１と、ヘテロ半導体領域２００に接触するように形成されたソース電極１２と、半導体基体１００に接触するように形成されたドレイン電極１３とを有する半導体装置において、へテロ半導体領域２００が、半導体基体１００とヘテロ接合し、不純物濃度または導電型、ここでは導電型の異なる少なくとも２つ以上のヘテロ半導体層３、４から構成され、互いに隣接し合うヘテロ半導体層３、４が不純物の拡散を防止する不純物拡散防止膜５を介して隣接している。
また、少なくとも２つ以上のヘテロ半導体層３、４は電気的に接続され、互いに同電位となっていている。そのため、それぞれのヘテロ半導体層３、４によって構成されるヘテロ接合ダイオードが並列に接続されることになり、還流動作時に、より大電流を流すことができる。
本実施の形態では、ヘテロ半導体領域２００のゲート電極１１によるソース−ドレイン電流の変調箇所である障壁が低い第一のヘテロ半導体層３と、耐圧を維持する障壁が高い第二のヘテロ半導体層４とが、不純物拡散防止膜５によって分離された構造のＳｉ／ＳｉＣヘテロ接合界面変調型電界効果トランジスタであり、不純物拡散防止膜５の作用により、隣接し合うヘテロ半導体層３、４の間で不純物の拡散が生じない。そのため、従来技術では困難であった、不純物濃度が異なる、あるいは導電型の異なる微細なヘテロ半導体層を形成することが可能である。したがって、ヘテロ接合電界効果トランジスタのヘテロ界面で生じる漏れ電流を低減することができる。また、第一のヘテロ半導体層３と第二のヘテロ半導体層４とが独立しているため、それぞれの領域を最適な条件で形成することが可能である。
また、ヘテロ半導体層３、４の少なくとも１つが、半導体基体１００の導電型とは反対の導電型である。ヘテロ半導体領域２００を構成するヘテロ半導体層の一部（ここではヘテロ半導体層４）の導電型を半導体基体１００の導電型と反対の導電型にすることで、リーク電流の低減を図ることができ、より高耐圧な半導体素子を得ることができる。また、Ｎ型多結晶シリコン層とＰ型多結晶シリコン層とを組み合わせることで、高い逆方向耐圧と低オン抵抗の両立を図ることができる。
また、ゲート絶縁膜９を介してゲート電極１１と隣接する第一のへテロ半導体層３の導電型が、半導体基体１００の導電型と同じである。これにより、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを実現することができる。
《構造》
図７は本発明の実施の形態２のヘテロ接合電界効果トランジスタの断面図である。
図７に示すように、第一導電型である例えばＮ型のＳｉＣ基板１上に、ドレイン領域を構成するＮ型のＳｉＣエピタキシャル層２が形成されてＳｉＣ半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体領域２００が形成されている。このヘテロ半導体領域２００は、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体層３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体層４とから構成されている。つまり、エピタキシャル層２と第一のヘテロ半導体層３および第二のヘテロ半導体層４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体層３とエピタキシャル層２との接合面に接するように、例えばシリコン酸化膜からなるゲート絶縁膜９が形成されている。また、ゲート絶縁膜９上にはゲート電極１１が、第一のヘテロ半導体層３および第二のヘテロ半導体層４のエピタキシャル２との接合面に対向する対面にはソース電極１２が、基板１にはドレイン電極１３が接続するように形成されている。ゲート電極１１とソース電極１２とは、キャップ酸化膜２０と層間絶縁膜１０によって絶縁されている。また、エピタキシャル層２と第二のヘテロ半導体層４とのヘテロ接合部の近傍の、エピタキシャル層２の表面領域に電界緩和領域７が形成されている。また、互いに隣接し合う第一のヘテロ半導体層３と第二のヘテロ半導体層４との間には、不純物の拡散を防止する不純物拡散防止膜５が形成されている。
なお、本実施の形態においては、エピタキシャル層２の表層部に溝１４を形成して、その溝１４中にゲート絶縁膜９を介してゲート電極１１が形成されている、いわゆるトレンチ型の構成で説明しているが、図１４に示すように、エピタキシャル層２に溝を形成しない、いわゆるプレーナ型の構成でも構わない。
このように本実施の形態は、半導体基体１００と、半導体基体１００にヘテロ接合し、半導体基体１００を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域２００と、半導体基体１００とヘテロ半導体領域２００との接合部に隣接し、ゲート絶縁膜９を介して配設されたゲート電極１１と、ヘテロ半導体領域２００に接触するように形成されたソース電極１２と、半導体基体１００に接触するように形成されたドレイン電極１３とを有する半導体装置において、へテロ半導体領域２００が、半導体基体１００とヘテロ接合し、不純物濃度または導電型、ここでは導電型の異なる少なくとも２つ以上のヘテロ半導体層３、４から構成され、互いに隣接し合うヘテロ半導体層３、４が不純物の拡散を防止する不純物拡散防止膜５を介して隣接している。
また、少なくとも２つ以上のヘテロ半導体層３、４は電気的に接続され、互いに同電位となっていている。そのため、それぞれのヘテロ半導体層３、４によって構成されるヘテロ接合ダイオードが並列に接続されることになり、還流動作時に、より大電流を流すことができる。
本実施の形態では、ヘテロ半導体領域２００のゲート電極１１によるソース−ドレイン電流の変調箇所である障壁が低い第一のヘテロ半導体層３と、耐圧を維持する障壁が高い第二のヘテロ半導体層４とが、不純物拡散防止膜５によって分離された構造のＳｉ／ＳｉＣヘテロ接合界面変調型電界効果トランジスタであり、不純物拡散防止膜５の作用により、隣接し合うヘテロ半導体層３、４の間で不純物の拡散が生じない。そのため、従来技術では困難であった、不純物濃度が異なる、あるいは導電型の異なる微細なヘテロ半導体層を形成することが可能である。したがって、ヘテロ接合電界効果トランジスタのヘテロ界面で生じる漏れ電流を低減することができる。また、第一のヘテロ半導体層３と第二のヘテロ半導体層４とが独立しているため、それぞれの領域を最適な条件で形成することが可能である。
また、ヘテロ半導体層３、４の少なくとも１つが、半導体基体１００の導電型とは反対の導電型である。ヘテロ半導体領域２００を構成するヘテロ半導体層の一部（ここではヘテロ半導体層４）の導電型を半導体基体１００の導電型と反対の導電型にすることで、リーク電流の低減を図ることができ、より高耐圧な半導体素子を得ることができる。また、Ｎ型多結晶シリコン層とＰ型多結晶シリコン層とを組み合わせることで、高い逆方向耐圧と低オン抵抗の両立を図ることができる。
また、ゲート絶縁膜９を介してゲート電極１１と隣接する第一のへテロ半導体層３の導電型が、半導体基体１００の導電型と同じである。これにより、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを実現することができる。
また、不純物拡散防止膜５は、シリコン酸化膜またはシリコン窒化膜からなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、半導体基体１００を構成する半導体材料がＳｉＣである。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
さらに、へテロ半導体層３、４を構成する材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つからなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、半導体基体１００を構成する半導体材料がＳｉＣである。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
さらに、へテロ半導体層３、４を構成する材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つからなっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
なお、本実施の形態では、ヘテロ半導体領域２００を構成するヘテロ半導体層３、４の組み合わせが、導電型の異なるＮ型多結晶シリコン層とＰ型多結晶シリコン層との組み合わせになっているが、同じ導電型で不純物濃度が異なるヘテロ半導体層の組み合わせでも構わない。
また、ヘテロ半導体層３、４の種類が２種類の場合を示しているが、それ以上の種類の組み合わせでも構わない。
また、電界緩和領域７は無くても構わない。なお、電界緩和領域７があった方がより高耐圧になる。
また、ヘテロ半導体層３、４の種類が２種類の場合を示しているが、それ以上の種類の組み合わせでも構わない。
また、電界緩和領域７は無くても構わない。なお、電界緩和領域７があった方がより高耐圧になる。
《製造方法》
以下、図７に示したヘテロ接合電界効果トランジスタの製造方法について、図８（Ａ）〜図１２（Ｎ）を用いて説明する。図８（Ａ）〜図１２（Ｎ）は、図７のヘテロ接合電界効果トランジスタの製造方法を示す工程断面図である。
まず、図８（Ａ）に示すように、Ｎ型ＳｉＣ基板１上に、Ｎ型ＳｉＣエピタキシャル層２を成長させたＳｉＣ基体１００を用意する。ドレイン領域を構成するＳｉＣエピタキシャル層２の厚さは例えば１０μｍ、濃度は例えば１．０×１０１６ｃｍ−３である。
次に、図８（Ｂ）に示すように、ＣＶＤ酸化膜などをマスク層６０に用いて所定領域にアルミニウムイオン５０をイオン注入し、電界緩和領域７を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ＫｅＶの多段注入で、トータルドーズ量は５．０×１０１６ｃｍ−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムの活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。
次に、図８（Ｃ）に示すように、Ｎ型ＳｉＣエピタキシャル層２上に多結晶シリコンを例えば厚さ５０００Å堆積した後、ＢＢｒ３を用いた固層拡散を行い、Ｐ型多結晶シリコン層４０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｐ型ドーパントとしてはボロン（Ｂ）、アルミニウム（Ａｌ）などを用いることができる。
以下、図７に示したヘテロ接合電界効果トランジスタの製造方法について、図８（Ａ）〜図１２（Ｎ）を用いて説明する。図８（Ａ）〜図１２（Ｎ）は、図７のヘテロ接合電界効果トランジスタの製造方法を示す工程断面図である。
まず、図８（Ａ）に示すように、Ｎ型ＳｉＣ基板１上に、Ｎ型ＳｉＣエピタキシャル層２を成長させたＳｉＣ基体１００を用意する。ドレイン領域を構成するＳｉＣエピタキシャル層２の厚さは例えば１０μｍ、濃度は例えば１．０×１０１６ｃｍ−３である。
次に、図８（Ｂ）に示すように、ＣＶＤ酸化膜などをマスク層６０に用いて所定領域にアルミニウムイオン５０をイオン注入し、電界緩和領域７を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ＫｅＶの多段注入で、トータルドーズ量は５．０×１０１６ｃｍ−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムの活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。
次に、図８（Ｃ）に示すように、Ｎ型ＳｉＣエピタキシャル層２上に多結晶シリコンを例えば厚さ５０００Å堆積した後、ＢＢｒ３を用いた固層拡散を行い、Ｐ型多結晶シリコン層４０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｐ型ドーパントとしてはボロン（Ｂ）、アルミニウム（Ａｌ）などを用いることができる。
次に、図９（Ｄ）に示すように、フォトリソグラフィとエッチングにより、Ｐ型多結晶シリコン層４０の所定領域をエッチングし、第二のヘテロ半導体層４を形成する。
次に、図９（Ｅ）に示すように、水蒸気分圧が１．０の酸化雰囲気中にて熱酸化を行い、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４の表面に、酸化膜からなる拡散防止膜５を形成する。この際、水蒸気分圧が１．０の酸化雰囲気中で熱酸化を行うと、多結晶シリコンのみが選択的に酸化されるため、図９（Ｅ）に示すような構造を容易に形成することができる。
次に、図９（Ｅ）に示すように、水蒸気分圧が１．０の酸化雰囲気中にて熱酸化を行い、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４の表面に、酸化膜からなる拡散防止膜５を形成する。この際、水蒸気分圧が１．０の酸化雰囲気中で熱酸化を行うと、多結晶シリコンのみが選択的に酸化されるため、図９（Ｅ）に示すような構造を容易に形成することができる。
次に、図９（Ｆ）に示すように、露出したＮ型ＳｉＣエピタキシャル層２を埋めるように多結晶シリコンを例えば厚さ５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、Ｎ型多結晶シリコン層３０を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｎ型ドーパントには燐（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。ここで、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４の表面には酸化膜である拡散防止膜５が存在しているため、熱工程における不純物の拡散が生じない。すなわち、ＰＯＣｌ３を用いた固層拡散工程中や、Ｎ型ドーパントのイオン注入後に行う活性化アニールなどの熱工程において、Ｎ型多結晶シリコン層３０からＰ型多結晶シリコンからなる第二のヘテロ半導体層４へドーパントが拡散することもないし、Ｐ型多結晶シリコンからなる第二のヘテロ半導体層４からＮ型多結晶シリコン層３０へドーパントが拡散することもない。また、これ以降の製造工程中における熱工程全てにおいても、同様にドーパントの拡散を防止することができる。つまり、多結晶シリコン中の伝導度制御を高精度に行うことが可能になる。
次に、図１０（Ｇ）に示すように、フォトリソグラフィとエッチングを用いて、Ｎ型多結晶シリコン層３０とＮ型ＳｉＣエピタキシャル層２をエッチングし、溝１４を形成する。
次に、図１０（Ｈ）に示すように、Ｎ型多結晶シリコン層３０と溝１４の内壁を覆うように、ＴＥＯＳ膜からなるゲート絶縁膜９および層間絶縁膜１０を堆積する。なお、ゲート絶縁膜９と層間絶縁膜１０とは同一の層であり、両機能を兼ねている。
次に、図１０（Ｉ）に示すように、溝１４の内部を埋めるように多結晶シリコンを例えば厚さ５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、ゲート電極となる多結晶シリコン層３００を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｎ型ドーパントには燐（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。
次に、図１０（Ｈ）に示すように、Ｎ型多結晶シリコン層３０と溝１４の内壁を覆うように、ＴＥＯＳ膜からなるゲート絶縁膜９および層間絶縁膜１０を堆積する。なお、ゲート絶縁膜９と層間絶縁膜１０とは同一の層であり、両機能を兼ねている。
次に、図１０（Ｉ）に示すように、溝１４の内部を埋めるように多結晶シリコンを例えば厚さ５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、ゲート電極となる多結晶シリコン層３００を形成する。むろん、多結晶シリコンへのドーピングには、イオン注入法と活性化アニールとの組み合わせを用いても一向に構わない。Ｎ型ドーパントには燐（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。
次に、図１１（Ｊ）に示すように、ドライエッチングによりゲート電極となる多結晶シリコン層３００をエッチバックし、ゲート電極１１を形成する。
次に、図１１（Ｋ）に示すように、酸化雰囲気中にてゲート電極１１の一部を熱酸化し、ゲート電極１１の絶縁を確保するキャップ酸化膜２０を形成する。
次に、図１１（Ｌ）に示すように、フォトリソグラフィとエッチングの組み合わせを用いて、層間絶縁膜１０をパターニングし、第二のヘテロ半導体層４へのコンタクトホールを開孔する。
次に、図１１（Ｋ）に示すように、酸化雰囲気中にてゲート電極１１の一部を熱酸化し、ゲート電極１１の絶縁を確保するキャップ酸化膜２０を形成する。
次に、図１１（Ｌ）に示すように、フォトリソグラフィとエッチングの組み合わせを用いて、層間絶縁膜１０をパターニングし、第二のヘテロ半導体層４へのコンタクトホールを開孔する。
次に、図１２（Ｍ）に示すように、同じくフォトリソグラフィとエッチングの組み合わせを用いて、Ｎ型多結晶シリコン層３０と酸化膜からなる拡散防止膜５をエッチングし、第二のヘテロ半導体層４へのコンタクトホールを開孔する。これにより、Ｎ型多結晶シリコンからなる第一のヘテロ半導体層３が形成され、第一のヘテロ半導体層３と第二のヘテロ半導体層４からなるヘテロ半導体領域２００が形成される。
次に、図１２（Ｎ）に示すように、第一のヘテロ半導体層３と第二のヘテロ半導体層４に接触するように、アルミニウムを堆積してソース電極１２を形成した後、ＳｉＣ基板１の裏面にチタン、ニッケルを、その順に堆積してドレイン電極１３を形成し、図１２（Ｎ）（図７）に示した電界効果トランジスタを完成させる。
次に、図１２（Ｎ）に示すように、第一のヘテロ半導体層３と第二のヘテロ半導体層４に接触するように、アルミニウムを堆積してソース電極１２を形成した後、ＳｉＣ基板１の裏面にチタン、ニッケルを、その順に堆積してドレイン電極１３を形成し、図１２（Ｎ）（図７）に示した電界効果トランジスタを完成させる。
上記のように本実施の形態の半導体装置の製造方法は、半導体基体１００上に所定の不純物が導入されたヘテロ半導体層を形成する工程（図８（Ｃ）。ヘテロ半導体層はＰ型多結晶シリコン層４０）と、ヘテロ半導体層をエッチングする工程（図９（Ｄ））と、ヘテロ半導体層の表面に不純物の拡散を防止する不純物拡散防止膜５を形成する工程（図９（Ｅ））とを有する。本実施の形態の製造方法では、不純物拡散防止膜５により、隣接し合うヘテロ半導体層３、４の間で不純物の拡散が生じないので、従来技術では困難であった、不純物濃度が異なる、あるいは導電型の異なる微細なヘテロ半導体層を形成することが可能である。これにより、ヘテロ界面で生じる漏れ電流を低減することが可能なヘテロ接合電界効果トランジスタを実現することができる。
また、ヘテロ半導体層の表面に不純物拡散防止膜５を形成する工程は、ヘテロ半導体層を選択的に熱酸化、または熱窒化することによって行う。これにより一般的な半導体製造工程を用いてヘテロ接合電界効果トランジスタを容易に実現することができる。
以上のように本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、より幅の薄い第一のヘテロ半導体層３を形成することができる。また、第一のヘテロ半導体層３の導電型や不純物濃度を自由に設計することができる。
また、ヘテロ半導体層の表面に不純物拡散防止膜５を形成する工程は、ヘテロ半導体層を選択的に熱酸化、または熱窒化することによって行う。これにより一般的な半導体製造工程を用いてヘテロ接合電界効果トランジスタを容易に実現することができる。
以上のように本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、より幅の薄い第一のヘテロ半導体層３を形成することができる。また、第一のヘテロ半導体層３の導電型や不純物濃度を自由に設計することができる。
次に、動作について説明する。本実施の形態においては、例えばソース電極１２を接地し、ドレイン電極１３に正電位を印加して使用する。
まず、ゲート電極１１を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体層３および第二のヘテロ半導体層４とドレイン領域であるエピタキシャル層２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体層３および第二のヘテロ半導体層４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体層３とＰ型である第二のヘテロ半導体層４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、エピタキシャル層２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体層４との接合界面から伸びる空乏層幅は、第一のヘテロ半導体層３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体層４の不純物濃度を第一のヘテロ半導体層３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体層４と第一のヘテロ半導体層３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体層側に伸張することから、第一のヘテロ半導体層とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
まず、ゲート電極１１を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体層３および第二のヘテロ半導体層４とドレイン領域であるエピタキシャル層２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体層３および第二のヘテロ半導体層４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体層３とＰ型である第二のヘテロ半導体層４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、エピタキシャル層２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体層４との接合界面から伸びる空乏層幅は、第一のヘテロ半導体層３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体層４の不純物濃度を第一のヘテロ半導体層３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体層４と第一のヘテロ半導体層３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体層側に伸張することから、第一のヘテロ半導体層とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに本実施の形態においては、製造方法上、第一のヘテロ半導体層３をゲート電極１１からゲート電界が及ぶ程度の幅に容易に制御することが可能であるため、例えばゲート電極１１を負電位として、例えば第一のヘテロ半導体層３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
また、本実施の形態においては、第一のヘテロ半導体層３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体層３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。
さらに本発明では、第一のヘテロ半導体層３を第二のヘテロ半導体層４とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。
さらに本発明では、第一のヘテロ半導体層３を第二のヘテロ半導体層４とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。
次に、遮断状態から導通状態へと転じるべくゲート電極１１に正電位を印加した場合、ゲート絶縁膜９を介して第一のヘテロ半導体層３とエピタキシャル層２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極１１の近傍の第一のヘテロ半導体層３並びにエピタキシャル層２には伝導電子の蓄積層が形成される。すなわち、ゲート電極１１の近傍の第一のヘテロ半導体層３とエピタキシャル層２との接合界面における第一のヘテロ半導体層３側のポテンシャルが押し下げられ、かつ、エピタキシャル層２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、第一のヘテロ半導体層３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体層３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
このとき、本実施の形態においては、第一のヘテロ半導体層３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体層３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極１１を接地電位とすると、第一のヘテロ半導体層３並びにエピタキシャル層２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体層３からエピタキシャル層２への伝導電子の流れが止まり、さらにエピタキシャル層２中にあった伝導電子は基板１に流れ、枯渇すると、エピタキシャル層２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。
また、本実施の形態においては、従来構造と同様に、例えばソース電極１２を接地し、ドレイン電極１３に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極１２並びにゲート電極１１を接地電位とし、ドレイン電極１３に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、エピタキシャル層２側から第一のヘテロ半導体層３並びに第二のヘテロ半導体層４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極１１を接地にせずに制御電極として使用する場合も可能である。
例えばソース電極１２並びにゲート電極１１を接地電位とし、ドレイン電極１３に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、エピタキシャル層２側から第一のヘテロ半導体層３並びに第二のヘテロ半導体層４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極１１を接地にせずに制御電極として使用する場合も可能である。
なお、ヘテロ接合電界効果トランジスタの一例として図１の構造で説明したが、例えば図１３〜図１６に示すような構造にも本発明の半導体装置およびその製造方法を適用できる。
〈図１３の構造〉
図１３の構成は、図７の構造と同様に、ゲート電極１１と第一のヘテロ半導体層３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体層３もしくは第二のヘテロ半導体層４（ここでは第二のヘテロ半導体層４）に接するように、エピタキシャル層２の表面に電界緩和領域７が形成されている。さらに、ゲート電極１１が形成されている溝１４の底部に接するように電界緩和領域７が形成されている。以下、製造方法の一例を説明する。
まず、図８（Ｂ）に示すように、図７の構造と同様に、例えば多結晶シリコン層４０を形成する前に、電界緩和領域７を形成しておき（このとき、溝１４の底部の電界緩和領域７も同時に形成してもよい）、その後、図７の構造と同様に多結晶シリコン層４０を形成し（図８（Ｃ）参照）、エッチングにより溝１４を形成する（図１０（Ｇ）参照）。次に、溝１４のエッチング用のマスク層を有した状態で、例えばアルミニウムイオンもしくはボロンイオンをイオン注入して、電界緩和領域１９を形成する。
このような構成にすることにより、遮断状態においては、第二のヘテロ半導体層４０に接する電界緩和領域７および溝１４の底部の電界緩和領域７と、エピタキシャル層２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体層３並びに第二のヘテロ半導体層４とエピタキシャル層２とのヘテロ接合界面に印加されていたドレイン電界が第二のヘテロ半導体層４０に接する電界緩和領域７によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、溝１４の底部の電界緩和領域７により、ゲート絶縁膜９に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜９の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜９の信頼性を向上することができる。
〈図１４の構造〉
図７に示した構造では、エピタキシャル層２の表層部に溝１４を形成して、その溝１４中にゲート絶縁膜９を介してゲート電極１１が形成されている、いわゆるトレンチ型であったが、図１４に示すようなエピタキシャル層２に溝を形成しない、いわゆるプレーナ型の構成にも適用できる。
図１４の構造では、多結晶シリコン層４０（図１０（Ｇ）参照）をエッチングする際、エピタキシャル層２の表層部はエッチングしないで、多結晶シリコン層４０のみエッチング除去する。
それ以降の工程は、図７の構造と同様であるので説明を省略する。
〈図１３の構造〉
図１３の構成は、図７の構造と同様に、ゲート電極１１と第一のヘテロ半導体層３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体層３もしくは第二のヘテロ半導体層４（ここでは第二のヘテロ半導体層４）に接するように、エピタキシャル層２の表面に電界緩和領域７が形成されている。さらに、ゲート電極１１が形成されている溝１４の底部に接するように電界緩和領域７が形成されている。以下、製造方法の一例を説明する。
まず、図８（Ｂ）に示すように、図７の構造と同様に、例えば多結晶シリコン層４０を形成する前に、電界緩和領域７を形成しておき（このとき、溝１４の底部の電界緩和領域７も同時に形成してもよい）、その後、図７の構造と同様に多結晶シリコン層４０を形成し（図８（Ｃ）参照）、エッチングにより溝１４を形成する（図１０（Ｇ）参照）。次に、溝１４のエッチング用のマスク層を有した状態で、例えばアルミニウムイオンもしくはボロンイオンをイオン注入して、電界緩和領域１９を形成する。
このような構成にすることにより、遮断状態においては、第二のヘテロ半導体層４０に接する電界緩和領域７および溝１４の底部の電界緩和領域７と、エピタキシャル層２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体層３並びに第二のヘテロ半導体層４とエピタキシャル層２とのヘテロ接合界面に印加されていたドレイン電界が第二のヘテロ半導体層４０に接する電界緩和領域７によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、溝１４の底部の電界緩和領域７により、ゲート絶縁膜９に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜９の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜９の信頼性を向上することができる。
〈図１４の構造〉
図７に示した構造では、エピタキシャル層２の表層部に溝１４を形成して、その溝１４中にゲート絶縁膜９を介してゲート電極１１が形成されている、いわゆるトレンチ型であったが、図１４に示すようなエピタキシャル層２に溝を形成しない、いわゆるプレーナ型の構成にも適用できる。
図１４の構造では、多結晶シリコン層４０（図１０（Ｇ）参照）をエッチングする際、エピタキシャル層２の表層部はエッチングしないで、多結晶シリコン層４０のみエッチング除去する。
それ以降の工程は、図７の構造と同様であるので説明を省略する。
〈図１５の構造〉
図１５の構造は、Ｐ型多結晶シリコンからなるヘテロ半導体層４を形成する（図８（Ｃ）参照）前に、エピタキシャル層２に溝１５を形成し、その後、ヘテロ半導体層４を形成する。以降の工程は、図７の構造と同様である。このような構成にすることで、逆方向電圧印加時に変調箇所に印加されるドレイン電界を、ヘテロ半導体層４から半導体基体１００側に延びる空乏層によって緩和することができるので、図７の構造よりも第一のヘテロ半導体層３における漏れ電流をさらに低減することができる。図１５の構造においても、図１３の構造と同様に溝１４の底部に接するように電界緩和領域７を設けており、その製造方法および効果は、図１３の構造と同様である。
〈図１６の構造〉
図１６（Ａ）は本発明の別の実施の形態２のヘテロ接合電界効果トランジスタの断面図、（Ｂ）は（Ａ）のＡ−Ｂ切断線における紙面に垂直な方向の断面図である。
本構造は、図７の構造の変形例であり、図１６（Ａ）、（Ｂ）に示すように、一方のヘテロ半導体層、ここでは第二のヘテロ半導体層４がソース電極１２と接触し、他方のヘテロ半導体層、ここでは第一のヘテロ半導体層３とソース電極１２とは紙面奥行き方向で接触している。その他の構成、効果は図７の構造と同様であるので、説明を省略する。
図１５の構造は、Ｐ型多結晶シリコンからなるヘテロ半導体層４を形成する（図８（Ｃ）参照）前に、エピタキシャル層２に溝１５を形成し、その後、ヘテロ半導体層４を形成する。以降の工程は、図７の構造と同様である。このような構成にすることで、逆方向電圧印加時に変調箇所に印加されるドレイン電界を、ヘテロ半導体層４から半導体基体１００側に延びる空乏層によって緩和することができるので、図７の構造よりも第一のヘテロ半導体層３における漏れ電流をさらに低減することができる。図１５の構造においても、図１３の構造と同様に溝１４の底部に接するように電界緩和領域７を設けており、その製造方法および効果は、図１３の構造と同様である。
〈図１６の構造〉
図１６（Ａ）は本発明の別の実施の形態２のヘテロ接合電界効果トランジスタの断面図、（Ｂ）は（Ａ）のＡ−Ｂ切断線における紙面に垂直な方向の断面図である。
本構造は、図７の構造の変形例であり、図１６（Ａ）、（Ｂ）に示すように、一方のヘテロ半導体層、ここでは第二のヘテロ半導体層４がソース電極１２と接触し、他方のヘテロ半導体層、ここでは第一のヘテロ半導体層３とソース電極１２とは紙面奥行き方向で接触している。その他の構成、効果は図７の構造と同様であるので、説明を省略する。
以上説明したように、図２（ａ）〜図３（ｈ）に示した本発明の基本プロセスを用いて、図４〜図８に示すような様々な構造を形成することができる。なお、ゲート絶縁膜９並びに第一のヘテロ半導体層３が接するエピタキシャル層２の所定部分に、エピタキシャル層２より高濃度のＮ型の導通領域を形成してもよい。これにより第一のヘテロ半導体領域３から導通領域を介してドレイン領域へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。
以上、全ての実施の形態において、ＳｉＣを半導体基体１００の材料とした半導体装置を一例として説明したが、基体材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。また、全ての実施の形態において、ＳｉＣのポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、実施の形態２において、ドレイン電極１３とソース電極１２とをドレイン領域を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１３とソース電極１２とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであっても構わない。
また、第一のヘテロ半導体層３、第二のヘテロ半導体層４に用いる材料として多結晶シリコンを用いた例で説明したが、ＳｉＣとヘテロ接合を形成する材料であればどの材料でも構わない。また、一例として、ドレイン領域としてＮ型のＳｉＣを、第一のヘテロ半導体層３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
また、第一のヘテロ半導体層３、第二のヘテロ半導体層４に用いる材料として多結晶シリコンを用いた例で説明したが、ＳｉＣとヘテロ接合を形成する材料であればどの材料でも構わない。また、一例として、ドレイン領域としてＮ型のＳｉＣを、第一のヘテロ半導体層３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
１…基板 ２…エピタキシャル層
３…第一のヘテロ半導体層 ４…第二のヘテロ半導体層
５…不純物拡散防止膜 ６…アノード電極
７…電界緩和領域 ８…カソード電極
９…ゲート絶縁膜 １０…層間分離膜
１１…ゲート電極 １２…ソース電極
１３…ドレイン電極 １４…溝
１５…溝 ２０…キャップ酸化膜
３０…Ｎ型多結晶シリコン層 ４０…Ｐ型多結晶シリコン層
５０…アルミニウムイオン ６０…マスク層
１００…半導体基体 ２００…へテロ半導体領域
３００…多結晶シリコン層
３…第一のヘテロ半導体層 ４…第二のヘテロ半導体層
５…不純物拡散防止膜 ６…アノード電極
７…電界緩和領域 ８…カソード電極
９…ゲート絶縁膜 １０…層間分離膜
１１…ゲート電極 １２…ソース電極
１３…ドレイン電極 １４…溝
１５…溝 ２０…キャップ酸化膜
３０…Ｎ型多結晶シリコン層 ４０…Ｐ型多結晶シリコン層
５０…アルミニウムイオン ６０…マスク層
１００…半導体基体 ２００…へテロ半導体領域
３００…多結晶シリコン層
Claims (10)
- 半導体基体と、
前記半導体基体にヘテロ接合し、前記半導体基体を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域とを有する半導体装置において、
前記へテロ半導体領域が、前記半導体基体とヘテロ接合し、不純物濃度または導電型の異なる少なくとも２つ以上のヘテロ半導体層から構成され、
互いに隣接し合う前記ヘテロ半導体層が不純物の拡散を防止する不純物拡散防止膜を介して隣接していることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体にヘテロ接合し、前記半導体基体を構成する半導体材料とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域と、
前記半導体基体と前記ヘテロ半導体領域との接合部に隣接し、ゲート絶縁膜を介して配設されたゲート電極と、
前記ヘテロ半導体領域に接触するように形成されたソース電極と、
前記半導体基体に接触するように形成されたドレイン電極とを有する半導体装置において、
前記へテロ半導体領域が、前記半導体基体とヘテロ接合し、不純物濃度または導電型の異なる少なくとも２つ以上のヘテロ半導体層から構成され、
互いに隣接し合う前記ヘテロ半導体層が不純物の拡散を防止する不純物拡散防止膜を介して隣接していることを特徴とする半導体装置。 - 前記少なくとも２つ以上のヘテロ半導体層が電気的に接続されていることを特徴とする請求項１または２記載の半導体装置。
- 前記ヘテロ半導体層の少なくとも１つが、前記半導体基体の導電型とは反対の導電型であることを特徴とする請求項１乃至３のいずれか記載の半導体装置。
- 前記ゲート絶縁膜を介して前記ゲート電極と隣接する前記へテロ半導体層の導電型が、前記半導体基体の導電型と同じであることを特徴とする請求項２乃至４のいずれか記載の半導体装置。
- 前記不純物拡散防止膜が、シリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項１乃至３のいずれか記載の半導体装置。
- 前記半導体基体を構成する半導体材料が炭化珪素であることを特徴とする請求項１乃至６のいずれか記載の半導体装置。
- 前記へテロ半導体層を構成する材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つであることを特徴とする請求項１乃至７に記載の半導体装置。
- 半導体基体上に、前記半導体基体にヘテロ接合し、前記半導体基体を構成する半導体材料とはバンドギャップの異なるヘテロ半導体層を形成する工程と、
前記ヘテロ半導体層をエッチングする工程と、
前記ヘテロ半導体層の表面に不純物の拡散を防止する不純物拡散防止膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記ヘテロ半導体層の表面に前記不純物拡散防止膜を形成する工程は、前記ヘテロ半導体層を選択的に熱酸化、または熱窒化することによって行うことを特徴とする請求項９記載の半導体装置の製造方法。
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|---|---|---|---|---|
| JP2007281270A (ja) * | 2006-04-10 | 2007-10-25 | Nissan Motor Co Ltd | 半導体装置の製造方法および半導体装置 |
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-
2004
- 2004-09-17 JP JP2004270923A patent/JP2006086397A/ja not_active Withdrawn
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| JPWO2017138221A1 (ja) * | 2016-02-08 | 2018-08-16 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
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