JP4742539B2

JP4742539B2 - 半導体装置

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Publication number: JP4742539B2
Application number: JP2004249720A
Authority: JP
Inventors: 哲也林; 正勝星; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-08-30
Filing date: 2004-08-30
Publication date: 2011-08-10
Anticipated expiration: 2024-08-30
Also published as: JP2006066770A

Description

本発明は半導体装置に関する。

本発明の背景となる従来技術としては、例えば下記特許文献１に記載されているように、炭化珪素を材料としたＭＯＳＦＥＴに関する技術がある。

従来技術においては、炭化珪素基板に形成したＭＯＳＦＥＴの一部にショットキーダイオードが内蔵された構造が使用されており、スイッチング損失が小さい双方向導通素子として機能する。順方向導通時にはＭＯＳＦＥＴがスイッチ素子として動作し、所謂還流動作となる逆方向導通時はショットキーダイオードが多数キャリア受動素子として動作する。

特開２００２−２９９６２５号公報

しかしながら、従来技術のようにＭＯＳＦＥＴにショットキーダイオードを単に内蔵した場合、逆方向導通時に多数キャリア受動素子としてショットキーダイオードが動作するのは、ソース電極とドレイン電極との電位差が、ＭＯＳＦＥＴのベース領域とドレイン領域とのＰＮ接合の拡散電位である約３Ｖ以下であるため、少なくともそれ以下の電位差で所定の電流を還流できるように、ショットキーダイオードの面積を所定以上確保する必要があった。このように、従来技術においては、コストに直結するサイズの削減に課題があった。

本発明は、上記のような従来技術の課題を解決するためになされたものであり、素子サイズの削減が可能な半導体装置を提供することを目的とする。

第１導電型の半導体基板と、半導体基板の一方の主面に形成された第１導電型のドレイン領域と、ドレイン領域の表層に形成された第２導電型のベース領域と、ベース領域の表層を一方の表層と他方の表層に分離するように形成された第１導電型のソース領域と、一方のベース領域の表層と絶縁膜を介して接するゲート電極と、ソース領域と他方のベース領域の表層とに接合するヘテロ半導体と、へテロ半導体上に設けられたソース電極と、半導体基板のもう一方の主面と接続するドレイン電極とを有する半導体装置であって、他方のベース領域の表層とへテロ半導体との接合は、ヘテロ接合であり、さらに、へテロ半導体は他方のベース領域の表層と隣接するドレイン領域とヘテロ接合し、へテロ半導体側がアノード、ドレイン領域側がカソードに対応するヘテロダイオードを形成していることを特徴とする半導体装置を構成する。

本発明の実施によって、半導体装置の逆方向導通時において、ベース領域とドレイン領域からなるＰＮ接合の拡散電位差以上の電位差がソース電極とドレイン電極との間に印加されても、ショットキー接合領域とドレイン領域との間で多数キャリア電流が流れ、従来に比べて、小さいショットキー接合領域で多数キャリア電流での導通が可能となるため、素子サイズさらにはコストの低減が可能となり、その結果として、素子サイズの削減が可能な半導体装置を提供することが可能となる。

以下に、本発明を実施するための最良の形態について、図面に基づいて説明する。

（実施の形態１）
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した形で形成されている半導体装置の断面図である。

本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。

すなわち、図１においては、例えばポリタイプが４ＨタイプのＮ^＋型である炭化珪素から構成される基板領域１上に形成した炭化珪素半導体基体内において、第一導電型のドレイン領域であるＮ⁻型のドレイン領域２が第二導電型のベース領域であるＰ型のベース領域３を介してＮ^＋型のソース領域４と接し、少なくともドレイン領域２およびソース領域４に絶縁膜５を介して接するゲート電極６と、ドレイン領域２に基板領域１を介して接続するドレイン電極８と、ソース領域４に接続するソース電極７とが設けられている半導体装置であって、ソース電極７に接続され、ドレイン領域２とショットキー接合を形成するショットキー接合領域９を有することを特徴とする半導体装置が構成されている。

図１に示したように、隣り合ったベース領域３間のドレイン領域２に接するようにショットキー接合領域９が形成されている。つまり、ショットキー接合領域９とＮ型のドレイン領域２との接合面には、ショットキー接合領域９がアノード側、Ｎ型のドレイン領域２がカソード側に対応するショットキー接合１００が形成されている。また、ショットキー接合領域９はソース電極７とほぼ同電位となるように接続されている。

さらに、本実施の形態においては、ソース領域４とソース電極７との接合面には、オーミック接合１１０が、ベース領域３とソース電極７との接合面には、Ｐ型のベース領域３がアノード側、ソース電極７がカソード側に対応するショットキー接合１２０が形成されている。このショットキー接合１２０はソース電極７からベース領域３を介してドレイン領域２に流れる電流を阻止する整流性接合となっている。

なお、図１においては、ソース電極７とショットキー接合領域９とが別の領域として例示されており、それぞれの領域を異なる金属材料で形成していても良いが、例えばニッケルなどの金属材料を用いることで、同一の材料で形成して製造工程を簡略化することが可能である。

また、例えば図２に示すように、ショットキー接合領域９をソース電極７と共通化し、ショットキー接合１００とオーミック接合１１０とショットキー接合１２０とが接する構造とすれば、パターニングも容易となり、より微細な構造を形成することが可能となる。

上記のように、本実施の形態は、絶縁型電界効果トランジスタ（ＭＯＳＦＥＴ）と、多数キャリア受動素子として動作する還流ダイオードとを合わせ持ったスイッチ素子として動作する。そして、ＭＯＳＦＥＴがスイッチ素子として動作する場合にドレイン領域２に流れる電流の向きと、還流ダイオードの順方向電流の向きとは互いに逆向きの関係にある。

次に本実施の形態の動作を説明する。本実施の形態においては、例えばインバータなどの電力変換装置の電力変換素子として用いる場合を想定し、順方向動作ではスイッチ素子として、所謂還流動作である逆方向動作では受動素子として、それぞれ動作する。

まず、スイッチ素子として動作する順方向動作について説明する。

例えばソース電極７を接地し、ドレイン電極８に正電位を印加した状態で、ゲート電極６を例えば接地電位とした場合、遮断状態が保持される。すなわち、ＭＯＳＦＥＴのソース領域４とドレイン領域２との間には、ベース領域３によってＰＮ接合による伝導電子に対するエネルギー障壁が形成されているためである。本実施の形態においては、従来技術と異なり、ベース領域３とソース電極７との間にショットキー接合１２０が形成されているが、ベース領域３の電位は高々ショットキー接合１２０に生じる拡散電位差程度しか高くならない。つまり、例えば遮断状態を保持できる耐圧が数１００Ｖ〜数１０００Ｖであるのに対し、ショットキー接合１２０に生じる拡散電位差はせいぜい数Ｖであるため、従来と比べてほとんど同等の遮断性を得ることができる。また、ショットキー接合領域９とドレイン領域２との接合間においても、界面に形成されるショットキー接合１００によって伝導電子に対するエネルギー障壁が形成されているため、同様に遮断状態を保持できる。

次に、遮断状態から導通状態へと転じるべくゲート電極６に所定の正電位を印加した場合、絶縁膜５を介してゲート電界がベース領域３に拡がり、絶縁膜５との界面には伝導電子の反転層が形成される。すると、それまでエネルギー障壁によって遮断されていた伝導電子は、ソース電極７からソース領域４および反転層が形成されたベース領域３を通って、ドレイン領域２へと流れるようになり、導通状態となる。

次に導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、ベース領域３に形成されていた反転層は解除され、再びベース領域３には伝導電子に対するエネルギー障壁が形成され、遮断状態となる。

このように、本実施の形態ではスイッチ素子としての機能は従来どおりである。

次に、受動素子として動作する逆方向動作について説明する。例えばゲート電極６並びにソース電極７を接地し、ドレイン電極８に所定の負電位を印加すると、ソース電極７とドレイン電極８との間にはショットキー接合領域９を介して逆導通電流が流れる。つまり、ショットキー接合領域９とドレイン領域２とで形成されるダイオードは多数キャリア受動素子として働く。

このとき、逆方向導通時においては、形成された受動素子の大きさに対する逆導通電流の大きさによって、ソース電極７とドレイン電極８との間の電位差、つまり、受動素子の動作点が変動する。従来技術のようにＭＯＳＦＥＴにショットキーダイオードを単に内蔵した場合では、逆方向導通時に多数キャリア受動素子としてショットキーダイオードが動作するのは、ソース電極とドレイン電極との電位差が、ＭＯＳＦＥＴのベース領域とドレイン領域とのＰＮ接合の拡散電位である高々３Ｖ以下となる。すなわち、ソース電極７とドレイン電極８との間の電位差が、３Ｖ程度となると、ベース領域とドレイン領域とのＰＮ接合が動作し、少数キャリアによる電流である正孔電流も流れるようになるためである。よって、従来技術においては、多数キャリア受動素子として動作させるために、少なくともＰＮ接合の拡散電位以下の電位差で所定の電流を還流できるように、ショットキーダイオードの面積を所定以上確保する必要があった。

しかし、本実施の形態においては、ベース領域３とソース電極７との間に、ベース領域３がアノード側、ソース電極７がカソード側として動作するショットキー接合１２０が形成されているため、ドレイン電極８とソース電極７との間に、ベース領域３とドレイン領域２との間のＰＮ接合の拡散電位より大きな電位が印加されても、直ぐにはＰＮダイオードは動作しない。これは、ショットキー接合１２０が逆バイアス状態となるため、ショットキー接合１２０で電圧を保持するためである。

このように、本実施の形態の構成にすることにより、多数キャリア電流で逆導通動作する動作領域が従来技術に比べて、ショットキー接合１２０で保持できる電位分大きくなるため、ショットキー接合領域９で流れる逆導通電流の電流密度を上げることができ、面積を低減することができる。すなわち、スイッチ素子並びに受動素子を兼ね備え、かつより集積化が可能な半導体装置を提供することができる。

次に逆方向導通状態から遮断状態に移行すべく、ドレイン電極８に正電位が印加されると、ドレイン領域２とショットキー接合領域９との間に、再び伝導電子に対するエネルギー障壁が形成され、ドレイン領域２とショットキー接合領域９との間で流れていた伝導電子は遮断状態となる。また、逆方向導通時においては、ドレイン領域２には正孔電流がほとんど流れていないため、逆方向導通状態から遮断状態への逆回復電流もほとんど流れず、低損失で高速な逆回復スイッチング動作が得られる。

（実施の形態２）
図３は本発明による半導体装置の第２の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。

すなわち、図３においては、例えばポリタイプが４ＨタイプのＮ^＋型である炭化珪素から構成される基板領域１上に形成した炭化珪素半導体基体内において、第一導電型のドレイン領域であるＮ⁻型のドレイン領域２が第二導電型のベース領域であるＰ型のベース領域３を介してＮ^＋型のソース領域４と接し、少なくともドレイン領域２およびソース領域４に絶縁膜５を介して接するゲート電極６と、ドレイン領域２に基板領域１を介して接続するドレイン電極８と、ソース領域４に接続するソース電極７とが設けられている半導体装置であって、ソース電極７に接続され、ドレイン領域２と第一のヘテロ接合２００を形成するドレイン領域２とはバンドギャップが異なった第一のヘテロ接合半導体領域１０を有することを特徴とする半導体装置を構成する。

図３に示したように、隣り合ったベース領域３間のドレイン領域２に接するように、ドレイン領域とはバンドギャップが異なった半導体例えばＮ型の多結晶シリコンからなる第一のヘテロ接合半導体領域１０が形成されている。つまり、ドレイン領域２と第一のヘテロ接合半導体領域１０との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料による第一のヘテロ接合２００となっており、その接合界面にはエネルギー障壁が存在している。つまり、後述するように、第一のヘテロ接合半導体領域１０とＮ型のドレイン領域２との接合面には、第一のヘテロ接合半導体領域１０がアノード側、Ｎ型のドレイン領域２がカソード側に対応するヘテロダイオードが形成されている。

さらに、本実施の形態においては、ベース領域３並びにソース領域４が例えばＮ型の多結晶シリコンからなる第二のヘテロ接合半導体領域１１を介してソース電極７と接続されている。このとき、後述するように、ソース領域４並びにベース領域３と第二のヘテロ接合半導体領域１１との接合部は、共に炭化珪素と多結晶シリコンのバンドギャップが異なる材料による接合であるものの、ソース領域４と第二のヘテロ接合半導体領域１１との間にはオーミック接合２１０が、ベース領域３と第二のヘテロ接合半導体領域１１との間には第二のヘテロ接合２２０が、それぞれ形成される。この第二のヘテロ接合２２０はソース電極７からベース領域３を介してドレイン領域２に流れる電流を阻止する整流性接合となっている。

また、基板領域１はドレイン電極８と接続されており、第一のヘテロ接合半導体領域１０はソース電極７とほぼ同電位となるように接続されている。

なお、図３においては、第一のヘテロ接合半導体領域１０と第二のヘテロ接合半導体領域１１とが別の領域として例示されており、それぞれの領域を異なるヘテロ半導体材料で形成していても良いが、本実施の形態のように、多結晶シリコンなど同一の材料で形成して製造工程を簡略化することが可能である。

また、例えば図４に示すように、第一のヘテロ接合半導体領域１０を第二のヘテロ接合半導体領域１１と共通化し、第一のヘテロ接合２００とオーミック接合２１０と第二のヘテロ接合２２０とが接する構造とすれば、パターニングも容易となり、より微細な構造を形成することが可能となる。

さらに、第一のヘテロ接合半導体領域１０と第二のヘテロ接合半導体領域１１とを同じ材料で構成した場合、および、第一のヘテロ接合半導体領域１０と第二のヘテロ接合半導体領域１１との両方もしくはいずれか一方をゲート電極６と同じ材料で構成した場合、例えば多結晶シリコン層の成膜やパターニングを同時に行うことができ、製造工程がさらに容易となる。

上記のように、本実施の形態は、絶縁型電界効果トランジスタ（ＭＯＳＦＥＴ）と多数キャリア受動素子として動作する還流ダイオードとを合わせ持ったスイッチ素子として動作する。そして、ＭＯＳＦＥＴがスイッチ素子として動作する場合にドレイン領域２に流れる電流の向きと、還流ダイオードの順方向電流の向きとは互いに逆向きの関係にある。

次に動作を説明する。本実施の形態においては、例えばインバータなどの電力変換装置の電力変換素子として用いる場合を想定し、順方向動作ではスイッチ素子として、所謂還流動作である逆方向動作では受動素子として、それぞれ動作する。

例えばソース電極７を接地し、ドレイン電極８に正電位を印加した状態で、ゲート電極６を例えば接地電位とした場合、遮断状態を保持する。すなわち、ＭＯＳＦＥＴのソース領域４とドレイン領域２との間には、ベース領域３によってＰＮ接合による伝導電子に対するエネルギー障壁が形成されているためである。また、第一のヘテロ接合半導体領域１０とドレイン領域２との接合間においても、界面に形成される第一のヘテロ接合２００によって伝導電子に対するエネルギー障壁が形成される。

以下に図１１から図１５を用いて、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。

図１１から１５は半導体のエネルギーバンド構造を示す図である。各図中、左側には第一のヘテロ接合半導体領域１０もしくは第二のヘテロ接合半導体領域１１に対応するＮ型シリコンのエネルギーバンド構造を、右側にはドレイン領域２、ベース領域３もしくはソース領域４に対応する４Ｈタイプの炭化珪素のエネルギーバンド構造を示している。なお、図１１および図１２については、ドレイン領域２に対応するＮ⁻型炭化珪素の場合で説明する。

なお、本実施の形態においては第一のヘテロ接合半導体領域１０および第二のヘテロ接合半導体領域１１が多結晶シリコンから成る場合を説明しているが、図１１から図１５ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。

図１１はシリコンおよび炭化珪素の両者が接触していない状態を示している。図１１中シリコンの電子親和力をχ_１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ_１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ_１、バンドギャップをＥ_ｇ１としている。同様に、炭化珪素の電子親和力をχ_２、仕事関数をφ_２、フェルミエネルギーをδ_２、バンドギャップをＥ_ｇ２とする。図１１に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。

ΔＥｃ＝ χ_１−χ_２ …（１）

また、図１２はシリコンおよび炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造である。シリコンおよび炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶ_Ｄ、シリコン側の拡散電位成分をＶ_１、炭化珪素側の拡散電位成分をＶ_２とすると、Ｖ_Ｄは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。

Ｖ_Ｄ＝（δ_１＋ΔＥｃ−δ_２）／ｑ …（２）
Ｖ_Ｄ＝Ｖ_１＋Ｖ_２ …（３）
Ｗ２＝（(２×ε_０×ε_２×Ｖ_２)／(ｑ×Ｎ２)）^１／２ …（４）

ここでε_０は真空中の誘電率、ε_２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なおこれらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。

上記に基づき、図３に示す本実施の形態について、第一のヘテロ接合半導体領域１０とドレイン領域２の接合界面において、ソース電極７およびドレイン電極８に電圧を印加しない所謂熱平衡状態におけるエネルギーバンド構造を図１３に示す。図１３から判るように、ヘテロ接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がる。それに対し、第一のヘテロ接合半導体領域１０側に存在する伝導電子はエネルギー障壁ΔＥｃを越えることができず、その接合界面には伝導電子が蓄積するため、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、第一のヘテロ接合半導体領域１０側ではドレイン電界がシールドされることになる。このため、第一のヘテロ接合半導体領域１０を形成する多結晶シリコンの厚みが例えば２０ｎｍ程度と非常に薄い構造でも、遮断状態を維持する（耐圧を保持する）ことが可能である。

また、図３中、第二のヘテロ接合半導体領域１１とソース領域４の接合界面において、ソース電極７およびドレイン電極８に電圧を印加しない所謂熱平衡状態におけるエネルギーバンド構造は図１４のようになる。図１４から判るように、ソース領域４は不純物濃度が高く形成されているため、接合界面のソース領域４側においてもほとんど空乏層が拡がらず、第二のヘテロ接合半導体領域１１側に存在する伝導電子はエネルギー障壁を伝導電子が容易に通過することができるため、オーミック接合２１０が形成される。つまり、ソース領域４と第二のヘテロ接合半導体領域１１の間は低抵抗で電流が流れる。

また、図３中、第二のヘテロ接合半導体領域１１とベース領域３の接合界面において、ソース電極７およびドレイン電極８に電圧を印加しない所謂熱平衡状態におけるエネルギーバンド構造を示したのが図１５である。図１５から判るように、ベース領域３がＰ型であるため、第一のヘテロ接合２００とは異なり、ベース領域３側がアノード、第二のヘテロ接合半導体領域１１がカソード側に対応するダイオードとして機能する。

また、本実施の形態においては、従来技術と異なり、ベース領域３と第二のヘテロ接合半導体領域１１との間にヘテロ接合２２０が形成されているが、ベース領域３の電位は高々ヘテロ接合２２０に生じる拡散電位差程度しか高くならない。つまり、例えば遮断状態を保持できる耐圧が数１００Ｖ〜数１０００Ｖであるのに対し、ヘテロ接合２２０に生じる拡散電位差はせいぜい数Ｖであるため、従来と比べてほとんど同等の遮断性を得ることができる。

次に、受動素子として動作する逆方向動作について説明する。例えばゲート電極６並びにソース電極７を接地し、ドレイン電極８に所定の負電位を印加すると、ソース電極７とドレイン電極８との間には第一のヘテロ接合半導体領域１０を介して逆導通電流が流れる。つまり、第一のヘテロ接合半導体領域１０とドレイン領域２とで形成されるダイオードは多数キャリア受動素子として働く。

しかし、本実施の形態においては、ベース領域３と第二のヘテロ接合半導体領域１１との間に、ベース領域３がアノード側、第二のヘテロ接合半導体領域１１がカソード側として動作する第二のヘテロ接合２２０が形成されているため、ドレイン電極８とソース電極７との間に、ベース領域３とドレイン領域２との間のＰＮ接合の拡散電位より大きな電位が印加されても、直ぐにはＰＮダイオードは動作しない。これは、第二のヘテロ接合２２０が逆バイアス状態となるため、第二のヘテロ接合２２０で電圧を保持するためである。

このように、本実施の形態の構成にすることにより、多数キャリア電流で逆導通動作する動作領域が従来技術に比べて、第二のヘテロ接合２２０で保持できる電位分大きくなるため、第一のヘテロ接合半導体領域１０で流れる逆導通電流の電流密度を上げることができ、面積を低減することができる。すなわち、スイッチ素子並びに受動素子を兼ね備え、素子サイズの削減が可能で、より高集積化が可能な半導体装置を提供することができる。

次に逆方向導通状態から遮断状態に移行すべく、ドレイン電極８に正電位が印加されると、ドレイン領域２と第一のヘテロ接合半導体領域１０との間に、再び伝導電子に対するエネルギー障壁が形成され、ドレイン領域２と第一のヘテロ接合半導体領域１０との間で流れていた伝導電子は遮断状態となる。また、逆方向導通時においては、ドレイン領域２には正孔電流がほとんど流れていないため、逆方向導通状態から遮断状態への逆回復電流もほとんど流れず、低損失で高速な逆回復スイッチング動作が得られる。

このように、ショットキー接合領域９の代わりに第一のヘテロ接合半導体領域１０を用いても、実施の形態１と同様の効果を得ることができる。さらに加えて、第一のヘテロ接合半導体領域１０の導電型もしくは不純物濃度を変えることで、ドレイン領域２との間に形成される伝導電子に対するエネルギー障壁を所望の大きさに設定することが可能である。これは、金属材料の仕事関数によって一義的にエネルギー障壁の大きさが決まってしまうショットキー接合にはない特性で、スイッチ素子であるＭＯＳＦＥＴの耐圧系に応じた受動素子の最適設計が容易となり、逆方向導通時の拡散電位を抑え単位面積あたりの集積度を向上することが可能となる。さらに加えて、第二のヘテロ接合半導体領域１１の導電型もしくは不純物濃度を変えることで、ベース領域３との間に形成される正孔に対するエネルギー障壁を所望の大きさに設定することが可能である。よって、ベース領域３と第二のヘテロ半導体領域１１の間の阻止電圧の最適設計が容易となる。

以上、実施の形態１ならびに実施の形態２において、本発明の特徴を示してきたが、上記に示した構造以外にも同様の効果を得ることが可能である。

（実施の形態３）
図５は実施の形態１の図１に対応した第３の実施の形態の断面図である。図５に示す実施の形態の特長は、図１では、ソース電極７とベース領域３との間をショットキー接合１２０で形成していた部分を、第二のヘテロ接合半導体領域１１を挿入することによって、第二のヘテロ接合２２０形成している点である。

図６は実施の形態２の図３に対応した第３の実施の形態の断面図である。図６に示す実施の形態の特長は、図３では、ソース電極７とベース領域３との間に第二のヘテロ接合半導体領域１１を挿入することによって第二のヘテロ接合２２０で形成していた部分を、ショットキー接合１２０で形成している点である。

また、図９および図１０に示すように、ドレイン領域２の所定位置に溝を形成し、ショットキー接合１００や第一のヘテロ接合２００を溝の底部に形成しても良い。図９および図１０のように、例えばベース領域３よりショットキー接合１００もしくは第一のヘテロ接合２００を深く形成することによって、ベース領域３周辺のドレイン電界を緩和することができるため、ベース領域３の電位をより、ソース電極７の電位に近づけることができる。

以上、実施の形態１から実施の形態３においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、この場合には、実現可能な一般的な材料で構成しているため、本発明の効果を容易に具現化できる。

上記基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンド、などその他の半導体材料などであってもかまわない。特に、シリコンよりも広いバンドギャップを有する半導体半導体材料を用いることによって、高耐圧用途において、本発明の効果を容易に具現化できる。

また、上記全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプであってもよい。

また、上記全ての実施の形態において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもよい。

また、上記実施の形態で示したＭＯＳＦＥＴは反転型チャネルの場合について説明してきたが、ベース領域３、１２の所定領域にＮ型領域を形成する蓄積型チャネルであってもかまわない。

また、第一のヘテロ接合半導体領域１０および第二のヘテロ接合半導体領域１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。例えば、第一のヘテロ半導体接合領域１０と第二のヘテロ半導体接合領域１１とのうちの一方または両方が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンであってもよい。この場合には、ヘテロ半導体接合領域を、広く実用化されている一般的な材料で構成しているため、本発明の効果を容易に具現化できる。

また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のヘテロ接合半導体領域１０および第二のヘテロ接合半導体領域１１として共にＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。また、第一のヘテロ接合半導体領域１０と第二のヘテロ接合半導体領域１１とが異なる導電型、不純物濃度であっても構わない。

また、上記実施の形態においては、第一導電型をＮ型とし、第二導電型をＰ型としているが、逆に、第一導電型をＰ型とし、第二導電型をＮ型とした場合にも、本発明の効果が現われる。

さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第１の実施の形態の断面図である。本発明の別の第１の実施の形態の断面図である。本発明の第２の実施の形態の断面図である。本発明の別の第２の実施の形態の断面図である。本発明の第３の実施の形態の断面図である。本発明の別の第３の実施の形態の断面図である。本発明の別の第３の実施の形態の断面図である。本発明の別の第３の実施の形態の断面図である。本発明の別の第３の実施の形態の断面図である。本発明の別の第３の実施の形態の断面図である。本発明の動作原理を説明するエネルギーバンド構造図（接触前）である。本発明の動作原理を説明するエネルギーバンド構造図（接触後）である。本発明の動作原理を説明するエネルギーバンド構造図である。本発明の動作原理を説明するエネルギーバンド構造図である。本発明の動作原理を説明するエネルギーバンド構造図である。

符号の説明

１…基板領域、２…ドレイン領域、３…ベース領域、４…ソース領域、５…絶縁膜、６…ゲート電極、７…ソース電極、８…ドレイン電極、９…ショットキー接合領域、１０…第一のヘテロ接合半導体領域、１１…第二のヘテロ接合半導体領域、１２…ベース領域、１３…ソース領域、１００…ショットキー接合、１１０…オーミック接合、１２０…ショットキー接合、１３０…ＰＮ接合、２００…第一のヘテロ接合、２１０…オーミック接合、２２０…第二のヘテロ接合、２３０…ＰＮ接合。

Claims

第１導電型の半導体基板と、
前記半導体基板の一方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域の表層に形成された第２導電型のベース領域と、
前記ベース領域の表層を一方の表層と他方の表層に分離するように形成された第１導電型のソース領域と、
前記一方のベース領域の表層と絶縁膜を介して接するゲート電極と、
前記第１導電型の半導体基板とバンドギャップが異なる材料からなり、前記ソース領域と前記他方のベース領域の表層とに接合するヘテロ半導体と、
前記へテロ半導体上に設けられたソース電極と、
前記半導体基板のもう一方の主面と接続するドレイン電極とを有する半導体装置であって、
前記他方のベース領域の表層と前記へテロ半導体との接合は、ヘテロ接合であり、
さらに、前記へテロ半導体は前記他方のベース領域の表層と隣接する前記ドレイン領域とヘテロ接合し、前記へテロ半導体側がアノード、前記ドレイン領域側がカソードに対応するヘテロダイオードを形成していることを特徴とする半導体装置。
前記半導体基体がシリコンよりも広いバンドギャップを有する半導体からなることを特徴とする請求項１に記載の半導体装置。
前記半導体基体が炭化珪素からなることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記ヘテロ半導体は、単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至請求項３の記載の半導体装置。
前記へテロ半導体と前記ゲート電極とが同一の材料であることを特徴とする請求項１乃至請求項４記載の半導体装置。