JP2006190807A - シリコンカーバイド静電誘導トランジスタ - Google Patents

Abstract

【課題】 ドリフト層（電圧保持層）１０を共通化して逆並列ダイオードを内蔵したシリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）を実現する。
【解決手段】 ソース領域１１の第１側面の溝１９の底面から側面に沿ってゲート領域１２を形成し、第１側面（片側）からの空乏層の伸縮のみでチャネル１７の幅を制御し、トランジスタ電流Ｉｔをオン／オフ制御するスイッチング素子を構成する。一方、第２側面の溝２０の底面から側面に沿いソース領域１１の表面に亘ってソース電極１８を形成し、このソース電極１８とドリフト層１０との間にショットキー接合２１を形成し、このショットキー接合２１からドレイン領域１５へ、ドリフト層１０を共通化して電流Ｉｄを流すダイオードを形成する。
【選択図】 図５

Description

本発明は、静電誘導トランジスタ（ＳＩＴ）、特に、シリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）に関するものである。

大電力をスイッチングし制御するパワー半導体デバイスを構成する材質の中で、シリコンカーバイド（ＳｉＣ）は以下の特長を有する。破壊電解強度は２．８ＭＶ／ｃｍと、Ｓｉの０．３ＭＶ／ｃｍよりも一桁程度大きいため、電圧保持層の厚さを大幅に薄くでき、Ｓｉパワー半導体デバイスと比べて飛躍的な低損失化・高速化が可能である。さらに、動作可能温度は、Ｓｉの２００℃程度に対して６００℃程度と、けた外れに高く、ハイブリッド自動車等、今後、その用途が増大する有望な耐高温デバイスである。このＳｉＣデバイスの中で、縦型の静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）は、上記ＳｉＣデバイスの低損失性を最大限に発揮できる構造である。

パワー半導体デバイスとして一般的な縦型ＭＯＳＦＥＴの場合、チャネルと称するＭＯＳ反転層がデバイス表面のゲート酸化膜下のベース領域に横方向に存在する。この領域が電流経路を増大し、デバイスのオン抵抗を増大させてしまう。また、ＳｉＣの場合、ＭＯＳ構造を形成する良質なゲート酸化膜を形成することが困難なため、チャネル中のキャリア移動度が低下し、ますますオン抵抗が増大してしまう。さらには、ゲート酸化膜の高温信頼性を確保するのも困難であり、耐高温デバイスの特長を害してしまう。

これに対して、特許文献１に開示されたＳｉＣ−ＳＩＴの場合、ゲート酸化膜を有することもなく、電流パスも完全に縦型で極めて低オン抵抗、即ち、低損失化できる特長を持っている。その動作原理は次の通りである。第１導電型のソース領域の両側に配置した、ソースと逆導電型の第２導電型のゲート領域から、電圧保持領域である、第１導電型のドリフト層へ空乏層を伸ばすことによりソース電極からドレイン電極への電流を制御する。空乏層幅の制御は、ソース領域とゲート領域間に印加する電圧で制御する。即ち、電流を遮断する場合には、空乏層でチャネル領域をピンチオフするのである。

パワー半導体デバイスがインバータ等に実際に使用される場合、フリーホイルダイオード（ Free Wheeling Diode ：ＦＷＤ）又は環流ダイオードと呼ばれる逆並列接続されたダイオードが必須である。このフリーホイルダイオード（以下、環流ダイオード、ダイオード又はＦＷＤと記す）は、前述のパワーＭＯＳＦＥＴの場合、ベース領域がアノード領域、ドレイン領域がカソード領域となり、電圧保持層であるドリフト層を共通化して、逆並列ダイオードの内蔵を自動的に実現している。即ち、ＭＯＳＦＥＴ動作する場合と、ＦＷＤ動作する場合とで、同じ電圧保持領域を電流が流れる。

特開２００４−１３４５４７号公報（全体）

しかしながら、特許文献１に開示されたＳｉＣ−ＳＩＴの場合、ＦＷＤは内蔵されておらず、実使用においては、必ず、ＦＷＤを別チップとして逆並列接続する必要がある。あるいは、ＳｉＣ−ＳＩＴチップの一部に、電圧保持領域であるドリフト層を共通化しないで、ダイオードを形成する必要がある。

ＳｉＣの最大の欠点は、大口径の高品質単結晶の製造が、現在、実現できていないことであり、実現できたとしても、ＳｉＣウエハのコストはＳｉと比べて高コストになることが予測されることである。このことが、ＳｉＣデバイス実現を妨げている最大の原因である。従って、高コストのＳｉＣデバイスにおいて、チップ面積を増大させるＦＷＤの別チップ化や、別領域への形成の必要性は、その実用化にとって極めて大きな障害となる。

本発明の目的は、環流ダイオードを内蔵したシリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）を実現することである。

本発明はその一面において、シリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）において、ソース領域の第１側面にゲート領域とゲート電極とを備え、ドレイン領域からソース領域へ縦方向に流れる電流を、第１側面のゲート領域からソース領域直下のドリフト層へ伸縮する空乏層によってオン／オフ制御するスイッチング素子を形成するとともに、ソース領域の表面からこのソース領域の第２側面に亘ってソース電極を形成し、この第２側面部のソース電極とドリフト層との間にダイオード接合を形成し、第２側面のソース電極からドレイン領域へ、ドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする。

本発明は他の一面において、ＳｉＣ−ＳＩＴにおいて、ソース領域の第１側面に形成された第２導電型領域にゲート電極を形成してゲート領域となし、ソース領域の第２側面に形成された第２導電型領域をソース領域と電気的に接続するようにソース電極を形成し、ソース電極が接続された第２側面の第２導電型領域から第１導電型のドレイン領域へ、第１導電型のドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする。

本発明はさらに他の一面において、ＳｉＣ−ＳＩＴにおいて、ソース領域の第２側面のドリフト層に溝を形成し、この溝の底面から側面に沿いソース領域の表面に亘ってソース電極を形成するとともに、このソース電極とドリフト層との間でショットキー接合を形成し、このショットキー接合からドレイン領域へ、ドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする。

本発明の望ましい実施態様によれば、環流ダイオード（ＦＷＤ）をチップ面積の増大なしでシリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）に内蔵させることができる。

また、本発明の望ましい実施態様によれば、内蔵した環流ダイオードを大幅に低損失化できる。

さらに、ショットキー接合の内蔵ダイオードを形成した本発明の望ましい実施態様によれば、ショットキー接合による固定の空乏層をソース領域下に生成させ、一方のゲート領域から伸縮する空乏層によってチャネル幅の制御を可能とし、電流のオン／オフ制御を確実にする効果がある。

本発明のその他の目的と特徴は、以下に述べる実施形態の説明の中で明らかにする。

電力変換装置を構成するために用いられるスイッチング素子には、逆並列にダイオードを接続することが必須であるため、半導体スイッチング素子自体に、逆並列ダイオードを内蔵することが望ましい。高品質単結晶基板を製造することが困難なシリコンカーバイド静電誘導トランジスタ（ＳｉＣ−ＳＩＴ）に、電力変換装置として利用する場合に必須の環流ダイオード（ＦＷＤ）を、チップ面積を増大させず内蔵したＳＩＴを実現した。

第１の実施例：
図１は、本発明の第１の実施例によるＳｉＣ−ＳＩＴの１実施例の断面構造模式図である。第１導電型ｎ⁻のドリフト層１０の一面（図の上面）に高濃度の第１導電型ｎ^＋のソース領域１１が形成されている。このソース領域１１の第１及び第２側面（両側）には、従来のゲート領域である高濃度の第２導電型ｐ^＋領域１２，１３が形成されている。その一方は、この実施例においてもゲート領域１２として機能し、ゲート電極１４が形成されている。ｎ⁻ドリフト層１０の他面（図の下面）には、第１導電型ｎ^＋ドレイン領域１５を形成し、このドレイン領域１５の他面にドレイン電極１６を形成している。

さて、ソース領域１１の拡散深さＤ１は１μｍ以下で、幅Ｗ１も１μｍ以下である。第２導電型ｐ^＋領域１２，１３の拡散深さＤ２は１．５μｍ程度である。ゲート領域１２の拡散深さＤ２は、ソース領域深さＤ１よりも深くする必要がある。電子がソース領域１１からドレイン領域１５へ流れる量を制御する領域である、電流制限領域であるチャネル１７の幅（概略ソース領域１１の幅）Ｗ１を、ゲート領域１２からドリフト層１０へ広がる空乏層によって制御するためである。ゲート領域１２が、ソース領域１１の深さ程度しかなく、あるいは、浅い場合には、空乏層がソース領域１１の下方へ拡がることができず、チャネル１７の幅を制御することはできない。従って、ソース領域１１の幅Ｗ１も同じ理由で、ドレイン電流のオン／オフ制御性を良くするためには重要であり、オン電圧を上昇させない範囲で、可能な限り狭くしなければならない。ソース／ゲート間に負電圧を印加しなくてもドレイン電流を遮断できるノーマリオフを実現するための、チャネル１７の幅Ｗ１の値が上記した１μｍ程度以下である。すなわち、ゼロバイアスで、ソース領域１１の下方へゲート領域１２からの空乏層を広げて電子電流の通路を完全に遮断してしまうのである。

チップ他面（図の下方）に形成された高濃度ｎ層であるドレイン領域１５は、チップ他面全体に形成され、その拡散深さはソース領域１１と同様に、１μｍ以下である。本実施例の定格電圧（デバイス耐圧）は６００Ｖであり、ソース／ドレイン間に印加される電圧を保持する低濃度ｎ層であるドリフト層１０の厚さＴ１は１０μｍ程度である。一般のＳｉデバイスの場合、この厚さは６０μｍ程度であり、この実施例のＳｉＣでは大幅に薄くすることができた。このことが、ＳｉＣデバイスにおいて、Ｓｉデバイスと比較して大幅に低オン電圧化（低損失化）できる大きな理由である。

以上で述べた範囲では、従来の非トレンチ型のＳｉＣ−ＳＩＴの構造と基本的に同じである。

この実施例が、従来のＳｉＣ−ＳＩＴと異なるのは、第１に、ソース領域１１の両側の第２導電型ｐ^＋領域のうち、第１側面のｐ^＋領域１２のみにゲート電極１４を接続して、片側のみにゲート領域１２を形成したことである。第２に、第２側面側のｐ^＋領域１３を、ソース領域１１と電気的に接続するように、ソース電極１８を形成したことである。これによって、ソース電極１８が接続された第２導電型ｐ^＋領域１３からドレイン領域１５へ、ドリフト層１０を共通化して電流を流すダイオードを形成している。

図２は、本実施例におけるトランジスタ電流と環流ダイオード電流の流れを示した図である。本構造とすることで、ゲート電極１４とソース電極１８間に正バイアス電圧を印加することにより、ＳｉＣ−ＳＩＴ動作時の主電流であるドレイン電流Iｔは、従来と同様にドレイン領域１５からソース領域１１へと通流する。一方、第２側面側の第２導電型ｐ^＋領域１３は、ドリフト層１０，ドレイン領域１５とｐｎ接合ダイオード（又はｐｉｎダイオード）を形成しており、ソース電圧がドレイン領域１５に比べて正電圧になると、ダイオード電流Ｉｄが通流可能になる。即ち、環流ダイオード動作が可能になる。本図で明らかなように、ＳＩＴ電流Ｉｔと環流ダイオードＦＷＤ電流Ｉｄは、同じドリフト層１０を流れており、チップ面積を増大させないことが分かる。

ソース電極１８、ゲート電極１４、及びドレイン電極１６は、低接触抵抗及び低抵抗に十分配慮し、ＳｉＣとのオーミック接続は、薄いニッケル層で実現し、その上層にアルミを堆積する二層電極配線としている。また、図に示したのは基本ユニットセルの断面構造模式図であり、実際のデバイスでは、図の構造がミラー反転される形で連続的に形成され、一つのチップを構成する。さらに、図の奥行き方向のユニット両端部では、ソース領域１１、ゲート領域１２ともに、印加電圧による電界が集中してブレークダウンすることがないように、電界緩和に配慮された構造としている。

第２の実施例：
図３は、本発明の第２の実施例によるＳｉＣ−ＳＩＴの断面構造模式図である。本実施例では、高濃度ｎ層であるソース領域１１の両側のドリフト層の一面から、溝１９，２０を形成している。溝１９，２０の深さＤ３は、１．５μｍ程度である。この溝１９，２０の底面及び側面に沿って、高濃度ｐ^＋領域１２，１３を形成している。これら高濃度ｐ^＋領域１２，１３の深さＤ４は１μｍ程度である。そのうち、ソース領域１１の第１側面（図の右側）の高濃度ｐ^＋領域は、ゲート領域１２としてゲート電極１４が形成されている。一方、ソース領域１１の第２側面（図の左側）の高濃度ｐ^＋領域１３は、溝２０の底面及び側面に沿い、かつソース領域１１の表面に亘ってソース電極１８が形成されている。片側の高濃度ｐ^＋領域１３をソース領域１１と接続し、同電位化することにより、第１の実施例と同様、ゲート領域１２をアノード領域とした環流ダイオードＦＷＤを内蔵したＳｉＣ−ＳＩＴを実現している。

第１の実施例では、ソース領域１１の深さよりも深く拡散させたゲート領域１２及び対向する高濃度ｐ^＋領域１３間に、チャネル１７を形成していた。この場合、ゲート領域１２、高濃度ｐ^＋領域１３及びソース領域１１とも、表面から不純物を拡散させて形成するため、チャネル１７は、ドレイン領域１５へ向かって広くなる構造になることは避けられない。このことは、チャネル１７を遮断しにくく、ノーマリオフを実現するためには、結果的にチャネル１７の幅となるソース領域１１の幅Ｗ１を狭くせざるを得ず、低オン電圧を実現するには不利な構造であった。

これに対して、本実施例では、溝１９，２０の側面に形成した高濃度ｐ^＋領域１２，１３によって、チャネル１７は、深さ約１．５μｍに亘って直線的に形成することができる。したがって、チャネル１７を空乏化させるのは、第１の実施例よりも容易であり、チャネル１７の幅Ｗ２をより大きくすることができる。即ち、低オン電圧化が可能となる。

ソース領域１１の深さ、ドリフト層１０の深さＤ５、ドレイン領域１５の厚さ等は、第１の実施例と同じである。また、ソース電極１８，ゲート電極１４，及びドレイン電極１６の層構成や、図示構造がミラー反転する形で連続的に形成され、１チップを構成すること、並びに、図の奥行き方向の両端部に電界緩和構造が形成されていることも第１の実施例と同じである。さらに、本実施例においては、ミラー反転されてチップ端の溝角部での電界緩和構造も形成されている。

第３の実施例：
図４は、本発明の第３の実施例によるＳｉＣ−ＳＩＴの断面構造模式図である。図１，図３に示した第１，第２の実施例において、環流ダイオードＦＷＤは、ｐｎ（ｐｉｎ）接合ダイオードであった。ＳｉＣの場合、前述したようにＳｉと比べて破壊電界強度が大きいことが特徴で、このことは主としてバンドギャップが広いことで実現できている。Ｓｉのバンドギャップは１．１ｅＶであるのに対し、ＳｉＣのバンドギャップは３．２ｅＶである。この副作用として、ｐｎ接合の拡散電位が大きく、ダイオードの立ち上がり電圧が大きいため、ダイオードの損失が大きくなってしまう欠点がある。低損失性を要求されるパワー半導体デバイスでは、極めて不利な欠点である。ＳｉＣの場合、この欠点を改善し、さらには、ダイオードのリバースリカバリをｐｎ接合ダイオードと比べて大幅に改善するため、環流ダイオードＦＷＤをショットキーダイオードとすることが行われている。本実施例は、本発明構造にショットキーダイオードを複合させたものである。

ゲート電極１４、ゲート領域１２、ドリフト層１０、ドレイン領域１５、ドレイン電極１６は、第１の実施例と同じである。高濃度ｎ層であるソース領域１１の拡散深さや幅も、第１の実施例とほぼ同様である。本実施例の特徴は、まず、ソース領域１１の第２側面のドリフト層１０に溝２０を形成し、この溝２０の底面から側面に沿いソース領域１１の表面に亘ってソース電極１８を形成したことである。そして、溝２０の底面及び側面部のソース電極１８とドリフト層１０との間にショットキー接合を形成し、環流ダイオードを形成したことである。溝２０の深さＤ６は、ゲート領域１２の拡散深さと概略同じ１．５μ
ｍである。

溝２０を形成したことが本実施例の大きな特徴である。即ち、通常、ショットキー接合は、チップ表面に形成されるが、それでは、ショットキー接合の空乏層はチャネル１７の制御に寄与しない。これに対して、この実施例の構造では、ソース領域１１の第１側面のゲート領域１２から伸縮する空乏層に対向する位置に、ショットキー接合２１の空乏層が存在し、チャネル１７の制御に、ゲート領域１２の空乏層とともに寄与することができる。

ショットキー接合２１を形成するソース電極１８の金属材料はニッケルであり、低抵抗化のための補助としてアルミニウムも堆積される。

図の奥行き方向の両端部に電界緩和構造が形成されていることや、ソース電極１８、ゲート電極１４、及びドレイン電極１６の層構成も第１の実施例と同じである。

本実施例において、環流ダイオードとなるショットキーダイオードは、第１及び第２の実施例と比べ、極めて低損失で、リバースリカバリ電流も一桁ほど小さいものが実現できた。即ち、装置の低損失化、低ノイズ化に大きな効果がある環流ダイオードＦＷＤを内蔵したＳｉＣ−ＳＩＴを実現できた。

第４の実施例：
図５は、本発明の第４の実施例によるＳｉＣ−ＳＩＴの断面構造模式図である。本実施例は、第２の実施例（図３）と第３の実施例（図４）を融合した最も性能的に優れた実施例である。

まず、本実施例の基本構造を説明する。高濃度ｎ層であるソース領域１１の両側に溝１９，２０を形成し、ソース領域１１の第１側面の溝１９の底面及び側面に沿って高濃度ｐ^＋領域を拡散しゲート領域１２を形成している。一方、ソース領域１１の第２側面の溝２０の底面から側面に沿いソース領域１１の表面に亘ってソース電極１８を形成している。このソース電極１８は、溝２０の底面及び側面部において、ドリフト層１０との間にショットキー接合２１を形成している。この構造により、図３に示す第２の実施例と同様、チャネル１７を効率よく空乏層で制御することができ、デバイスの低損失化に寄与できる。すなわち、ショットキー接合２１の空乏層と、ゲート領域１２の空乏層とが直線的に対向し、チャネル１７を効率よく制御できるのである。さらに、性能向上を図るために、溝１９，２０の深さを調整して、ショットキー接合２１の深さと、ゲート領域１２の深さを同じにすることも考えられる。

高濃度ｎ層であるソース領域１１、高濃度ｐ^＋領域であるゲート領域１２、低濃度ｎ層であるドリフト層１０、高濃度ｎ層であるドレイン領域１５、さらには、ソース電極１８、ゲート電極１４、及びドレイン電極１６はこれまでの実施例と概略同じ構造である。さらに、図示の構造がミラー反転される形で連続的に形成され、一つのチップを構成すること、図の奥行き方向の両端で電界緩和構造が形成されていることも、これまでの実施例と同じである。

第５の実施例：
図６は、本発明の第５の実施例によるＳｉＣ−ＳＩＴの断面構造模式図である。この実施例は、図５で説明した第４の実施例において、表面のソース電極１８及びゲート電極を、高性能化に配慮した構造としたものである。したがって、その他の構成は全て図５と同様である。

ソース領域１１の概略半分と、ゲート領域１２全体の表面上に、デポジッション酸化膜等からなる層間絶縁膜２２を形成している。そして、この層間絶縁膜２２によって、ゲート領域１２と分離絶縁する形で、ソース電極１８を、チップ表面の概略全面に堆積している。ゲート領域１２には、図面の奥行き方向及び／又は手前方向のユニット端部にゲート電極（図示せず）が形成されている。本構造により、これまでの実施例と比較して、ソース電極１８の抵抗を飛躍的に減少させ、デバイスの低損失化を図ることができる。

電力を制御するデバイスにおいて、低損失化は最重要課題である。本発明によるＳｉＣ−ＳＩＴのように、低損失性に優れたデバイスの場合、電極（配線）抵抗による損失も考慮しなければならない。本実施例において、ゲート領域１２の高抵抗化は、これまでの実施例と比較して避けられない。しかしながら、ゲート領域１２は、主電流の流れる領域ではなく、主電流と比較して極めて小さい電流しか流れない領域であるため、デバイスの均一動作を妨げない程度まで高抵抗化しても何ら問題はない。

ＳｉＣ−ＳＩＴに、電圧保持領域を共通化して環流ダイオードを内蔵することにより、電力変換器を構成するＳｉＣチップ数やチップ面積を減少させることができる。従って、良質な結晶を得ることが困難なＳｉＣを利用し、装置を小型化でき、高温動作が可能なＳｉＣの特長を生かした電力変換器の実現性を高めることができる。

本発明の第１の実施例によるＳｉＣ−ＳＩＴの断面構造模式図。 図１におけるトランジスタ電流と環流ダイオード電流の流れを示した図。 本発明の第２の実施例によるＳｉＣ−ＳＩＴの断面構造模式図。 本発明の第３の実施例によるＳｉＣ−ＳＩＴの断面構造模式図。 本発明の第４の実施例によるＳｉＣ−ＳＩＴの断面構造模式図。 本発明の第５の実施例によるＳｉＣ−ＳＩＴの断面構造模式図。

符号の説明

１０…ドリフト層、１１…ソース領域、１２…ゲート領域（第２導電型ｐ^＋領域）、１３…第２導電型ｐ^＋領域、１４…ゲート電極、１５…ドレイン領域、１６…ドレイン電極、１７…チャネル、１８…ソース電極、１９，２０…溝、２１…ショットキー接合、２２…層間絶縁膜。

Claims (10)

1. 第１導電型のドリフト層の一面に形成された第１導電型のソース領域と、このソース領域の側方に形成された第２導電型のゲート領域と、前記ドリフト層の他面に形成された第１導電型のドレイン領域と、このドレイン領域の他面に形成されたドレイン電極とを備え、前記ドレイン領域から前記ソース領域へ縦方向に流れる電流を、前記ゲート領域から前記ソース領域の直下の前記ドリフト層へ伸縮する空乏層によってオン／オフ制御するシリコンカーバイド（ＳｉＣ）静電誘導トランジスタ（ＳＩＴ）において、前記ソース領域の第１側面に形成された前記ゲート領域と、このゲート領域に形成されたゲート電極と、前記ソース領域の表面からこのソース領域の第２側面に亘って形成したソース電極と、この第２側面部の前記ソース電極と前記ドリフト層との間に形成されたダイオード接合とを備え、前記ソース電極から前記ドレイン領域へ、前記ドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
2. 第１導電型のドリフト層の一面に形成された第１導電型のソース領域と、このソース領域の第１及び第２側面に形成された第２導電型領域と、前記ドリフト層の他面に形成された第１導電型のドレイン領域と、このドレイン領域の他面に形成されたドレイン電極とを備え、前記ドレイン領域から前記ソース領域へ縦方向に流れる電流を、前記第２導電型領域から前記ソース領域の直下のドリフト層へ伸縮する空乏層によってオン／オフ制御するシリコンカーバイド（ＳｉＣ）静電誘導トランジスタ（ＳＩＴ）において、前記ソース領域の第１側面の前記第２導電型領域に形成されたゲート電極と、前記ソース領域の第２側面の前記第２導電型領域を、前記ソース領域と電気的に接続するように形成したソース電極とを備え、前記ソース電極が接続された前記第２導電型領域から前記ドレイン領域へ、前記ドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
3. 請求項１又は２において、前記ソース領域と、このソース領域の第１及び第２側面に形成された第２導電型領域の表面をほぼ面一に形成し、前記ソース電極と前記ゲート電極を、実質的に同一平面上に形成したことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
4. 請求項１又は２において、前記ソース領域の第１及び第２側面に前記ドリフト層の一面から形成された溝を備え、これらの溝の底面及び側面に沿って形成された第２導電型の不純物層を備えたことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
5. 請求項１〜４のいずれかにおいて、前記ソース電極によって、前記ソース領域と電気的に接続される第２導電型領域は、チップ全体の第２導電型領域中の一部の領域であることを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
6. 第１導電型のドリフト層の一面に形成された第１導電型のソース領域と、このソース領域の側面に形成された第２導電型のゲート領域と、前記ドリフト層の他面に形成された第１導電型のドレイン領域と、このドレイン領域の他面に形成されたドレイン電極とを備え、前記ドレイン領域から前記ソース領域へ縦方向に流れる電流を、前記ゲート領域から前記ソース領域の直下の前記ドリフト層へ伸縮する空乏層によってオン／オフ制御するシリコンカーバイド（ＳｉＣ）静電誘導トランジスタ（ＳＩＴ）において、前記ソース領域の第１側面の前記ドリフト層に形成されたゲート領域と、このゲート領域に形成されたゲート電極と、前記ソース領域の第２側面の前記ドリフト層に形成された溝と、この溝の底面から側面に沿い前記ソース領域の表面に亘って形成されたソース電極と、このソース電極と前記ドリフト層との間に形成されたショットキー接合とを備え、このショットキー接合から前記ドレイン領域へ、前記ドリフト層を共通化して電流を流すダイオードを形成したことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
7. 請求項１，２，４〜６のいずれかにおいて、前記ソース領域の第１側面の前記ドリフト層に形成された溝と、この溝の底面から側面に沿って形成された第２導電型のゲート領域と、前記溝内の基底部に形成されたゲート電極とを備えたことを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
8. 請求項６又は７において、前記ソース領域の両側に形成された２つの溝は、実質的に同一の深さであることを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
9. 請求項６〜８のいずれかにおいて、前記ショットキー接合は、チップ全体の一部の領域に形成されていることを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。
10. 請求項１〜９のいずれかにおいて、前記第１導電型は電子を多数キャリアとするｎ型であり、前記第２導電型は正孔を多数キャリアとするｐ型であることを特徴とする環流ダイオード内蔵型のシリコンカーバイド静電誘導トランジスタ。

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