従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン(Si)が用いられている。パワー半導体装置は、バイポーラトランジスタやIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属-酸化膜-半導体の3層構造からなる絶縁ゲートを備えたMOS型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやIGBTは、MOSFETに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、パワーMOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。また、MOSFETは、構造上、p型ベース領域とn-型ドリフト領域とのpn接合で形成される寄生ダイオードを内蔵する。この寄生ダイオードは、MOSFETをインバータ用デバイスとして用いた場合に、当該MOSFETを保護する還流ダイオードとして使用可能である。
また、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやパワーMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている。また、MOSFETは、上述したように内蔵の寄生ダイオードを還流ダイオードとして使用可能であるため、外付けの還流ダイオードを追加して接続することなく、経済性の面でも注目されている。
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体(以下、ワイドバンドギャップ半導体とする)も有する。また、ワイドバンドギャップ半導体は、シリコンと同様に、金属との間で整流特性を示すショットキーバリアダイオード(SBD:Schottky Barrier Diode)を作製(製造)可能である。これらの理由から、ワイドバンドギャップ半導体を基板材料とした高耐圧で低オン抵抗なSBDが実現可能である。
次に、炭化珪素を用いたMOSFET(以下、SiC-MOSFETとする)に、炭化珪素を用いたSBD(以下、SiC-SBDとする)を逆並列に接続し、SiC-MOSFETのオン・オフ(ON・OFF)により誘導性負荷に電流を流してインバータ動作を行う半導体回路装置について説明する。図18は、一般的な半導体回路装置の回路構成を示す回路図である。図18には、3相インバータの回路構成の2相分を図示省略する。図18に示す半導体回路装置は、4つのMOSFET101~104のオン・オフ動作で直流電圧を交流電圧に変換するフルブリッジ回路構成のインバータである。
ハイサイド(電源ライン側)のMOSFET101,103のドレインは、直流電源105の正極側に接続されている。ハイサイドのMOSFET101,103のソースは、それぞれローサイド(接地側)のMOSFET102,104のドレインに接続されている。ローサイドのMOSFET102,104のソースおよび直流電源105の負極側は接地されている。MOSFET101のソースおよびMOSFET102のドレインと、MOSFET103のソースおよびMOSFET104のドレインと、の間にインダクタンス成分をもつ誘導性負荷Lが接続されている。
各MOSFET101~104には、それぞれp型ベース領域とn-型ドリフト領域とのpn接合で形成される寄生ダイオード111~114が内蔵されている。また、各MOSFET101~104には、それぞれMOSFET101~104と異なる半導体基板に作製された外付けのSBD121~124が逆並列に接続されている。MOSFET101~104は、SiC-MOSFETである。SBD121~124は、SiC-SBDである。MOSFET101~104の各ゲートには、それぞれMOSFET101~104にゲート電圧を入力する入力回路131~134が接続されている。
この図18に示すインバータでは、対角に配置されたMOSFET101およびMOSFET104と、MOSFET102およびMOSFET103と、を交互に通電させることでパルス幅(パルスのオン時間)を可変して出力電圧が制御される。MOSFET101およびMOSFET104の通電時には、実線矢印で示すように、直流電源105の正極側からMOSFET101、誘導性負荷LおよびMOSFET104を通ってローサイドへ向かう経路141で誘導性負荷Lに電流I101が流れる。
この経路141で電流I101が誘導性負荷Lに流れているときに、MOSFET101,104をオフすると、誘導性負荷Lの電流を連続的に流すために、MOSFET102,103の還流ダイオードを順方向に通電し、誘導性負荷Lを流れる電流を転流させる。このとき、還流ダイオードとして、MOSFET102,103の寄生ダイオード112,113が順方向に通電すると、MOSFET102,103のp型ベース領域からn-型ドリフト領域へ注入される少数キャリア(正孔)の再結合によりMOSFET102,103の半導体基板内部に結晶欠陥が発生してしまう。
半導体基板内部での結晶欠陥の発生を防止するために、MOSFET102,103に、還流ダイオードとしてSBD122,123が逆並列に接続される。このため、誘導性負荷Lに流れる電流は、破線矢印で示すように、オフ状態のMOSFET102に接続されたSBD122、誘導性負荷L、およびオフ状態のMOSFET103に接続されたSBD123を通って直流電源105の正極側へ向かう経路142でSBD122,123を流れる電流I102となる。これにより、誘導性負荷Lのエネルギーが回生される。
図示省略するが、MOSFET102およびMOSFET103の通電時には、直流電源105の正極側からMOSFET103、誘導性負荷LおよびMOSFET102を通ってローサイドへ向かって誘導性負荷Lに電流が流れる。この誘導性負荷Lに流れる電流は、オフ状態のMOSFET104に接続されたSBD124、誘導性負荷L、およびオフ状態のMOSFET101に接続されたSBD121を通って直流電源105の正極側へ向かって流れ、誘導性負荷Lのエネルギーが回生される。
このMOSFET101~104として用いられる従来のMOSFETの構造について、図19~21を参照しながら説明する。図19は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図19の矩形枠AA,BBは、半導体基板210の中央部付近からそれぞれ後述する第2,1方向Y,Xに平行に活性領域201とエッジ終端領域202との境界付近までを含む。図20,21は、図19の活性領域の一部を拡大して示す平面図である。図20,21には、n+型ソース領域215、p+型コンタクト領域216、トレンチ217およびゲート電極219のレイアウトを示し、ゲート絶縁膜を図示省略する。
図20には、図19の活性領域201のうちの、頂点AA1,AA3および頂点AA2,AA4を2組の対頂点とする矩形枠AAで囲んだ部分を示す。この矩形枠AAの頂点AA1,AA2は内側(半導体基板210の中央部側)に位置し、頂点AA3,AA4は外側(エッジ終端領域202側)に位置する。図21には、図19の活性領域201のうちの、頂点BB1,BB3および頂点BB2,BB4を2組の対頂点とする矩形枠BBで囲んだ部分を示す。この矩形枠BBの頂点BB1,BB2は内側に位置し、頂点BB3,BB4は外側に位置する。
図19~21に示す従来の半導体装置は、活性領域201において、半導体基板210のおもて面側にトレンチゲート構造のMOSゲートを備えた縦型SiC-MOSFETである。トレンチ217は、活性領域201において、半導体基板210のおもて面に平行な方向(以下、第1方向とする)Xに延びるストライプ状に配置されている。図20,21には、半導体基板210のおもて面に平行な方向で、かつ第1方向Xと直交する方向(以下、第2方向とする)Yに並ぶ複数のトレンチ217のうちの一部を省略して「…」で示す。
隣り合うトレンチ217間(メサ領域)には、n+型ソース領域215およびp+型コンタクト領域216がそれぞれ選択的に設けられている。n+型ソース領域215とp+型コンタクト領域216とは、互いに接して、第1方向Xに交互に繰り返し配置されている。図21には、第1方向Xに隣り合うn+型ソース領域215とp+型コンタクト領域216との組を部分的に省略して「…」で示す。図20,21には、ゲート電極219をハッチングで示す。
n+型ソース領域215およびp+型コンタクト領域216はともに、自身が設けられたメサ領域を挟んで対向する両トレンチ217の対向する側壁にまで達する。n+型ソース領域215とp+型コンタクト領域216とは、活性領域201の全体にわたって、第1方向Xに同じ幅w201,w202および同じピッチで配置されている。すなわち、n+型ソース領域215およびp+型コンタクト領域216はともに、活性領域201の全体にわたって同じ表面積で配置されている。
通電劣化を防止したSiC-MOSFETとして、逆並列に接続されたSiC-SBDを備えたSiC-MOSFETであって、当該SiC-MOSFETをオフする際にゲート電極に印加されるソース電極の電位に対して負バイアスとなるゲート電圧を-10Vから-5Vの範囲とし、かつSiC-MOSFETに内蔵された寄生ダイオードの順方向電圧を高くすることで、当該寄生ダイオードに流れる順方向電流を半導体装置の定格電流の1/10以上かつ1/3以下にした装置が提案されている(例えば、下記特許文献1(第0041~0052段落、第7図)参照。)。
積層欠陥の発生を抑制したSiC-MOSFETとして、次の装置が提案されている。内周セルは、MOSゲート構造を備え、正六角形状の平面形状を有し、活性領域においてハニカム状に配置されている。最外周セルは、正六角形状の平面形状を有し、活性領域の外周に沿って活性領域の周囲を囲む。最外周セルは、MOSゲート構造のうち、p型ベース領域およびp+型コンタクト領域を備え、n+型ソース領域を備えていない。1つの最外周セルのp+型コンタクト領域の表面積を内周セルのp+型コンタクト領域の表面積よりも小さい(例えば、下記特許文献2(第0050段落、第2図)参照。)。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“-”はその直後の指数につくバーを意味しており、指数の前に“-”を付けることで負の指数を表している。
(実施の形態1)
実施の形態1にかかる半導体装置は、シリコン(Si)よりもバンドギャップが広い半導体(ワイドバンドギャップ半導体とする)を用いて構成される。この実施の形態1にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いた場合を例に、図1~6,18を参照しながら説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図1には、図18のインバータを構成するMOSFET101~104として用いられるMOSFETを設けた半導体基板(第1半導体基板(半導体チップ))10のレイアウトを示す。
図2,3は、図1の活性領域の一部を拡大して示す平面図である。図2,3には、n+型ソース領域(第1半導体領域)15、p+型コンタクト領域(第2半導体領域)16、トレンチ17およびゲート電極19のレイアウトを示し、ゲート絶縁膜18(図4,5)を図示省略する。図2には、図1の活性領域1のうちの、頂点A1,A3および頂点A2,A4を2組の対頂点とする矩形枠Aで囲んだ部分を示す。この矩形枠Aの頂点A1,A2は内側(半導体基板10の中央部側)に位置し、頂点A3,A4は外側(エッジ終端領域2側)に位置する。
図3には、図1の活性領域1のうちの、頂点B1,B3および頂点B2,B4を2組の対頂点とする矩形枠Bで囲んだ部分を示す。この矩形枠Bの頂点B1,B2は内側に位置し、頂点B3,B4は外側に位置する。具体的には、図1の矩形枠Aは、活性領域1のうち、半導体基板10の中央部から後述する第2方向Yに平行に順に第1~4区分1a~1dを含む。図1の矩形枠Bは、活性領域1のうち、半導体基板10の中央部から後述する第1方向Xに平行に順に第1~4区分1a~1dを含む。
図1~3に示す実施の形態1にかかる半導体装置は、炭化珪素からなる半導体基板10のおもて面(第1主面)側にトレンチゲート構造のMOSゲートを備えた縦型SiC-MOSFETであり、図18のインバータを構成するMOSFET101~104として用いられる。図18のインバータの構成は従来と同じであるため、説明を省略する。MOSゲートは、活性領域1に1つ以上設けられている。1つのMOSゲートでMOSFETの1つの単位セル(素子の構成単位)が構成される。MOSゲートは、p型ベース領域(第3半導体領域)14、n+型ソース領域15、p+型コンタクト領域16、トレンチ17、ゲート絶縁膜18およびゲート電極19からなる。
活性領域1は、略矩形状の平面形状を有し、半導体基板10の中央部を含む領域に配置されている。活性領域1は、その周囲をエッジ終端領域2に囲まれており、エッジ終端領域2よりも半導体基板10の表面積を大きく占める。活性領域1は、素子がオン状態のときに主電流が流れる領域である。また、活性領域1は、半導体基板10の中央部からエッジ終端領域2までを2つ以上に区分し、各区分にそれぞれn+型ソース領域15およびp+型コンタクト領域16をそれぞれ異なる表面積で配置した構成となっている。
半導体基板10の中央部とは、例えば略矩形状の平面形状を有する半導体基板10の2つの対角線の交点を含む領域である。以降、活性領域1を4つに区分し、当該4つの区分(以下、第1~4区分とする)に内側(半導体基板10の中央部側)から外側へ向かって順に符号1a~1dを付した場合を例に説明する。第1区分1aは、略矩形状の平面形状を有し、半導体基板10の中央部を含む領域に配置されている。第2~4区分1b~1dは、それぞれ内側に隣接する第1~3区分1a~1cの周囲を略矩形状に囲む。第4区分1dの周囲は、エッジ終端領域2に囲まれている。
トレンチ17は、略矩形状の平面形状を有する活性領域1を、半導体基板10のおもて面に平行な方向(以下、第1方向とする)Xに延びるストライプ状に設けられている(図2,3)。すなわち、トレンチ17は、活性領域1を、活性領域1とエッジ終端領域2との境界である1組の対辺の一方の辺から他方の辺まで延在し、かつ半導体基板10のおもて面に平行でかつ第1方向Xと直交する方向(以下、第2方向とする)Yに並んで複数配置される。図2,3には、第2方向Yに並ぶ複数のトレンチ17のうちの一部を省略して「…」で示す(図13,14においても同様)。
第1~4区分1a~1dに、それぞれ1つ以上の隣り合うトレンチ17間(メサ領域)が配置される。半導体基板10の中央部を通るトレンチ17は、第1方向Xにすべての第1~4区分1a~1dを通る。そして、トレンチ17は、第2方向Yに外側へ配置されるほど、内側の第1~3区分1a~1cに位置する部分の割合が低くなり、かつ外側の第2~4区分1b~1dに位置する部分の割合が高くなる。少なくとも第2方向Yに最も外側に配置されたトレンチ17は、例えばその全体が第4区分1dに位置する。
すべてのメサ領域に、n+型ソース領域15およびp+型コンタクト領域16がそれぞれ選択的に設けられている。n+型ソース領域15とp+型コンタクト領域16とは、第1方向Xに交互に繰り返し配置されている。図3には、第1方向Xに隣り合うn+型ソース領域15とp+型コンタクト領域16との組を部分的に省略して「…」で示す。また、図2,3には、ゲート電極19をハッチングで示す(図13,14においても同様)。n+型ソース領域15およびp+型コンタクト領域16は互いに接する。n+型ソース領域15の不純物濃度は、例えば、1.0×1019/cm3以上7.0×1019/cm3以下であってもよい。p+型コンタクト領域16の不純物濃度は、例えば、1.0×1020/cm3以上7.0×1020/cm3以下であってもよい。
半導体基板10の表面積に対するn+型ソース領域15の表面積の比率は、半導体基板10の表面積に対するp+型コンタクト領域16の表面積の比率よりも大きい。すなわち、n+型ソース領域15の総表面積は、p+型コンタクト領域16の総表面積よりも大きい。例えば、n+型ソース領域15は、半導体基板10の中央部から離れた位置に配置されるほど表面積が大きくなっている。p+型コンタクト領域16は、半導体基板10の中央部から離れた位置に配置されるほど、表面積が小さくなっている。
具体的には、n+型ソース領域15は、外側の第2~4区分1b~1dに配置されるほど表面積が大きくなっている。p+型コンタクト領域16は、外側の第2~4区分1b~1dに配置されるほど表面積が小さくなっている。隣り合う1組のn+型ソース領域15およびp+型コンタクト領域16の総面積は、すべての隣り合うn+型ソース領域15およびp+型コンタクト領域16の組で等しい。n+型ソース領域15およびp+型コンタクト領域16の第2方向Yの幅は、メサ領域の第2方向Yの幅w21と等しい。メサ領域の第2方向Yの幅w21は、すべてのメサ領域で等しい。
このようにすべてのメサ領域でn+型ソース領域15およびp+型コンタクト領域16の第2方向Yの幅を同じにする。これによって、半導体基板10の表面積に対するn+型ソース領域15およびp+型コンタクト領域16の表面積の比率は、n+型ソース領域15およびp+型コンタクト領域16の第1方向の幅w1,w2で調整可能である。具体的には、n+型ソース領域15は、外側の第2~4区分1b~1dに配置されるほど、第1方向の幅w1が広くなっている。p+型コンタクト領域16は、外側の第2~4区分1b~1dに配置されるほど、第1方向の幅w2が狭くなっている。
より具体的には、第2区分1bのn+型ソース領域15b(15)の第1方向Xの幅w1bは、第1区分1aのn+型ソース領域15a(15)の第1方向Xの幅w1aよりも広い。第3区分1cのn+型ソース領域15c(15)の第1方向Xの幅w1cは、第2区分1bのn+型ソース領域15bの第1方向Xの幅w1bよりも広い。第4区分1dのn+型ソース領域15d(15)の第1方向Xの幅w1dは、第3区分1cのn+型ソース領域15cの第1方向Xの幅w1cよりも広い(w1a<w1b<w1c<w1d)。
かつ、第2区分1bのp+型コンタクト領域16b(16)の第1方向Xの幅w2bは、第1区分1aのp+型コンタクト領域16a(16)の第1方向Xの幅w2aよりも狭い。第3区分1cのp+型コンタクト領域16c(16)の第1方向Xの幅w2cは、第2区分1bのp+型コンタクト領域16bの第1方向Xの幅w2bよりも狭い。第4区分1dのp+型コンタクト領域16d(16)の第1方向Xの幅w2dは、第3区分1cのp+型コンタクト領域16cの第1方向Xの幅w2cよりも狭い(w2a>w2b>w2c>w2d)。
活性領域1の区分が4つを超える場合には、第4区分1dよりも外側の区分において、n+型ソース領域15は、外側の区分に配置されるほど第1方向Xの幅w1が広くなっている。かつ、p+型コンタクト領域16は、外側の区分に配置されるほど第1方向Xの幅w2が狭くなっていればよい。また、活性領域1の最も内側の第1区分1a(すなわち半導体基板10中央部を含む区分)においては、n+型ソース領域15の表面積とp+型コンタクト領域16の表面積とが等しくてもよいし、n+型ソース領域15およびp+型コンタクト領域16の一方の表面積が他方の表面積よりも大きくてもよい。
エッジ終端領域2は、活性領域1と半導体基板10の端部(側面)との間の領域であり、後述するn-型ドリフト領域12(図4,5)の、半導体基板10のおもて面側の電界を緩和し耐圧(耐電圧)を保持する機能を有する。エッジ終端領域2には、フィールドリミッティングリング(FLR:Field Limiting Ring)、メサ構造、接合終端拡張(JTE:Junction Termination Extension)構造、フィールドプレートなどの耐圧構造(不図示)が配置される。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
次に、実施の形態1にかかる半導体装置の断面構造について説明する。図4,5は、それぞれ図2の切断線C-C’および切断線D-D’における断面構造を示す断面図である。図2の切断線C-C’および切断線D-D’は、トレンチ17の内部に設けられたゲート絶縁膜18およびゲート電極19を通る第2方向Yに平行な切断線である。かつ、図2の切断線C-C’は、n+型ソース領域15を通り、p+型コンタクト領域16を通らない切断線である。図2の切断線D-D’は、p+型コンタクト領域16を通り、n+型ソース領域15を通らない切断線である。
図4,5に示すように、半導体基板10は、炭化珪素からなるn+型出発基板11のおもて面上にn-型ドリフト領域12およびp型ベース領域14となる各炭化珪素層(第1,2半導体層)51,52を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板(半導体チップ)である。半導体基板10は、p型炭化珪素層52側の主面(p型炭化珪素層52の表面)をおもて面(第1主面)とし、n+型出発基板11側の主面(n+型出発基板11の裏面)を裏面(第2主面)とする。上述したように、活性領域1において半導体基板10のおもて面側に、トレンチゲート構造のMOSゲートが設けられている。
MOSゲートを構成するトレンチ17は、半導体基板10のおもて面から深さ方向Zにp型炭化珪素層52(p型ベース領域14)を貫通してn-型炭化珪素層51の内部に達する。上述したように、トレンチ17は、半導体基板10のおもて側から見て、例えば、第1方向Xに延在するストライプ状に配置されていてもよい。トレンチ17の内部には、ゲート絶縁膜18を介してゲート電極19が設けられている。1つのトレンチ17内のゲート電極19と、当該ゲート電極19を挟んで隣り合うメサ領域(隣り合うトレンチ17間)と、で1つの単位セルが構成される。
n-型炭化珪素層51のソース側(n+型ソース領域15側)の表面層に、p型炭化珪素層52に接するn型領域13が設けられている。このn型領域13は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。このn型領域(以下、n型電流拡散領域とする)13は、メサ領域を挟んで隣り合うトレンチ17の両側壁に達するように、半導体基板10のおもて面に平行な方向に一様な厚さで設けられている。n型電流拡散領域13は、p型ベース領域14との界面から、トレンチ17の底面よりもドレイン側(n+型出発基板11側)に深い位置に達する。
n-型炭化珪素層51の、n型電流拡散領域13以外の部分がn-型ドリフト領域12である。n型電流拡散領域13の内部には、第1,2p+型領域41,42がそれぞれ選択的に設けられている。第1p+型領域41は、p型ベース領域14とn型電流拡散領域13との界面よりもドレイン側に深い位置に、p型ベース領域14と離して配置されている。かつ、第1p+型領域41は、トレンチ17の底面に深さ方向Zに対向する。第1p+型領域41は、トレンチ17の底面および底面コーナー部に露出されていてもよい。トレンチ17の底面コーナー部とは、トレンチ17の底面と側壁との境界である。
第2p+型領域42は、隣り合うトレンチ17間に、第1p+型領域41およびトレンチ17と離して設けられ、かつメサ領域の例えば中央部に接する。第1,2p+型領域41,42とn型電流拡散領域13(またはn-型ドリフト領域12)とのpn接合は、トレンチ17の底面よりもドレイン側に深い位置に形成されている。これにより、トレンチ17の底面に沿った部分でゲート絶縁膜18に高電界が印加されることを防止することができる。n型電流拡散領域13を設けずに、第1,2p+型領域41,42がn-型ドリフト領域12の内部に設けられていてもよい。
第1,2p+型領域41,42は、第1,2p+型領域41,42とn型電流拡散領域13(またはn-型ドリフト領域12)とのpn接合がトレンチ17の底面よりもドレイン側に深い位置に形成されるように配置されればよく、第1,2p+型領域41,42のドレイン側への深さは設計条件に合わせて種々変更可能である。例えば、第1,2p+型領域41,42は、トレンチ17の底面よりもドレイン側においてn型電流拡散領域13の内部やn-型ドリフト領域12の内部で終端していてもよいし、n型電流拡散領域13とn-型ドリフト領域12との界面で終端していてもよい。
p型炭化珪素層52の内部には、n+型ソース領域15およびp+型コンタクト領域16がそれぞれ選択的に設けられている。n+型ソース領域15とp+型コンタクト領域16とは、上述したようにメサ領域において第1方向Xに交互に繰り返し配置されている。このため、メサ領域に、図2の切断線C-C’における断面構造と、切断線D-D’における断面構造と、が第1方向Xに交互に繰り返し配置される。n+型ソース領域15およびp+型コンタクト領域16はともに、自身が設けられたメサ領域を挟んで対向する両トレンチ17の対向する側壁にまで達する。
p型炭化珪素層52の、n+型ソース領域15およびp+型コンタクト領域16以外の部分がp型ベース領域14である。層間絶縁膜20は、半導体基板10のおもて面の全面に設けられ、ゲート電極19を覆う。ソース電極(第1電極)21は、層間絶縁膜20のコンタクトホール20a内においてn+型ソース領域15およびp+型コンタクト領域16に接続され、n+型ソース領域15およびp+型コンタクト領域16を介してp型ベース領域14に電気的に接続されている。ソース電極21は、異なる金属膜を積層してなる積層構造を有していてもよい。ソース電極21は、ソースパッドを兼ねる。
例えば、ソース電極21は、第1窒化チタン(TiN)膜31およびニッケルシリサイド(NiSi)膜32上に、チタン(Ti)膜33、第2TiN膜34およびアルミニウム(Al)合金膜35を順に積層した積層構造を有する。第1TiN膜31は、層間絶縁膜20の表面のみを覆う。NiSi膜32は、コンタクトホール20aに露出する半導体基板10のおもて面のみに設けられ、半導体基板10にオーミック接触する。Ti膜33は、第1TiN膜31およびNiSi膜32を覆う。第2TiN膜34は、Ti膜33上に設けられている。
Al合金膜35は、コンタクトホール20aを埋め込むように、第2TiN膜34上に設けられている。第1TiN膜31、Ti膜33および第2TiN膜34は、Al合金膜35と半導体基板10との間での相互反応を防止するバリアメタルである。Al合金膜35は、アルミニウムを主成分とする金属膜であり、例えば、アルミニウム-シリコン(Al-Si)膜、アルミニウム-シリコン-銅(Al-Si-Cu)膜またはアルミニウム-銅(Al-Cu)膜であってもよい。Al合金膜35に代えて、アルミニウム膜を設けてもよい。
端子ピン37の一方の端部は、半導体基板10のおもて面に対して略垂直に立てた状態ではんだ層40を介してめっき膜36にはんだ接合されている。端子ピン37の他方の端部は、半導体基板10のおもて面に対向して配置された金属バー(不図示)に接合され、当該半導体基板10を実装したケース(不図示)の外側に露出して外部装置(不図示)と電気的に接続されている。端子ピン37は、例えばソース電極21の電位を外部に取り出す外部接続用端子となる。端子ピン37は、所定直径を有する丸棒状(円柱状)の配線部材である。
第1保護膜38は、ソース電極21の表面のめっき膜36以外の部分を覆うパッシベーション膜である。第2保護膜39は、めっき膜36と第1保護膜38との境界を覆うパッシベーション膜である。ドレイン電極(第2電極)22は、半導体基板10の裏面(n+型ドレイン領域であるn+型出発基板11の裏面)にオーミック接触している。ドレイン電極22は、金属ベース板(不図示)にはんだ接合され、当該金属ベース板を介して冷却フィン(不図示)のベース部に少なくとも一部が接触している。
半導体基板10で発生した熱は、半導体基板10の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板10のおもて面の端子ピン37を接合した金属バーから放熱される。このように、実施の形態1にかかる半導体装置において、ソース電極21に、めっき膜36、はんだ層40、端子ピン37および第1,2保護膜38,39からなるピン構造が形成されている。かつ、半導体基板10で発生した熱が半導体基板10の両面からそれぞれ放熱される両面冷却構造が構成されている。
次に、図18のインバータを構成するSBD121~124として用いられる一般的なSBDの構造について、図6を参照して説明する。図6は、図18のインバータに用いる一般的なSBDの構造を示す断面図である。図6には、図18のインバータを構成するSBD121~124として用いられるSiC-SBDの構造の一例を示す。図6に示す半導体装置は、図1に示すSiC-MOSFETを形成した半導体基板10と異なる半導体基板(第2半導体基板(半導体チップ))60に形成され、図1に示すSiC-MOSFETに逆並列に接続されたSiC-SBDである。
半導体基板60は、炭化珪素からなるn+型出発基板61のおもて面上にn-型ドリフト領域62となるn-型炭化珪素層をエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。半導体基板60は、n-型ドリフト領域62側の主面(n-型ドリフト領域62の表面)をおもて面(第3主面)とし、n+型出発基板61側の主面(n+型出発基板61の裏面)を裏面(第4主面)とする。半導体基板60のおもて面は、(0001)面、いわゆるSi面であってもよいし、(000-1)面、いわゆるC面であってもよい。
活性領域81において、半導体基板60のおもて面の表面層には、JBS(Junction Barrier Schottky)構造用の複数のp型領域63が互いに離して選択的に設けられている。JBS用の複数のp型領域63は、同心円状に配置されている。図6には、n-型ドリフト領域62の、隣り合うp型領域63に挟まれた部分の幅w11がJBS用のp型領域63の幅w12よりも狭い場合を示すが、n-型ドリフト領域62の、隣り合うp型領域63に挟まれた部分の幅w11は例えば最長で3μm程度である。JBS用のp型領域63の幅w12は、例えば2μm程度である。
活性領域81と、当該活性領域81の周囲を囲むエッジ終端領域82と、の境界付近において、半導体基板60のおもて面の表面層には、接合終端(JTE:Junction Termination Extension)構造用のp型領域64が選択的に設けられている。JTE用のp型領域64は、JBS用のp型領域63と離して配置され、活性領域81の周囲を囲む。JTE用のp型領域64の不純物濃度は、JBS用のp型領域63の不純物濃度よりも低い。
エッジ終端領域82において、半導体基板60のおもて面の表面層には、フィールドリミッティングリング(FLR:Field Limiting Ring)用のフローティング電位の複数のp型領域65が互いに離して選択的に設けられている。FLR用の複数のp型領域65は、JTE用のp型領域64よりも外側(半導体基板60の端部側)に、JTE用のp型領域64と離して配置されている。FLR用の複数のp型領域65は、JTE用のp型領域64の周囲を囲む同心円状に配置されている。JTE用のp型領域64およびFLR用の複数のp型領域65は、後述するショットキー電極(第3電極)68の角部付近における半導体基板60の内部での電界分布が等間隔になるように配置されている。
また、エッジ終端領域82において、半導体基板60のおもて面の表面層には、n型チャネルストッパー領域66が選択的に設けられている。n型チャネルストッパー領域66は、FLR用のp型領域65よりも外側に、FLR用のp型領域65と離して配置され、FLR用のp型領域65の周囲を囲む。半導体基板60を構成するn-型炭化珪素層の、p型領域63~66を除く部分がn-型ドリフト領域62である。層間絶縁膜67は、半導体基板60のおもて面全面を覆う。層間絶縁膜67には、層間絶縁膜67を深さ方向Zに貫通するコンタクトホール60aが設けられている。
コンタクトホール60aには、活性領域81における半導体基板60のおもて面全面と、JTE用のp型領域64の内側(半導体基板60の中央部側)の端部と、が露出されている。コンタクトホール60aの内部における半導体基板60のおもて面の全面に、JBS用のp型領域63とショットキー接触するショットキー電極68が設けられている。ショットキー電極68は、コンタクトホール60aの内部において、JTE用のp型領域64の端部にも接する。
ショットキー電極68は、例えば150μmの曲率で頂点を丸めた略正方形状の平面形状を有する。これによって、ショットキー電極68の、略正方形状の平面形状の頂点に相当する角部の電界集中を緩和することができる。ショットキー電極68は、JTE用のp型領域64の端部と例えば4μm程度の幅で重なる。ショットキー電極68の材料は、例えばチタン(Ti)であってもよいし、半導体基板60とショットキー接触する他の材料であってもよい。
このようにJBS用のp型領域63、JTE用のp型領域64、FLR用の複数のp型領域65、n型チャネルストッパー領域66およびショットキー電極68を配置することで、リーク電流およびオン抵抗が抑制される。ショットキー電極68上には、ショットキー電極パッド69が設けられている。ショットキー電極パッド69は、層間絶縁膜67上に延在していてもよい。
ショットキー電極パッド69には、めっき膜70を介して端子ピン71の一方の端部がはんだ層75により接続されている。端子ピン71の他方の端部は、半導体基板60のおもて面に対向して配置された金属バー(不図示)に接合され、当該半導体基板60を実装したケース(不図示)の外側に露出して外部装置(不図示)と電気的に接続されている。端子ピン71は、例えばショットキー電極68の電位を外部に取り出す外部接続用端子となる。端子ピン71は、所定直径を有する丸棒状(円柱状)の配線部材である。
第1保護膜72は、ショットキー電極パッド69の表面のめっき膜70以外の部分を覆うパッシベーション膜である。第2保護膜73は、めっき膜70と第1保護膜72との境界を覆うパッシベーション膜である。すなわち、図6に示すSiC-SBDは、半導体基板10のMOSFETと同じピン構造を備える。半導体基板60の裏面(n+型カソード領域であるn+型出発基板61の裏面)には、半導体基板60にオーミック接触するオーミック電極(第4電極)74が設けられている。
この図6に示すSiC-SBDは、図1~5に示すSiC-MOSFETに逆並列に接続される。すなわち、SiC-SBDのショットキー電極68は、ショットキー電極パッド69、めっき膜70、はんだ層75、および端子ピン71を介してSiC-MOSFETのソース電極21に電気的に接続される。SiC-SBDのオーミック電極74は、SiC-MOSFETのドレイン電極22に電気的に接続される。
次に、図1~5に示す実施の形態1にかかる半導体装置の動作について説明する。ドレイン電極22にソース電極21に対して正の電圧(ソース-ドレイン電圧)が印加された状態で、ゲート電極19にゲートしきい値電圧Vth未満のゲート電圧Vgが印加される。この場合には、p型ベース領域14とn-型ドリフト領域12との間のpn接合、または、第1,2p+型領域41,42、p型ベース領域14およびp+型コンタクト領域16とn-型ドリフト領域12との間のpn接合が逆バイアスされた状態であるため、活性領域1の逆方向耐圧が確保され、電流は流れない。すなわち、MOSFETはオフ状態を維持する。
一方、ソース-ドレイン電圧が印加された状態で、ゲート電極19にゲートしきい値電圧Vth以上のゲート電圧Vgが印加されると、p型ベース領域14の、n+型ソース領域15とn-型ドリフト領域12とに挟まれた、トレンチ17に沿った部分にn型の反転層(チャネル)が形成される。これによって、n+型出発基板11、n-型ドリフト領域12、n型電流拡散領域13、p型ベース領域14の表面反転層およびn+型ソース領域15の経路で電流が流れ、MOSFETがオン状態となる。このように、MOSFETのゲート電極19に印加するゲート電圧Vgを制御することで、MOSFETのスイッチング動作を行うことができる。
また、MOSFETがオフしている際に、ソース電極21に正の電圧を印加し、ドレイン電極22に負の電圧を印加することで、MOSFETの第1,2p+型領域41,42、p型ベース領域14およびp+型コンタクト領域16と、n-型ドリフト領域12およびn+型出発基板11と、の間のpn接合で形成される寄生ダイオード43が順バイアスされるが、本発明においては、従来構造と比べて、当該寄生ダイオード43が導通されにくい。その理由は、半導体基板10の表面積に対するn+型ソース領域15の表面積の比率をp+型コンタクト領域16の表面積の比率よりも大きくすることで、従来構造と比べて、MOSFETの寄生ダイオード43の順方向電圧が高くなっているからである。
また、図1~5に示すMOSFETを図18のMOSFET101~104として用いてインバータを転流動作させる場合に、MOSFET101~104をオンからオフにスイッチングさせる過渡時においても、MOSFET101~104の各寄生ダイオード111~114が導通しない。これにより、過渡電流は、MOSFET101~104にそれぞれ逆並列に接続された外付けのSBD121~124に流れ、MOSFET101~104の寄生ダイオード(図4の寄生ダイオード43)には流れない。MOSFET101~104の寄生ダイオードに過渡電流が流れないことで、p型ベース領域14からn-型ドリフト領域12へ少数キャリア(正孔)が注入されないため、半導体基板10の内部に少数キャリアの再結合による結晶欠陥が生じることを防止することができる。
次に、図1~5に示す実施の形態1にかかる半導体装置の製造方法について、図1~5,7~12を参照して説明する。図7~12は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。まず、図7に示すように、炭化珪素からなるn+型出発基板(半導体ウエハ)11を用意する。n+型出発基板11は、例えば窒素(N)ドープの炭化珪素単結晶基板であってもよい。
次に、n+型出発基板11のおもて面に、n+型出発基板11よりも低濃度に窒素(N)がドープされたn-型炭化珪素層51をエピタキシャル成長させる。n-型炭化珪素層51をエピタキシャル成長させるn+型出発基板11のおもて面は、例えば(0001)面、いわゆるSi面であってもよい。n-型炭化珪素層51の厚さt1は、例えば30μm程度であってもよい。
次に、図8に示すように、フォトリソグラフィおよび例えばアルミニウム等のp型不純物のイオン注入により、n-型炭化珪素層51の表面層に、第1p+型領域41およびp+型領域(以下、p+型部分領域とする)42aをそれぞれ選択的に形成する。このp+型部分領域42aは、第2p+型領域42の一部である。第1p+型領域41およびp+型部分領域42aは、n+型出発基板11のおもて面に平行な方向(図1の第2方向Y)に交互に繰り返し配置される。
第1p+型領域41およびp+型部分領域42aの深さd1および不純物濃度は、例えばそれぞれ0.5μm程度および5.0×1018/cm3程度であってもよい。隣り合う第1p+型領域41とp+型部分領域42aとの間の距離d2は、例えば1.5μm程度であってもよい。そして、第1p+型領域41およびp+型部分領域42aの形成に用いたイオン注入用マスクを除去する。
次に、フォトリソグラフィおよび例えば窒素等のn型不純物のイオン注入により、例えば活性領域1の全域にわたって、n-型炭化珪素層51の表面層にn型領域(以下、n型部分領域とする)13aを形成する。このn型部分領域13aは、n型電流拡散領域13の一部である。n型部分領域13aの不純物濃度は、例えば1.0×1017/cm3程度であってもよい。そして、n型部分領域13aの形成に用いたイオン注入用マスクを除去する。
n型部分領域13aと、第1p+型領域41およびp+型部分領域42aと、の形成順序を入れ替えてもよい。n-型炭化珪素層51の、n型部分領域13aよりもドレイン側の部分がn-型ドリフト領域12となる。このとき、n型部分領域13aの深さd3を種々変更することで、半導体基板10のおもて面からの、n型電流拡散領域13に対する第1,2p+型領域41,42の深さが決まる。
例えば、n型部分領域13aの深さd3を第1p+型領域41およびp+型部分領域42aの深さd1よりも浅くする場合、n型部分領域13aの深さは、例えば0.4μm程度であってもよい。また、図示省略するが、n型部分領域13aの深さd3を第1p+型領域41およびp+型部分領域42aの深さd1よりも深くする場合、第1p+型領域41およびp+型部分領域42a全体をn型部分領域13aで覆えばよい。
次に、図9に示すように、n-型炭化珪素層51上にさらに例えば窒素等のn型不純物をドープしたn-型炭化珪素層を例えば0.5μmの厚さt2でエピタキシャル成長させて、n-型炭化珪素層51の厚さを厚くする。n-型炭化珪素層51の不純物濃度は、厚さを増した部分(n-型炭化珪素層51の表面層)51aからn+型出発基板11との境界に至るまで深さ方向に一様に例えば3.0×1015/cm3程度であってもよい。
次に、フォトリソグラフィおよびアルミニウム等のp型不純物のイオン注入により、n-型炭化珪素層51の厚さを増した部分51aの、深さ方向にp+型部分領域42aに対向する部分に、p+型部分領域42aに達する深さでp+型部分領域42bを選択的に形成する。p+型部分領域42bの幅および不純物濃度は、例えばp+型部分領域42aと略同じである。p+型部分領域42a,42bが深さ方向Zに連結されることで、第2p+型領域42が形成される。そして、p+型部分領域42bの形成に用いたイオン注入用マスクを除去する。
次に、フォトリソグラフィおよび例えば窒素などのn型不純物のイオン注入により、例えば活性領域1の全域にわたって、n-型炭化珪素層51の厚さを増した部分51aに、n型部分領域13aに達する深さでn型部分領域13bを形成する。n型部分領域13bの不純物濃度は、n型部分領域13aと略同じである。n型部分領域13a,13bが深さ方向Zに連結されることで、n型電流拡散領域13が形成される。そして、n型部分領域13bの形成に用いたイオン注入用マスクを除去する。p+型部分領域42bとn型部分領域13bとの形成順序を入れ替えてもよい。
次に、図10に示すように、n-型炭化珪素層51上に、例えばアルミニウム等のp型不純物をドープしたp型炭化珪素層52をエピタキシャル成長させる。p型炭化珪素層52の厚さt3および不純物濃度は、例えば、それぞれ1.3μm程度および4.0×1017/cm3程度であってもよい。これにより、n+型出発基板11上にn-型炭化珪素層51およびp型炭化珪素層52を順に堆積した半導体基板(半導体ウエハ)10が形成される。
次に、フォトリソグラフィおよび例えばリン(P)等のn型不純物のイオン注入により、p型炭化珪素層52の表面層にn+型ソース領域15を選択的に形成する。そして、n+型ソース領域15の形成に用いたイオン注入用マスクを除去する。図10には、図2の切断線C-C’における断面構造を示すが、図2の切断線D-D’における断面構造は図10のn+型ソース領域15をp+型コンタクト領域16に代えたものと同様である(図11,12においても同様)。
次に、フォトリソグラフィおよびアルミニウム等のp型不純物のイオン注入により、p型炭化珪素層52の表面層に、p+型コンタクト領域16を選択的に形成する。そして、p+型コンタクト領域16の形成に用いたイオン注入用マスクを除去する。これらn+型ソース領域15およびp+型コンタクト領域16の形成時、上述したように活性領域1の外側の第2~4区分1b~1dに配置されるほど、n+型ソース領域15の表面積を大きくし、かつp+型コンタクト領域16の表面積を小さくする(図2,3参照)。
n+型ソース領域15とp+型コンタクト領域16との形成順序を入れ替えてもよい。p型炭化珪素層52の、n+型ソース領域15およびp+型コンタクト領域16以外の部分がp型ベース領域14となる。上述した各イオン注入においては、イオン注入用マスクとしてレジスト膜を用いた場合を例に説明しているが、レジスト膜に代えて、当該レジスト膜をマスクとして部分的に除去された酸化膜を用いてもよい。
次に、イオン注入で形成したすべての拡散領域(第1,2p+型領域41,42、n型電流拡散領域13、n+型ソース領域15およびp+型コンタクト領域16)について、不純物を活性化させるための例えば1700℃程度の温度で2分間程度の熱処理(活性化アニール)を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて1回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図11に示すように、フォトリソグラフィおよびエッチングにより、n+型ソース領域15、p+型コンタクト領域16およびp型ベース領域14を貫通して、n型電流拡散領域13の内部の第1p+型領域41に達するトレンチ17を形成する。トレンチ17を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、トレンチ17の形成に用いたエッチング用マスクを除去する。
次に、図12に示すように、半導体基板10の表面およびトレンチ17の内壁に沿ってゲート絶縁膜18となる酸化膜を形成する。ゲート絶縁膜18は、例えば、酸素(O2)雰囲気中において1000℃程度の温度の熱処理により半導体基板10の表面およびトレンチ17の内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜18は、高温酸化(HTO:High Temperature Oxide)の化学反応による堆積膜であってもよい。
次に、トレンチ17に埋め込むように、ゲート絶縁膜18上に例えばリンドープのポリシリコン(poly-Si)層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極19となる部分をトレンチ17の内部に残す。このとき、半導体基板10のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
次に、ゲート絶縁膜18およびゲート電極19を覆うように、半導体基板10のおもて面全面に例えば1μm程度の厚さで層間絶縁膜20を形成する。次に、層間絶縁膜20およびゲート絶縁膜18をパターニングしてコンタクトホール20aを形成し、n+型ソース領域15およびp+型コンタクト領域16を露出させる。次に、熱処理(リフロー)により層間絶縁膜20を平坦化する。
次に、層間絶縁膜20を覆う第1TiN膜31を形成した後、フォトリソグラフィおよびエッチングにより第1TiN膜31を部分的に除去して層間絶縁膜20の表面に残す。次に、例えば970℃程度の温度の熱処理により、コンタクトホール20a内に露出する半導体基板10のおもて面にオーミック接触するNiSi膜32を形成するとともに、半導体基板10の裏面全面にオーミック接触する、ドレイン電極22となるNiSi膜を形成する。
次に、例えばスパッタリングにより、第1TiN膜31およびNiSi膜32を覆うように、半導体基板10のおもて面に沿ってTi膜33を形成する。次に、例えばスパッタリングにより、半導体基板10のおもて面に沿って、Ti膜33上に第2TiN膜34を形成する。次に、例えばスパッタリングにより、コンタクトホール20aの内部に埋め込むように、第2TiN膜34上に、例えば5μm程度の厚さのAl合金膜35を形成する。
次に、フォトリソグラフィおよびエッチングにより、Ti膜33、第2TiN膜34およびAl合金膜35をパターニングして、ソース電極21となる部分を残す。これにより、第1TiN膜31、NiSi膜32、Ti膜33、第2TiN膜34およびAl合金膜35からなるソース電極21が形成される。半導体基板10のおもて面に、ソース電極21とともに、ソース電極21と同じ積層構造のゲートパッドを形成してもよい。
次に、例えばスパッタリングにより、半導体基板10の裏面のNiSi膜上に、ドレイン電極22として、例えばTi膜、Ni膜および金(Au)膜を順に積層する。次に、ソース電極21を覆うように、第1保護膜38を形成する。フォトリソグラフィおよびエッチングにより第1保護膜38を選択的に除去して、端子ピン37の接合領域に対応する部分を開口する。そして、第1保護膜38の形成に用いたエッチング用マスクを除去する。
次に、一般的なめっき処理により、ソース電極21の、第1保護膜38の開口部に露出する部分にめっき膜36を形成する。このとき、第1保護膜38は、めっき膜36の濡れ広がりを抑制するマスクとして機能する。めっき膜36の厚さは、例えば5μm程度であってもよい。次に、めっき膜36と第1保護膜38との境界を覆う第2保護膜39を形成する。
次に、めっき膜36上に、はんだ層40により端子ピン37をはんだ接合する。このとき、第2保護膜39は、はんだ層40の濡れ広がりを抑制するマスクとして機能する。次に、ドレイン電極22となるNiSi膜上にチタン膜、ニッケル(Ni)膜および金(Au)膜を順に形成してドレイン電極22を形成する。その後、半導体基板10をダイシング(切断)して個々のチップ状に個片化することで、図1~5に示すMOSFETが完成する。
(実施の形態2)
次に、実施の形態2にかかる半導体装置の構造について説明する。図13,14は、実施の形態2にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。半導体基板10のおもて面側から見たレイアウトは実施の形態1にかかる半導体装置(図1参照)と同様であり、図13,14は図1の活性領域の一部を拡大して示す平面図である。具体的には、図13,14には、それぞれ図1の矩形枠A,Bで囲んだ部分を示す。図15は、図13の切断線E-E’における断面構造を示す断面図である。図13の切断線C-C’における断面構造は、実施の形態1にかかる半導体装置(図4参照)と同様である。
実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、p+型コンタクト領域16’の第2方向Yの幅w22をメサ領域の第2方向Yの幅w21よりも狭くした点である。すなわち、p+型コンタクト領域16’は、自身が設けられたメサ領域を挟んで対向する両トレンチ17の対向する両側壁にまで達していない。p+型コンタクト領域16’は、第1方向Xに複数点在している。p+型コンタクト領域16’の周囲は、n+型ソース領域15’に囲まれている。図14には、第1方向Xに隣り合うp+型コンタクト領域16’の一部を省略して「…」で示す。
また、p+型コンタクト領域16’は、実施の形態1と同様に、外側の第2~4区分1b~1dに配置されるほど表面積が小さくなっている。すなわち、第2~4区分1b~1dのp+型コンタクト領域16b’~16d’(16’)の第1方向Xの幅w2b’~w2d’(w2’)は、実施の形態1と同様に、それぞれ内側に隣接する第1~3区分1a~1cのp+型コンタクト領域16a’~16c’(16’)の第1方向Xの幅w2a’~w2c’(w2’)よりも狭い(w2a’>w2b’>w2c’>w2d’)。
n+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15a’~15d’は、実施の形態1のn+型ソース領域15’の第1方向Xの幅w1と同様に、外側の区分ほど第1方向Xの幅w1a’~w1d’が広くなっている。具体的には、第2区分1bにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15b’の第1方向Xの幅w1b’は、第1区分1aにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15a’の第1方向Xの幅w1a’よりも広い。
第3区分1cにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15c’の第1方向Xの幅w1c’は、第2区分1bにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15b’の第1方向Xの幅w1b’よりも広い。第4区分1dにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15d’の第1方向Xの幅w1d’は、第3区分1cにおけるn+型ソース領域15’の、隣り合うp+型コンタクト領域16’間に挟まれた部分15c’の第1方向Xの幅w1c’よりも広い(w1a’<w1b’<w1c’<w1d’)。
(実施例)
次に、実施の形態1にかかる半導体装置の寄生ダイオード43の順方向電圧について検証した。図16は、実施例にかかる半導体装置の電圧-電流特性を示す特性図である。図17は、従来の半導体装置の電圧-電流特性を示す特性図である。まず、上述した実施の形態1にかかる半導体装置(図1~5参照)の構造を有するMOSFETを作製した(以下、実施例とする)。比較として、従来の半導体装置(図19~21参照)の構造を有するMOSFETを作製した(以下、比較例とする)。
実施例について、アノード電極となるソース電極21に正の電圧を印加し、カソード電極となるドレイン電極22に負の電圧を印加することで導通させた、MOSFETの寄生ダイオード43の順方向電圧と順方向電流との関係を図16に示す。また、比較例について、アノード電極となるソース電極(不図示)に正の電圧を印加し、カソード電極となるドレイン電極(不図示)に負の電圧を印加することで導通させた、MOSFETの寄生ダイオードの順方向電圧と順方向電流との関係を図17に示す。
図16,17に示す結果から、実施例は、比較例と比べて、MOSFETの寄生ダイオード43の順方向電圧の増加に対する順方向電流の増加率が小さいことが確認された。その理由は、次の通りである。比較例においても、実施例と同様に、第1,2p+型領域41,42、p型ベース領域14およびp+型コンタクト領域16と、n-型ドリフト領域12およびn+型出発基板11と、の間のpn接合で寄生ダイオードが形成される。比較例では、活性領域201の全体にわたって、同じピッチおよび同じ表面積でp+型コンタクト領域216が配置されているため、MOSFETの寄生ダイオードの順方向電流は、活性領域201の全体にわたって略等しい。
一方、実施例においては、上述したように活性領域1の外側の第2~4区分1b~1dに配置されるほど、n+型ソース領域15の表面積が大きく、かつp+型コンタクト領域16の表面積が小さくなっている。これにより、比較例と比べて、半導体基板10の全体においてMOSFETの寄生ダイオード43の総表面積を小さくすることができ、MOSFETの寄生ダイオード43の順方向電流を高くすることができるからである。すなわち、実施例は、MOSFETのオフ時に、ソース電極21に正の電圧を印加し、ドレイン電極22に負の電圧を印加した際に、MOSFETの寄生ダイオード43が導通されにくい構造となっている。
また、実施例においては、活性領域1の外側の第2~4区分1b~1dに配置されるほど、n+型ソース領域15の表面積を大きく、かつp+型コンタクト領域16の表面積を小さくすることで、活性領域1の外側の第2~4区分1b~1dほど、MOSFETの寄生ダイオード43の表面積を小さくすることができる。このため、MOSFETの寄生ダイオード43が導通したときにp+型コンタクト領域16を介してn-型ドリフト領域12に注入される正孔(ホール)の注入量が、活性領域1の外側の第2~4区分1b~1dほど低減される。これにより、MOSFETの寄生ダイオード43の順方向電流がエッジ終端領域2に流れ込むことを抑制させることができるため、エッジ終端領域2での伝導度変調を抑制することができる。
実施の形態2にかかる半導体装置についても実施例と同様の効果を得ることができる。
図18のインバータを構成するMOSFET101~104として実施例を用いた場合、MOSFET101~104の寄生ダイオード111~114は、実施例の寄生ダイオード43に相当する。このため、MOSFET101~104の寄生ダイオード111~114の順方向電圧を高くすることができる。これによって、MOSFET101~104の各寄生ダイオード111~114に並列接続された外付けのSBD121~124に過渡電流が分配される率を高くすることができるため、MOSFET101~104の寄生ダイオード111~114が導通しない構成とすることができる。
以上、説明したように、各実施の形態によれば、半導体基板の表面積に対するn+型ソース領域の表面積の比率をp+型コンタクト領域の表面積の比率よりも大きくする。これにより、従来構造(図19~21)と比べて、半導体基板の表面積に対する寄生ダイオードの表面積を小さくすることができるため、MOSFETの寄生ダイオードの順方向電圧を高くすることができる。これによって、当該MOSFETをインバータ用デバイスとして用いた場合に、当該MOSFETに逆並列に接続された外付けのSBDのみに過渡電流が流れ、当該MOSFETの寄生ダイオードには流れない。これにより、MOSFET用の半導体基板の内部に結晶欠陥が発生することを抑制することができ、高品質なMOSFETを提供することができる。
また、各実施の形態によれば、活性領域の外側の区分に配置されるほど、n+型ソース領域の表面積を大きく、かつp+型コンタクト領域の表面積を小さくする。これにより、活性領域の外側の区分ほど、寄生ダイオードの表面積を小さくすることができる。これによって、MOSFETの寄生ダイオードの順方向電流がエッジ終端領域に流れ込むことを抑制させることができるため、エッジ終端領域での伝導度変調を抑制することができる。このため、MOSFETのオン抵抗に悪影響が及ぶことを抑制することができる。
また、例えば活性領域の最も外側の区分にp+型コンタクト領域を配置しない場合、活性領域とエッジ終端領域との境界付近で破壊しやすくなるが、各実施の形態によれば、活性領域の最も外側の区分にもp+型コンタクト領域が配置されるため、活性領域とエッジ終端領域との境界付近に寄生ダイオードの順方向電流が集中することを抑制することができる。これにより、活性領域とエッジ終端領域との境界付近で破壊に至ることを抑制することができ、MOSFETの全体の耐圧低下を抑制することができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、例えばガリウム(GaN)など、炭化珪素以外のワイドバンドギャップ半導体にも適用可能である。