JP2018107168A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止し、リーク電流を低減し、セルピッチ短縮によるＭＯＳＦＥＴの性能を改善し、ショットキーダイオードの順方向の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率を変える。【解決手段】半導体装置は、第１導電型の半導体基板２と、第１導電型の第１半導体層１と、第２導電型の第１半導体領域３と、第２導電型の第２半導体領域１６と、第１導電型の第３半導体領域１７と、トレンチ２８と、第１電極２３と、ショットキー電極２４と、を備える。ショットキー電極２４が設けられたトレンチ２８間では、トレンチ２８の側壁は、第１半導体層１と接し、第１電極が設けられたトレンチ２８間では、トレンチ２８の側壁は、第２半導体領域１６および第３半導体領域１７と接する。ショットキー電極２４の一部の領域は、第１半導体領域３と深さ方向に対向し、トレンチ２８は、第１半導体領域３と深さ方向に対向する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、９００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
電力用半導体装置においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴが作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
この縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディーダイオードとしてｐ型ベース領域とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、半導体装置の信頼性が低減する。
上記の問題について、隣り合うゲートトレンチ間およびゲートトレンチの底に深いｐ+型領域を備えた従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴを例に説明する。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。以下、ゲートトレンチをトレンチと記載する。深いｐ+型領域はチャネルとして用いるｐ型ベース層よりも不純物濃度が高い深いｐ型領域である。なお、トレンチ下の深いｐ+型領域はトレンチ間のｐ+型領域に奥行方向で接続されている。
まず、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（以下、従来例１とする）の構造について説明する。図１９は、従来の炭化珪素半導体装置の構成を示す断面図である。図２０は、従来の炭化珪素半導体装置の構成を示す上面図である。図２０は、図１９のＣ−Ｃ’における上面図である。図１９に示すように、従来例１は、活性領域において、ｎ型半導体基板のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、深いｐ+型領域３と、を備える。活性領域とは、ゲートがオンした際の電流駆動を担う領域である。具体的には、ｎ型半導体基板は、ｎ+型ドレイン層であるｎ+型炭化珪素基板２上に、ｎ型ドリフト層となるｎ-型炭化珪素エピタキシャル層１をエピタキシャル成長させてなる。ｎ型半導体基板のおもて面側に、ｐ型ベース領域１６、ｎ+型ソース領域１７、トレンチ２８、ゲート絶縁膜１９およびゲート電極２０からなるＭＯＳゲート構造が設けられている。
トレンチ２８の底部においてゲート絶縁膜１９にかかる電界を緩和するため、トレンチ２８の下部を覆うようにｐ+型領域３が設けられている。トレンチ２８下部に設けられたｐ+型領域３に電界が集中し耐圧が低下することを避けるために、隣り合うトレンチ２８間（メサ部）のｐ+型領域３の深さは、少なくとも一部をトレンチ２８の深さよりも深くする。
また、ｎ+型ソース領域１７とｐ型ベース領域１６は、層間絶縁膜２１を深さ方向に貫通するコンタクトホールに露出されている。コンタクトホールに埋め込まれるようにおもて面電極としてソース電極２３が設けられ、ｐ型ベース領域１６およびｎ+型ソース領域１７に接する。ｎ型半導体基板の裏面には、裏面電極としてドレイン電極（不図示）が設けられている。
ここで、ソース電極２３に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース領域１６とｎ-型炭化珪素エピタキシャル層１との間のｐｎ接合が順バイアスされる。上記従来例１では、ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域１６とｎ-型炭化珪素エピタキシャル層１とで形成される寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じる。また、寄生ｐｎダイオードを還流ダイオードとして用いる場合、炭化珪素基板を用いていることで、オン抵抗が高くなる。この問題は、ソース・ドレイン間に、ボディーダイオードとして寄生ショットキーダイオードを内蔵することで解消される（例えば、下記特許文献１参照。）。また、Ｖ型のトレンチ間にトレンチと垂直な方向にチャネル領域と平面型の寄生ショットキーダイオードの両方を設け、寄生ショットキーのリーク電流を抑えるために寄生ショットキーダイオードの下部に埋め込まれたｐ層を設ける構造が提案されている（例えば、下記特許文献２参照。）。
炭化珪素半導体は、シリコン半導体に比べてアバランシェ降伏に対する破壊電界強度が高いため、６００Ｖ以上の高い耐圧クラスにおいてもボディーダイオードとして寄生ショットキーダイオードを用いることが可能である。具体的には、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計する。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。また、寄生ショットキーダイオードはｐｎ接合のビルトインポテンシャルがないため、ボディーダイオードとして寄生ｐｎダイオードのみが形成される場合に比べて低いオン抵抗が期待できる。
また、ＭＯＳＦＥＴの性能改善の観点ではセルピッチ短縮が求められるが、寄生ショットキーダイオードを内蔵することで、セルピッチ短縮を妨げてしまうことは好ましくない。また、寄生ショットキーダイオードを還流ダイオードとして用いる場合、ＭＯＳＦＥＴと寄生ショットキーダイオードの抵抗比率を用途に応じて自由に変えられることは好ましい。
特開２０１１−１３４９１０号公報 特開２０１６−００９７１２号公報
しかしながら、上記特許文献１では、ＭＯＳＦＥＴのオフ時に、コンタクトトレンチの底部に形成したショットキー接合に高い電界がかかるため、ショットキー接合を介して高いリーク電流が流れるという問題がある。コンタクトトレンチとは、内壁がソース電極と接続するショットキーメタルで覆われ、内壁に露出する半導体領域と当該ショットキーメタルとのショットキーを形成したトレンチである。また、上記特許文献２では、ＭＯＳＦＥＴの性能向上のためにゲートトレンチ間の距離を縮めることが困難である。また、寄生ショットキーダイオードの順バイアス時の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率が変えられないという問題がある。
この発明は、上述した問題点を解消するため、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができ、かつセルピッチ短縮によるＭＯＳＦＥＴの性能改善ができ、かつショットキーダイオードの順方向の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率が変えられる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第２導電型の第１半導体領域が設けられる。前記第１半導体層の、前記半導体基板に対して反対側に選択的に、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域が設けられる。前記第１半導体領域の内部に選択的に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域が設けられる。前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域および前記第３半導体領域に接する第１電極が設けられる。前記第１半導体層に接するショットキー電極が設けられる。前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第１半導体層と接し、前記第１電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体領域および前記第３半導体領域と接する。前記ショットキー電極の少なくとも一部の領域は、前記第１半導体領域と深さ方向に対向し、前記トレンチは、前記第１半導体領域と深さ方向に対向する。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の前記半導体基板に対して反対側に選択的に設けられた、前記第１半導体層より不純物濃度の高い第１導電型の第２半導体層をさらに備え、前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体層と接し、前記ショットキー電極は、前記第２半導体層と接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層と前記第２半導体層との間に、前記第２半導体層より不純物濃度の高い第１導電型の第３半導体層をさらに備え、前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体層および前記第３半導体層と接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第１半導体層および前記第２半導体領域と接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー電極が設けられた前記トレンチ間の第１領域と、前記第２電極が設けられた前記トレンチ間の第２領域が、単位セルとして配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域の面積は、前記第２領域の面積より大きいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域と前記第２領域は、ストライプ状に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、少なくとも一部が前記トレンチに接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記トレンチの幅方向に０．８μｍ〜１．２μｍの距離を離して配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の前記半導体基板側の端部は、前記トレンチの底より前記半導体基板側に位置し、前記第１半導体領域の前記第１電極側の端部は、前記第３半導体領域の表面から０．４μｍ〜１．９μｍの距離を離して配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記トレンチの幅方向に６μｍ以下の距離を離して等間隔に配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー電極と接する前記第１半導体層の表面から深さ０．１μｍまでの領域の不純物濃度は、１．０×１０16〜１．０×１０18／ｃｍ3であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー電極と前記第１電極は、同一の材料から形成されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の内部に選択的に、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１半導体層の、前記半導体基板に対して反対側に選択的に、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域を形成する第３工程を行う。次に、前記第１半導体領域の内部に選択的に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域を形成する第４工程を行う。次に、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第７工程を行う。次に、前記第１半導体層に接するショットキー電極を形成する第８工程を行う。前記第５工程において、前記ショットキー電極が形成される前記トレンチ間では、前記トレンチの側壁を、前記第１半導体層に接し、前記第１電極が形成される前記トレンチ間では、前記トレンチの側壁を、前記第２半導体領域および前記第３半導体領域に接し、前記トレンチを、前記第１半導体領域と深さ方向に対向するように形成する。また、前記第８工程において、前記ショットキー電極の少なくとも一部の領域を、前記第１半導体領域と深さ方向に対向するように形成する。
上述した発明によれば、ＭＯＳＦＥＴの駆動を担う領域Ａとショットキーダイオード動作を担う領域Ｂを設けている。領域Ａは従来例のＭＯＳＦＥＴと同様の構造になるためセルピッチ短縮の難易度は従来と変わらない。領域Ｂは領域Ａよりゲートトレンチ間の構造が単純であるため領域Ａよりもセルピッチ短縮は容易である。このセルピッチ短縮により、ＭＯＳＦＥＴの性能が改善できる。
また、領域Ａと領域Ｂの面積比を変えることで、ＭＯＳＦＥＴの抵抗とショットキーダイオードの抵抗の比を任意に調整することができる。このため、ショットキーダイオードの順方向の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率を変えることができる。
また、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするようにできる。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。
また、基板表面から０．１μｍ以内のｎ型高濃度領域はｎ型炭化珪素エピタキシャル層の不純物濃度以上であり、オーミック電極となる濃度以下である。これによりオフ状態においてショットキーダイオード部が深いｐ+型領域から延びる空乏層により生じる寄生ジャンクションＦＥＴにより保護され、電界が緩和できオフ状態におけるリーク電流を低減できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができ、かつセルピッチ短縮によるＭＯＳＦＥＴの性能改善ができ、かつショットキーダイオードの順方向の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率が変えられるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の単位セルを示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の他のセル構造の構成を示す上面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の他のセル構造の構成を示す上面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の他の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す他の断面図である。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置の構成を示す断面図である。 従来の炭化珪素半導体装置の構成を示す断面図である。 従来の炭化珪素半導体装置の構成を示す上面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えばＳｉＣを用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。
図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）２の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）にｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）１が堆積されている。
ｎ+型炭化珪素基板２は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ-型ドリフト層である。ｎ-型炭化珪素エピタキシャル層１の、ｎ+型炭化珪素基板２側に対して反対側の表面側は、ｎ型高濃度領域１５が形成されている。ｎ型高濃度領域１５は、ｎ+型炭化珪素基板２よりも低くｎ-型炭化珪素エピタキシャル層１よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板２とｎ-型炭化珪素エピタキシャル層１とｎ型高濃度領域１５と後述するｐ型ベース領域（第１導電型の第２半導体領域）１６とを併せて炭化珪素半導体基体とする。
また、ｎ+型炭化珪素基板２の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、図示しない裏面電極（ドレイン電極）が設けられている。裏面電極は、ドレイン電極を構成する。裏面電極の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース領域１６側）には、トレンチ構造が形成されている。具体的には、トレンチ２８は、ｐ型ベース領域１６のｎ+型炭化珪素基板２側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース領域１６を貫通してｎ型高濃度領域１５に達する。トレンチ２８の内壁に沿って、トレンチ２８の底部および側壁にゲート絶縁膜１９が形成されており、トレンチ２８内のゲート絶縁膜１９の内側にゲート電極２０が形成されている。ゲート絶縁膜１９によりゲート電極２０が、ｎ-型炭化珪素エピタキシャル層１およびｐ型ベース領域１６と絶縁されている。ゲート電極２０の一部は、トレンチ２８の上方（ソース電極パッド２２側）からソース電極パッド２２側に突出していてもよい。
ｎ型高濃度領域１５の内部には、ｐ+型領域（第２導電型の第１半導体領域）３が選択的に設けられている。ｐ+型領域３は、トレンチ２８間とトレンチ２８下に設けられている。トレンチ２８間のｐ+型領域３は、ｐ型ベース領域１６と接し、トレンチ２８と離して、かつトレンチ２８の底部よりもドレイン側に深い位置にまで達している。また、トレンチ２８下のｐ+型領域３は、トレンチ２８の底部と深さ方向に対向する位置に形成される。ｐ+型領域３の幅は、トレンチ２８の幅と同じかそれよりも広い。トレンチ２８の底部は、トレンチ２８下のｐ+型領域３の一部に達してもよいし、ｐ型ベース領域１６とｐ+型領域３に挟まれたｎ型高濃度領域１５内に位置していてもよい。
ｐ+型領域３は、例えばアルミニウム（Ａｌ）がドーピングされている。トレンチ２８間のｐ+型領域３の一部をトレンチ側に延在させることで、トレンチ２８下のｐ+型領域３に接続した構造となっていてもよい。
実施の形態１にかかる炭化珪素半導体装置では、隣り合うトレンチ２８間の領域は、領域Ａと領域Ｂに分かれている。ｎ-型炭化珪素エピタキシャル層２の基体第１主面側の領域Ａには、ｐ型ベース領域（第１導電型の第２半導体層）１６が設けられている。ｐ型ベース領域１６は、トレンチ２８間のｐ+型領域３に接する。ｐ型ベース領域１６の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第３半導体領域）１７およびｐ+型コンタクト領域１８が選択的に設けられている。また、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８は互いに接する。また、領域Ａでは、トレンチ２８の側壁は、ｎ型高濃度領域１５、ｐ型ベース領域１６およびｎ+型ソース領域１７と接する。また、トレンチ２８の側壁が、ｐ+型コンタクト領域１８と接してもよい（図２のＡ−２参照）。
ｎ型炭化珪素エピタキシャル層２の基体第１主面側の領域Ｂには、ｐ型ベース領域１６、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８が設けられておらず、トレンチ２８の側壁は、ｎ型高濃度領域１５と接する。また、トレンチ２８の側壁が、ｐ+型コンタクト領域１８と接してもよい（図２のＢ−２参照）。
層間絶縁膜２１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極２０を覆うように設けられている。基体第１主面側の領域Ａには、ソース電極（第１電極）２３が設けられ、ソース電極２３は層間絶縁膜２１に開口されたコンタクトホールを介して、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８に接する。ソース電極２３は、層間絶縁膜２１によって、ゲート電極２０と電気的に絶縁されている。ソース電極２３上には、ソース電極パッド２２が設けられている。
また、基体第１主面側の領域Ｂには、ショットキー電極２４が設けられ、ショットキー電極２４は層間絶縁膜２１に開口されたコンタクトホールを介して、ｎ型高濃度領域１５に接する。ショットキー電極２４は、層間絶縁膜２１によって、ゲート電極２０と電気的に絶縁されている。領域Ｂのショットキー電極２４は、トレンチ２８よりも浅い位置に設けられ、寄生ショットキーダイオードの深さ方向にｎ型高濃度領域１５を介してｐ+型領域３が設けられる。また、このｐ+型領域３はｐ型ベース領域１６に接続されていることが好ましい。また、ソース電極２３とショットキー電極２４は、同一の材料から形成されていることが好ましい。
また、ショットキー電極２４とｐ+型領域３の深さは、ショットキーダイオードの抵抗が小さくできるため、浅い方が好ましい。また、ゲート絶縁膜１９の電界緩和と両立させるために、ｐ+型領域３の上端は、深さ０．５μｍ〜２．０μｍ程度の長さで形成されるトレンチ２８よりも浅い位置、例えば、半導体基体表面から深さｄが０．４μｍ〜１．９μｍとなる位置に設けられることが好ましい。また、ｐ+型領域３の一部はトレンチ２８の一部を覆うようにｐ+型領域３の上端が配置されるようにするのが好ましい。また、分割され、かつ隣り合うｐ+型領域３間の距離ｗは、寄生ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗、およびオフ状態の電界保護の観点から０．８μｍ〜１．２μｍが好ましい。
また、ショットキー電極の表面のｎ型高濃度領域１５は、不純物濃度が高すぎるとオーミック接触になるという特徴から、半導体基体表面から０．１μｍ以内のｎ型高濃度領域１５はｎ-型炭化珪素エピタキシャル層１の不純物濃度以上であり、オーミック電極となる濃度以下である１．０×１０16〜１．０×１０18／ｃｍ3が好ましい。これによりオフ状態においてショットキーダイオード部が深いｐ+型領域３から延びる空乏層により生じる寄生ジャンクションＦＥＴにより保護され、電界が緩和できオフ状態におけるリーク電流を低減できる。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
このように、実施の形態１では、トレンチ２８間にＭＯＳＦＥＴの駆動を担う領域Ａとショットキーダイオードの動作を担う領域Ｂを設けている。領域Ａは従来例１のＭＯＳＦＥＴと同様の構造になるためセルピッチ短縮の難易度は従来と変わらない。領域Ｂは領域Ａよりゲートトレンチ間の構造が単純であるため領域Ａよりもセルピッチ短縮は容易である。
例えば、セルピッチが６μｍ以下になるとトレンチ２８間にトレンチと垂直な方向に寄生ショットキーダイオードとチャネル領域の両方を形成するのは困難である。しかしながら、実施の形態１では、セルピッチを６μｍより小さくしても、ＭＯＳＦＥＴの駆動を担う領域Ａとショットキーダイオード動作を担う領域Ｂと分けているため、ショットキーダイオードとチャネル領域を形成することが可能である。
また、実施の形態１では、領域Ａと領域Ｂの面積比を変えることで、ＭＯＳＦＥＴの抵抗とショットキーダイオードの抵抗の比を任意に調整することができる。ショットキーダイオードの抵抗はＭＯＳＦＥＴの抵抗よりも小さいため、領域Ｂは領域Ａよりも面積が小さいこと（Ｂ／Ａ＜１）が好ましい。
図２は、実施の形態１にかかる炭化珪素半導体装置の単位セルを示す上面図である。図２は、それぞれ図１のＣ−Ｃ’における上面図である。図２において、Ａ−３、Ｂ−３が図１の炭化珪素半導体装置の単位セルを示す。ここで、図１は、図２におけるＡ−３、Ｂ−３のＤ−Ｄ’における断面図である。また、図２におけるＡ−１、Ｂ−１、Ａ−２およびＢ−２は、図１の炭化珪素半導体装置のｐ+型コンタクト領域１８の配置を変えた単位セルである。炭化珪素半導体装置は、Ａ−１〜Ａ−３の単位セルから１つ任意に選び、Ｂ−１〜Ｂ−３の単位セルから１つ任意に選んで配置した構造とすることができる。
図３は、実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である（その１）。図４は、実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である（その２）。ここで、図３は、図２の単位セルＡ−１、Ｂ−３を選んで配置した構造の例であり、図４は、図２の単位セルＡ−２、Ｂ−２を選んで配置した構造の例である。
図３、図４は、セル構造がストライプ構造の炭化珪素半導体装置であるが、本発明は他のセル構造の炭化珪素半導体装置にも適用可能である。図５は、実施の形態１にかかる炭化珪素半導体装置の他のセル構造の構成を示す上面図である（その１）。図６は、実施の形態１にかかる炭化珪素半導体装置の他のセル構造の構成を示す上面図である（その２）。図５に示すように、セル構造が４角形、図６に示すように、セル構造が６角形の場合のように、トレンチ型ＭＯＳＦＥＴを多角形セルとする場合でもトレンチ２８に囲まれた領域を領域Ａと領域Ｂに分けることで同様の効果が期待できる。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図７〜図９は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、図７に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板２を用意する。そして、このｎ+型炭化珪素基板２の第１主面、例えば（０００１）面（Ｓｉ面）に、ｎ型の不純物、例えば窒素をドーピングしながら炭化珪素でできたｎ-型炭化珪素エピタキシャル層１をエピタキシャル成長させる。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度、例えば６．０×１０15〜１．０×１０16／ｃｍ3程度で、窒素がドーピングされている低濃度ｎ型ドリフト層で、厚さが９〜１１μｍ程度である。
次に、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図７に示すように、ｎ-型炭化珪素エピタキシャル層１の表面領域に、例えば、不純物濃度が１．０×１０16〜１．０×１０19／ｃｍ3程度で、深さ０．１〜２．０μｍ程度のｎ型高濃度領域１５が形成される。
次に、ｎ型高濃度領域１５の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図７に示すように、ｎ型高濃度領域１５の表面領域の一部に、例えば、不純物濃度が１．０×１０17〜１．０×１０19／ｃｍ3程度で、深さ０．１〜１．５μｍ程度のｐ+型領域３が形成される。また、例えば隣り合うｐ+型領域３の間の距離が０．５〜１．１μｍ程度となるように形成する。ここまでの状態が図７に示されている。
次に、ｎ型高濃度領域１５およびｐ+型領域３の表面に、ｎ型の不純物、例えば窒素をドーピングしながら炭化珪素でできたｎ型炭化珪素エピタキシャル層１と同程度の不純物濃度の炭化珪素を０．１〜１．５μｍ程度堆積させる。次に、イオン注入法によってｎ型の不純物、例えば窒素をイオン注入する。それによって、炭化珪素を堆積させた層の不純物濃度を１．０×１０16〜１．０×１０19／ｃｍ3程度にすることにより、ｎ型高濃度領域１５が形成される。
次に、ｎ型高濃度領域１５の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図８に示すように、ｎ型高濃度領域１５の表面領域の一部に、例えば、不純物濃度が１．０×１０17〜１．０×１０19／ｃｍ3程度で、深さ０．２〜２．０μｍ程度のｐ+型領域３の上の部分が形成される。ここまでの状態が図８に示されている。
次に、ｎ型高濃度領域１５およびｐ+型領域３の表面に、ｎ型の不純物、例えば窒素をドーピングしながら炭化珪素でできたｎ-型炭化珪素エピタキシャル層１と同程度の不純物濃度の炭化珪素を０．１〜１．５μｍ程度堆積させる。
次に、炭化珪素を堆積した層の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図９に示すように、炭化珪素を堆積した層の表面領域の一部に、例えば、不純物濃度が１．０×１０16〜１．０×１０19／ｃｍ3程度で、深さ０．３〜１．５μｍ程度のｐ型ベース領域１６が形成される。ｐ型ベース領域１６は、後に領域Ａと領域Ｂを分割するトレンチ２８の幅内に境界を持つように形成する。
次に、ｐ型ベース領域１６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）、砒素（Ａｓ）、もしくは窒素をイオン注入する。それによって、図９に示すように、ｐ型ベース領域１６の表面層の一部にｎ+型ソース領域１７が形成される。ｎ+型ソース領域１７の不純物濃度は１．０×１０18〜１．０×１０20／ｃｍ3程度で、深さは０．０５〜０．５μｍ程度が好ましい。
次に、ｎ+型ソース領域１７の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図９に示すように、ｎ+型ソース領域１７の表面層の一部にｐ+型領域３と電気的に接続するｐ+型コンタクト領域１８が形成される。ｐ+型コンタクト領域１８の不純物濃度は１．０×１０17〜１．０×１０20／ｃｍ3程度で、深さは０．２〜２．０μｍ程度が好ましい。
次に、半導体基体表面にカーボン膜を０．０１〜５．０μｍ程度堆積させた後に、熱処理（アニール）を行って、イオン注入した不純物を活性化する。熱処理の温度は、例えば１７００℃〜１９００℃程度で実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図９に示されている。
次に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチングによってｎ+型ソース領域１７およびｐ型ベース領域１６を貫通してｎ型高濃度領域１５に達するトレンチ２８を形成する。トレンチ２８の底部は、ｐ+型領域３に達し、貫かないように形成する。また、トレンチ２８は、領域Ａと領域Ｂを分けるようにｐ型ベース領域１６とｎ型高濃度領域１５の境界を貫くように形成する。トレンチ２８の幅は、０．１〜１．５μｍ、深さは、０．２〜２．０μｍ程度、トレンチ２８間の距離は２〜６μｍが好ましい。またトレンチ２８間の距離はセルピッチとなる。
次に、ｎ型高濃度領域１５、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８の表面と、トレンチ２８の底部および側壁と、に沿ってゲート絶縁膜１９を形成する。このゲート絶縁膜１９は、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により６００〜９００℃程度の高温でＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を厚さ３０ｎｍ〜２００ｎｍで形成する。
次に、ゲート絶縁膜１９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ２８内を埋めるように形成する。少なくとも２／３の深さのポリシリコン層を残すようにエッチングしゲート電極２０を形成する。ゲート電極２０の一部は、トレンチ２８の上方（ソース電極パッド２２側）からソース電極パッド２２側に突出していてもよい。
次に、酸化膜を厚さ０．１〜３．０μｍ程度堆積した後にパターニングとエッチングにより層間絶縁膜２１を形成する。層間絶縁膜２１およびゲート絶縁膜１９をパターニングして選択的に除去することによって、領域Ａにおいてコンタクトホールを形成し、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜２１を平坦化する。
次に、例えば蒸着またはスパッタ法によって、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、アルミニウムのいずれか一種類以上を総厚さ０．５〜８．０μｍ程度堆積し、パターニングとエッチングにより、ｎ+型ソース領域１７およびｐ+型コンタクト領域１８に接するソース電極２３を形成する。次に、例えばスパッタ法によって、ソース電極２３および層間絶縁膜２１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド２２を形成する。
次に、層間絶縁膜２１およびゲート絶縁膜１９をパターニングして選択的に除去することによって、領域Ｂにおいてコンタクトホールを形成し、ｎ型高濃度領域１５を露出させる。次に、ｎ型高濃度領域１５のおもて面の全面に金属膜を、例えばチタン（Ｔｉ）で形成する。次に、例えば５００℃以下程度の温度の窒素雰囲気で熱処理（アニール）することで、ｎ型高濃度領域１５と接するショットキー電極２４を形成する。
次に、例えばスパッタ法によって、ｎ+型炭化珪素基板１の第２主面にドレイン電極を形成する。 次に、ドレイン電極の表面に、例えばチタン、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッドを形成する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ＭＯＳＦＥＴの駆動を担う領域Ａとショットキーダイオード動作を担う領域Ｂを設けている。領域Ａは従来例のＭＯＳＦＥＴと同様の構造になるためセルピッチ短縮の難易度は従来と変わらない。領域Ｂは領域Ａよりゲートトレンチ間の構造が単純であるため領域Ａよりもセルピッチ短縮は容易である。このセルピッチ短縮により、ＭＯＳＦＥＴの性能が改善できる。
また、領域Ａと領域Ｂの面積比を変えることで、ＭＯＳＦＥＴの抵抗とショットキーダイオードの抵抗の比を任意に調整することができる。このため、ショットキーダイオードの順方向の抵抗とＭＯＳＦＥＴのオン時の抵抗の比率を変えることができる。
また、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするようにできる。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。
また、基板表面から０．１μｍ以内のｎ型高濃度領域はｎ型炭化珪素エピタキシャル層の不純物濃度以上であり、オーミック電極となる濃度以下である。これによりオフ状態においてショットキーダイオード部が深いｐ+型領域から延びる空乏層により生じる寄生ジャンクションＦＥＴにより保護され、電界が緩和できオフ状態におけるリーク電流を低減できる。
（実施の形態２）
図１０は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。図１０に示すように、実施の形態２にかかる炭化珪素半導体装置は、ショットキー電極２４とｎ型高濃度領域１５との間に、トレンチ２８の側壁と接するｎ型層（第１導電型の第２半導体層）２５を設けた構造である。
ｎ型層２５の不純物濃度は、１．０×１０16〜５．０×１０18／ｃｍ3程度で、深さはｐ型ベース領域１６よりも深く、０．５〜１．６μｍ程度が好ましい。図１１は、実施の形態２にかかる炭化珪素半導体装置の他の構成を示す断面図である。図１１に示すように、ｎ型層２５は深さ方向に濃度分布を持ってもよい。例えば、ｎ+型層（第１導電型の第３半導体層）２６のような深い箇所に不純物濃度が高い領域がある方が好ましい。ｎ+型層２６の不純物濃度は、５．０×１０17〜５．０×１０18／ｃｍ3程度、深さは０．０５〜０．２μｍ程度が好ましい。
実施の形態２にかかる炭化珪素半導体装置のその他の構成については、実施の形態１にかかる炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１２〜図１４は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、実施の形態１と同様に、ｎ+型炭化珪素基板２を用意し、ｎ-型炭化珪素エピタキシャル層１をエピタキシャル成長させる工程からｐ+型領域３の上の部分を形成する工程を順に行う（図７、図８参照）。
次に、ｎ型高濃度領域１５およびｐ+型領域３の表面に、ｐ型の不純物、例えばアルミニウムをドーピングしながら炭化珪素を不純物濃度が１．０×１０16〜１．０×１０19／ｃｍ3程度で０．１〜１．５μｍ程度堆積させ、ｐ型ベース領域１６を形成する。この後、実施の形態１と同様に、ｎ+型ソース領域１７とｐ+型コンタクト領域１８を形成する。ｎ+型ソース領域１７の不純物濃度は１．０×１０18〜１．０×１０20／ｃｍ3程度で、深さは０．０５〜０．５μｍ程度が好ましい。また、ｐ+型コンタクト領域１８の不純物濃度は１．０×１０17〜１．０×１０20／ｃｍ3程度で、深さは０．２〜２．０μｍ程度が好ましい。ここまでの状態が図１２に示されている。
次に、ｎ+型ソース領域１７、ｐ+型コンタクト領域１８およびｐ型ベース領域１６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン、砒素、もしくは窒素をイオン注入する。それによって、図１３に示すように、ｐ型ベース領域１６の表面層は、ｎ型に打ち返され、ｎ型層２５が形成される。ｎ型層２５の不純物濃度は１．０×１０16〜５．０×１０18／ｃｍ3程度で、深さは、ｐ型ベース領域１６より深く、０．５〜１．６μｍ程度が好ましい。ここまでの状態が図１３に示されている。この後、実施の形態１と同様に熱処理（アニール）を行う工程以降の工程を行うことで図１０に示す半導体装置が完成する。
また、ｎ型層２５を形成後、イオン注入法によってｎ型の不純物、例えばリン、砒素、もしくは窒素をイオン注入し、ｎ型層２５の深い領域にｎ+型層２６を形成してもよい。ｎ+型層２６の不純物濃度は５．０×１０17〜５．０×１０18／ｃｍ3程度で、深さは、０．０５〜０．２μｍ程度が好ましい。ここまでの状態が図１４に示されている。この後、実施の形態１と同様に熱処理（アニール）を行う工程以降の工程を行うことで図１１に示す半導体装置が完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図１５は、実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。図１５に示すように、実施の形態３にかかる炭化珪素半導体装置は、ショットキー電極２４とｎ型高濃度領域１５との間にｎ型層２５を設け、ｎ型層２５とトレンチ２８の側壁の間にｐ型ベース領域１６を設けた構造である。また、図１６は、実施の形態３にかかる炭化珪素半導体装置の構成を示す他の断面図である。図１６に示すように、ｐ型ベース領域１６は、奥行方向でｐ+型領域３に接続される。
実施の形態３にかかる炭化珪素半導体装置のその他の構成については、実施の形態１にかかる炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。図１７は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型炭化珪素基板２を用意し、ｎ-型炭化珪素エピタキシャル層１をエピタキシャル成長させる工程からｐ+型領域３の上の部分を形成する工程を順に行う（図７、図８参照）。この後、実施の形態２と同様に、ｐ型ベース領域１６を形成する工程から、ｐ+型コンタクト領域１８を形成する工程までの工程を行う。
次に、ｎ+型ソース領域１７、ｐ+型コンタクト領域１８およびｐ型ベース領域１６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン、砒素、もしくは窒素をイオン注入する。この際、領域Ａと領域Ｂを分割するトレンチ２８に対して、ｐ型ベース領域１６とｎ型層２５との境界が領域Ｂ側になるように、マスクを形成する。それによって、図１７に示すように、ｐ型ベース領域１６の表面層は、ｎ型に打ち返され、ｎ型層２５が形成される。ｎ型層２５の不純物濃度は１．０×１０16〜５．０×１０18／ｃｍ3程度で、深さは、ｐ型ベース領域１６より深く、０．５〜１．６μｍ程度が好ましい。ここまでの状態が図１７に示されている。この後、実施の形態１と同様に熱処理（アニール）を行う工程以降の工程を行うことで図１６に示す半導体装置が完成する。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図１８は、実施の形態４にかかる炭化珪素半導体装置の構成を示す断面図である。図１８に示すように、実施の形態４にかかる炭化珪素半導体装置は、トレンチ２８の底に接したｐ+型領域３が領域Ｂの下部に広がっている構造である。
実施の形態４にかかる炭化珪素半導体装置のその他の構成については、実施の形態１にかかる炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態４にかかる炭化珪素半導体装置は、ｐ+型領域３を形成する際のマスクを実施の形態１の製造方法より狭くすることで、実施の形態１の製造方法と同様の方法で形成される。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、ショットキー接合を有する種々な炭化珪素半導体装置にも広く適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧なパワー半導体装置に有用であり、特にショットキー接合を有する炭化珪素半導体装置に適している。
１ ｎ-型炭化珪素エピタキシャル層
２ ｎ+型炭化珪素基板
３ ｐ+型領域
１５ ｎ型高濃度領域
１６ ｐ型ベース層
１７ ｎ+型ソース領域
１８ ｐ+型コンタクト領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極バッド
２３ ソース電極
２４ ショットキー電極
２５ ｎ型層
２６ ｎ+型層
２８ トレンチ

Claims (14)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板に対して反対側に選択的に設けられた、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域および前記第３半導体領域に接する第１電極と、
    前記第１半導体層に接するショットキー電極と、
    を備え、
    前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第１半導体層と接し、
    前記第１電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体領域および前記第３半導体領域と接し、
    前記ショットキー電極の少なくとも一部の領域は、前記第１半導体領域と深さ方向に対向し、
    前記トレンチは、前記第１半導体領域と深さ方向に対向することを特徴とする半導体装置。
  2. 前記第１半導体層の前記半導体基板に対して反対側に選択的に設けられた、前記第１半導体層より不純物濃度の高い第１導電型の第２半導体層をさらに備え、
    前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体層と接し、
    前記ショットキー電極は、前記第２半導体層と接することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体層と前記第２半導体層との間に、前記第２半導体層より不純物濃度の高い第１導電型の第３半導体層をさらに備え、
    前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第２半導体層および前記第３半導体層と接することを特徴とする請求項２に記載の半導体装置。
  4. 前記ショットキー電極が設けられた前記トレンチ間では、前記トレンチの側壁は、前記第１半導体層および前記第２半導体領域と接することを特徴とする請求項１〜３のいずれか一つに半導体装置。
  5. 前記ショットキー電極が設けられた前記トレンチ間の第１領域と、前記第２電極が設けられた前記トレンチ間の第２領域が、単位セルとして配置されることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１領域の面積は、前記第２領域の面積より大きいことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１領域と前記第２領域は、ストライプ状に配置されていることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記第１半導体領域は、少なくとも一部が前記トレンチに接することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第１半導体領域は、前記トレンチの幅方向に０．８μｍ〜１．２μｍの距離を離して配置されることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記第１半導体領域の前記半導体基板側の端部は、前記トレンチの底より前記半導体基板側に位置し、
    前記第１半導体領域の前記第１電極側の端部は、前記第３半導体領域の表面から０．４μｍ〜１．９μｍの距離を離して配置されることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記トレンチは、前記トレンチの幅方向に６μｍ以下の距離を離して等間隔に配置されることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記ショットキー電極と接する前記第１半導体層の表面から深さ０．１μｍまでの領域の不純物濃度は、１．０×１０16〜１．０×１０18／ｃｍ3であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 前記ショットキー電極と前記第１電極は、同一の材料から形成されていることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  14. 第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第２導電型の第１半導体領域を形成する第２工程と、
    前記第１半導体層の、前記半導体基板に対して反対側に選択的に、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域を形成する第３工程と、
    前記第１半導体領域の内部に選択的に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域を形成する第４工程と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第５工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第７工程と、
    前記第１半導体層に接するショットキー電極を形成する第８工程と、
    を含み、
    前記第５工程において、前記ショットキー電極が形成される前記トレンチ間では、前記トレンチの側壁を、前記第１半導体層に接し、前記第１電極が形成される前記トレンチ間では、前記トレンチの側壁を、前記第２半導体領域および前記第３半導体領域に接し、前記トレンチを、前記第１半導体領域と深さ方向に対向するように形成し、
    前記第８工程において、前記ショットキー電極の少なくとも一部の領域を、前記第１半導体領域と深さ方向に対向するように形成することを特徴とする半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020021916A (ja) * 2018-08-03 2020-02-06 富士電機株式会社 半導体装置および半導体回路装置
WO2020129444A1 (ja) * 2018-12-21 2020-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020113633A (ja) * 2019-01-10 2020-07-27 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置
WO2022019000A1 (ja) * 2020-07-21 2022-01-27 株式会社デンソー 半導体装置
JP2022022074A (ja) * 2020-07-22 2022-02-03 株式会社東芝 半導体装置
US11621320B2 (en) 2020-09-03 2023-04-04 Fuji Electric Co., Ltd. Semiconductor device
JP7472059B2 (ja) 2021-02-25 2024-04-22 株式会社東芝 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6864288B2 (ja) * 2016-12-28 2021-04-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7017733B2 (ja) * 2017-09-07 2022-02-09 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11901446B2 (en) * 2021-08-18 2024-02-13 Unity Power Technology Limited SiC MOSFET with transverse P+ region
CN115332317A (zh) * 2022-10-13 2022-11-11 深圳平创半导体有限公司 集成sbd的碳化硅平面mosfet及其制造方法
CN116598355A (zh) * 2023-05-06 2023-08-15 海科(嘉兴)电力科技有限公司 一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210392A (ja) * 2005-01-25 2006-08-10 Toyota Motor Corp 半導体装置およびその製造方法
JP2007234925A (ja) * 2006-03-02 2007-09-13 National Institute Of Advanced Industrial & Technology ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
WO2012105609A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体装置
JP2014090056A (ja) * 2012-10-30 2014-05-15 Hitachi Metals Ltd 窒化物半導体素子およびその製造方法
WO2016002769A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
JP5858934B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP2016009712A (ja) 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2006210392A (ja) * 2005-01-25 2006-08-10 Toyota Motor Corp 半導体装置およびその製造方法
JP2007234925A (ja) * 2006-03-02 2007-09-13 National Institute Of Advanced Industrial & Technology ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
WO2012105609A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体装置
JP2014090056A (ja) * 2012-10-30 2014-05-15 Hitachi Metals Ltd 窒化物半導体素子およびその製造方法
WO2016002769A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020021916A (ja) * 2018-08-03 2020-02-06 富士電機株式会社 半導体装置および半導体回路装置
JP7167533B2 (ja) 2018-08-03 2022-11-09 富士電機株式会社 半導体装置および半導体回路装置
US11276776B2 (en) 2018-12-21 2022-03-15 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JPWO2020129444A1 (ja) * 2018-12-21 2021-09-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7103435B2 (ja) 2018-12-21 2022-07-20 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2020129444A1 (ja) * 2018-12-21 2020-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020113633A (ja) * 2019-01-10 2020-07-27 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置
JP7310144B2 (ja) 2019-01-10 2023-07-19 富士電機株式会社 炭化珪素半導体装置
WO2022019000A1 (ja) * 2020-07-21 2022-01-27 株式会社デンソー 半導体装置
JP2022022074A (ja) * 2020-07-22 2022-02-03 株式会社東芝 半導体装置
JP7470071B2 (ja) 2020-07-22 2024-04-17 株式会社東芝 半導体装置
US11621320B2 (en) 2020-09-03 2023-04-04 Fuji Electric Co., Ltd. Semiconductor device
JP7472059B2 (ja) 2021-02-25 2024-04-22 株式会社東芝 半導体装置

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