JP2020113633A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】同一の半導体基板にＳＢＤを内蔵したＭＯＳ型半導体装置であって、アバランシェ耐量の低下を防止するとともに、寄生のＰｉＮダイオード動作を抑制することができる炭化珪素半導体装置を提供すること。【解決手段】活性領域４１には、トレンチゲート構造を構成する第１トレンチ７と、トレンチ側壁ＳＢＤ２０を構成する第２トレンチ２１と、が交互に繰り返し配置されている。活性領域４１とエッジ終端領域４２との間のつなぎ領域４３に設けられたゲートランナー３４は、活性領域４１の周囲を囲む略環状で、かつ一部が内側に略矩形状に突出する凸部３４ａを有する平面形状をなす。ゲートランナー３４の凸部３４ａには、第１，２トレンチ７，２１に平行な辺に、凸部３４ａの一部を内側に凹ませてなる凹部３４ｂが形成されている。ゲートランナー３４の凸部３４ａの凹部３４ｂには、トレンチ側壁ＳＢＤ２０の第２トレンチ２１ａが配置される。【選択図】図３

Description

この発明は、炭化珪素半導体装置に関する。

従来、炭化珪素（ＳｉＣ）を半導体材料として用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＳｉＣ−ＭＯＳＦＥＴとする）では、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ｐｎダイオードが順方向バイアスされて当該寄生ｐｎダイオードを経由してバイポーラ電流が流れると、半導体基板（半導体チップ）の内部に積層欠陥が成長し、この積層欠陥成長に起因して順方向特性劣化が引き起こされる。

この順方向特性劣化は、ＳｉＣ−ＭＯＳＦＥＴと同一の半導体基板にショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を内蔵することで抑制可能である。その理由は、ＳｉＣ−ＭＯＳＦＥＴの寄生ｐｎダイオードの順方向バイアス時、当該寄生ｐｎダイオードを経由してバイポーラ電流が流れ始める順方向電圧よりも低い順方向電圧でＳＢＤを経由してバイポーラ電流が流れるからである。また、寄生ｐｎダイオードを経由してバイポーラ電流が流れることを防止することで、ＳｉＣ−ＭＯＳＦＥＴの低オン抵抗化が可能である。

従来のＳｉＣ−ＭＯＳＦＥＴの構造について説明する。図１４は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）２１０のおもて面側にトレンチゲート構造を有する縦型ＳｉＣ−ＭＯＳＦＥＴであり、同一の半導体基板２１０に後述するトレンチ側壁ＳＢＤ２２０を内蔵する。トレンチゲート構造は、活性領域２４１に設けられたｐ型ベース領域２０４、ｎ⁺型ソース領域２０５、ｐ⁺型コンタクト領域２０６、第１トレンチ２０７、ゲート絶縁膜２０８およびゲート電極２０９からなる。

第１トレンチ２０７は、ｎ⁺型ソース領域２０５およびｐ型ベース領域２０４を貫通してｎ型電流拡散領域２０３に達する。第１トレンチ２０７の内部には、ゲート絶縁膜２０８を介してゲート電極２０９が設けられている。隣り合う第１トレンチ２０７の間に、第１トレンチ２０７と離して、第２トレンチ２２１が設けられている。第２トレンチ２２１は、ｐ⁺型コンタクト領域２０６およびｐ型ベース領域２０４を貫通してｎ型電流拡散領域２０３に達する。第２トレンチ２２１の内部には、チタン（Ｔｉ）またはタングステン（Ｗ）からなる導電層２２２が埋め込まれている。

第２トレンチ２２１の側壁に、導電層２２２とｎ型電流拡散領域２０３とのショットキー接合によるＳＢＤ（以下、トレンチ側壁ＳＢＤとする）２２０が形成されている。第１，２トレンチ２０７，２２１の底面からドレイン側（ｎ⁺型ドレイン領域２０１側）へ所定深さに達するｐ⁺型領域２１６が設けられている。ｐ⁺型領域２１６は、第１，２トレンチ２０７，２２１の側壁よりも半導体基板２１０のおもて面に平行な方向へ張り出している。符号２０２，２１１〜２１５は、それぞれｎ^-型ドリフト領域、層間絶縁膜、ソース電極、バリアメタル、ソースパッドおよびドレイン電極である。

同一の半導体基板にＳＢＤを内蔵した従来のＭＯＳＦＥＴとして、半導体基板の中央部に、ＳＢＤのカソード領域として、ＭＯＳＦＥＴのドレイン領域よりも不純物濃度の低いｎ型領域を設けた装置が提案されている（例えば、下記特許文献１（第０１０１〜０１０３段落、第４２〜４４図）参照。）。また、同一の半導体基板にＳＢＤを内蔵した従来の別のＭＯＳＦＥＴとして、ＭＯＳＦＥＴセルとＳＢＤセルとをストライプ状に配置した装置が提案されている（例えば、下記特許文献２（第００８６〜００９６段落、第２４〜２７図）参照。）。

特開２００８−０４２０５６号公報 特開２０１７−１７５１００号公報

しかしながら、上述した従来の炭化珪素半導体装置では、第１トレンチ２０７の内部に埋め込むように堆積したポリシリコンをエッチバックし、当該ポリシリコンを第１トレンチ２０７の内部にのみ残すことでゲート電極２０９を形成する場合、次の問題が生じる。図１５，１６は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、活性領域２４１、エッジ終端領域２４２、つなぎ領域２４３およびゲートパッド領域２４４のレイアウトを示す。図１６には、トレンチ側壁ＳＢＤ２２０およびＰｉＮダイオード２３０（図１６にはそれぞれ「ＳＢＤ」および「ＰｉＮ」と図示）の形成領域のレイアウトを示す。

図１７は、図１５，１６の矩形枠ＡＡで囲む領域を拡大して示す平面図である。図１５，１６の矩形枠ＡＡで囲む領域は半導体基板２１０の同一箇所であり、活性領域２４１の凹部２４１ａと後述するつなぎ領域２４３の凸部２４３ａとの境界付近を示している。この矩形枠ＡＡの１組の対頂点ＡＡ１，ＡＡ２はそれぞれ活性領域２４１およびつなぎ領域２４３に位置する。具体的には、図１７には、つなぎ領域２４３の凸部２４３ａ付近における第１，２トレンチ２０７，２２１のレイアウトを示す。図１８は、図１５のつなぎ領域を拡大して示す平面図である。図１９は、図１７の切断線ＢＢ１−ＢＢ３における断面構造を示す断面図である。

図１５〜１９に示す従来の炭化珪素半導体装置は、半導体基板２１０の活性領域２４１とエッジ終端領域２４２との間の領域（以下、つなぎ領域とする）２４３にゲートパッド領域２４４を設けたＳｉＣ−ＭＯＳＦＥＴである。活性領域２４１は略矩形状の平面形状をなし、その１辺に一部を内側に略矩形状に凹ませた凹部２４１ａを有する。活性領域２４１には、ＳｉＣ−ＭＯＳＦＥＴおよびトレンチ側壁ＳＢＤ２２０の各単位セルが配置されている。活性領域２４１の断面構造（図１７）は、図１４に示す従来のＳｉＣ−ＭＯＳＦＥＴと同様である。エッジ終端領域２４２は、活性領域２４１の周囲を囲む。エッジ終端領域２４２には、デバイス構造は配置されていない（図１６には「ｎｏｎ」と図示）。

つなぎ領域２４３は、活性領域２４１の周囲を囲む略環状に配置され、かつ一部が活性領域２４１の凹部２４１ａに丁度嵌るように略矩形状に突出する凸部２４３ａを有する平面形状をなす。つなぎ領域２４３は、半導体基板２１０のおもて面の表面領域に設けられたｐ型領域で構成される。このｐ型領域とｎ^-型ドリフト領域２０２とのｐｎ接合で寄生のＰｉＮダイオード２３０が形成されている。つなぎ領域２４３の凸部２４３ａには、ゲートパッド２３５（図１７参照）が配置されるゲートパッド領域２４４が設けられている。図１５には、つなぎ領域２４３およびゲートパッド領域２４４をそれぞれドット状および斜線状のハッチングで示す。

また、図１７に示すように、活性領域２４１には、ＳｉＣ−ＭＯＳＦＥＴの単位セルのトレンチゲート構造を構成する第１トレンチ２０７と、トレンチ側壁ＳＢＤ２２０を構成する第２トレンチ２２１と、が半導体基板２１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状に配置されている。第１トレンチ２０７と第２トレンチ２２１とは、半導体基板２１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに交互に繰り返し配置されている。第２方向Ｙにおいて最もつなぎ領域２４３の凸部２４３ａ寄りに、第１トレンチ２０７ａ（２０７）が配置されている。

第２方向Ｙに最もつなぎ領域２４３の凸部２４３ａ寄りに配置された第１トレンチ２０７ａの底面に深さ方向Ｚに対向するｐ⁺型領域２１６（２３１）は、つなぎ領域２４３の全体にわたって延在している（図１９参照）。図１９では、このｐ⁺型領域２１６の、つなぎ領域２４３に延在する部分に符号２３１を付している。ＳｉＣ−ＭＯＳＦＥＴのｐ⁺型コンタクト領域２０６およびｐ型ベース領域２０４は、つなぎ領域２４３の全体にわたって延在している（図１９参照）。また、つなぎ領域２４３において、ｐ型ベース領域２０４とｐ⁺型領域２３１との間にはｐ⁺型領域２３２が設けられている。

これらつなぎ領域２４３のｐ⁺型コンタクト領域２０６、ｐ型ベース領域２０４、ｐ⁺型領域２３２およびｐ⁺型領域２３１からなるｐ型領域と、ｎ型電流拡散領域２０３、ｎ^-型ドリフト領域２０２およびｎ⁺型ドレイン領域２０１と、のｐｎ接合で寄生のＰｉＮダイオード２３０が形成されている。ＰｉＮダイオード２３０は、つなぎ領域２４３と略同じ表面積および略同じ平面形状を有する。つなぎ領域２４３には、半導体基板２１０のおもて面上に、フィールド酸化膜２３３を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲートランナー２３４が設けられている。ゲートランナー２３４は、つなぎ領域２４３と同様に、活性領域２４１の周囲を囲む環状に延在し、かつ一部がつなぎ領域２４３の凸部２４３ａ内に略矩形状に突出した凸部２３４ａを有する平面形状をなす。

つなぎ領域２４３の環状部（不図示）および凸部２４３ａにおいて、ゲートランナー２３４の直下（ｎ⁺型ドレイン領域２０１側）にまで第１トレンチ２０７の端部が延在している。この第１トレンチ２０７の端部において、ゲート電極２０９とゲートパッド２３５とがゲートランナー２３４を介して電気的に接続されている。符号２１４ａは、ソースパッド２１４の端部である。一方、第２トレンチ２２１の端部は、つなぎ領域２４３から離れた位置で終端している（図１７の符号２５１を付した矩形枠で囲む部分）。図１７には、層間絶縁膜２１１で覆われた第１トレンチ２０７を破線で示し、層間絶縁膜２１１のソースコンタクトホール２１１ａに露出された第２トレンチ２２１を実線で示す。

また、第２方向Ｙに最もつなぎ領域２４３の凸部２４３ａ寄りに配置された第１トレンチ２０７ａと、ゲートランナー２３４の凸部２３４ａと、の間の領域２５２に、ソースコンタクトホール２１１ａを形成するためのマージンを確保することができない。このため、この領域２５２にトレンチ側壁ＳＢＤ２２０を形成することができない。このように、活性領域２４１の凹部２４１ａとつなぎ領域２４３の凸部２４３ａとの境界にトレンチ側壁ＳＢＤ２２０を配置することは難しい。また、つなぎ領域２４３のｐ⁺型コンタクト領域２０６からソース電極２１２までの距離Ｃ１０１が長くなるため、つなぎ領域２４３のｐ⁺型コンタクト領域２０６のコンタクト抵抗が増加し、アバランシェ耐量の低下を引き起こす。

また、活性領域２４１の凹部２４１ａとつなぎ領域２４３の凸部２４３ａとの境界付近にトレンチ側壁ＳＢＤ２２０を配置することができないことで、トレンチ側壁ＳＢＤ２２０と、つなぎ領域２４３のｐ⁺型コンタクト領域２０６と、の距離Ｃ１０２が増加する。すなわち、トレンチ側壁ＳＢＤ２２０とＰｉＮダイオード２３０との距離が増加する。これによって、バイポーラ電流が流れやすくなり、大電流が流れたときにＰｉＮダイオード２３０がオンしやすい。図２０は、同一の半導体基板に配置されたＰｉＮダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。図２１は、図２０の検証に用いた試料の断面構造を示す断面図である。

図２０の横軸は、図２１のＰｉＮダイオード２６０ａおよびユニポーラ素子２６０ｂ間の距離ｄである。図２０の縦軸は、ユニポーラ素子２６０ｂの電流量に対する半導体基板２６５に配置されたバイポーラ素子の電流量の割合（＝バイポーラ素子の電流量／ユニポーラ素子の電流量）である。図２０には、バイポーラ素子の臨界電流密度Ｊｃを種々変更して測定した、ユニポーラ素子２６０ｂの電流量に対する半導体基板２６５に配置されたバイポーラ素子の電流量の割合（以下、バイポーラ電流量比とする）を示す。このバイポーラ電流量比が１×１０^-1以上の範囲Ｅである場合に、図２１のバイポーラ素子にＰｉＮダイオード２６０ａの動作による順方向劣化が生じているとする。

図２１に示す試料は、バイポーラ素子（不図示）と同一の半導体基板２６５にユニポーラ素子２６０ｂを内蔵する。半導体基板２６５は、炭化珪素からなるｎ⁺型出発基板２６１上にｎ^-型層２６２をエピタキシャル成長させた炭化珪素エピタキシャル基板である。ｎ^-型層２６２の、ｎ⁺型出発基板２６１側に対して反対側の表面層（半導体基板２６５のおもて面の表面層）に、２つのｐ型領域２６３を互いに離して選択的に形成した。ｎ^-型層２６２の、２つのｐ型領域２６３に挟まれた部分（以下、ＪＦＥＴ領域とする）２６４の幅ｗ_JFETを１．０μｍとした。このＪＦＥＴ領域２６４上に酸化膜を介してＳＢＤ（不図示）が配置されている。

図２１のバイポーラ素子の臨界電流密度Ｊｃを種々変更してバイポーラ電流量比を測定した。図２１において、符号２６６を付した矢印の向きは、ＰｉＮダイオード２６０ａがユニポーラ素子２６０ｂから離れる方向（すなわちＰｉＮダイオード２６０ａとユニポーラ素子２６０ｂとの距離ｄが長くなる方向）である。ＰｉＮダイオード２６０ａとユニポーラ素子２６０ｂとの距離ｄと、バイポーラ電流量比と、の関係を図２０に示す。図２０に示すように、ＰｉＮダイオード２６０ａとユニポーラ素子２６０ｂとの距離ｄが長くなるほど、バイポーラ電流が流れやすいことが確認された。この結果はバイポーラ素子の臨界電流密度Ｊｃを大きくするほど顕著にあらわれる。

この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板にＳＢＤを内蔵したＭＯＳ型半導体装置であって、アバランシェ耐量の低下を防止するとともに、寄生のＰｉＮダイオード動作を抑制することができる炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。トランジスタは、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第２導電型の第３半導体領域、第１導電型の第４半導体領域、第１トレンチ、ゲート電極および第１，２電極を有する。前記第１半導体領域は、炭化珪素からなる第１導電型の半導体基板のおもて面を構成する。前記第１半導体領域の内部に、前記第２，３半導体領域がそれぞれ選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。

前記第４半導体領域は、前記半導体基板の前記第１半導体領域を除く部分であり、前記半導体基板の裏面を構成する。前記第１トレンチは、前記第２半導体領域および前記第１半導体領域を貫通して前記第４半導体領域に達する。前記ゲート電極は、前記第１トレンチの内部にゲート絶縁膜を介して設けられている。前記第１電極は、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。

ショットキーバリアダイオードは、前記第４半導体領域と、前記第４半導体領域にショットキー接触し、かつ前記第１電極に電気的に接続された導電層と、からなる。前記トランジスタおよび前記ショットキーバリアダイオードは活性領域に配置されている。つなぎ領域は、前記活性領域の周囲を囲み、一部を内側へ突出させた凸部を有する平面形状をなす。前記つなぎ領域に延在する前記第３半導体領域および前記第１半導体領域と前記第４半導体領域とのｐｎ接合で寄生ダイオードが形成されている。

前記つなぎ領域における前記半導体基板のおもて面上に、酸化膜を介してゲートランナーが設けられている。前記ゲートランナーは、前記活性領域の周囲を囲み、一部を前記つなぎ領域の凸部において内側へ突出させた凸部を有する平面形状をなす。前記ゲートランナーの凸部の上に、層間絶縁膜を介してゲートパッドが設けられている。前記ゲートパッドは、前記ゲートランナーを介して前記ゲート電極が電気的に接続されている。

前記第１トレンチは、前記半導体基板のおもて面に平行な第１方向に延在するストライプ状に複数配置されている。前記ショットキーバリアダイオードは、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に、前記第１トレンチと交互に繰り返し配置されている。前記第２方向に最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記第２方向において前記第１トレンチよりも前記ゲートランナーの凸部に近い位置で前記ゲートランナーの凸部に対向する。

また、この発明にかかる半導体装置は、上述した発明において、前記ゲートランナーの凸部に一部を内側に凹ませた凹部が設けられている。前記第２方向に最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記ゲートランナーの凸部の前記凹部に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜は、前記半導体基板のおもて面に設けられ、前記ゲート電極および前記ゲートランナーを覆い、第１，２コンタクトホールを有する。前記第１コンタクトホールは、前記第２半導体領域、前記第３半導体領域および前記導電層を露出する。前記第２コンタクトホールは、前記ゲートランナーの凸部の前記凹部に設けられ、前記第３半導体領域および前記導電層を露出する。前記第１電極は、前記層間絶縁膜の前記第１コンタクトホールおよび前記第２コンタクトホールを介して、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２コンタクトホールの幅は、前記第１コンタクトホールの幅よりも広いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ショットキーバリアダイオードは、前記第３半導体領域および前記第１半導体領域を貫通して前記第４半導体領域に達する第２トレンチと、前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁で前記第４半導体領域にショットキー接触する前記導電層と、からなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ショットキーバリアダイオードは、前記半導体基板のおもて面で前記第４半導体領域にショットキー接触する前記導電層からなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２方向に前記ゲートランナーの凸部の角部を挟んで隣り合う前記第１トレンチは、端部同士が連結されてＵ字状の平面形状をなし、かつ前記第２方向に前記ゲートランナーの凸部の前記角部のみに対向する。端部同士が連結された前記第１トレンチを挟んで前記第２方向に最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記第２方向に前記ゲートランナーの凸部の前記角部以外の部分に対向することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜は、前記半導体基板のおもて面に設けられ、前記ゲート電極および前記ゲートランナーを覆い、第１，２コンタクトホールを有する。前記第１コンタクトホールは、前記第２半導体領域、前記第３半導体領域および前記導電層を露出する。前記第２コンタクトホールは、前記第２方向に、前記第１コンタクトホールよりも前記ゲートランナーの凸部に近い位置で、前記ゲートランナーの凸部に対向し、前記第３半導体領域および前記導電層を露出する。前記第１電極は、前記層間絶縁膜の前記第１コンタクトホールおよび前記第２コンタクトホールを介して、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続されている。

上述した発明によれば、つなぎ領域の第３半導体領域と第１電極とを直接接触させることができるため、つなぎ領域付近におけるコンタクト抵抗を低下させることができる。また、上述した発明によれば、第２方向に第１トレンチよりもつなぎ領域の凸部に近い位置に、つなぎ領域の凸部に対向してショットキーバリアダイオードを配置することができる。これによって、寄生ダイオードに近い位置にショットキーバリアダイオードを配置することができるため、バイポーラ電流が流れにくくなり、大電流時に寄生ダイオードがオンしにくくなる。

本発明にかかる炭化珪素半導体装置によれば、同一の半導体基板にＳＢＤを内蔵したＭＯＳ型半導体装置であって、アバランシェ耐量の低下を防止するとともに、寄生のＰｉＮダイオード動作を抑制することができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１，２の矩形枠Ａで囲む領域を拡大して示す平面図である。 図１のつなぎ領域を拡大して示す平面図である。 図３の切断線Ｂ１−Ｂ２における断面構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図６の切断線Ｄ１−Ｄ２における断面構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図８の切断線Ｅ１−Ｅ２における断面構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１０の切断線Ｆ１−Ｆ２における断面構造を示す断面図である。 実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１２のつなぎ領域を拡大して示す平面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１５，１６の矩形枠ＡＡで囲む領域を拡大して示す平面図である。 図１５のつなぎ領域を拡大して示す平面図である。 図１７の切断線ＢＢ１−ＢＢ３における断面構造を示す断面図である。 同一の半導体基板に配置されたＰｉＮダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。 図２０の検証に用いた試料の断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１，２は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２には、トレンチ側壁ＳＢＤ２０およびＰｉＮダイオード３０（図２にはそれぞれ「ＳＢＤ」および「ＰｉＮ」と図示）の各形成領域のレイアウトを示す。また、図２には、図１の半導体基板（半導体チップ）１０に図示された活性領域４１、エッジ終端領域４２、つなぎ領域４３およびゲートパッド領域４４のレイアウトを破線で示す。

図３は、図１，２の矩形枠Ａで囲む領域を拡大して示す平面図である。図１，２の矩形枠Ａで囲む領域は半導体基板１０の同一箇所であり、活性領域４１の凹部４１ａと後述するつなぎ領域４３の凸部４３ａとの境界付近を示している。この矩形枠Ａの１組の対頂点Ａ１，Ａ２はそれぞれ活性領域４１およびつなぎ領域４３に位置する。図３には、つなぎ領域４３の凸部４３ａ付近における第１，２トレンチ７，２１のレイアウトを示す。図４は、図１のつなぎ領域を拡大して示す平面図である。

図１〜４に示す実施の形態１にかかる炭化珪素半導体装置４０は、半導体基板１０の活性領域４１とエッジ終端領域４２との間の領域（つなぎ領域）４３にゲートパッド領域４４を設けたＳｉＣ−ＭＯＳＦＥＴである。図１，２に示すように、活性領域４１は略矩形状の平面形状をなし、その１辺に一部を内側に凹ませた凹部４１ａを有する。活性領域４１は、ＳｉＣ−ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域である。活性領域４１には、ＳｉＣ−ＭＯＳＦＥＴの単位セルおよびトレンチ側壁ＳＢＤ２０が配置されている。

エッジ終端領域４２は、活性領域４１と半導体基板１０の側面との間の領域であり、活性領域４１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域４２には、例えばガードリングやフィールドプレート、リサーフ等の一般的な耐圧構造が配置される。エッジ終端領域４２には、デバイス構造は配置されていない（図２には「ｎｏｎ」と図示）。

つなぎ領域４３は、活性領域４１とエッジ終端領域４２との間において両領域に接し、活性領域４１の周囲を囲む略環状に配置され、かつ一部が活性領域４１の凹部４１ａに丁度嵌る大きさの略矩形状に突出する凸部４３ａを有する平面形状をなす。つなぎ領域４３は、半導体基板１０のおもて面の表面領域に設けられたｐ型領域で構成される。このｐ型領域とｎ^-型ドリフト領域２とのｐｎ接合で寄生のＰｉＮダイオード３０が形成されている。ＰｉＮダイオード３０は、つなぎ領域４３の全面に形成されている。

つなぎ領域４３を構成するｐ型領域は、後述するｐ⁺型コンタクト領域６およびｐ型ベース領域４およびｐ⁺型領域３１，３２で構成される。ｐ⁺型領域３１，３２は、つなぎ領域４３と略同じ表面積および略同じ平面形状を有する。また、つなぎ領域４３には、半導体基板１０のおもて面上に、ゲート絶縁膜８およびフィールド酸化膜３３（図５参照）を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲートランナー３４が設けられている。

ゲートランナー３４は、活性領域４１の周囲を囲む略環状に配置され、かつ一部が活性領域４１の凹部４１ａに丁度嵌る大きさの略矩形状に突出する凸部３４ａを有する平面形状をなす。ゲートランナー３４の凸部３４ａには、凸部３４ａの外周３辺のうちの第１方向Ｘに平行な１辺に、凸部３４ａの一部を除去するようにパターニングして内側に凹ませてなる凹部３４ｂが形成されている。ゲートランナー３４の凸部３４ａの凹部３４ｂには、後述するようにトレンチ側壁ＳＢＤ２０の第２トレンチ２１ａ（２１）が配置される（図３，４参照）。

また、つなぎ領域４３の凸部４３ａには、ゲートパッド領域４４が設けられている。ゲートパッド領域４４は、例えば、つなぎ領域４３の凸部４３ａよりも表面積の小さい略矩形状の平面形状を有する。ゲートパッド領域４４には、ゲートパッド３５が配置されている。ゲートパッド３５は、ゲートランナー３４上に、層間絶縁膜１１（図５参照）を介して設けられている。図１には、つなぎ領域４３およびゲートパッド領域４４をそれぞれドット状および斜線状のハッチングで示す。

図３に示すように、ＳｉＣ−ＭＯＳＦＥＴの単位セル（素子の構成単位）のトレンチゲート構造を構成する第１トレンチ７と、トレンチ側壁ＳＢＤ２０を構成する第２トレンチ２１と、は、活性領域４１において半導体基板１０のおもて面に平行な方向（第１方向）Ｘに延びるストライプ状に配置されている。第１トレンチ７と第２トレンチ２１とは、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（第２方向）Ｙに交互に繰り返し配置されている。

第１トレンチ７の内部には、ゲート絶縁膜８（図５参照）を介してゲート電極９が設けられている。図３には、ゲート絶縁膜８を図示省略する。第１トレンチ７は、層間絶縁膜１１で覆われている。第２トレンチ２１の内部には、導電層２２が埋め込まれている。第２トレンチ２１は、第２トレンチ２１に隣接するｐ⁺型コンタクト領域６とともに、層間絶縁膜１１の第１ソースコンタクトホール１１ａに露出されている。

図３には、層間絶縁膜１１をドット状のハッチングで示し、導電層２２を斜線のハッチングで示す。また、図３には、層間絶縁膜１１で覆われた第１トレンチ７を破線で示し、層間絶縁膜１１の第１ソースコンタクトホール１１ａに露出された第２トレンチ２１を実線で示す。後述する層間絶縁膜１１の第２ソースコンタクトホール１１ｂに露出された第２トレンチ２１ａ（２１）も実線で示す（図６，８，１０，１２においても同様）。

第１トレンチ７は、第１方向Ｘにつなぎ領域４３の環状部（不図示）まで延在している。また、複数の第１トレンチ７のうち、活性領域４１の、第１方向Ｘにつなぎ領域４３の凸部４３ａに対向する第１トレンチ７は、第１方向Ｘにつなぎ領域４３の凸部４３ａまで延在している（符号５１で示す部分）。第１トレンチ７の端部は、つなぎ領域４３においてゲートランナー３４と深さ方向Ｚに対向する。第１トレンチ７の端部において、ゲートランナー３４を介してゲート電極９とゲートパッド３５とが電気的に接続される。

第２トレンチ２１は、第１方向Ｘにつなぎ領域４３から離れた位置で終端している。また、第１，２トレンチ７，２１を第２方向Ｙに交互に繰り返し配置するにあたって、第２方向Ｙに最もつなぎ領域４３の凸部４３ａ寄りに第２トレンチ２１ａ（２１）が配置される。この第２トレンチ２１ａはゲートランナー３４の凸部３４ａの凹部３４ｂに近接した位置５２に配置され、その全体がゲートランナー３４の凸部３４ａの凹部３４ｂに第２方向Ｙに対向する（図４参照）。第２トレンチ２１ａの一部または全部がゲートランナー３４の凸部３４ａの凹部３４ｂ内に配置されてもよい。

次に、実施の形態１にかかる炭化珪素半導体装置４０の断面構造について説明する。図５は、図３の切断線Ｂ１−Ｂ２における断面構造を示す断面図である。半導体基板１０は、ｎ⁺型ドレイン領域１となる炭化珪素からなるｎ⁺型出発基板のおもて面上に、ｎ^-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層６１，６２を順にエピタキシャル成長させたエピタキシャル基板である。半導体基板１０の、ｐ型炭化珪素層６２側の主面をおもて面とし、ｎ⁺型出発基板（ｎ⁺型ドレイン領域１）側の主面を裏面とする。

ｎ^-型炭化珪素層６１の内部には、ｐ型炭化珪素層６２との界面から所定深さに達するｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３は、半導体基板１０のおもて面に平行な方向に一様な厚さで、活性領域４１からつなぎ領域４３まで延在している。ｎ型電流拡散領域３は、エッジ終端領域４２まで延在していてもよい。

ｎ^-型炭化珪素層６１の、ｎ型電流拡散領域３以外の部分がｎ^-型ドリフト領域２である。ｎ型電流拡散領域３は、ｎ^-型ドリフト領域２とｐ型ベース領域４（ｐ型炭化珪素層６２）との間において、第１，２トレンチ７，２１の側壁に露出されている。ｐ型炭化珪素層６２の内部には、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｐ型炭化珪素層６２の、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６以外の部分がｐ型ベース領域４である。

また、ｐ型炭化珪素層６２には、半導体基板１０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達する第１トレンチ７が設けられている。第１トレンチ７の内部には、ゲート絶縁膜８を介して、ポリシリコンからなるゲート電極９が設けられている。さらに、ｐ型炭化珪素層６２には、半導体基板１０のおもて面からｐ⁺型コンタクト領域６およびｐ型ベース領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達する第２トレンチ２１が設けられている。

第２トレンチ２１の内部には、チタン（Ｔｉ）またはタングステン（Ｗ）からなる導電層２２が埋め込まれている。第２トレンチ２１の両側壁には、それぞれ、導電層２２とｎ型電流拡散領域３とのショットキー接合によりＳＢＤ（トレンチ側壁ＳＢＤ）２０が形成されている。導電層２２は、第２トレンチ２１の側壁から半導体基板１０のおもて面上に延在し、ｐ⁺型コンタクト領域６の一部を覆う。また、導電層２２は、半導体基板１０のおもて面上においてソース電極１２に接続されている。

半導体基板１０のおもて面上には、ゲート電極９を覆うように層間絶縁膜１１が設けられている。層間絶縁膜１１の第１ソースコンタクトホール１１ａには、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６および導電層２２が露出されている。ソース電極１２は、第１ソースコンタクトホール１１ａの内部において、半導体部（ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６）にオーミック接触している。層間絶縁膜１１の表面全体を覆うバリアメタル１３により、ソース電極１２は層間絶縁膜１１およびゲート絶縁膜８に接触していない。

ソース電極１２は、例えば、第１ソースコンタクトホール１１ａの内部において半導体基板１０上に堆積されたニッケル（Ｎｉ）膜中のニッケル原子と、半導体基板１０中のシリコン（Ｓｉ）原子と、が反応してなるニッケルシリサイド（ＮｉＳｉ）膜であってもよい。バリアメタル１３は、例えば、後述するソースパッド１４から層間絶縁膜１１側への金属原子の拡散を防止したり、バリアメタル１３を挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル１３は、例えば窒化チタン（ＴｉＮ）膜であってもよい。

ソース電極１２およびバリアメタル１３の表面上に、第２トレンチ２１の内部から導電層２２が延在している。ソース電極１２およびバリアメタル１３は、導電層２２に覆われている。導電層２２の表面に、ソースパッド１４が設けられている。ソースパッド１４は、例えばアルミニウム（Ａｌ）からなる。ソースパッド１４および導電層２２は、つなぎ領域４３のゲートパッド領域４４まで延在していてもよい。図３の符号１４ａは、ソースパッド１４の端部である。

ソースパッド１４および導電層２２は、ゲートパッド３５から離れた位置で終端している。半導体基板１０の裏面（ｎ⁺型ドレイン領域１となるｎ⁺型出発基板の裏面）の全面に、ドレイン電極１５が設けられている。ドレイン電極１５は、半導体基板１０の裏面にオーミック接触している。ドレイン電極１５は、例えば、半導体基板１０の裏面上に順に堆積されたニッケル膜およびチタン（Ｔｉ）膜中のニッケル原子およびチタン原子と、半導体基板１０中のシリコン原子と、が反応してなるシリサイド膜であってもよい。

また、活性領域４１において、ｎ型電流拡散領域３の内部には、第１，２トレンチ７，２１にそれぞれ深さ方向Ｚに対向する位置にｐ⁺型領域１６が選択的に設けられている。各ｐ⁺型領域１６の内部で第１，２トレンチ７，２１が終端していてもよい。ｐ⁺型領域１６は、ｐ型ベース領域４と離して設けられている。ｐ⁺型領域１６は、ＳｉＣ−ＭＯＳＦＥＴのオフ時のリーク電流抑制と、第１，２トレンチ７，２１の底面にかかる電界を緩和する機能を有する。

つなぎ領域４３には、活性領域４１からｎ型電流拡散領域３、ｐ型ベース領域４およびｐ⁺型コンタクト領域６が延在している。つなぎ領域４３において、ｎ型電流拡散領域３の内部には、ｐ⁺型領域３１，３２が設けられている。ｐ⁺型領域３２は、ｐ型ベース領域４に接する。ｐ⁺型領域３１は、ｐ⁺型領域３２に接し、ｐ⁺型領域３２よりも半導体基板１０のおもて面から深い位置に設けられている。ｐ⁺型領域３１は、例えば活性領域４１のｐ⁺型領域１６と同時に形成される。

これらつなぎ領域４３におけるｐ⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域３２，３１からなるｐ型領域と、ｎ型電流拡散領域３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合で寄生のＰｉＮダイオード３０が形成されている。ＰｉＮダイオード３０は、つなぎ領域４３と同じ平面形状で、かつ、つなぎ領域４３と同じ程度か若干少ない表面積を有する。また、つなぎ領域４３（ゲートパッド領域４４も含む）には、半導体基板１０のおもて面上に、ゲート絶縁膜８およびフィールド酸化膜３３を介してゲートランナー３４が設けられている。

上述したように、ゲートランナー３４は、つなぎ領域４３の凸部４３ａ内に突出した凸部３４ａを有し、当該凸部３４ａに一部を内側に凹ませた凹部３４ｂを有する。このゲートランナー３４の凸部３４ａの凹部３４ｂにおいて、層間絶縁膜１１に、ｐ⁺型コンタクト領域６を露出する第２ソースコンタクトホール１１ｂが設けられている。かつ、この第２ソースコンタクトホール１１ｂに、ｐ⁺型コンタクト領域６およびｐ型ベース領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達する第２トレンチ２１ａ（２１）が設けられている。

すなわち、ゲートランナー３４の凸部３４ａの凹部３４ｂに第２トレンチ２１ａを設けることで、第２方向Ｙに第１トレンチ７よりもつなぎ領域４３の凸部４３ａに近い位置で、第２方向Ｙにつなぎ領域４３の凸部４３ａに対向して、第２トレンチ２１ａを設けることができる。この第２トレンチ２１ａにも導電層２２が埋め込まれ、導電層２２とｎ型電流拡散領域３とのショットキー接合によるトレンチ側壁ＳＢＤ２０が第２トレンチ２１ａの側壁に形成されている。また、第２ソースコンタクトホール１１ｂに露出するｐ⁺型コンタクト領域６には、ソース電極１２がオーミック接触している。

つなぎ領域４３と第２トレンチ２１ａとの間に第１トレンチ７が存在しないため、従来構造（図１４〜１９参照）よりもＰｉＮダイオード３０に近い位置にトレンチ側壁ＳＢＤ２０を配置可能である。具体的には、従来構造のつなぎ領域２４３のｐ⁺型領域２３１の長さＣ１０３（図１９参照）は、本発明において第２方向Ｙに最もつなぎ領域４３の凸部４３ａ寄りに配置された第１トレンチ７ａ（７）の底面に深さ方向Ｚに対向するｐ⁺型領域１６の、つなぎ領域４３から遠い側の端部からエッジ終端領域４２までの長さＣ３に相当する。

本発明のつなぎ領域４３のｐ⁺型領域３１，３２は、第２トレンチ２１ａの底面に深さ方向Ｚに対向するｐ⁺型領域１６と離して、当該第２トレンチ２１ａよりもエッジ終端領域４２側に位置する。第１トレンチ７ａの底面に深さ方向Ｚに対向するｐ⁺型領域１６の、つなぎ領域４３から遠い側の端部からエッジ終端領域４２までの長さＣ３から、つなぎ領域４３のｐ⁺型領域３１，３２の長さＣ２を減算した長さＣ１だけ、従来構造よりもＰｉＮダイオード３０に近い位置にトレンチ側壁ＳＢＤ２０を配置することができる。

また、ゲートランナー３４の凸部３４ａの凹部３４ｂに設けた第２ソースコンタクトホール１１ｂに、ソース電極１２とｐ⁺型コンタクト領域６とのコンタクト（電気的接触部）を形成することができる。すなわち、つなぎ領域４３のｐ⁺型コンタクト領域６とソース電極１２とを直接接触させることができる。これにより、活性領域４１の凹部４１ａとつなぎ領域４３の凸部４３ａとの境界付近においてｐ⁺型コンタクト領域６のコンタクト抵抗を低下させることができるため、アバランシェ耐量の低下を防止することができる。

ゲートランナー３４は層間絶縁膜１１に覆われている。つなぎ領域４３の層間絶縁膜１１は、バリアメタル１３で覆われている。つなぎ領域４３のゲートパッド領域４４において、バリアメタル１３上には、ゲートパッド３５（図３，４参照）が設けられている。ゲートパッド３５は、ソースパッド１４と同じ積層構造を有していてもよい。ゲートパッド３５は、バリアメタル１３および層間絶縁膜１１を挟んで深さ方向Ｚにゲートランナー３４に対向する。ゲートパッド３５は、ゲートランナー３４に電気的に接続されている。

以上、説明したように、実施の形態１によれば、ゲートランナーは、ポリシリコンからなり、活性領域とエッジ終端領域との間のつなぎ領域に配置され、活性領域の周囲を囲む。かつ、ゲートランナーは、その一部をゲートパッドに深さ方向に対向するように内側に略矩形状に突出させてなる凸部を有する。ゲートランナーの凸部には、当該凸部の一部を除去することで内側に凹んでなる凹部が設けられている。

このゲートランナーの凸部の凹部内に、トレンチ側壁ＳＢＤを構成する第２トレンチを配置することで、第２方向に第１トレンチよりもつなぎ領域の凸部に近い位置に、つなぎ領域の凸部に対向してトレンチ側壁ＳＢＤを配置することができる。これによって、従来構造よりもＰｉＮダイオードに近い位置にトレンチ側壁ＳＢＤを配置することができるため、バイポーラ電流が流れにくくなり、大電流時にＰｉＮダイオードがオンしにくくなる。したがって、寄生のＰｉＮダイオード動作を抑制することができる。

また、実施の形態１によれば、ゲートランナーの凸部の凹部内に配置された第２トレンチ内の導電層とともに、つなぎ領域のｐ⁺型コンタクト領域が第２ソースコンタクトホールに露出される。このため、つなぎ領域のｐ⁺型コンタクト領域とソース電極とを直接接触させることができる。これにより、活性領域の凹部とつなぎ領域の凸部との境界付近においてｐ⁺型コンタクト領域のコンタクト抵抗を低下させることができるため、アバランシェ耐量の低下を防止することができる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図６には、図１，２の矩形枠Ａで囲む領域を拡大して示す。活性領域４１、エッジ終端領域４２、つなぎ領域４３およびゲートパッド領域４４のレイアウトや、トレンチ側壁ＳＢＤ２０およびＰｉＮダイオード３０の各形成領域のレイアウトは実施の形態１と同様である（図１，２参照）。ゲートランナー３４の凸部３４ａの平面形状は実施の形態１と同様である（図４参照）。図７は、図６の切断線Ｄ１−Ｄ２における断面構造を示す断面図である。

実施の形態２にかかる炭化珪素半導体装置５０が実施の形態１にかかる炭化珪素半導体装置４０と異なる点は、ゲートランナー３４の凸部３４ａの凹部３４ｂに形成する第２ソースコンタクトホール１１ｂ’の幅ｗ２を活性領域４１の第１ソースコンタクトホール１１ａの幅ｗ１よりも広くして、つなぎ領域４３のｐ⁺型コンタクト領域６とソース電極１２とのコンタクトの表面積を広くした点である。つなぎ領域４３のｐ⁺型コンタクト領域６とソース電極１２の表面積を広くすることで、活性領域４１の凹部４１ａとつなぎ領域４３の凸部４３ａとの境界付近においてｐ⁺型コンタクト領域６のコンタクト抵抗をさらに低下させることができる。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲートランナーの凸部の凹部に形成する第２ソースコンタクトホールの幅を広くすることで、アバランシェ耐量の低下をさらに防止することができる。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態３にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８には、図１，２の矩形枠Ａで囲む領域を拡大して示す。活性領域４１、エッジ終端領域４２、つなぎ領域４３およびゲートパッド領域４４のレイアウトや、トレンチ側壁ＳＢＤ２０およびＰｉＮダイオード３０の各形成領域のレイアウトは実施の形態１と同様である（図１，２参照）。ゲートランナー３４の凸部３４ａの平面形状は実施の形態１と同様である（図４参照）。図９は、図８の切断線Ｅ１−Ｅ２における断面構造を示す断面図である。

実施の形態３にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置４０と異なる点は、ゲートランナー３４の凸部３４ａの凹部３４ｂに形成する第２ソースコンタクトホール１１ｂに、トレンチ側壁ＳＢＤ２０に代えて、半導体基板１０のおもて面上に平板状にＳＢＤ（以下、平面ＳＢＤとする）２０’を設けた点である。平面ＳＢＤ２０’は、第２ソースコンタクトホール１１ｂにおいて半導体基板１０のおもて面に露出するｎ型領域２３と、第２ソースコンタクトホール１１ｂにおいて半導体基板１０のおもて面に沿って設けられた導電層２２と、のショットキー接合により形成されている。

具体的には、ゲートランナー３４の凸部３４ａの凹部３４ｂに形成された第２ソースコンタクトホール１１ｂには、ｎ型領域２３およびｐ⁺型コンタクト領域６が露出されている。ｎ型領域２３は、第２ソースコンタクトホール１１ｂにおいて、半導体基板１０のおもて面からｐ型炭化珪素層６２を深さ方向Ｚに貫通してｎ型電流拡散領域３に達する。導電層２２は、活性領域４１から第２ソースコンタクトホール１１ｂ内に延在し、半導体基板１０のおもて面に沿って設けられている。第２ソースコンタクトホール１１ｂに露出するｐ⁺型コンタクト領域６には、実施の形態１と同様にソース電極１２がオーミック接触している。

平面ＳＢＤ２０’の直下（ｎ⁺型ドレイン領域１側）においてｎ型電流拡散領域３の内部に、ｐ⁺型領域２４が選択的に設けられている。ｐ⁺型領域２４は、ｎ型領域２３、活性領域４１のｐ⁺型領域１６、つなぎ領域４３のｐ型ベース領域４、およびつなぎ領域４３のｐ⁺型領域３１，３２と離して配置されている。ｐ⁺型領域２４は、活性領域４１のｐ⁺型領域１６と同時に形成されてもよい。ｐ⁺型領域２４は、活性領域４１の隣り合うｐ⁺型領域１６間の間隔と同じ間隔か狭い間隔で、活性領域４１のｐ⁺型領域１６およびつなぎ領域４３のｐ⁺型領域３１，３２と離れている。

また、ｐ⁺型領域２４は、少なくとも一部が平面ＳＢＤ２０’の直下に位置していればよく、活性領域４１に配置されていてもよいし、つなぎ領域４３に配置されていてもよい、活性領域４１からつなぎ領域４３にわたって配置されていてもよい。このように平面ＳＢＤ２０’の直下においてｎ型電流拡散領域３の内部にｐ⁺型領域２４を設けることで、つなぎ領域４３のｐ型ベース領域４の端部への電界集中を緩和させることができる。これにより、活性領域４１とつなぎ領域４３との境界付近における所定耐圧を維持することができる。

以上、説明したように、実施の形態２によれば、トレンチ側壁ＳＢＤに代えて、平面ＳＢＤを設けた場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１０には、図１，２の矩形枠Ａで囲む領域を拡大して示す。活性領域４１、エッジ終端領域４２、つなぎ領域４３およびゲートパッド領域４４のレイアウトや、トレンチ側壁ＳＢＤ２０およびＰｉＮダイオード３０の各形成領域のレイアウトは実施の形態１と同様である（図１，２参照）。ゲートランナー３４の凸部３４ａの平面形状は実施の形態１と同様である（図４参照）。図１１は、図１０の切断線Ｆ１−Ｆ２における断面構造を示す断面図である。

実施の形態４にかかる炭化珪素半導体装置７０は、実施の形態２を実施の形態３にかかる炭化珪素半導体装置６０に適用して、ゲートランナー３４の凸部３４ａの凹部３４ｂに形成する第２ソースコンタクトホール１１ｂ’の幅ｗ２を活性領域４１の第１ソースコンタクトホール１１ａの幅ｗ１よりも広くしたものである。すなわち、第２ソースコンタクトホール１１ｂ’には、平面ＳＢＤ２０’が設けられている。かつ、活性領域４１の凹部４１ａとつなぎ領域４３の凸部４３ａとの境界付近においてｐ⁺型コンタクト領域６のコンタクト抵抗をさらに低下させている。

以上、説明したように、実施の形態４によれば、トレンチ側壁ＳＢＤに代えて、平面ＳＢＤを設けた場合においても、実施の形態２と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図１２は、実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１２には、図１，２の矩形枠Ａで囲む領域を拡大して示す。活性領域４１、エッジ終端領域４２、つなぎ領域４３およびゲートパッド領域４４のレイアウトや、トレンチ側壁ＳＢＤ２０およびＰｉＮダイオード３０の各形成領域のレイアウトは実施の形態１と同様である（図１，２参照）。図１２の切断線Ｇ１−Ｇ２における断面構造は実施の形態１と同様である（図５参照）。図１３は、図１２のつなぎ領域を拡大して示す平面図である。

実施の形態５にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置４０と異なる点は、次の２点である。１つ目の相違点は、ゲートランナー３４の凸部３４ａ’に凹部が設けられていない点である。すなわち、ゲートランナー３４の凸部３４ａ’は、従来構造と同様に略矩形状の平面形状をなす。２つ目の相違点は、第２方向Ｙに、ゲートランナー３４の凸部３４ａ’の角部３４ｃを挟んで隣り合う第１トレンチ７の端部同士を連結して、略Ｕ字状の平面形状を有するトレンチ（以下、連結トレンチとする）７ｂを配置した点である。ゲートランナー３４の凸部３４ａ’の角部３４ｃとは、ゲートランナー３４の凸部３４ａ’の外周３辺のうち、第１方向Ｘに平行な１辺と、第２方向Ｙに平行な１辺と、が共有する頂点である。

このように連結トレンチ７ｂによって連結された第１トレンチ７は、ゲートランナー３４の凸部３４ａ’の角部３４ｃを囲み、第２方向Ｙにゲートランナー３４の凸部３４ａ’の角部３４ｃのみに対向する。第２方向Ｙに最もつなぎ領域４３の凸部４３ａ寄りに位置する第２トレンチ２１ｂ（２１）は、第２方向Ｙに連結トレンチ７ｂを挟んでつなぎ領域４３の凸部４３ａに対向する。第２トレンチ２１ｂは、第２方向Ｙにつなぎ領域４３の凸部４３ａとの間に第１トレンチ７を挟まずに、ゲートランナー３４の凸部３４ａ’の角部３４ｃ以外の部分でつなぎ領域４３の凸部４３ａに対向する。連結トレンチ７ｂの内部には、第１トレンチ７と同様に、ゲート絶縁膜８を介してゲート電極９が設けられている。

以上、説明したように、実施の形態５によれば、第１トレンチ７の、ゲートランナーの凸部の角部付近で第２方向に隣り合う端部同士を連結することで、ゲートランナーの凸部に凹部を設けなくても、実施の形態１〜４と同様の効果を得ることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態１〜４では、ゲートランナーの凸部の外周３辺のうちの第１方向に平行な１辺に凹部を設ける場合を例に説明しているが、これに限らず、ゲートランナーの凸部の外周３辺のうちの、第１，２トレンチに平行な辺に凹部が設けられていればよい。このため、第１，２トレンチを第２方向に延在するストライプ状に配置した場合には、ゲートランナーの凸部の外周３辺のうちの第２方向に平行な２辺にそれぞれ凹部を設け、当該２つの凹部にそれぞれＳＢＤを配置してもよい。

以上のように、本発明にかかる炭化珪素半導体装置は、ＳｉＣ−ＭＯＳＦＥＴと同一の半導体基板にＳＢＤを内蔵した半導体装置に有用である。

１ ｎ⁺型ドレイン領域
２ ｎ^-型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺型コンタクト領域
７，７ａ ＭＳＯＦＥＴのゲートトレンチ（第１トレンチ）
７ｂ 連結トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１１ 層間絶縁膜
１１ａ，１１ｂ，１１ｂ' ソースコンタクトホール
１２ ソース電極
１３ バリアメタル
１４ ソースパッド
１５ ドレイン電極
１６，３１，３２ ｐ⁺型領域
２０ トレンチ側壁ＳＢＤ
２０' 平面ＳＢＤ
２１，２１ａ，２１ｂ トレンチ側壁ＳＢＤのトレンチ（第２トレンチ）
２２ 導電層
２３ ｎ型領域
３０ ＰｉＮダイオード
３３ フィールド酸化膜
３４ ゲートランナー
３４ａ，３４ａ' ゲートランナーの凸部
３４ｂ ゲートランナーの凸部の凹部
３４ｃ ゲートランナーの凸部の角部
３５ ゲートパッド
４０，５０，６０，７０，８０ 炭化珪素半導体装置
４１ 活性領域
４１ａ 活性領域の凹部
４２ エッジ終端領域
４３ つなぎ領域
４３ａ つなぎ領域の凸部
４４ ゲートパッド領域
５２ つなぎ領域の凸部に近い位置
６１ ｎ^-型炭化珪素層
６２ ｐ型炭化珪素層
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行な方向で、第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｗ１，ｗ２ ソースコンタクトホールの幅

Claims (8)

1. 炭化珪素からなる第１導電型の半導体基板と、
   前記半導体基板のおもて面を構成する第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
   前記半導体基板の前記第１半導体領域を除く部分であり、前記半導体基板の裏面を構成する第１導電型の第４半導体領域と、
   前記第２半導体領域および前記第１半導体領域を貫通して前記第４半導体領域に達する第１トレンチと、
   前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、を有するトランジスタと、
   前記第４半導体領域と、前記第４半導体領域にショットキー接触し、かつ前記第１電極に電気的に接続された導電層と、からなるショットキーバリアダイオードと、
   前記トランジスタおよび前記ショットキーバリアダイオードが配置された活性領域と、
   前記活性領域の周囲を囲み、一部を内側へ突出させた凸部を有する平面形状をなすつなぎ領域と、
   前記つなぎ領域に延在する前記第３半導体領域および前記第１半導体領域と前記第４半導体領域とのｐｎ接合で形成された寄生ダイオードと、
   前記つなぎ領域における前記半導体基板のおもて面上に酸化膜を介して設けられ、前記活性領域の周囲を囲み、一部を前記つなぎ領域の凸部において内側へ突出させた凸部を有する平面形状をなすゲートランナーと、
   前記ゲートランナーの凸部の上に層間絶縁膜を介して設けられ、前記ゲートランナーを介して前記ゲート電極が電気的に接続されたゲートパッドと、
   を備え、
   前記第１トレンチは、前記半導体基板のおもて面に平行な第１方向に延在するストライプ状に複数配置され、
   前記ショットキーバリアダイオードは、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に、前記第１トレンチと交互に繰り返し配置され、
   前記第２方向において最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記第２方向に前記第１トレンチよりも前記ゲートランナーの凸部に近い位置で前記ゲートランナーの凸部に対向することを特徴とする半導体装置。
2. 前記ゲートランナーの凸部に一部を内側に凹ませた凹部が設けられており、
   前記第２方向に最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記ゲートランナーの凸部の前記凹部に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記層間絶縁膜は、
   前記半導体基板のおもて面に設けられ、前記ゲート電極および前記ゲートランナーを覆い、
   前記第２半導体領域、前記第３半導体領域および前記導電層を露出する第１コンタクトホールと、
   前記ゲートランナーの凸部の前記凹部に設けられ、前記第３半導体領域および前記導電層を露出する第２コンタクトホールと、を有し、
   前記第１電極は、前記層間絶縁膜の前記第１コンタクトホールおよび前記第２コンタクトホールを介して、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第２コンタクトホールの幅は、前記第１コンタクトホールの幅よりも広いことを特徴とする請求項３に記載の半導体装置。
5. 前記ショットキーバリアダイオードは、
   前記第３半導体領域および前記第１半導体領域を貫通して前記第４半導体領域に達する第２トレンチと、
   前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁で前記第４半導体領域にショットキー接触する前記導電層と、からなることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記ショットキーバリアダイオードは、前記半導体基板のおもて面で前記第４半導体領域にショットキー接触する前記導電層からなることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
7. 前記第２方向に前記ゲートランナーの凸部の角部を挟んで隣り合う前記第１トレンチは、端部同士が連結されてＵ字状の平面形状をなし、かつ前記第２方向に前記ゲートランナーの凸部の前記角部のみに対向し、
   端部同士が連結された前記第１トレンチを挟んで前記第２方向に最も前記ゲートランナーの凸部寄りの前記ショットキーバリアダイオードは、前記第２方向に前記ゲートランナーの凸部の前記角部以外の部分に対向することを特徴とする請求項１に記載の半導体装置。
8. 前記層間絶縁膜は、
   前記半導体基板のおもて面に設けられ、前記ゲート電極および前記ゲートランナーを覆い、
   前記第２半導体領域、前記第３半導体領域および前記導電層を露出する第１コンタクトホールと、
   前記第２方向に、前記第１コンタクトホールよりも前記ゲートランナーの凸部に近い位置で、前記ゲートランナーの凸部に対向し、前記第３半導体領域および前記導電層を露出する第２コンタクトホールと、を有し、
   前記第１電極は、前記層間絶縁膜の前記第１コンタクトホールおよび前記第２コンタクトホールを介して、前記第２半導体領域、前記第３半導体領域および前記導電層に電気的に接続されていることを特徴とする請求項７に記載の半導体装置。

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