JP2022184484A - 半導体装置 - Google Patents

Abstract

【課題】アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供する。【解決手段】繋ぎ領域Ｒａに、第１ディープ層４とＪＦＥＴ部３を含む飽和電流抑制層、ｎ型層６、ｐ型ベース領域７、層間絶縁膜１３を備え、層間絶縁膜１３にセル領域Ｒｃを囲むコンタクト開口部１３ｂを形成する。また、少なくともｎ型層６の表面から第１ディープ層４に至るように形成され、第２ディープ層５と同じ不純物濃度で形成された外周ディープ層５ａと、層間絶縁膜１３の上に形成され、セル領域Ｒｃを囲むように配置されると共にトレンチゲート構造の長手方向に沿う直線状部分を有し、コンタクト開口部１３ｂを通じて外周ディープ層５ａに接続される外周ソース配線２０を備える。そして、外周ディープ層５ａが外周ソース配線２０の直下に配置され、かつ、外周ソース配線２０のうち直線状部分に沿って延設されるようにする。【選択図】図５

Description

本発明は、セル領域の外周を囲む外周領域として繋ぎ領域と耐圧保持領域とが備えられた半導体装置に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）が用いられるＳｉＣ半導体装置に適用すると好適である。

従来、ＳｉＣを用いたパワーデバイスとして、トレンチゲート構造のＭＯＳＦＥＴが知られている。トレンチゲート構造のＭＯＳＦＥＴでは、トレンチゲート構造を構成するためのトレンチの底部に電界集中が起こり、ゲート絶縁膜が容易に破壊されてしまうという問題がある。このため、特許文献１に示されるように、トレンチの底部での電界集中を緩和するために、トレンチの長手方向と交差する方向に沿って、トレンチ下部にストライプ状の第１ディープ層を形成している。また、第１ディープ層とベース領域とが第２ディープ層によって連結されており、ベース領域の表層部に形成されるコンタクト領域がソース電極に電気的に接続されることで、ベース領域および第２ディープ層を通じて第１ディープ層をソース電位に固定している。このような第１ディープ層を備えることで、高電界がゲート絶縁膜側に入り難くなるようにでき、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。

特開２０１９－４６９０８号公報

半導体装置においてアバランシェ耐量を低下させないためには、ベース領域などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのため、セル領域の外周に位置する外周領域において、アバランシェ時の電流が第１ディープ層から第２ディープ層を経由してセル領域の外周に備えられる外周ソース配線から抜けるようにすることが望ましい。しかしながら、外周領域における第２ディープ層のレイアウトによっては、ベース領域を長い距離通ってアバランシェ時の電流が流れ、アバランシェ耐量が低下するという課題がある。

本発明は上記点に鑑みて、アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供することを目的とする。

本開示の１つの観点にかかる半導体装置は、第１または第２導電型の半導体層（１）と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第１導電型の第１層（２）とを備え、セル領域（Ｒｃ）と、セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域（Ｒｂ）および該耐圧保持領域とセル領域との間に位置する繋ぎ領域（Ｒａ）を含む外周領域（Ｒｏ）を有している。

セル領域には、第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成された第１導電型の第２層（６）と、少なくとも第２層の表面から第１ディープ層に至るように形成された第２導電型の第２ディープ層（５）と、第２層の上に形成された第２導電型のベース領域（７）と、ベース領域の上に形成され、第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、ベース領域の上においてソース領域と異なる位置に形成され、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、ソース領域およびベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させる第１コンタクト開口部（１３ａ）が形成された層間絶縁膜（１３）と、第１コンタクト開口部を通じて、ソース領域に電気的に接続されたソース電極（１４）と、半導体層の裏面側に形成されたドレイン電極（１５）とが備えられる。

繋ぎ領域には、第１ディープ層とＪＦＥＴ部を含む飽和電流抑制層と、第２層と、ベース領域と、層間絶縁膜が備えられ、層間絶縁膜にセル領域を囲む第２コンタクト開口部（１３ｂ）が形成されており、少なくとも第２層の表面から第１ディープ層に至るように形成され、第２ディープ層と同じ第２導電型不純物濃度で形成された外周ディープ層（５ａ）と、層間絶縁膜の上に形成され、セル領域を囲むように配置されると共にトレンチゲート構造の長手方向に沿う直線状部分を有し、第２コンタクト開口部を通じて外周ディープ層に接続される外周ソース配線（２０）と、を有している。そして、外周ディープ層は、外周ソース配線の直下に配置され、かつ、外周ソース配線のうち直線状部分に沿って延設されている。

このように、繋ぎ領域において、外周ソース配線の直下に外周ディープ層を備えるようにしている。このため、繋ぎ領域のうちの外周側で発生したキャリアが外周ディープ層を通って外周ソース配線に抜けるようにできる。つまり、ほぼベース領域を通ることなく外周ソース配線に直接流れ込むようにできる。したがって、アバランシェ耐量の低下を抑制することが可能な半導体装置にできる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。 図１に示すＳｉＣ半導体装置を備えた半導体チップの上面レイアウトを示した図である。 図３中の領域Ｒの拡大図である。 外周領域における繋ぎ領域およびセル領域のうちの繋ぎ領域側の断面でのホールの流れを示した図である。 比較例として示した繋ぎ領域近傍を示す図３の領域Ｒに相当する拡大図である。 比較例として示す外周領域における繋ぎ領域でのホールの流れを示した断面図である。 図２に示すＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ａに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ｂに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ｃに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ｄに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ｅに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図８Ｆに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図５に示す断面でのＳｉＣ半導体装置の製造工程を示す図である。 図９Ａに続くＳｉＣ半導体装置の製造工程を示す図である。 図９Ｂに続くＳｉＣ半導体装置の製造工程を示す図である。 図９Ｃに続くＳｉＣ半導体装置の製造工程を示す図である。 図９Ｄに続くＳｉＣ半導体装置の製造工程を示す図である。 図９Ｅに続くＳｉＣ半導体装置の製造工程を示す図である。 図９Ｆに続くＳｉＣ半導体装置の製造工程を示す図である。 第２実施形態にかかるＳｉＣ半導体装置の繋ぎ領域近傍を示す図３の領域Ｒに相当する拡大図である。 第２実施形態の変形例で説明するＳｉＣ半導体装置の繋ぎ領域近傍を示す図３の領域Ｒに相当する拡大図である。 他の実施形態で説明するＳｉＣ半導体装置を備えた半導体チップの上面レイアウトを示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図１～図９を参照して説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。

本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。ＳｉＣ半導体装置は、図３および図４に示すように、セル領域Ｒｃとセル領域Ｒｃを囲む外周領域Ｒｏとを有した構成とされるが、図１および図２に示す縦型ＭＯＳＦＥＴは、そのうちのセル領域Ｒｃに備えられる。なお、以下では、図１～図４に示すように、互いに直交する一方向をそれぞれＸ方向、Ｙ方向、Ｚ方向として説明する。具体的には、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向とする。

なお、図１は、図４中のＩ－Ｉ断面、図５は、図４中のＶ－Ｖ断面を示している。また、図２は、セル領域Ｒｃの一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。セル領域Ｒｃおよび外周領域Ｒｏでは、共に、ｎ^＋型基板１の主表面上に、ｎ^＋型基板１より低濃度とされたドリフト層の一部を構成するｎ^－型層２が形成されている。ｎ^＋型基板１は半導体層に相当し、ｎ^－型層２は、第１導電型の第１層に相当する。

〔セル領域Ｒｃの構成〕
セル領域Ｒｃでは、ｎ^－型層２の上に、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の第１ディープ層４が形成されている。ｎ^－型層２は、ｎ^＋型基板１と反対側においてＪＦＥＴ部３と連結されている。

ＪＦＥＴ部３と第１ディープ層４は、飽和電流抑制層を構成するものであり、共に、Ｙ方向を長手方向として延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ^＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と第１ディープ層４は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。

なお、本実施形態の場合、ＪＦＥＴ部３が第１ディープ層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は第１ディープ層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第１ディープ層４の間に配置された状態となっている。

第１ディープ層４は、ｐ型不純物層によって構成されている。上記したように、第１ディープ層４は、ストライプ状とされており、ストライプ状とされた第１ディープ層４の各ライン状の部分は一定幅とされ、等間隔に配置されていて、深さ方向においてｐ型不純物濃度が一定とされている。

さらに、ＪＦＥＴ部３および第１ディープ層４の上には、ＳｉＣからなるドリフト層の一部を構成し、第１導電型の第２層に相当するｎ型層６が形成されている。ｎ型層６は、ｎ型不純物濃度がｎ^－型層２と同じにされていても良いが、高くすることで縦型ＭＯＳＦＥＴのチャネルを通じて流れる電流がＹ方向に拡散できるようにすることができる。

なお、本実施形態では、ｎ^－型層２とＪＦＥＴ部３およびｎ型層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ^－型層２とｎ^＋型基板１との間にバッファ層を備えた構造とすることもできる。

ｎ型層６の上にはＳｉＣからなるｐ型ベース領域７が形成されており、ｐ型ベース領域７の上には、ＳｉＣからなるｎ^＋型ソース領域８が形成されている。また、ｐ型ベース領域７およびｎ型層６の一部にｐ型不純物が注入されることで、ｐ型ベース領域７の表面から第１ディープ層４に至るように、ＳｉＣからなる第２ディープ層５が形成されている。第２ディープ層５は、ｐ型ベース領域７よりもｐ型不純物濃度が高くされており、ｐ型ベース領域７は、第１ディープ層４よりもｐ型不純物濃度が低くされている。また、ｎ^＋型ソース領域８は、ｎ型不純物濃度がｎ型層６よりも高濃度とされている。

また、ｎ^＋型ソース領域８の表面から第２ディープ層５もしくはｐ型ベース領域７に達するように、ｐ型ベース領域７よりもｐ型不純物濃度が高くされたコンタクト領域に相当するコンタクトｐ^＋型層９が形成されている。コンタクトｐ^＋型層９は、図２に示すように、後述するトレンチゲート構造に対して交差するＹ方向に延設されているが、ここではトレンチゲート構造の複数本に１つもしくは複数の割合でトレンチゲート構造の間においてＸ方向にも延設している。上記した第２ディープ層５は、このコンタクトｐ^＋型層９のうちＸ方向に延設された部分の下方に形成されている。なお、ここでは第２ディープ層５を隣り合うゲートトレンチ１０の両側壁間の全域に形成しているが、必ずしも全域に形成する必要はない。

コンタクトｐ^＋型層９は、ｐ型ベース領域７に加えて第１ディープ層４をソース電位に固定するために、ｐ型ベース領域７と後述するソース電極１４とを連結させる役割を果たす。コンタクトｐ^＋型層９がソース電極１４と接続されることにより、コンタクトｐ^＋型層９を通じてｐ型ベース領域７をソース電位に固定し、第２ディープ層５もしくはｐ型ベース領域７を介して第１ディープ層４もソース電位に固定する。なお、図示していないが、ｎ^＋型ソース領域８やコンタクトｐ^＋型層９の表面はソース電極１４に含まれる電極材料と反応してシリサイド層とされており、ｎ^＋型ソース領域８やコンタクトｐ^＋型層９とソース電極１４とがオーミック接触させられている。

さらに、ｐ型ベース領域７およびｎ^＋型ソース領域８を貫通してｎ型層６に達するように、所定幅かつ所定深さで形成されたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７やｎ^＋型ソース領域８さらにはコンタクトｐ^＋型層９のうちのＸ方向に延設された部分が配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や第１ディープ層４の長手方向と交差する方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とするライン状のレイアウトで形成されている。そして、図１、図２、図４に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ^＋型ソース領域８が配置されている。

なお、ここでは図４に示すように、ｎ^＋型基板１の主表面に対する法線方向から見て、ゲートトレンチ１０がストライプ状となるようにしているが、ゲートトレンチ１０が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ１０の２本を１組として、その両端同士が半円状に繋がるようにゲートトレンチ１０をレイアウトしても良い。

ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域８とｎ型層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２がゲートトレンチ１０内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極１２を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、ゲートトレンチ１０の外側に張り出していても良いが、ここではゲートトレンチ１０内に配置され、ゲートトレンチ１０がゲート絶縁膜１１とゲート電極１２および層間絶縁膜１３によって埋め尽くされている。

また、図１に示すように、ｎ^＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４や図示しないゲート配線などが形成されている。ソース電極１４やゲート配線は、複数の金属、例えばＮｉ／Ａｌ等で構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ^＋型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはコンタクトｐ^＋型層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁され、図４および図５に示すように層間絶縁膜１３に形成されたコンタクト開口部１３ａを通じて、ｎ^＋型ソース領域８およびコンタクトｐ^＋型層９と接触させられている。コンタクト開口部１３ａは、第１コンタクト開口部に相当し、層間絶縁膜１３のうちセル領域Ｒｃと対応する位置に形成されており、セル領域Ｒｃの広範囲においてソース電極１４がｎ^＋型ソース領域８およびコンタクトｐ^＋型層９と接触させられている。また、ゲート配線も、層間絶縁膜１３に形成された図示しないコンタクト開口部を通じてゲート電極１２の先端から引き出されたゲートライナーと接触させられている。

一方、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域Ｒｃが構成されている。

〔外周領域Ｒｏの構成〕
外周領域Ｒｏは、図３および図４に示すようにセル領域Ｒｃを囲むように構成されており、繋ぎ領域Ｒａと耐圧保持領域Ｒｂとを有している。繋ぎ領域Ｒａは、セル領域Ｒｃから耐圧保持領域Ｒｂに至る迄の間の領域である。

図５に示すように、繋ぎ領域Ｒａも、ｎ^＋型基板１の主表面上ｎ^－型層２、ＪＦＥＴ部３および第１ディープ層４を備える飽和電流抑制層、ｎ型層６、ｐ型ベース領域７が形成されており、部分的に第２ディープ層５およびコンタクトｐ^＋型層９が形成されている。第２ディープ層５は、セル領域Ｒｃを囲むように、角部が丸められた長方形状とされており、図５に示すように、第２ディープ層５が形成された位置と重なるようにコンタクトｐ^＋型層９も形成されている。

また、繋ぎ領域Ｒａにおいても、ｐ型ベース領域７などの上に層間絶縁膜１３が形成されており、さらに層間絶縁膜１３の上にソース電位とされる外周ソース配線２０が形成されている。例えば、外周ソース配線２０は、チップ面内の所定の位置でソース電極１４と接続されることでソース電位とされる。以下、第２ディープ層５のうち繋ぎ領域Ｒａに形成された部分を外周ディープ層５ａという。外周ディープ層５ａは、セル領域Ｒｃに形成される第２ディープ層５と同時に形成されるものであり、同じ不純物濃度とされている。また、コンタクトｐ^＋型層９のうち繋ぎ領域Ｒａに形成された部分を外周コンタクト部９ａという。外周コンタクト部９ａも、セル領域Ｒｃに形成されるコンタクトｐ^＋型層９と同時に形成されるものであり、同じ不純物濃度とされている。

層間絶縁膜１３には、セル領域Ｒｃと対応する位置に形成されたコンタクト開口部１３ａの外側において、コンタクト開口部１３ａを囲むようにコンタクト開口部１３ｂが形成されている。換言すれば、繋ぎ領域Ｒａのうちのセル領域Ｒｃと耐圧保持領域Ｒｂとの中間位置にコンタクト開口部１３ｂが形成されている。コンタクト開口部１３ｂは、第２コンタクト開口部に相当し、角部が丸められた長方形状とされている。このコンタクト開口部１３ｂを通じて、繋ぎ領域Ｒａにおいて外周コンタクト部９ａと外周ソース配線２０とが電気的に接続されている。なお、図５などでは示していないが、ソース電極１４と外周ソース配線２０との間にゲートランナーが配置されていても良い。また、層間絶縁膜１３の下にゲート絶縁膜１１や図示しないフィールド酸化膜が配置されていても良く、その場合、例えば、ゲートランナーをゲート絶縁膜１１およびフィールド酸化膜の上で、かつ層間絶縁膜１３の下に配置される構造とすることができる。

ここで、外周ディープ層５ａと外周コンタクト部９ａおよび外周ソース配線２０は、繋ぎ領域Ｒａに発生したホールを抜けやすくするために備えられている。上記したように、外周ディープ層５ａおよび外周ソース配線２０は、角部が丸められた長方形状とされている。セル領域Ｒｃが互いに直交する辺Ｈ１、Ｈ２にて構成される長方形状であるとすると、外周ディープ層５ａおよび外周ソース配線２０が構成する長方形状の直交する各辺Ｌ１、Ｌ２は、辺Ｈ１、Ｈ２と対向するレイアウトとされている。辺Ｈ１と辺Ｌ１は、Ｘ方向、つまりトレンチゲート構造の長手方向に沿う辺とされ、辺Ｈ２と辺Ｌ２は、Ｙ方向、つまりトレンチゲート構造の長手方向に直交する辺とされている。なお、ここでいう辺Ｌ１と辺Ｌ２がそれぞれ第１辺、第２辺に相当する。

そして、図５に示すように、外周ディープ層５ａと外周コンタクト部９ａおよび外周ソース配線２０は重なるようにレイアウトされている。つまり、外周ソース配線２０の直下に外周ディープ層５ａおよび外周コンタクト部９ａを配置している。本実施形態では、外周ソース配線２０の直下、より詳しくは外周ソース配線２０のうちコンタクト開口部１３ｂ内に配置されるＳｉＣとの接触面の直下にのみ外周ディープ層５ａを形成している。ただし、これは一例を示したのであり、外周ソース配線２０のうちＳｉＣとの接触面の直下に加えて、それより内周となるセル領域Ｒｃ側や外周となる耐圧保持領域Ｒｂ側に外周ディープ層５ａがはみ出して形成されていても良い。また、外周コンタクト部９ａについても、外周ソース配線２０の直下にのみ形成されていても良い。

各外周ディープ層５ａの寸法については任意であるが、ここでは幅、つまり短手方向の寸法については、第２ディープ層５のうちセル領域Ｒｃ内に配置される部分と同じ幅にしており、例えば１～２μｍとしている。また、外周コンタクト部９ａを外周ソース配線２０の直下にのみ形成する形態とする場合、外周コンタクト部９ａの幅、つまり短手方向の寸法について、コンタクトｐ^＋型層９のうちセル領域Ｒｃ内に配置される部分と同じ幅とし、例えば１～２μｍとしている。

外周ディープ層５ａを含め第２ディープ層５は、例えばｎ型層６に対してｐ型不純物をイオン注入することによって形成される。また、外周コンタクト部９ａを含めコンタクトｐ^＋型層９は、例えばｐ型ベース領域７もしくはｎ^＋型ソース領域８に対してｐ型不純物をイオン注入することによって形成される。このとき、イオン注入用のマスクとして使う酸化膜の開口部が大面積の領域は、小面積の領域に比べて、エッチングガスが多く供給される。このため、マスクのパターニング時に下地層となるＳｉＣがエッチングされ過ぎることがある。しかしながら、外周ディープ層５ａや外周コンタクト部９ａをライン状に形成すれば、個々の外周ディープ層５ａや外周コンタクト部９ａが大面積にならないようにできるため、下地層がエッチングされ過ぎないようにできる。

このようなエッチング抑制効果については、少なくとも外周ディープ層５ａや外周コンタクト部９ａの幅が１０μｍ以下であれば得ることができ、幅が狭いほど効果が高く、特に２μｍ以下になると高い効果を得ることができる。ただし、外周ディープ層５ａや外周コンタクト部９ａについては、繋ぎ領域Ｒａのうちの外周側で発生したホールを抜けやすくするためのものであるため、内部抵抗が小さいことが望まれる。これを考慮して、外周ディープ層５ａの幅を１μｍ以上としているが、この幅については外周ディープ層５ａの不純物濃度などにも依存するため、１μｍ未満とされていても構わない。

さらに、外周領域Ｒｏのうちの繋ぎ領域Ｒａよりも外側には、耐圧保持領域Ｒｂが形成されている。耐圧保持領域Ｒｂには、図示しないｐ型ガードリングやＥＱＲ（Equivalent Potential Ring）等の外周耐圧構造が構成されており、電界集中を抑制してＳｉＣ半導体装置の耐圧を保持することが可能となる。

なお、本実施形態では、図３に示すように、ＳｉＣ半導体装置を構成する半導体チップ１００中における繋ぎ領域Ｒａの一部に、信号端子となるパッド３０を配置した構造としている。このパッド３０は、繋ぎ領域Ｒａにおいて、層間絶縁膜１３の上に形成され、縦型ＭＯＳＦＥＴの所望の電極などと接続されている。このような構造において、外周ディープ層５ａや外周ソース配線２０をセル領域Ｒｃに加えてパッド３０を囲むように形成してある。

以上のようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が構成されている。

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。

このとき、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。また、ＪＦＥＴ部３のｎ型不純物濃度をｎ^－型層２よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

このように、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

さらに、ＪＦＥＴ部３を挟み込むように第１ディープ層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ^－型層２に伸びてくる空乏層の伸びが第１ディープ層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ^－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。

よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。

一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。

このように、本実施形態では、負荷短絡等によるＳｉＣ半導体装置の耐量の向上を図ることも可能となっているが、ドレイン電極１５側が高電圧になったときにＰＮ接合部でアバランシェブレークダウンが発生することを想定し、アバランシェテストを行っている。つまり、ＳｉＣ半導体装置のアバランシェ耐量について調べる試験を行っている。

まず、本発明者らは、図６に示すように、本実施形態のような外周ディープ層５ａをセル領域Ｒｃに備えられる第２ディープ層５と同じレイアウトのまま、直線状に等間隔に複数本並べて配置する構造について、アバランシェテストを行った。しかしながら、このような構造では、所望のアバランシェ耐量を得ることができないことが確認された。

図６および図７に示すように、外周ソース配線２０から外周ディープ層５ａが離れた位置に形成されている。このため、アバランシェ時に発生したホールが外周ディープ層５ａからｐ型ベース領域７を通ったのちに外周ソース配線２０に抜けることになるが、ｐ型ベース領域７を長い距離通ってホールが抜けることになる。このため、所望のアバランシェ耐量が得られなくなるのである。つまり、比較的低不純物濃度とされたｐ型ベース領域７を長い距離通ってホールが抜けることは、高抵抗な領域を長い距離通ってホールが抜けることを意味している。このため、アバランシェ耐量を低下させてしまう。アバランシェ耐量を低下させないためには、ｐ型ベース領域７などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのためには、セル領域Ｒｃの外周に位置する外周領域Ｒｏにおいて、アバランシェ時の電流があまりｐ型ベース領域７を長い距離通ることなく外周ソース配線２０から抜けるようにすることが望ましい。

これに対して、図３～図５に示すように、本実施形態では、外周ソース配線２０の直下に外周ディープ層５ａを形成している。より詳しくは、略長方形状とされた外周ソース配線２０に合わせて、外周ソース配線２０に重なるように略長方形状に外周ディープ層５ａをレイアウトしている。このため、図５中に矢印で示すように、繋ぎ領域Ｒａのうちの外周側で発生したホールが外周ソース配線２０の直下の外周ディープ層５ａを通って外周ソース配線２０に抜けるようにできる。つまり、ほぼｐ型ベース領域７を通ることなく外周ソース配線２０に直接流れ込むようにできる。したがって、アバランシェ耐量の低下を抑制することが可能となる。さらに、本実施形態では、外周ソース配線２０の直下に外周コンタクト部９ａも形成している。このため、更にｐ型ベース領域７を通ることなく外周ソース配線２０に電流が流れ込むようにでき、よりアバランシェ耐量の低下を抑制できる。

続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図８Ａ～図８Ｇおよび図９Ａ～図９Ｇを参照して説明する。

〔図８Ａ、図９Ａに示す工程〕
まず、半導体基板として、例えばＳｉＣで構成されるｎ^＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型層２を形成する。このとき、ｎ^＋型基板１の主表面上に予めｎ^－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ^－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。

〔図８Ｂ、図９Ｂに示す工程〕
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、第１ディープ層４を形成する。その後、マスク１７を除去する。

なお、ここでは、第１ディープ層４をイオン注入によって形成しているが、イオン注入以外の方法によって第１ディープ層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングして第１ディープ層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して第１ディープ層４を形成する。このように、第１ディープ層４をエピタキシャル成長によって形成することもできる。

〔図８Ｃ、図９Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層６を形成する。

〔図８Ｄ、図９Ｄに示す工程〕
ｎ型層６の上にｐ型ベース領域７をエピタキシャル成長させる。そして、ｐ型ベース領域７の上に、第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。このとき、外周領域Ｒｏにおける繋ぎ領域Ｒａに、外周ディープ層５ａも同時に形成している。このため、外周ディープ層５ａはセル領域Ｒｃ内の第２ディープ層５とｐ型不純物濃度が同じになる。この後、マスク１８を除去する。

〔図８Ｅ、図９Ｅに示す工程〕
ｐ型ベース領域７の上にｎ^＋型ソース領域８を形成する。ｎ^＋型ソース領域８については、エピタキシャル成長によって形成しても良いし、イオン注入によって形成しても良い。

〔図８Ｆ、図９Ｆに示す工程〕
ｐ型ベース領域７やｎ^＋型ソース領域８の上にコンタクトｐ^＋型層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてｐ型不純物をイオン注入することで外周コンタクト部９ａを含むコンタクトｐ^＋型層９を形成する。この後、マスクを除去する。

〔図８Ｇ、図９Ｇに示す工程〕
ｎ^＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。

その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ^＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、ゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。

さらに、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。そして、図示しないマスクを用いてｎ^＋型ソース領域８およびコンタクトｐ^＋型層９が露出するまで層間絶縁膜１３をエッチングし、コンタクト開口部１３ａを形成すると共にゲートトレンチ１０内に層間絶縁膜１３を残す。また、このときに、図示しないマスクを用いて層間絶縁膜１３のうち外周コンタクト部９ａと対応する位置もエッチングすることで、角部が丸められた長方形枠状にコンタクト開口部１３ｂを形成する。

この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４に加えて外周ソース配線２０や図示しないゲート配線を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。

以上説明したように、本実施形態のＳｉＣ半導体装置では、繋ぎ領域Ｒａにおいて、外周ソース配線２０の直下に外周ディープ層５ａおよび外周コンタクト部９ａを備えるようにしている。このため、繋ぎ領域Ｒａのうちの外周側で発生したホールが外周ディープ層５ａおよび外周コンタクト部９ａを通って外周ソース配線２０に抜けるようにできる。つまり、ほぼｐ型ベース領域７を通ることなく外周ソース配線２０に直接流れ込むようにできる。したがって、アバランシェ耐量の低下を抑制することが可能なＳｉＣ半導体装置にできる。

また、本実施形態のＳｉＣ半導体装置では、次のような効果を得ることができる。

（１）本実施形態では、外周ディープ層５ａおよび外周コンタクト部９ａを外周ソース配線２０に合わせて略長方形状とし、セル領域Ｒｃを囲むように配置している。このため、繋ぎ領域Ｒａの外周側で発生したホールが抜ける経路をより広範囲に構成することが可能となる。したがって、よりホールが外周ソース配線２０に抜けやすくなるようにでき、さらにアバランシェ耐量の低下を抑制することが可能となる。

（２）また、本実施形態では、外周ディープ層５ａや外周コンタクト部９ａをライン状のもので構成している。このため、外周ディープ層５ａや外周コンタクト部９ａが大面積とならないようにできる。このため、外周ディープ層５ａを含む第２ディープ層５をイオン注入で形成する際に、イオン注入用のマスク１８に開口部を形成する際のエッチングによって、外周ディープ層５ａの形成予定領域の下地層となるＳｉＣがエッチングされ過ぎないようにできる。また、外周コンタクト部９ａを含むコンタクトｐ^＋型層９をイオン注入によって形成する際にも、同様の効果が得られる。

（３）各外周ディープ層５ａの幅を第２ディープ層５のうちセル領域Ｒｃ内に配置される部分と同じ幅としている。このため、外周ディープ層５ａを含む第２ディープ層５をイオン注入で形成する際に、イオン注入用のマスク１８の開口部の幅をセル領域Ｒｃと外周領域Ｒｏとで合わせることが可能となる。これにより、マスク１８に開口部を形成する際のエッチングレートをセル領域Ｒｃと外周領域Ｒｏとで合わせることができ、下地層となるＳｉＣがエッチングされ過ぎる箇所が発生しないようにできる。また、外周コンタクト部９ａの幅もコンタクトｐ^＋型層９のうちセル領域Ｒｃ内に配置される部分と同じ幅にしているため、同様の効果が得られる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して外周ディープ層５ａのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０に示すように、本実施形態では、繋ぎ領域Ｒａのうちの半導体チップ１００の上下、つまりセル領域Ｒｃを挟んだＹ方向の両側の位置では、外周ソース配線２０と重なるように、外周ディープ層５ａをＸ方向に沿う直線状で構成している。また、繋ぎ領域Ｒａのうち半導体チップ１００の左右部分、つまりセル領域Ｒｃを挟んでＸ方向の両側では、セル領域Ｒｃ内に形成された第２ディープ層５から延長されるようにして外周ディープ層５ａを構成している。そして、外周ディープ層５ａが外周ソース配線２０と交差するようにしている。つまり、外周ディープ層５ａをストライプ状に配置しつつ、外周ソース配線２０と外周ディープ層５ａとが半導体チップ１００の上下部分では線状に重なり、半導体チップ１００の左右部分では点状に重なるようにしている。

このように、外周ディープ層５ａのレイアウトを変更しても、外周ソース配線２０の直下に外周ディープ層５ａを備えることで、第１実施形態と同様の効果を得ることができる。

（第２実施形態の変形例）
上記第２実施形態では、半導体チップ１００の左右両側では、セル領域Ｒｃ内に形成された第２ディープ層５から延長されるようにして外周ディープ層５ａを構成した。これに対して、図１１に示すように、外周ディープ層５ａを第２ディープ層５の延長線と外周ソース配線２０とが交差する場所にのみ点在して配置するようにしても良い。また、外周ディープ層５ａを必ずしも第２ディープ層５の延長線上に配置していなくても、単に外周ソース配線２０と重なるように点在させていても良い。勿論、外周ディープ層５ａを第２ディープ層５の長手方向に延ばして、外周ソース配線２０の外側にはみ出すように延設しても良い。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）例えば、上記各実施形態では、外周ディープ層５ａのレイアウトを示したが、これらは一例を示したに過ぎない。例えば、第１、第２実施形態およびその変形例では、外周ソース配線２０のうちＸ方向に沿う直線状部分の直下に直線状に外周ディープ層５ａを備えたが、直線状とせずに破線状としても良い。

また、外周ディープ層５ａを第１、第２実施形態およびその変形例で示したレイアウトや上記したような破線状のレイアウトとしつつ、繋ぎ領域Ｒａの他の部位にも備えるようにしても良い。例えば、半導体チップ１００の上下両側において、外周ソース配線２０に重なる直線状部分に加えて、外周ソース配線２０に対して交差するように外周ディープ層５ａをレイアウトしても良い。その場合、繋ぎ領域Ｒａで発生していたホールが外周ディープ層５ａのうち外周ソース配線２０に対して交差する部分を通ったのち直線状部分に至り、外周ソース配線２０に抜けるようになるため、よりホールが抜けやすくなる。これにより、さらにアバランシェ耐量の低下を抑制することが可能となる。

なお、上記各実施形態は、外周ディープ層５ａに加えて外周コンタクト部９ａを形成したが、外周ディープ層５ａを半導体表面まで形成する場合、外周コンタクト部９ａを備えずに、外周ディープ層５ａが外周ソース配線２０に直接接触する構造であっても良い。つまり、外周ディープ層５ａについては、外周コンタクト部９ａを通じて外周ソース配線２０と接続する構成とされていても良いし、外周コンタクト部９ａを備えることなく外周ソース配線２０に直接接続する構成とされていても良い。

また、外周ディープ層５ａを含めて、第２ディープ層５をｐ型ベース領域７の表面からｎ型層６より深く第１ディープ層４に至るように形成しているが、少なくとも第２層に相当するｎ型層６の表面から形成されていれば良い。外周ディープ層５ａをｎ型層６の表面から形成する場合についても、外周コンタクト部９ａを備える構成、備えない構成、いずれでも構わないが、備えない構造とされる場合、ｐ型ベース領域７が外周ソース配線２０と直接接触する構造とすれば良い。また、外周コンタクト部９ａを備える構造の場合、外周コンタクト部９ａがｐ型ベース領域７の厚み分形成されていて、外周コンタクト部９ａと外周ディープ層５ａとが接触する構造であると好ましい。勿論、ｐ型ベース領域７を挟んで外周ディープ層５ａと外周コンタクト部９ａとが離れていても良い。ホールが外周ソース配線２０に抜けるまでに、ｐ型ベース領域７を通る構造になる場合もあるが、短い距離であるため、アバランシェ耐量の低下は限定的にできる。

なお、第２実施形態やその変形例についても、外周コンタクト部９ａを備える構造としても備えない構造としても良いが、備える構造とする場合には、外周ディープ層５ａと同じレイアウトにすると好ましい。それにより、上記したように、外周コンタクト部９ａをイオン注入する際のマスクのパターニング時に下地層となるＳｉＣがエッチングされ過ぎることを抑制するという効果も得られる。

（２）セル領域Ｒｃが構成する外形形状が長方形となる場合を例に挙げたが、他の形状であっても良い。その場合でも、セル領域Ｒｃが構成する外形形状の各辺に沿うように外周ソース配線２０を形成することになる。

このため、第１実施形態のような形態とする場合、外周ソース配線２０のレイアウトに沿って、ライン状に外周ディープ層５ａを形成すれば良い。この場合も、外周コンタクト部９ａも外周ソース配線２０に沿ってライン状にすることもできる。

また、第２実施形態やその変型例のような形態とする場合、外周ソース配線２０のうちセル領域Ｒｃ内の第２ディープ層５およびコンタクトｐ^＋型層９に沿う辺については、外周ディープ層５ａおよび外周コンタクト部９ａを直線状に重ねて配置する。そして、外周ソース配線２０のうちセル領域Ｒｃ内の第２ディープ層５およびコンタクトｐ^＋型層９の延長線と交差する部分については、外周ディープ層５ａおよび外周コンタクト部９ａが点在して配置されるようにする。つまり、第２実施形態のように、外周ディープ層５ａおよび外周コンタクト部９ａをライン状とし、外周ソース配線２０と交差する部分において点在する状態とされていても良い。また、第２実施形態の変形例のように、外周ディープ層５ａおよび外周コンタクト部９ａを外周ソース配線２０の直下にのみ点在して配置させるようにしても良い。

（３）また、上記実施形態では、図３に示すように、半導体チップ１００における繋ぎ領域Ｒａに備えたパッド３０とセル領域Ｒｃを囲むように外周ディープ層５ａおよび外周ソース配線２０を備えるようにしたが、他のレイアウトとされても良い。例えば、図１２に示すようにセル領域Ｒｃとパッド３０との間を通るように外周ディープ層５ａおよび外周ソース配線２０が配置される構造であっても良い。

（４）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。

（５）さらに、上記実施形態では、半導体層としてｎ^＋型基板１を用意し、このｎ^＋型基板１の上に第１導電型の第１層に相当するｎ^－型層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ^－型層２を構成する半導体基板を用いて、その裏面側にイオン注入を行うことでｎ^－型層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。

（６）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎない。例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

１…ｎ^＋型基板、３…ＪＦＥＴ部、４…第１ディープ層、５…第２ディープ層、
５ａ…外周ディープ層、７…ｐ型ベース領域、８…ｎ^＋型ソース領域、
９…コンタクトｐ^＋型層、９ａ…外周コンタクト部、１０…ゲートトレンチ、
１１…ゲート絶縁膜、１２…ゲート電極、１３…層間絶縁膜、
１３ａ、１３ｂ…コンタクト開口部、１４…ソース電極、１５…ドレイン電極、
Ｒｃ…セル領域、Ｒｏ…外周領域、Ｒａ…繋ぎ領域、Ｒｂ…耐圧保持領域

Claims (6)

1. 半導体装置であって、
   第１または第２導電型の半導体層（１）と、
   前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型の第１層（２）とを備え、
   セル領域（Ｒｃ）と、前記セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域（Ｒｂ）および該耐圧保持領域と前記セル領域との間に位置する繋ぎ領域（Ｒａ）を含む外周領域（Ｒｏ）を有しており、
   前記セル領域には、
   前記第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
   前記飽和電流抑制層の上に形成された第１導電型の第２層（６）と、
   少なくとも前記第２層の表面から前記第１ディープ層に至るように形成された第２導電型の第２ディープ層（５）と、
   前記第２層の上に形成された第２導電型のベース領域（７）と、
   前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
   前記ベース領域の上において前記ソース領域と異なる位置に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
   前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
   前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させる第１コンタクト開口部（１３ａ）が形成された層間絶縁膜（１３）と、
   前記第１コンタクト開口部を通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
   前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
   前記繋ぎ領域には、
   前記第１ディープ層と前記ＪＦＥＴ部を含む前記飽和電流抑制層と、前記第２層と、前記ベース領域と、前記層間絶縁膜が備えられ、
   前記層間絶縁膜に前記セル領域を囲む第２コンタクト開口部（１３ｂ）が形成されており、
   少なくとも前記第２層の表面から前記第１ディープ層に至るように形成され、前記第２ディープ層と同じ第２導電型不純物濃度で形成された外周ディープ層（５ａ）と、
   前記層間絶縁膜の上に形成され、前記セル領域を囲むように配置されると共に前記トレンチゲート構造の長手方向に沿う直線状部分を有し、前記第２コンタクト開口部を通じて前記外周ディープ層に接続される外周ソース配線（２０）と、を含み、
   前記外周ディープ層は、前記外周ソース配線の直下に配置され、かつ、前記外周ソース配線のうち前記直線状部分に沿って延設されている、半導体装置。
2. 前記半導体層の表面に対する法線方向において前記外周ソース配線および前記外周ディープ層と重なる位置であって、少なくとも前記ベース領域の上に前記コンタクト領域と同じ第２導電型不純物濃度で形成された外周コンタクト部（９ａ）が形成されている、請求項１に記載の半導体装置。
3. 前記外周ディープ層と外周コンタクト部とが繋がって形成されている、請求項２に記載の半導体装置。
4. 前記外周ディープ層のうち前記外周ソース配線の前記直線状部分に沿って延設された部分は直線状とされている、請求項１または２に記載の半導体装置。
5. 前記セル領域が構成する外形形状は長方形であり、
   前記外周ソース配線は、前記セル領域が構成する前記長方形のうち前記トレンチゲート構造の長手方向に沿う辺（Ｈ１）と該辺に直交する辺（Ｈ２）のそれぞれに対向する第１辺（Ｌ１）と第２辺（Ｌ２）を有し、
   前記第１辺の直下においては、該第１辺に沿って前記外周ディープ層が直線状に形成されており、
   前記第２辺の直下においては、前記外周ディープ層が点在して形成されている、請求項１または２に記載の半導体装置。
6. 前記セル領域を挟んで前記トレンチゲート構造の長手方向の両側では、
   前記セル領域内に形成された前記トレンチゲート構造の長手方向に沿う直線状に前記外周ディープ層が形成されることで、該外周ディープ層が前記外周ソース配線と交差して配置されている、請求項５に記載の半導体装置。
   

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