JP7043750B2

JP7043750B2 - ＳｉＣ－ＭＯＳＦＥＴ

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Publication number: JP7043750B2
Application number: JP2017138372A
Authority: JP
Inventors: 秀史高谷; 泰浦上; 侑佑山下
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-07-14
Filing date: 2017-07-14
Publication date: 2022-03-30
Anticipated expiration: 2037-07-14
Also published as: JP2019021750A

Description

本明細書で開示する技術は、半導体材料としてＳｉＣ（炭化ケイ素）を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に関する。

半導体材料としてＳｉＣを用いたＭＯＳＦＥＴ（以下、ＳｉＣ－ＭＯＳＦＥＴという）の実用化に向けた開発が進められている。ＳｉＣ－ＭＯＳＦＥＴでは、通電に起因してＳｉＣ結晶内で欠陥（例えば積層欠陥）が成長し、それによってボディダイオードの順電圧が経時的に劣化（即ち、上昇）することが知られている。この問題に関して、ｎ＋型のドレイン層とｎ－型のドリフト層との間に、ｎ型のバッファ層を設ける構造が提案されている。このようなバッファ層を設けることで、結晶欠陥の発生や成長が抑制されることから、上述の通電に起因する劣化（以下、単に通電劣化という）を抑制することができる。これに関連する技術として、特許文献１には、バッファ層を有するＳｉＣバイポーラ接合トランジスタが記載されている。

特表２０１１－５０３８７１号公報

バッファ層を厚く設計するほど、通電劣化を抑制することができるが、その分だけ抵抗成分も増大して、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗は増大する。オン抵抗を低下させるためには、ドリフト層を薄く設計することが考えられるが、ドリフト層が薄くなるほど、ＳｉＣ－ＭＯＳＦＥＴの耐圧は低下する。このトレードオフの問題を鑑み、本明細書は、バッファ層を有するＳｉＣ－ＭＯＳＦＥＴにおいて、オン抵抗及び耐圧の両特性を改善し得る技術を開示する。

本明細書で開示される技術は、ＳｉＣ－ＭＯＳＦＥＴに具現化される。このＳｉＣ－ＭＯＳＦＥＴは、ＳｉＣ基板と、ＳｉＣ基板の上面に設けられた上面電極と、ＳｉＣ基板の下面に設けられた下面電極と、ゲート電極とを備える。ＳｉＣ基板は、下面電極に接触しているｎ型のドレイン層と、ドレイン層上に積層されているとともに、ドレイン層よりもｎ型不純物の濃度が低いｎ型のバッファ層と、バッファ層上に積層されているとともに、バッファ層よりもｎ型不純物の濃度が低いｎ型のドリフト層と、ドリフト層上に積層されているとともに、上面電極に接触しているｐ型のボディ層と、上面電極に接触しているとともに、ボディ層を介してドリフト層から隔離されているｎ型のソース領域とを備える。ゲート電極は、ソース領域、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。ＳｉＣ基板は、平面視において、ボディ層を有するメイン部分と、メイン部分を取り囲むとともにボディ層を有さない外周部分とを有する。バッファ層とドリフト層との間の境界面は、外周部分においてメイン部分よりも下方に位置している。そして、外周部分におけるドリフト層の厚みが、メイン部分におけるドリフト層の厚みよりも大きくなっている。

上記したＳｉＣ－ＭＯＳＦＥＴでは、ドリフト層の厚みが、メイン部分において小さく、外周部分において大きくなっている。電流が流れるメイン部分において、ドリフト層が薄く形成されていると、その分だけ抵抗成分が低減されて、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗が改善される。その一方で、電界分布が不均一となりやすい外周部分では、ドリフト層が厚くなっており、それによって電界の局所的な増大が緩和されることから、ＳｉＣ－ＭＯＳＦＥＴの耐圧が改善される。このように、上述した構造によると、オン抵抗及び耐圧の両特性を改善することができる。特に、バッファ層とドリフト層との間の境界面が、外周部分においてメイン部分よりも下方に位置することで、外周部分におけるドリフト層の厚みを、メイン部分に対して十分に大きくすることができる。

実施例１のＭＯＳＦＥＴ１０の平面図。図１中のＩＩ－ＩＩ線における断面図であって、ＭＯＳＦＥＴ１０の断面構造を示す。図２中におけるＩＩＩ部の拡大図。実施例１のＭＯＳＦＥＴ１０の製造方法における一工程を説明する図。実施例１のＭＯＳＦＥＴ１０の製造方法における一工程を説明する図。実施例１のＭＯＳＦＥＴ１０の製造方法における一工程を説明する図。実施例１のＭＯＳＦＥＴ１０の製造方法における一工程を説明する図。実施例２のＭＯＳＦＥＴ１１０の断面構造を示す。実施例２のＭＯＳＦＥＴ１１０の製造方法における一工程を説明する図。実施例２のＭＯＳＦＥＴ１１０の製造方法における一工程を説明する図。実施例２のＭＯＳＦＥＴ１１０の製造方法における一工程を説明する図。実施例２のＭＯＳＦＥＴ１１０の製造方法における一工程を説明する図。

本技術の一実施形態では、メイン部分におけるバッファ層の厚みが、外周部分におけるバッファ層の厚みよりも大きいとよい。このような構成によると、メイン部分と外周部分との間でドリフト層に与えた厚みの差分の一部又は全部を、バッファ層において吸収することができる。また、通電劣化は、電流が流れるメイン部分で主に生じることから、そのメイン部分でバッファ層が厚く形成されていると、通電劣化を効果的に抑制することができる。換言すると、外周部分についてはバッファ層が薄く形成されていても、通電劣化を抑制する効果に対する影響は比較的に小さい。また、外周部分におけるバッファ層を薄く形成することで、ＳｉＣ－ＭＯＳＦＥＴの耐圧の向上を図ることもできる。

上記に加え、又は代えて、メイン部分におけるドレイン層の厚みが、外周部分におけるドレイン層の厚みよりも大きくてもよい。このような構成によると、メイン部分と外周部分との間でドリフト層に与えた厚みの差分の一部又は全部を、ドレイン層において吸収することができる。この場合、特に限定されないが、バッファ層の厚みについては、メイン部分と外周部分とで同一とすることができる。

一実施形態では、バッファ層及びドリフト層のそれぞれは、エピタキシャル成長層であってよい。バッファ層及びドリフト層をエピタキシャル成長によって形成すると、それぞれの層においてｎ型不純物の濃度を均一とすることができ、バッファ層とドリフト層との境界を明確に形成することができる。これにより、メイン部分と外周部分との間で、ドリフト層に意図した厚みの差を設けることができる。

図面を参照して、実施例１のＭＯＳＦＥＴ１０について説明する。本実施例のＭＯＳＦＥＴ１０は、半導体材料としてＳｉＣを用いたＳｉＣ－ＭＯＳＦＥＴである。特に限定されないが、ＭＯＳＦＥＴ１０は、パワー半導体素子に属するものであり、例えば自動車において、コンバータやインバータといった電力変換回路のスイッチング素子に用いることができる。ここでいう自動車には、例えば、ハイブリッド車、燃料電池車又は電気自動車といった、車輪を駆動するモータを有する各種の自動車が含まれる。

図１、図２に示すように、ＭＯＳＦＥＴ１０は、ＳｉＣ基板１２と、ＳｉＣ基板１２の上面１２ａに設けられた上面電極１４と、ＳｉＣ基板１２の下面１２ｂに設けられた下面電極１６と、複数のゲート電極１８とを備える。上面電極１４と下面電極１６は、導電性を有する材料で構成されている。この材料には、特に限定されないが、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｕ（金）といった金属材料を採用することができる。但し、上面電極１４と下面電極１６の具体的な構成については特に限定されない。上面電極１４は、ＳｉＣ基板１２の上面１２ａにオーミック接触しており、下面電極１６は、ＳｉＣ基板１２の下面１２ｂにオーミック接触している。上面電極１４の上には、保護膜２４が形成されている。保護膜２４は、ＳｉＣ基板１２の外周に沿って枠状に延びている。

図３に示すように、ゲート電極１８は、ＳｉＣ基板１２の上面１２ａに形成されたトレンチ１２ｔ内に位置している。ゲート電極１８は、導電性を有する材料で構成されており、その材料には、例えばポリシリコンを採用することができる。トレンチ１２ｔの内面には、ゲート絶縁膜２２が形成されており、ゲート電極１８は、ゲート絶縁膜２２を介してトレンチ１２ｔの内面に対向している。ゲート絶縁膜２２は、例えば酸化シリコンといった、絶縁性を有する材料で形成されている。上面電極１４とゲート電極１８との間には、層間絶縁膜２０が介在しており、上面電極１４とゲート電極１８とは互いに絶縁されている。なお、層間絶縁膜２０には、複数のコンタクトホール２０ａが形成されており、上面電極１４は、コンタクトホール２０ａを通じてＳｉＣ基板１２の上面１２ａに接触する。

ここで、ＳｉＣ基板１２の上面１２ａとは、ＳｉＣ基板１２の一つの表面を意味し、ＳｉＣ基板１２の下面１２ｂとは、ＳｉＣ基板１２の他の一つの表面であって、上面１２ａとは反対側に位置する表面を意味する。本明細書において、「上面」及び「下面」という表現は、互いに反対側に位置する二つの表面を便宜的に区別するものであり、ＭＯＳＦＥＴ１０の製造時や使用時における姿勢を限定するものではない。

図２、図３に示すように、ＳｉＣ基板１２は、ドレイン層３２、バッファ層３４、ドリフト層３６、ボディ層３８、及び、複数のソース領域４０を備える。ドレイン層３２は、ｎ型不純物（例えばリン）がドープされたｎ型の半導体領域である。ドレイン層３２は、ＳｉＣ基板１２の下面１２ｂに沿って位置しており、下面電極１６に接触している。ドレイン層３２におけるｎ型不純物の濃度は十分に高く、下面電極１６はドレイン層３２にオーミック接触している。

バッファ層３４は、ｎ型不純物がドープされたｎ型の半導体領域である。バッファ層３４は、ドレイン層３２上に積層されており、ドレイン層３２に直接的に接触している。バッファ層３４におけるｎ型不純物の濃度は、ドレイン層３２におけるｎ型不純物の濃度よりも低く、例えば１／１０以下である。ドリフト層３６は、ｎ型不純物がドープされたｎ型の半導体領域である。ドリフト層３６は、バッファ層３４上に積層されており、バッファ層３４に直接的に接触している。ドリフト層３６におけるｎ型不純物の濃度は、バッファ層３４におけるｎ型不純物の濃度よりも低く、例えば１／１０以下である。

ボディ層３８は、ｐ型不純物（例えばＡｌ）がドープされたｐ型の半導体領域である。ボディ層３８は、ドリフト３６層上に積層されており、ドリフト３６層と直接的に接触している。また、ボディ層３８は、ＳｉＣ基板１２の上面１２ａにおいて上面電極１４に接触している。なお、ボディ層３８の上面電極１４に接触する部分３８ａは、ｐ型不純物の濃度が高められており、これによって上面電極１４はボディ層３８にオーミック接触している。ソース領域４０は、ｎ型不純物がドープされたｎ型の半導体領域である。ソース領域４０は、ＳｉＣ基板１２の上面１２ａにおいて、上面電極１４に接触している。また、ソース領域４０は、ボディ層３８を介してドリフト層３６から隔離されている。ソース領域４０におけるｎ型不純物の濃度は十分に高く、上面電極１４はソース領域４０にオーミック接触している。

トレンチ１２ｔは、ＳｉＣ基板１２の上面１２ａから、ソース領域４０及びボディ層３８を通過して、ドリフト層３６まで伸びている。ソース領域４０は、トレンチ１２ｔの両側に位置しており、トレンチ１２ｔに隣接している。トレンチ１２ｔ内のゲート電極１８は、ソース領域４０、ボディ層３８及びドリフト層３６に、ゲート絶縁膜２２を介して対向している。これにより、上面電極１４に対してゲート電極１８に正電圧が印加されると、ボディ層３８のトレンチ１２ｔに隣接する領域がｎ型に反転し、ソース領域４０とドリフト層３６との間を延びるｎ型のチャネルが、トレンチ１２ｔに沿って形成される。この状態は、ＭＯＳＦＥＴ１０がターンオンされた状態であり、上面電極１４と下面電極１６との間が電気的に接続される。

ここで、本実施例のＭＯＳＦＥＴ１０は、ゲート電極１８がトレンチ１２ｔ内に配置されたトレンチ型ゲート構造を有するが、他の実施形態として、ＭＯＳＦＥＴ１０は、ゲート電極１８がＳｉＣ基板１２の上面１２ａに沿って配置されるプレーナ型ゲート構造を有してもよい。この場合、ゲート電極１８は、ＳｉＣ基板１２の上面１２ａにおいて、ソース領域４０、ボディ層３８及びドリフト層３６に、ゲート絶縁膜２２を介して対向する。従って、ドリフト層３６がＳｉＣ基板１２の上面１２ａに現れるように、ボディ層３８を形成する形状を適宜変更するとよい。

ＭＯＳＦＥＴ１０は、ボディダイオードを内蔵する。このボディダイオードは、ｐｎ接合型のダイオードであり、ボディ層３８を含むｐ型の半導体領域と、ドリフト層３６、バッファ層３４及びドレイン層３２を含むｎ型の領域とによって構成される。このボディダイオードは、上面電極１４から下面電極１６へ流れる電流を許容し、下面電極１６から上面電極１４へ流れる電流を禁止する。従って、ＭＯＳＦＥＴ１０がターンオフされた状態でも、下面電極１６に対して上面電極１４に正電圧が印加されたときは、上面電極１４から下面電極１６へ電流が流れる。ＭＯＳＦＥＴ１０のボディダイオードは、例えばフリーホイールダイオードとして利用することができる。

図１、図２に示すように、ＳｉＣ基板１２は、平面視において、メイン部分Ａ１と、メイン部分Ａ１を取り囲む外周部分Ａ２とを有する。図１中の破線Ｂは、メイン部分Ａ１と外周部分Ａ２との間の境界の位置を示す。メイン部分Ａ１は、ボディ層３８を有する一方で、外周部分Ａ２はボディ層３８を有していない。ゲート電極１８及びソース領域４０についても、メイン部分Ａ１のみに設けられており、外周部分Ａ２には存在しない。従って、ＭＯＳＦＥＴ１０では、メイン部分Ａ１において主に電流が流れ、外周部分Ａ２では実質的に電流は流れない。なお、ドレイン層３２、バッファ層３４及びドリフト層３６については、メイン部分Ａ１と外周部分Ａ２との両者に亘って設けられている。

上述したボディダイオードの動作は、電子とホールの両者がキャリアとなるバイポーラ動作である。バイポーラ動作を含むＳｉＣ－ＭＯＳＦＥＴ１０では、通電に起因してＳｉＣ結晶内で欠陥（例えば積層欠陥）が発生及び成長し、それによってボディダイオードの順電圧が経時的に劣化（即ち、上昇）することが知られている。この問題に関して、本実施例のＭＯＳＦＥＴ１０では、ドレイン層３２とドリフト層３６との間にバッファ層３４が設けられている。バッファ層３４が存在することにより、結晶欠陥の発生及び成長が抑制されて、上述の通電に起因する劣化（通電劣化）が抑制される。

但し、バッファ層３４が存在すると、その分だけ抵抗成分も増大することから、ＭＯＳＦＥＴ１０のオン抵抗は増大する。オン抵抗を低下させるためには、ドリフト層３６を薄く設計することが考えられる。しかしながら、ドリフト層３６が薄くなるほど、特に外周部分Ａ２において、ＳｉＣ－ＭＯＳＦＥＴ１０の耐圧（例えば降伏電圧）が低下する。このトレードオフの問題に関して、本実施例のＭＯＳＦＥＴ１０では、図２に示すように、バッファ層３４とドリフト層３６との間の境界面３５が、外周部分Ａ２においてメイン部分Ａ１よりも下方（即ち、下面１２ｂ側）に位置している。そして、外周部分Ａ２におけるドリフト層３６の厚みＴ２が、メイン部分Ａ１におけるドリフト層３６の厚みＴ１よりも大きくなっている。

即ち、ドリフト層３６の厚みＴ１、Ｔ２は、メイン部分Ａ１において小さく、外周部分Ａ２において大きくなっている。電流が流れるメイン部分Ａ１において、ドリフト層３６が薄く形成されていると、その分だけ抵抗成分が低減されて、ＭＯＳＦＥＴ１０のオン抵抗が改善される。その一方で、電界分布が不均一となりやすい外周部分Ａ２では、ドリフト層３６が厚く形成されていると、電界の局所的な増大が緩和される。それにより、ＭＯＳＦＥＴ１０の耐圧も改善される。このように、本実施例の構造によると、バッファ層３４を有するＭＯＳＦＥＴ１０において、オン抵抗及び耐圧の両特性を改善することができる。特に、バッファ層３４とドリフト層３６との間の境界面３５が、外周部分Ａ２においてメイン部分Ａ１よりも下方に位置することで、外周部分Ａ２におけるドリフト層３６の厚みＴ２を、メイン部分Ａ１における厚みＴ１に対して、十分に大きくすることができる。

図２に示すように、本実施例のＭＯＳＦＥＴ１０では、メイン部分Ａ１におけるバッファ層３４の厚みＴ３が、外周部分Ａ２におけるバッファ層３４の厚みＴ４よりも大きい。このような構成によると、メイン部分Ａ１と外周部分Ａ２との間でドリフト層３６に与えた厚みの差分の一部又は全部を、バッファ層３４において吸収することができる。また、通電劣化は、電流が流れるメイン部分Ａ１で主に生じることから、そのメイン部分Ａ１でバッファ層３４が厚く形成されていれば、通電劣化を効果的に抑制することができる。換言すると、外周部分Ａ２についてはバッファ層３４が薄く形成されていても、通電劣化を抑制する効果に対する影響は比較的に小さい。また、外周部分Ａ２におけるバッファ層３４を薄く形成することで、ＭＯＳＦＥＴ１０の耐圧の向上を図ることもできる。

次に、図４－図７を参照して、ＭＯＳＦＥＴ１０の製造方法について説明する。但し、ここでは特に、上述した異なる厚みＴ１、Ｔ２を有するバッファ層３４を形成するための工程について説明する。他の構成要素を形成する工程については、公知である各種の手法を適宜用いて形成することができ、ここでは説明を省略する。図４に示すように、先ずドレイン層３２（例えばＳｉＣウエハ）を用意し、ドレイン層３２上にバッファ層３４を形成する。バッファ層３４は、例えばエピタキシャル成長によって形成することができる。エピタキシャル成長によると、バッファ層３４におけるｎ型不純物の濃度を比較的に均一とすることができる。次いで、図５に示すように、外周部分Ａ２となる範囲内のバッファ層３４を、所定の厚みとなるまでエッチングによって薄くする。これにより、バッファ層３４の表面３４ａには、メイン部分Ａ１と外周部分Ａ２との間に段差が形成される。

次いで、図６に示すように、バッファ層３４上にドリフト層３６を形成する。ドリフト層３６は、例えばエピタキシャル成長によって形成することができる。エピタキシャル成長によると、ドリフト層３６におけるｎ型不純物の濃度を比較的に均一とすることができる。この場合、バッファ層３４とドリフト層３６との間の境界面３５が、比較的に明確に形成されるので、ドリフト層３６を意図する厚みで形成しやすい。ドリフト層３６の表面３６ａには、バッファ層３４の表面３４ａに倣って、メイン部分Ａ１と外周部分Ａ２との間に段差が形成される。最後に、図７に示すように、ドリフト層３６の表面３６ａを平坦となるまで研磨する。これにより、メイン部分Ａ１で薄く、外周部分Ａ２で厚いドリフト層３６が形成される。その後、ボディ層３８及びその他の構成要素を順次形成していくことで、ＭＯＳＦＥＴ１０は完成する。なお、ここ説明した製造方法は一例であり、ＭＯＳＦＥＴ１０の製造方法を限定するものではない。

次に、図８を参照して、実施例２のＭＯＳＦＥＴ１１０について説明する。本実施例のＭＯＳＦＥＴ１１０は、実施例１のＭＯＳＦＥＴ１０と基本構造において同一又は類似している。従って、実施例１のＭＯＳＦＥＴ１０と共通する構成については、実施例１と同一の符号を付し、実施例１の説明を援用することによって、重複する説明は省略する。

本実施例のＭＯＳＦＥＴ１１０では、メイン部分Ａ１におけるドレイン層３２の厚みＴ５が、外周部分Ａ２におけるドレイン層３２の厚みＴ６よりも大きく、この点で実施例１とは相違する。その一方で、バッファ層３４の厚みについては、メイン部分Ａ１と外周部分Ａ２との間で同一又は差が小さく、この点においても実施例１とは相違する。即ち、本実施例では、メイン部分Ａ１と外周部分Ａ２との間でドリフト層３６に与えた厚みの差分が、バッファ層３４ではなく、ドレイン層３２において吸収されている。なお、他の実施形態として、実施例１におけるバッファ層３４と実施例２におけるドレイン層３２とを組み合わせ、ドリフト層３６に与えた厚みの差分が、バッファ層３４とドレイン層３２との両者で吸収される構造としてもよい。

本実施例においても、バッファ層３４が存在することから、ＭＯＳＦＥＴ１１０の通電劣化が抑制される。また、バッファ層３４とドリフト層３６との間の境界面３５は、外周部分Ａ２においてメイン部分Ａ１よりも下方（即ち、下面１２ｂ側）に位置している。そして、外周部分Ａ２におけるドリフト層３６の厚みＴ２が、メイン部分Ａ１におけるドリフト層３６の厚みＴ１よりも大きくなっている。従って、実施例１のＭＯＳＦＥＴ１０と同様に、バッファ層３４を有するＭＯＳＦＥＴ１１０において、オン抵抗及び耐圧の両特性を改善することができる。

次に、図９－図１２を参照して、ＭＯＳＦＥＴ１１０の製造方法について説明する。但し、ここでは特に、上述した異なる厚みＴ１、Ｔ２を有するバッファ層３４を形成するための工程について説明する。他の構成要素を形成する工程については、公知である各種の手法を適宜用いて形成することができ、ここでは説明を省略する。図９に示すように、先ずドレイン層３２（例えばＳｉＣウエハ）を用意し、外周部分Ａ２となる範囲内のドレイン層３２を、所定の厚みとなるまでエッチングによって薄くする。これにより、ドレイン層３２の表面３２ａには、メイン部分Ａ１と外周部分Ａ２との間に段差が形成される。次いで、図１０に示すように、ドレイン層３２上にバッファ層３４を形成する。バッファ層３４は、例えばエピタキシャル成長によって形成することができる。バッファ層３４の表面３４ａには、ドレイン層３２の表面３２ａに倣って、メイン部分Ａ１と外周部分Ａ２との間に段差が形成される。ここで、バッファ層３４の表面３４ａにおける段差の位置は、ドレイン層３２の表面３２ａにおける段差の位置に対して、外周部分Ａ２側へ変位する。そのことから、前述したドレイン層３２をエッチングする工程では、この変位量を予め考慮して、エッチングする範囲を調整するとよい。

次いで、図１１に示すように、バッファ層３４上にドリフト層３６を形成する。ドリフト層３６は、例えばエピタキシャル成長によって形成することができる。ドリフト層３６の表面３６ａには、バッファ層３４の表面３４ａに倣って、メイン部分Ａ１と外周部分Ａ２との間に段差が形成される。最後に、図１２に示すように、ドリフト層３６の表面３６ａを平坦となるまで研磨する。これにより、メイン部分Ａ１で薄く、外周部分Ａ２で厚いドリフト層３６が形成される。その後、ボディ層３８及びその他の構成要素を順次形成していくことで、ＭＯＳＦＥＴ１１０は完成する。なお、ここ説明した製造方法は一例であり、ＭＯＳＦＥＴ１１０の製造方法を限定するものではない。

以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０、１１０：ＭＯＳＦＥＴ
１２：ＳｉＣ基板
１２ａ：ＳｉＣ基板の上面
１２ｂ：ＳｉＣ基板の下面
１２ｔ：ＳｉＣ基板のトレンチ
１４：上面電極
１６：下面電極
１８：ゲート電極
２０：層間絶縁膜
２２：ゲート絶縁膜
２４：保護膜
３２：ドレイン層
３４：バッファ層
３５：バッファ層とドリフト層との間の境界面
３６：ドリフト層
３８：ボディ層
４０：ソース領域
Ａ１：メイン部分
Ａ２：外周部分
Ｂ：メイン部分と外周部分との間の境界の位置
Ｔ１、Ｔ２：ドリフト層の厚み
Ｔ３、Ｔ４：バッファ層の厚み
Ｔ５、Ｔ６：ドレイン層の厚み

Claims

ＳｉＣ基板と、
前記ＳｉＣ基板の上面に設けられた上面電極と、
前記ＳｉＣ基板の下面に設けられた下面電極と、
ゲート電極と、を備え、
前記ＳｉＣ基板は、
前記下面電極に接触しているｎ型のドレイン層と、
前記ドレイン層上に積層されているとともに、前記ドレイン層よりもｎ型不純物の濃度が低いｎ型のバッファ層と、
前記バッファ層上に積層されているとともに、前記バッファ層よりもｎ型不純物の濃度が低いｎ型のドリフト層と、
前記ドリフト層上に積層されているとともに、前記上面電極に接触しているｐ型のボディ層と、
前記上面電極に接触しているとともに、前記ボディ層を介して前記ドリフト層から隔離されているｎ型のソース領域と、を備え、
前記ゲート電極は、前記ソース領域、前記ボディ層及び前記ドリフト層に、ゲート絶縁膜を介して対向しており、
前記ＳｉＣ基板は、平面視において、前記ボディ層を有するメイン部分と、前記メイン部分を取り囲むとともに前記ボディ層を有さない外周部分とを有し、
前記バッファ層と前記ドリフト層との間の境界面は、前記外周部分において前記メイン部分よりも下方に位置しており、
前記外周部分における前記ドリフト層の厚みが、前記メイン部分における前記ドリフト層の厚みよりも大きく、
前記メイン部分における前記バッファ層の厚みは、前記外周部分における前記バッファ層の厚みよりも大きい、
ＳｉＣ－ＭＯＳＦＥＴ。
前記メイン部分における前記ドレイン層の厚みは、前記外周部分における前記ドレイン層の厚みよりも大きい、請求項１に記載のＳｉＣ－ＭＯＳＦＥＴ。
前記バッファ層及び前記ドリフト層のそれぞれは、エピタキシャル成長層である、請求項１又は２に記載のＳｉＣ－ＭＯＳＦＥＴ。