JP2020068321A - 半導体装置 - Google Patents
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Abstract
【課題】 電界緩和層を有するSiC−MOSFETにおいて、ダイオード動作時におけるドリフト層へのホールの注入を抑制する。【解決手段】 半導体装置は、SiC基板、上面電極、下面電極及びゲート電極を備える。SiC基板は、n型のソース層、n型のドレイン層、p型のボディ層、n型のドリフト層、p型の電界緩和層、p型のコンタクト層及びn型の隔離層を備える。ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。電界緩和層は、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高い。隔離層は、コンタクト層に接触しており、コンタクト層を電界緩和層及びボディ層から隔離しており、ソース層よりも不純物濃度が低く、かつ、ドリフト層よりも不純物濃度が高い。【選択図】図1
Description
本明細書で開示する技術は、半導体装置に関し、特に、SiC(炭化ケイ素)基板を用いたMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)に関する。
特許文献1に、SiC基板を用いたMOSFET(以下、SiC−MOSFETという)が開示されている。このSiC−MOSFETでは、ドリフト層で生じる電界を緩和するために、p型の電界緩和層が設けられている。電界緩和層は、ボディ層を介してコンタクト層に接続されている。
SiC−MOSFETは、ボディダイオードを内蔵している。ボディダイオードに順電圧が印加され、SiC−MOSFETがダイオードとして動作すると、電極に接触するコンタクト層を入口として、SiC基板内にホールが注入される。このとき、電界緩和層がボディ層を介してコンタクト層に接続されていると、ドリフト層に多くのホールが注入される。この場合、ドリフト層内に存在する結晶欠陥(例えば、基底面転位)において、ホールと電子との再結合が生じやすくなる。その結果、再結合時に放出されるエネルギーが、当該欠陥を拡張させることによって、SiC−MOSFETの特性を変化させるおそれがある。
上記の問題を鑑み、本明細書は、電界緩和層を有するSiC−MOSFETにおいて、ダイオード動作時におけるドリフト層へのホールの注入を抑制し得る技術を提供する。
本明細書が開示する半導体装置は、SiC基板と、SiC基板の上面に設けられた上面電極と、SiC基板の下面に設けられた下面電極と、SiC基板のトレンチ内にゲート絶縁膜を介して設けられたゲート電極とを備える。SiC基板は、上面電極に接触しているn型のソース層と、下面電極に接触しているn型のドレイン層と、ソース層とドレイン層との間に介在するp型のボディ層と、ボディ層とドレイン層との間に介在するとともに、ソース層及びドレイン層よりも不純物濃度が低いn型のドリフト層と、上面電極に接触しているとともに、ボディ層よりも不純物濃度が高いp型のコンタクト層と、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高いp型の電界緩和層と、コンタクト層に接触しており、コンタクト層を電界緩和層及びボディ層から隔離しており、ソース層よりも不純物濃度が低く、かつ、ドリフト層よりも不純物濃度が高いn型の隔離層と、を備える。ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。
上記した半導体装置では、n型の隔離層によって、コンタクト層が電界緩和層及びボディ層から隔離されている。p型のコンタクト層及びn型の隔離層のそれぞれは、比較的に高い不純物濃度を有するので、ボディダイオードに順電圧が印加されたときに、ボディダイオードに流れる電流の立ち上がりが遅くなる。即ち、立ち上がり電圧が高くなる。これにより、ドリフト層へのホールの注入が抑制され、ドリフト層の底部(ドレイン層側)に到達するホールの量も減少することで、SiC−MOSFETの特性変化が抑制される。
本明細書が開示する第2の半導体装置は、SiC基板と、SiC基板の上面に設けられた上面電極と、SiC基板の下面に設けられた下面電極と、SiC基板のトレンチ内にゲート絶縁膜を介して設けられたゲート電極とを備える。SiC基板は、上面電極に接触しているn型のソース層と、下面電極に接触しているn型のドレイン層と、ソース層とドレイン層との間に介在するp型のボディ層と、ボディ層とドレイン層との間に介在するとともに、ソース層及びドレイン層よりも不純物濃度が低いn型のドリフト層と、上面電極に接触しているとともに、ボディ層よりも不純物濃度が高いp型のコンタクト層と、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高いp型の電界緩和層と、ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。そして、ボディ層では、コンタクト層と電界緩和層との間に位置する部分において、結晶欠陥の濃度(あるいは密度)が高められている。
上記した第2の半導体装置は、コンタクト層と電界緩和層との間の領域において、ボディ層に存在する結晶欠陥の濃度が高められている。このような構成によると、コンタクト層からSiC基板内に注入されたホールが、ボディ層内の結晶欠陥において電子と再結合しやすくなる。その結果、ドリフト層へのホールの注入が抑制され、ドリフト層の底部(ドレイン層側)に到達するホールの量も減少することで、SiC−MOSFETの特性変化が抑制される。
(実施例1) 図面を参照して、実施例1のMOSFET10について説明する。本実施例のMOSFET10は、SiC(炭化ケイ素)基板を用いて構成されたSiC−MOSFETである。MOSFET10は、パワー半導体素子に属するものであり、例えば自動車において、コンバータやインバータといった電力変換回路のスイッチング素子に用いることができる。ここでいう自動車には、例えば、ハイブリッド車、燃料電池車又は電気自動車といった、車輪を駆動するモータを有する各種の自動車が含まれる。
図1に示すように、MOSFET10は、SiC基板12と、SiC基板12の上面12aに設けられた上面電極14と、SiC基板12の下面12bに設けられた下面電極16と、複数のゲート電極18とを備える。上面電極14と下面電極16は、導電性を有する材料で構成されている。これらの材料には、特に限定されないが、Al(アルミニウム)、Ni(ニッケル)、Ti(チタン)、Au(金)といった金属材料を採用することができる。但し、上面電極14と下面電極16の具体的な構成については特に限定されない。上面電極14は、SiC基板12の上面12aにオーミック接触しており、下面電極16は、SiC基板12の下面12bにオーミック接触している。
図1に示すように、ゲート電極18は、SiC基板12の上面12aに形成されたトレンチ12t内に位置している。ゲート電極18は、導電性を有する材料で構成されており、その材料には、例えばポリシリコンを採用することができる。トレンチ12tの内面には、ゲート絶縁膜19が形成されており、ゲート電極18は、ゲート絶縁膜19を介してトレンチ12tの内面に対向している。ゲート絶縁膜19は、例えば酸化シリコンといった、絶縁性を有する材料で形成されている。また、上面電極14とゲート電極18との間には、絶縁膜が設けられており、上面電極14とゲート電極18とは互いに絶縁されている。
ここで、SiC基板12の上面12aとは、SiC基板12の一つの主面を意味し、SiC基板12の下面12bとは、SiC基板12の他の一つの主面であって、上面12aとは反対側に位置する主面を意味する。本明細書において、「上面」及び「下面」という表現は、互いに反対側に位置する二つの面を便宜的に区別するものであり、MOSFET10の製造時や使用時における姿勢を限定するものではない。
SiC基板12は、ソース層20、ドレイン層22、ボディ層24、ドリフト層26、及び、コンタクト層28を備える。
ソース層20は、n型不純物(例えばリンといったV族元素)がドープされたn型の半導体領域である。ソース層20は、SiC基板12の上面12aにおいて、上面電極14に接触している。ソース層20における不純物濃度は十分に高く、上面電極14はソース層20にオーミック接触している。ソース層20は、トレンチ12tに沿って設けられており、ゲート絶縁膜19を介してゲート電極18に対向している。ソース層20は、ボディ層24を介してドリフト層26から隔離されている。
ドレイン層22は、n型不純物がドープされたn型の半導体領域である。ドレイン層22は、SiC基板12の下面12bに沿って位置しており、下面電極16に接触している。ドレイン層22における不純物濃度は十分に高く、下面電極16はドレイン層22にオーミック接触している。なお、本実施例ではドレイン層22がドリフト層26に接触しているが、ドレイン層22とドリフト層26との間には、例えばn型のバッファ層が設けられてもよい。この場合、バッファ層の不純物濃度は、ドレイン層22より低く、ドリフト層26より高くするとよい。
ボディ層24は、p型不純物(例えばAl)がドープされたp型の半導体領域である。ボディ層24は、ソース層20とドリフト層26との間に介在しており、ソース層20とドリフト層26とを互いに隔離している。ボディ層24では、トレンチ12tが通過して延びており、ボディ層24は、ゲート絶縁膜19を介してゲート電極18に対向している。ボディ層24では、ゲート電極18に所定のゲート電圧が印加されたときに、トレンチ12tに沿ってチャネルが形成される。これにより、ソース層20とドリフト層26とが電気的に接続され、MOSFET10がターンオンされる。
ドリフト層26は、n型不純物がドープされたn型の半導体領域である。ドリフト層26は、ドレイン層22とボディ層24との間に介在している。ドリフト層26における不純物濃度は、ソース層20及びドレイン層22の不純物濃度よりも十分に低く、MOSFET10がターンオフされたときに、ドリフト層26が空乏化するように構成されている。
コンタクト層28は、p型不純物がドープされたp型の半導体領域である。コンタクト層28は、SiC基板12の上面12aにおいて、上面電極14に接触している。コンタクト層28における不純物濃度は、ボディ層24の不純物濃度よりも高く、上面電極14は、コンタクト層28にもオーミック接触している。コンタクト層28では、MOSFET10がダイオードとして動作するときに(即ち、上面電極14から下面電極16へ順電圧が印加されたときに)、上面電極14からホールが流入する。
SiC基板12はさらに、電界緩和層30、隔離層32、及び、フローティング層34を備える。
電界緩和層30は、p型不純物がドープされたp型の半導体領域である。電界緩和層30は、ドリフト層26に接触しているとともに、トレンチ12tから離れて位置している。電界緩和層30は、ボディ層24にも接触している。電界緩和層30における不純物濃度は、ボディ層24の不純物濃度より高く、コンタクト層28の不純物濃度よりは低い。また、電界緩和層30における不純物濃度は、ドリフト層26の不純物濃度よりも高い。電界緩和層30は、MOSFET10がターンオフされたときに、ドリフト層26の空乏化を促進して、SiC基板12内に生じる電界を緩和する。
隔離層32は、n型不純物がドープされたn型の半導体領域である。隔離層32は、コンタクト層28に接触しており、コンタクト層28を電界緩和層30及びボディ層24から隔離している。隔離層32における不純物濃度は、ソース層20の不純物濃度よりも低いが、ドリフト層26の不純物濃度よりも高い。なお、隔離層32の具体的な構成については特に限定されない。一例ではあるが、本実施例における隔離層32は、コンタクト層28の下方に位置しており、コンタクト層28から電界緩和層30まで連続的に延びている。
フローティング層34は、p型不純物がドープされたp型の半導体領域である。フローティング層34は、トレンチ12tの底面に沿って設けられている。フローティング層34における不純物濃度は、隔離層32における不純物濃度と同じであってもよいし、異なってもよい。フローティング層34は、電界緩和層30と同様に、ドリフト層26の空乏化を促進して、SiC基板12内に生じる電界を緩和する。
トレンチ12tは、SiC基板12の上面12aから、ソース層20及びボディ層24を通過して、ドリフト層26まで延びている。これにより、トレンチ12t内のゲート電極18は、ソース層20、ボディ層24及びドリフト層26に、ゲート絶縁膜19を介して対向している。前述したように、ゲート電極18に所定のゲート電圧が印加されると、ボディ層24のトレンチ12tに隣接する領域がn型に反転する。これにより、前述したように、ソース層20とドリフト層26との間を延びるn型のチャネルが、トレンチ12tに沿って形成される。その結果、MOSFET10がターンオンされ、上面電極14と下面電極16との間が電気的に接続される。
MOSFET10は、ボディダイオードを内蔵する。このボディダイオードは、pn接合型のダイオードであり、上面電極14から下面電極16へ流れる電流を許容し、下面電極16から上面電極14へ流れる電流を禁止する。従って、MOSFET10がターンオフされた状態でも、上面電極14から下面電極16へ順電圧が印加されると、上面電極14から下面電極16へ電流が流れる。このボディダイオードは、例えばフリーホイールダイオードとして利用することができる。
ボディダイオードに順電圧が印加され、MOSFET10がダイオードとして動作すると、上面電極14に接触するコンタクト層28を入口として、SiC基板12内にホールが注入される。このとき、ドリフト層26に多くのホールが注入されてしまうと、ドリフト層26内に存在する結晶欠陥(例えば、基底面転位)において、ホールと電子との再結合が生じやすくなる。この場合、再結合時に放出されるエネルギーが、当該欠陥を拡張させることによって、SiC−MOSFETの特性を変化させるおそれがある。
上記の問題に関して、本実施例のMOSFET10では、n型の隔離層32によって、コンタクト層28が電界緩和層30及びボディ層24から隔離されている。p型のコンタクト層28及びn型の隔離層32のそれぞれは、比較的に高い不純物濃度を有する。従って、図2に示すように、ボディダイオードに順電圧が印加されたときに、ボディダイオードに流れる電流の立ち上がりが遅くなる。即ち、立ち上がり電圧Vbiが高くなる。なお、図2中において、横軸はボディダイオードに印加した順電圧Vdsを示し、縦軸はボディダイオードに流れた電流Idsを示す。また、図2中の比較例は、隔離層32が存在しない従来のSiC−MOSFETの特性を示す。
立ち上がり電圧Vbiが上昇することで、ドリフト層26へのホールの注入が抑制され、ドリフト層26の底部(ドレイン層22側)に到達するホールの量も減少する。従って、図3に示すように、ドリフト層26におけるホール濃度も有意に低下する。これにより、結晶欠陥におけるホールと電子との再結合も減少し、当該欠陥の拡張が抑えられることによって、MOSFET10の特性変化が抑制される。
本実施例では、隔離層32における不純物濃度が、隔離層32の全体に亘って一定となっている。しかしながら、他の実施形態として、隔離層32における不純物濃度は、位置に応じて変化させてもよい。例えば、隔離層32における不純物濃度を、コンタクト層28から離れるにつれて低下させてもよい。隔離層32における不純物濃度が、コンタクト層28との界面において十分に高ければ、同様の効果を奏することができる。
(実施例2) 図4を参照して、実施例2のMOSFET110について説明する。本実施例のMOSFET110は、実施例1のMOSFET10と比較して、隔離層32の構成が変更されている。その他の構成については、実施例1のMOSFET10と同じであることから、ここでは説明を省略する。
図4に示すように、本実施例における隔離層32は、コンタクト層28に接している一方で、電界緩和層30まで延びておらず、ボディ層24によって電界緩和層30から隔離されている。このような構造であっても、コンタクト層28と隔離層32とのpn接合により、ボディダイオードの立ち上がり電圧は上昇する。これにより、ドリフト層26へのホールの注入が抑えられ、MOSFET10の特性変化も抑制される。
(実施例3) 図5を参照して、実施例2のMOSFET110について説明する。本実施例のMOSFET210は、隔離層32を有しておらず、この点において実施例1のMOSFET10と相違する。その他の構成については、実施例1のMOSFET10と同じであることから、ここでは説明を省略する。
図5に示すように、本実施例のMOSFET210では、隔離層32に代えて、ボディ層24に結晶欠陥232が意図的に設けられている。これにより、本実施例のボディ層24では、コンタクト層28と電界緩和層30との間に位置する部分において、結晶欠陥232の濃度(あるいは密度)が高められている。なお、結晶欠陥232を形成する手法は特に限定されず、例えばヘリウム等の照射によって形成することができる。
上記した構成によると、コンタクト層28からSiC基板12内に注入されたホールが、ボディ層24内の結晶欠陥232において電子と再結合しやすくなる。その結果、ドリフト層26へのホールの注入が抑制され、ドリフト層26の底部(ドレイン層22側)に到達するホールの量も減少することで、SiC−MOSFETの特性変化が抑制される。
以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10、110、210:MOSFET
12:SiC基板
12t:SiC基板のトレンチ
14:上面電極
16:下面電極
18:ゲート電極
19:ゲート絶縁膜
20:ソース層
22:ドレイン層
24:ボディ層
26:ドリフト層
28:コンタクト層
30:電界緩和層
32:隔離層
12:SiC基板
12t:SiC基板のトレンチ
14:上面電極
16:下面電極
18:ゲート電極
19:ゲート絶縁膜
20:ソース層
22:ドレイン層
24:ボディ層
26:ドリフト層
28:コンタクト層
30:電界緩和層
32:隔離層
Claims (1)
- SiC基板と、
前記SiC基板の上面に設けられた上面電極と、
前記SiC基板の下面に設けられた下面電極と、
前記SiC基板のトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記SiC基板は、
前記上面電極に接触しているn型のソース層と、
前記下面電極に接触しているn型のドレイン層と、
前記ソース層と前記ドレイン層との間に介在するp型のボディ層と、
前記ボディ層と前記ドレイン層との間に介在するとともに、前記ソース層及び前記ドレイン層よりも不純物濃度が低いn型のドリフト層と、
前記上面電極に接触しているとともに、前記ボディ層よりも不純物濃度が高いp型のコンタクト層と、
前記ドリフト層に接触しており、前記トレンチから離れて位置しており、かつ、前記ボディ層よりも不純物濃度が高いp型の電界緩和層と、
前記コンタクト層に接触しており、前記コンタクト層を前記電界緩和層及び前記ボディ層から隔離しており、前記ソース層よりも不純物濃度が低く、かつ、前記ドリフト層よりも不純物濃度が高いn型の隔離層と、
を備え、
前記ゲート電極は、前記ソース層、前記ボディ層及び前記ドリフト層に、前記ゲート絶縁膜を介して対向している、
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018200900A JP2020068321A (ja) | 2018-10-25 | 2018-10-25 | 半導体装置 |
Applications Claiming Priority (1)
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JP2018200900A JP2020068321A (ja) | 2018-10-25 | 2018-10-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family
ID=70388689
Family Applications (1)
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---|---|---|---|
JP2018200900A Pending JP2020068321A (ja) | 2018-10-25 | 2018-10-25 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2020068321A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102308153B1 (ko) * | 2020-06-09 | 2021-10-05 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
KR20220059221A (ko) * | 2020-11-02 | 2022-05-10 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
KR20220059222A (ko) * | 2020-11-02 | 2022-05-10 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
US11961903B2 (en) | 2020-05-26 | 2024-04-16 | Hyundai Mobis Co., Ltd. | Power semiconductor device and method of fabricating the same |
-
2018
- 2018-10-25 JP JP2018200900A patent/JP2020068321A/ja active Pending
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KR102399430B1 (ko) * | 2020-11-02 | 2022-05-19 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
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