JP2019195007A - 半導体装置およびその製造方法 - Google Patents

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Yoshitaka Sugawara
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Abstract

【課題】ワイドギャップトレンチゲート型ＭＩＳＦＥＴ半導体装置のオン抵抗をより低くするとともに、ノイズに強い高閾値電圧にし、閾値電圧の変動を抑制し信頼性を向上する。【解決手段】トレンチゲート型ＭＩＳ半導体装置をワイドギャップ半導体を母材として形成し、凹上または逆台形状または逆三角形状のトレンチゲート構造を有する蓄積チャネルトレンチゲート型ＭＩＳ半導体装置構成、もしくは蓄積チャネルと反転チャネルを直列または並列接続した融合トレンチゲート型ＭＩＳ半導体装置構成にする。【選択図】図１

Description

本発明は、半導体装置に係わり、特に高性能ワイドギャップＭＩＳ半導体装置とその製造方法に関する。
現在、高耐圧の大電力および中電力用途ではもっぱらシリコン（以下Ｓｉ）を材料としたＳｉ絶縁ゲートバイポーラトランジスタ（以下Ｓｉ−ＩＧＢＴと記す）が、また小電力用途ではＳｉＭＯＳ電界効果トランジスタ（以下Ｓｉ−ＭＯＳＦＥＴと記す）が主要半導体装置として種々の応用分野で多用されている。これらの半導体装置はＬＳＩの微細化技術を用いて低オン抵抗化が進められ、特許文献１に開示されているようにトレンチゲート構造を用いトレンチゲート底部のゲート酸化膜を厚くすることによりトレンチゲートのコーナー部の電界集中を緩和し高耐圧且つ低オン抵抗を達成している。また、特許文献１では図８に示すようにトレンチゲートのコーナー部と底部をｐ型領域で被うようにして薄いゲート酸化膜でも高耐圧を達成し、更なる高耐圧且つ低オン抵抗を達成している。このようなトレンチゲートの各種改良により、耐圧と低オン抵抗のトレードオフ関係はＳｉの理論限界にせまるに至っている。
しかし近年、炭化珪素(以下ＳｉＣと記す)やガリウムナイトライド、ダイヤモンドなど
のワイドギャップ半導体材料が高耐圧用途に適した半導体材料として注目されてきている。例えば、ＳｉＣは、Ｓｉに比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、半導体スイッチング装置を構成した場合、ドリフト層を大幅に薄くできるので高耐圧と大幅に低いオン抵抗を同時に実現でき、省エネルギー化に大きく貢献できると期待されている。このため、ワイドギャップ半導体装置の開発が盛んに進められており、非特許文献１に開示されている図９のように、トレンチゲート底部のゲート絶縁膜を厚くし、更にゲートコーナー部の周囲に電界緩和層を設けて耐圧と低オン抵抗のトレードオフ関係を改善し、飛躍的に優れた特性の高耐圧低オン抵抗ＳｉＣトレンチゲートＭＯＳＦＥＴが開発されている。例えば、電気自動車用途に対応できる耐圧１．４ｋVで、特性オン抵抗（以下、ＲｏｎＳと記述する）が４．４ｍΩｃｍ２級の低ＲｏｎＳの４ＨＳｉＣ―ＭＯＳＦＥＴが開発されるに至っている。
特開平９−１８１３０４
ヒデフミ タカヤ （Ｈｉｄｅｆｕｍｉ Ｔａｋａｙａ），他６名、特性改善のための厚い底面酸化物を有する４Ｈ−ＳｉＣ トレンチ ＭＯＳＦＥＴ（Ａ ４Ｈ−ＳｉＣ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ ｗｉｔｈ Ｔｈｉｃｋ Ｂｏｔｔｏｍ Ｏｘｉｄｅ ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）、プロシーディングス オブ ザ ２５ｔｈ インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２５ｔｈＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），２０１３年５月、ｐ．４３−４６．
ところで、開示されている従来例の特許文献１や非特許文献１のＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴの理論限界値の１／５００以下の低ＲｏｎＳが達成されているとはいえ、大電流の用途では通電電流が大きいため半導体装置の消費電力が大きくなるので、省エネルギーの視点からは更に低オン抵抗が好ましく、更なる大幅な低損失化は解決すべき重要な課題である。ＲｏｎＳを小さくすることは、素子のオン抵抗仕様値が同じ場合、そのチップサイズを低減し低コスト化する点からも重要である。
また従来、ＳｉＣ−ＭＯＳＦＥＴやＳｉＣ−ＩＧＢＴ等は高電圧下で使用することが多く、高い電圧ノイズで誤動作するのを抑制するためにより高い閾値電圧が必要とされる。しかし、閾値電圧とオン抵抗はトレードオフ関係にあり閾値電圧を高くするとオン抵抗が高くなってしまう。このトレードオフ関係を改善し、ノイズに強い高い閾値電圧を持つとともに、オン抵抗を低減し低損失化することは解決すべき重要な課題である。
また、開示されている従来例のＳｉＣ−ＭＯＳＦＥＴは飽和領域において、ソースードレイン間電圧が高くなるとＭＯＳゲート下のチャネルのピンチオフ部付近での空乏層の電界強度が高くなるために、ホットキャリアが発生して一部が酸化膜中に注入されてゆくため閾値電圧の変動を生じる。高電圧での長時間の動作により、この酸化膜中のホットキャリアが増大してゆき閾値電圧が変動してゆくために信頼性が損ねられてしまう。ＭＩＳ半導体装置の特性オン抵抗ＲｏｎＳを小さくするためにチャネル長を短く、例えば１μｍ以下で更に短くするほど閾値電圧の変動は著しくなってゆくので、この閾値電圧の変動を抑制し高い信頼性を確保することは解決すべき重要な課題である。
本発明は、これらの従来技術の課題を解決し、オン抵抗がより低い低損失ワイドギャップ半導体装置を提供することを目的にする。またこの発明は、ノイズに強い高い閾値電圧を持つとともに、閾値電圧とトレードオフ関係にあるオン抵抗が低いワイドギャップ半導体装置を提供することを目的とする。またこの発明は、閾値電圧の変動を抑制し高い信頼性を達成できるワイドギャップ半導体装置を提供することを目的とする。
ＭＯＳＦＥＴはＭＩＳ（Metal Insulate Semiconductor）半導体装置の１種であり、前記のＭＯＳＦＥＴの課題はＭＩＳＦＥＴやＭＩＳ−ＩＧＢＴ、ＭＩＳサイリスタ等を含むＭＩＳ半導体装置全般に共通する課題である。従って、以下の解決手段や実施の形態、請求範囲では広義の名称であるＭＩＳ半導体装置という名称で記述し、ワイドギャップ半導体を用いて形成されたＭＩＳ半導体装置をワイドギャップＭＩＳ半導体装置という名称で記述する。
半導体装置に順方向電圧を印可し且つゲート電極に半導体装置をオンさせる極性のゲート電圧を印可して半導体装置を動作させることを「順方向動作させる」と記述する。
なお、本発明の理解を容易にするために、各半導体層や半導体領域が機能的にどの層や領域に相当するかを、一部括弧内に付記して説明する。また、ｎチャネルＭＩＳ半導体装置を対象に構成や動作メカニズムを説明する。
上記した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップＭＩＳ半導体装置は、
そのセルに内蔵されているトレンチゲート型ワイドギャップＭＩＳ半導体装置であり、
蓄積チャネル領域を含み、その表面がソース領域の底面に接し、その裏面がドリフト領域に接し、且つその一方の側面がトレンチゲート絶縁膜に接し、その他方の側面がボディ領域に接しており、
前記蓄積チャネル領域が前記ボディ領域と前記蓄積チャネル領域の接触面で構成する接合のビルトイン電圧で完全に空乏化されていることを特徴とする。
上記した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップＭＩＳ半導体装置は、そのセルに内蔵されているトレンチゲート型ワイドギャップＭＩＳ半導体装置であり、
第１導電型の第１半導体層（ドリフト層）と、
前記第１導電型の第１半導体層（ドリフト層）の表面には、
第１導電型の第２半導体領域の（蓄積チャネル領域）と第２導電型の第１半導体領域（ｐボディ領域）とトレンチゲートとが前記表面に接して選択的に具備され、且つ前記第２導電型の第１半導体領域（ｐボディ領域）の表面には選択的に第１導電型の第３半導体領域（ソース領域）が具備され、
前記トレンチゲートの外周には前記第１導電型の第２半導体領域（蓄積チャネル領域）が隣接して設けられており、且つ前記第１導電型の第３半導体領域（ソース領域）は、その裏面が前記第１導電型の第２半導体領域（蓄積チャネル領域）の表面に接し且つ一方の側面が前記第２導電型の第１半導体領域（ｐボディ領域）に接し、他方の側面が前記トレンチゲートに接して設けられており、
トレンチゲートはその側面と底面に延在する絶縁膜と、この絶縁膜に接して延在する多結晶シリコンの導電部を含んで構成され、導電部には別途ゲート電極を設けるかまたは導電部をそのままゲート電極とせしめており、
前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（ソース領域）とに接する第１の主電極（ソース電極）を具備せしめ、
前記半導体層（ドリフト層）の裏面には第１導電型の第４半導体層（ドレイン層）とこの第１導電型の第４半導体層（ドレイン層）の裏面に接する第２の主電極（ドレイン電極）とを具備した半導体装置であり、
トレンチゲートはセルを構成するワイドギャップ半導体の一方の主表面を底辺とする逆台形状または逆三角形状であり、
前記第１導電型の第２半導体領域（蓄積チャネル領域）が前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第２半導体領域（蓄積チャネル領域）の接触面で構成する接合のビルトイン電圧で完全に空乏化されており、
半導体装置を順方向動作させる時には前記第１導電型の第２半導体領域（蓄積チャネル領域）が蓄積チャネルとして機能する蓄積チャネル型ワイドギャップＭＩＳ半導体装置であることを特徴とする。
また、本発明になるワイドギャップＭＩＳ半導体装置は、上記した発明において、前記トレンチゲート絶縁膜と前記第２導電型の第１半導体領域（ｐボディ領域）とに接し、半導体装置を順方向動作させる時にはゲート絶縁膜に接する面に反転チャネルが形成される第２導電型の第２半導体領域（第２のｐボディ領域）を具備し、
前記第１導電型の第２半導体領域（蓄積チャネル領域）と前記第２導電型の第２半導体領域（第２のｐボディ領域）とが直列もしくは並列に接続されていることを特徴とする。
また、本発明になるワイドギャップＭＩＳ半導体装置は、上記した発明において、前記第１導電型の第１半導体層（ドリフト層）の表面に第２導電型の第１半導体領域（ｐ電界緩和領域）が前記第２導電型の第１半導体領域（ｐボディ領域）に接続されて、前記トレンチゲートの底部の周囲を取り囲んで具備されていることを特徴とする。
また、本発明になるワイドギャップＭＩＳ半導体装置は、上記した発明において、前記第１の主電極（ソース電極）は前記第１導電型の第３半導体領域（ソース領域）のみに接して設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）には別途第２のゲート電極が設けられていることを特徴とする。
また、本発明になるワイドギャップＭＩＳ半導体装置は、上記した発明において、
前記第１導電型の第１半導体層（ドリフト層）の裏面の前記第１導電型の第４半導体層（ドレイン層）の代わりに第１導電型の第５半導体層（バッファー層）を具備し、この第１導電型の第５半導体層（バッファー層）の裏面と第２の主電極（ドレイン電極）の間に各々に接して前記第２導電型の第４半導体層（コレクタ層）が設けられていることを特徴とする。
本発明になるトレンチゲート型ワイドギャップＭＩＳ半導体装置の製造方法は、上記した発明において、
前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第１導電型の第３半導体領域（ソース領域）の選択的イオン打ち込み行程の実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することを特徴とする。
また、本発明になるトレンチゲート型ワイドギャップＭＩＳ半導体装置の製造方法は、上記した発明において、
前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第２導電型の第２半導体領域（第２のｐボディ領域）の選択的イオン打ち込み行程の実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することを特徴とする。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、前記第１導電型の第２半導体領域（蓄積チャネル領域）をチャネルとして機能させる蓄積チャネル型トレンチゲートＭＩＳ半導体装置として動作し、より低い低オン抵抗と閾値電圧の変動を抑制することによる高い信頼性とを同時に達成できる。
すなわち、第１導電型の第２半導体領域（蓄積チャネル領域）はｐボディ領域よりも不純物濃度をかなり低くしており、順バイアス時にはｐボディ領域との接触部の接合のビルトイン電圧により逆バイアスされるが、空乏層はもっぱら蓄積チャネル領域に拡がり、その空乏層で完全に空乏化されピンチオフ状態になるように蓄積チャネル領域の幅を設定してある。これによりゲート電圧が閾値電圧以下の時は順バイアス時にｎ−ドリフト層とソース領域間のリーク電流の流れは遮断され高耐圧が維持できる。
一方、先行技術文献に開示された従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置の場合は、ゲート電圧が閾値電圧以下の時は順バイアス時にはｐボディ領域とｎ−ドリフト層間の接合が逆バイアスされて空乏層が形成され、この空乏層によりリーク電流の流れが遮断され高耐圧が維持される。
シミュレーションによれば、蓄積チャネル領域が一定の幅の場合その不純物濃度が所定の濃度Ｎ１以下では、耐圧はｐボディ領域のコーナー部とドリフト層の接合の電界集中で制限されほぼ一定であるが、Ｎ１以上では完全な空乏化ができなくなり従ってピンチオフできなくなり耐圧は急減する。従ってＮ１以下の濃度で所望の耐圧を設定することにより蓄積チャネル領域の不純物濃度の上限値が設定される。一方、ＲｏｎＳは蓄積チャネル領域の不純物濃度が小さくなると増大するので、許容する所望の増大率を設定することにより不純物濃度の下限値が設定される。ワイドギャップ半導体を用いているのでＳｉ半導体に比べてビルトイン電圧が大きく、例えばＳｉＣの場合は２．７Ｖと約４倍大きい。従って、蓄積チャネル領域の適切な不純物濃度はワイドギャップ半導体のビルトイン電圧および耐圧とＲｏｎＳに依存する。
例えば、ＳｉＣの場合は耐圧を１ｋＶ以上、ＲｏｎＳの増大率を５０％以下に設定すると、好適な不純物濃度範囲は、例えば７ｘ１０１４ｃｍ−３から１ｘ１０１６ｃｍ−３に設定でき、この場合のビルトイン電圧による空乏層幅は２．０μｍ〜０．５５μｍ程度にできる。従って、この空乏層幅に該当する蓄積チャネル領域の幅は、現在のホトエッチング技術とイオン打ち込み技術とで十分高精度に選択的に製作できるものである。
順バイアス状態でゲート電圧が閾値電圧以上になると、本発明になるワイドギャップＭＩＳ半導体装置ではゲート絶縁膜との界面付近に電子が引き寄せられ蓄積されてｎチャネルが形成される。
一方、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置の場合は、まずゲート電圧により界面付近を空乏化した後に、周辺の電子を集めて反転チャネルを形成する必要があるために閾値電圧が高くなる。すなわち、ゲート電圧がまず界面付近を空乏化するのに費やされるため、その残りの分の低いゲート電圧で電子を集めてチャネルを形成することになるので、集められる電子が少なく同一ゲート電圧におけるチャネルの抵抗が高くなる。
従って、蓄積チャネル型トレンチゲートＭＩＳ半導体装置は反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて、閾値電圧が低くオン抵抗が低くＲｏｎＳを低くできる。
本発明になるワイドギャップＭＩＳ半導体装置では、トレンチゲートをワイドギャップ半導体の一方の主表面を底辺とする逆台形状または逆三角形状にしている。この結果、従来の垂直な側面をもつトレンチゲートに比べて、側面の結晶面として界面準位密度の低いワイドギャップ結晶面を選択できる。例えばワイドギャップ半導体がＳｉＣであり、その一方の主表面が（０００−１）面の場合、主表面に対して約５５℃の角度を有する界面準位密度が大幅に低い｛０−３３−８｝面を選択できる。この結果、蓄積チャネル型の界面移動度をより大きくでき、トレンチゲートＭＩＳ半導体装置のオン抵抗をより低くできＲｏｎＳを更に小さくできる。
また、本発明になるワイドギャップＭＩＳ半導体装置では、上記のようにトレンチゲートをワイドギャップ半導体の一方の主表面を底辺とする逆台形状または逆三角形状にしている。この結果、ホットキャリアによる閾値電圧の経時変化を抑制し高い信頼性を達成できる。
従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置ではｐボディ領域とｎ−ドリフト層間の接合がゲート絶縁膜に接して存在する。接合に高い逆電圧が印可されると接合に近いほど電界が高くなる。このトレンチゲートＭＩＳ半導体装置を順方向状態で高いゲート電圧で且つ高電圧状態の飽和領域で稼働すると、ゲート絶縁膜に近い接合付近の高電界部分でホットキャリアが発生し、高エネルギーのキャリア（ｎタイプのＭＩＳ半導体装置の場合は高エネルギー電子）がゲート電圧により誘引されてゲート絶縁膜へ注入され閾値電圧の変動が生じる。高電圧での稼働が長時間になるとゲート絶縁膜に注入された電子が増加してゆき、時間とともに次第に大きな閾値電圧変動をもたらし、この結果ＭＩＳ半導体装置の出力特性の変動を招き信頼性が損ねられてしまう。
一方、本発明になる蓄積チャネル型トレンチゲートＭＩＳ半導体装置ではｐボディ領域コーナー部の接合近傍で電界が極大になっており、高電圧印可状態ではこの高電界部で発生したホットキャリアがゲート絶縁膜に注入されるが、ｐボディ領域とｎ−ドリフト層および蓄積チャネル領域間の接合がゲート絶縁膜から離れているためホットキャリアのゲート絶縁膜への注入が抑制される。トレンチゲートが逆台形状または逆三角形状をしているので、従来例の垂直なトレンチに比べて電界極大位置がゲート絶縁膜から更に離れているため電界極大位置で発生したホットキャリアのゲート絶縁膜への注入が更に抑制される。この結果、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて閾値電圧の変動が抑制されるのでより高い信頼性を実現できる。高電圧での稼働が長時間に渡っても閾値電圧経時変動が小さいため出力特性への影響が軽微ですみ高い信頼性を実現できる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、蓄積チャネル型トレンチゲートＭＩＳ部と反転チャネル型トレンチゲートＭＩＳ部の両方を具備したＭＩＳ半導体装置構成である。以下ではこの両方のチャネルを含む構成のＭＩＳ半導体装置を、融合トレンチゲートＭＩＳ半導体装置と記述する。
融合トレンチゲートＭＩＳ半導体装置には、蓄積チャネル型ＭＩＳ部と反転チャネル型ＭＩＳ部との接続の仕方で複数の種類の構成に分けることができる。
例えばソース領域からドリフト領域に向けて、反転チャネル型ＭＩＳ部と蓄積チャネル型ＭＩＳ部とをこの順序で直列接続させた構成、蓄積チャネル型ＭＩＳ部と反転チャネル型ＭＩＳ部を並列接続させた構成、蓄積チャネル型ＭＩＳ部と反転チャネル型ＭＩＳ部の順序で直列接続させた構成などである。
ソース領域側から反転チャネル型ＭＩＳ部と蓄積チャネル型ＭＩＳ部の順序で直列接続させた構成の融合トレンチゲートＭＩＳ半導体装置の場合は、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べてリーク電流は同等に少なく、また閾値電圧とオン抵抗のトレードオフを改善できより低オン抵抗でより高い閾値電圧を有し、且つ閾値電圧の変動も同等レベルで小さく高信頼性を有するワイドギャップ半導体装置を実現できる。
すなわち、ゲート電圧が閾値電圧以下の順バイアス時には、蓄積チャネル型ＭＩＳ半導体部のｐボディ領域と蓄積チャネル領域との間の接合がビルトイン電圧により逆バイアスされるので、ｐボディ領域よりも不純物濃度の低い蓄積チャネル領域により広く空乏層が拡がる。蓄積チャネル領域はこの空乏層で完全に空乏化するように、ビルトイン電圧で拡がる空乏層の幅よりは狭く設定してあるので、リーク電流の流れは遮断される。更に、蓄積チャネル部と反転チャネルが形成される第２のｐボディ領域との接合もビルトイン電圧によって逆バイアスされているので、この接合による空乏層も加わるために、より強力に空乏化されて主電極間のリーク電流が遮断されるのでリーク電流は小さくなる。
なお、第２のｐボディ領域の不純物濃度は反転チャネル型ＭＩＳＦＥＴが適正なＭＩＳＦＥＴ動作をする不純物濃度範囲、すなわち５ｘ１０１６ｃｍ−３〜１ｘ１０１８ｃｍ−３の範囲から選択されていれば、ｐボディ領域の不純物濃度と同じであってもよく、異なっていてもよい。
一方、ゲート電圧が閾値電圧以上の順バイアス時には、本融合トレンチゲートＭＩＳ半導体装置のオン電流はドレイン電極からソース電極に向かってオン抵抗の低い蓄積チャネルとオン抵抗のより高い反転チャネルとを通って流れるので、両チャネルの長さを加算したトータルチャネル長と同じ長さのチャネル長を有する従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて蓄積チャネルの低抵抗分だけオン抵抗を低くできる。
なお、本融合トレンチゲートＭＩＳ半導体装置の蓄積チャネル領域のチャネル長は蓄積チャネル部と第２のｐボディ領域との間の接合のビルトイン電圧による空乏層幅で制限される。従って、蓄積チャネル領域のチャネル長は、耐圧を損ねない範囲で蓄積チャネル領域の不純物濃度を高くしこの空乏層幅を短くすることにより短くできる。例えば、第２のｐボディ領域に接する蓄積チャネル領域の最上部を高不純物濃度にして空乏層を抑制し、それ以外の部分を前記の好適な不純物濃度にすることにより耐圧をほとんど損ねることなく蓄積チャネル領域のチャネル長を短くできる。具体的には第２のｐボディ領域が１ｘ１０１８ｃｍ−３の時、蓄積チャネル領域の最上部の０．１μｍを５ｘ１０１７ｃｍ−３にしそれ以外の残りの部分０．２μｍを３ｘ１０１５ｃｍ−３にし、ｐボディ領域からゲート絶縁膜間の距離を０．８μｍにすることにより蓄積チャネル領域全域をビルトイン電圧で完全に空乏化させることができ、耐圧を維持できる。
ところで、一般に高電圧下で使用されるワイドギャップＭＩＳＦＥＴは高い電圧ノイズで誤動作しないようにより高い閾値電圧が必要とされるが、閾値電圧とオン抵抗はトレードオフ関係にあり、界面準位の低減によりオン抵抗を低くすると閾値電圧も低くなってしまう。
本融合トレンチゲートＭＩＳ半導体装置では、前述の反転チャネル型ＭＩＳＦＥＴの閾値電圧は蓄積チャネル型ＭＩＳＦＥＴの閾値電圧よりも高く、オン抵抗は蓄積チャネル型ＭＩＳＦＥＴの方が小さいことを活用しトレードオフ関係を改善する。すなわち、本融合トレンチゲートＭＩＳ半導体装置の反転チャネル型ＭＩＳＦＥＴ部の閾値電圧を５Ｖ程度に高くする。一方、蓄積チャネル型ＭＩＳＦＥＴ部の閾値電圧は容易に２Ｖ未満に低くなる。この結果、両チャネル型ＭＩＳＦＥＴが直列接続されている構成の融合トレンチゲートＭＩＳ半導体装置の場合はオン動作するには高い閾値電圧の方が支配的なので、本融合トレンチゲートＭＩＳ半導体装置の閾値電圧は５Ｖ程度に高くできる。一方オン後のオン抵抗に関してみると、５Ｖ以上の同じゲート電圧が印可された場合には、蓄積チャネル型ＭＩＳＦＥＴ部には閾値電圧以上でチャネル形成のみのために印可される電圧分が反転チャネル型ＭＩＳＦＥＴ部に比べて常に閾値電圧の差分に当たる３Ｖ以上高いので、大幅に低いオン抵抗になる。
本融合トレンチゲートＭＩＳ半導体装置においては、反転チャネル型トレンチゲートＭＩＳ半導体装置と同じチャネル長を維持して蓄積チャネル型ＭＩＳＦＥＴ部の比率を大きくするほど、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置と同等の高い閾値電圧を有し且つより大幅に低いオン抵抗にすることができる。
一方ホットキャリアに起因する閾値電圧の変動に関しては、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置とほぼ同等であり、ＭＩＳＦＥＴの出力特性Ｖｓｄ―Ｉｓｄの変動もほぼ同等となる。これはゲート酸化膜近傍の第２のｐボディ領域と蓄積チャネル領域の間の接合近傍での電界集中がｐボディ領域コーナー部とドリフト領域の間の接合近傍の電界集中に比べて同等以上になり、前者の電界集中が支配的になるためと考えられる
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、蓄積チャネル型ＭＩＳ部と反転チャネル型ＭＩＳ部が並列接続された構成の融合トレンチゲートＭＩＳ半導体装置の場合は、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べてオン抵抗が大幅に低くでき、リーク電流はやや増えるが実用上全く問題ないレベルであり、また閾値電圧変動もより小さく高信頼性を有するワイドギャップ半導体装置を実現できる。
すなわち、ゲート電圧が閾値電圧以上の順バイアス時には、融合トレンチゲートＭＩＳ半導体装置の主電極間のオン電流はオン抵抗の低い蓄積チャネルとオン抵抗のより高い蓄積チャネルとを並列に流れるが、オン抵抗の低い蓄積チャネル側をより多く流れるので、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べてオン抵抗を大幅に低くできる。本並列接続の融合トレンチゲートＭＩＳ半導体装置のセル形状がハニカク形状やメッシュ形状の場合、セル内に占める蓄積チャネル型トレンチゲートＭＩＳ部の割合を大きくするほど更に低くできる。
一方、ホットキャリアに起因する閾値電圧の変動は、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて、セルに占める蓄積チャネル型トレンチゲートＭＩＳ部の割合を大きくするのに伴いより少なくできる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、ソース領域側から反転チャネル型ＭＩＳ部と蓄積チャネル型ＭＩＳ部との順序で直列接続された構成の融合トレンチゲートＭＩＳ半導体装置である。この場合は、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて、同等の高耐圧と高信頼性を有し、且つオン抵抗が著しく低いワイドギャップ半導体装置を実現できる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、前記第１導電型の第１半導体層（ドリフト層）に第２導電型の第１半導体領域（ｐ電界緩和領域）が前記第２導電型の第１半導体領域（ｐボディ領域）に接続されて、前記トレンチゲートの底部の周囲を取り囲んで具備されている構成なので、上記の融合トレンチゲートＭＩＳ半導体装置に比べて低オン抵抗効果や閾値電圧変動の抑制効果をほとんど損ねることなく大幅に耐圧を向上できる。
すなわち、上記の本発明になるトレンチゲートＭＩＳ半導体装置ではトレンチゲートの底部の絶縁膜の厚さを厚くしてゲートコーナー部の絶縁破壊電圧を増大させ高い耐圧を実現してきたが、製作が複雑になるだけでなく、製作プロセス上厚さの増大に限界がある。しかし上記のｐ電界緩和領域により、高い順方向電圧を印可した際にトレンチゲートの底部の周囲を取り囲むｐ電界緩和領域の空乏層がトレンチゲートの底部コーナー部周辺に延びてトレンチゲート底部のコーナー部の電界を緩和し、それに伴い最大電界箇所をドリフト層とｐ電界緩和領域の接合コーナー部付近に移転できるものである。これにより、耐圧はトレンチゲートに制限されなくなり、ドリフト層とｐ電界緩和領域の接合が降伏するまで大幅に向上できる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置は、前記第２導電型の第１半導体領域（ｐボディ領域）は第２のゲート電極によりソース電極とは独立に電圧印可できるので、大幅なオン抵抗の低減ができる。
すなわち、ソース電極とｐボディ電極を接続した状態でソース電極とドレイン電極との間に順方向電圧Ｖｓｄを印加し、ゲート電極に閾値電圧以上のゲート電圧を印加すると上記のトレンチゲートＭＩＳ半導体装置と同様にオン電流Ｉｓｄが流れる。
しかし、順方向電圧Ｖｓｄを印加した状態でｐボディ電極の電位をソース電極よりも高くしてゆくとオン電流密度Ｊｓｄを増大させてゆくことができる。これは、ｐボディ領域およびｐ埋め込み領域と蓄積チャネルおよびｎ−ドリフト層とで構成する接合が順バイアスされて空乏層幅が減少してゆき、この結果蓄積チャネルでは空乏層幅の減少につれてチャネル厚さが拡がりチャネル抵抗が低減してゆくとともに、ｐ埋め込み領域とｎ−ドリフト層の間では空乏層幅の減少に対応して電流Ｉｓｄの通電路幅が拡がり通電路の抵抗が減少することによる。
更に、ゲート電圧をＳｉＣのビルトイン電圧の２．７Ｖを超えて増大させると更に大幅に増大できる。
これは、ｐボディ領域と電界緩和用のｐ埋め込み領域からｎ−ドリフト層に正孔が注入され、電導度変調効果によりｎ−ドリフト層の抵抗が大幅に減少することによる。このように半導体装置のＲｏｎＳを大幅に低減できるので、高耐圧・高信頼性を有し且つより大幅に小さい低オン抵抗のワイドギャップ半導体装置を実現できる。
この発明によれば、上記の構成により本発明になる半導体装置は、ワイドギャップＭＩＳ半導体装置である蓄積チャネル型トレンチゲートＩＧＢＴとして機能できるので、従来の反転チャネル型トレンチゲートＩＧＢＴに比べてノイズに強い同等の高い閾値電圧を実現できるとともに、低損失を実現できる。
エミッタ電極とコレクタ電極間に順方向電圧Ｖｃｅを印加し、ゲート電極に閾値電圧以上のゲート電圧を印加すると、大幅に高電流密度のオン電流Ｉｃｅが流れる。これはＶｃｅが高くなりコレクタ接合の電圧がビルトイン電圧を超えると、コレクタ領域から正孔がｎ−ドリフト層注入されて拡散し、ｎ−ドリフト層および蓄積チャネル領域に電導度変調効果を生じることによる。
従来の反転チャネル型ＭＩＳＦＥＴを有するＩＧＢＴに比べて、本半導体装置は融合トレンチゲートＭＩＳＦＥＴを有するので、上記のようにノイズに強い高い閾値電圧を維持できる。更に、閾値電圧以上では従来の同等の高い閾値電圧をもつ反転チャネル型トレンチゲートＩＧＢＴに比べて、蓄積チャネルＭＩＳＦＥＴの低オン抵抗によりソース領域からより大きな電子電流を流すことができ、従ってより低いゲート電圧でコレクタ領域からより多量の正孔を所定の短時間でｎ−ドリフト層に注入できるので、スイッチング時間を短くできスイッチング損失を低減できる。
また本ＩＧＢＴがオンした後は、同等の高い閾値電圧をもつ反転チャネル型トレンチゲートＩＧＢＴに比べてチャネル抵抗が低いので、その分ＩＧＢＴのオン抵抗（定常オン抵抗）が低く低損失にできる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置の製造方法は、前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第１導電型の第３半導体領域（ソース領域）の選択的イオン打ち込み行程の実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することができ、オン抵抗が小さい半導体装置を実現できる。
この発明によれば、上記の構成により、本発明になるワイドギャップＭＩＳ半導体装置の製造方法は、 前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第２導電型の第２半導体領域（第２のｐボディ領域）の選択的イオン打ち込み行程の実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することができ、オン抵抗が小さい半導体装置を実現できる。
以上のように、本発明により、ＭＩＳ半導体装置をワイドギャップ半導体で構成し、蓄積チャネルトレンチゲートＭＩＳ半導体装置もしくは融合トレンチゲートＭＩＳ半導体装置構成にしたのでオン抵抗を低くでき、且つ、逆台形状又は逆三角形状のトレンチゲート構造を有する蓄積チャネル型トレンチゲートＭＩＳ半導体装置もしくは融合トレンチゲートＭＩＳ半導体装置にしたことによりホットキャリアの発生に起因する閾値電圧の変動も抑制でき高い信頼性を達成できる。
実施の形態１にかかる半導体装置のセル断面図 実施の形態２にかかる半導体装置のセル断面図 実施の形態３にかかる半導体装置のセル断面図 実施の形態４にかかる半導体装置のセル断面図 実施の形態５にかかる半導体装置のセル断面図 実施の形態６にかかる半導体装置のセル断面図 実施の形態７にかかる半導体装置のセル断面図 従来例１のＳｉＣ−ＭＯＳＦＥＴのセル断面図。 従来例２のＳｉＣ−ＭＯＳＦＥＴのセル断面図。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
各図においては半導体装置の動作メカニズムを説明するうえで不可欠な活性領域中の一個のセル部のみを示し、半導体装置の表面の電界強度を緩和し、所望の耐圧を実現するための耐圧構造部は割愛している。また各図において、各領域の幅や厚さは必ずしも実際の寸法に比例して示されてはいない。更に、電極と半導体領域等との電気的接触をよくするために設けられるオーミックコンタクトやｐボディにおけるｐ＋コンタクト領域などは、図や説明の煩雑化を避けるために全て割愛している。なお、第２のｐボディ領域と記述しないで単にｐボディ領域と記述している場合は、第２のｐボディ領域とは異なるそれ以外のｐボディ領域を示す。
図面中の層や領域の番号は、同じ基本機能を有する層や領域の場合は番号にａ又はｂを記して区別しているが、以下の説明においては簡略化のため必要な場合を除いて番号のみを記している。なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がＳｉ半導体に比べて大幅に少ないので、各図においては各半導体領域を矩形状に図示する。
またＳｉＣをの表面に対して逆三角形状のトレンチや垂直な側面を持つトレンチの場合も同様の効果が発揮できることは自明なので説明を割愛する。
実施の形態１
図１は、実施の形態１にかかるワイドギャップ半導体装置を模式的に示すセル断面図である。本半導体装置は４Ｈ−ｎ＋ＳｉＣ基板１０１を用いて作製されたトレンチゲートＭＯＳＦＥＴ半導体装置１００である。図１には、半導体装置１００の活性領域中の一つのセル部のみを示す。ワイドギャップ半導体装置１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に通電電流が流れる領域であり複数のセルを内蔵している。また、耐圧構造部とは上記のように、半導体装置の表面の電界強度を緩和し、所望の耐圧を実現する構造部である。
ワイドギャップ半導体装置１００のチップサイズは５．０ｍｍｘ５．０ｍｍであり、活性領域は４．４ｍｍｘ４．４ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は約０．３ｍｍである。活性領域中のセルはストライブ状である。セルの幅は、６μｍであってもよい。
まず、図１を用いてワイドギャップ半導体装置１００の構成を説明する。
ワイドギャップ半導体装置１００のｎ＋基板１０１裏面に接してドレイン電極１１０が設けられている。ｎ＋基板１０１は４Ｈ-ＳｉＣであり、その表面は（０００−１）面であり、その面には同じ結晶面のｎ−ドリフト層（第１半導体層）１０２が形成されている。ｎ−ドリフト層１０２の不純物濃度と厚さは、例えば、６×１０１５ｃｍ−３および１０μｍであってもよい。
ｎ−ドリフト層１０２の表面には、蓄積チャネル領域１１１ａおよび１１１ｂとｐボディ領域１０３ａおよび１０３ｂとトレンチゲートとが表面に接して選択的に設けられており、ｐボディ領域の表面には選択的にｎ＋ソース領域１０４ａおよび１０４ｂが設けられており、トレンチゲートの外周には蓄積チャネル領域１１１が隣接して設けられている。またソース領域は、その裏面の一部が蓄積チャネル領域１１１の表面に接し且つ一方の側面がｐボディ領域１０３に接し、他方の側面が前記トレンチゲートに接して設けられている。
蓄積チャネル領域１１１の不純物濃度と厚さはそれぞれ１．２×１０１５ｃｍ−３および０．５μｍであってもよい。また、ｐボディ領域１０３の不純物濃度および厚さは、例えば、それぞれ８×１０１７ｃｍ−３および０．８μｍであってもよい。ｐボディ領域１０３ａと１０３ｂは、例えばアルミニュームのイオン注入によって選択的に形成された層である。ｎ＋ソース領域１０４ａと１０４ｂは例えば燐のイオン注入によって選択的に形成された層であり、その不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ−３および０．３μｍであってもよい。
トレンチゲートは半導体チップの表面側から内部に向かって幅が短くなる逆台形状をしている。チップの表面は（０００−１）面であり、トレンチゲートの側面の結晶面は本実施例では｛０−３３−８｝面であり、従って、チップ表面の（０００−１）面となす角度（以下では傾斜角と呼ぶ）は約５５度である。トレンチゲートの内部にはｎ−ドリフト層１０２側から、ゲート絶縁膜１０５、ついで多結晶シリコンからなる導電部１０６およびゲート電極１０９が順次設けられている。ゲート絶縁膜１０５はシリコン酸化膜から形成されており、その厚さは例えば６０ナノメートル（以下ｎｍと記載する）であってもよい。
トレンチゲートのゲート絶縁膜１０５はｎ＋ソース領域１０４ａおよび１０４ｂと接しているが、ｐボディ領域１０３ａおよび１０３ｂとは接しておらず、その間にはｎ−蓄積チャネル領域１１１ａと１１１ｂが設けられている。この領域は後述するが、ＭIＳＦＥＴ動作時の蓄積チャネル領域として機能する。
この蓄積チャネル領域の不純物濃度と厚さは前記の同じ値であり、１．２×１０１５ｃｍ−３および０．５μｍであるが、ｐボディ領域とで形成する接合のビルトイン電圧でこの蓄積チャネル領域が完全に空乏化していることが肝要である。本ビルトイン電圧は約２．７Ｖなのでこの電圧での空乏層幅は１．５８μｍと算出されるので、従ってｎ−ドリフト層１０２と接する側の蓄積チャネル領域の長さは１．３μｍであってもよい。この場合、トレンチゲート側面の傾斜角を考慮するとｎ＋ソース領域１０４と接する側の蓄積チャネル領域の長さは約１．０μｍである。なお、ゲート絶縁膜１０５と接する蓄積チャネル領域の長さ、すなわちチャネル長は約０．６μｍである。
さらに、ｎ＋ソース領域１０４ａおよび１０４ｂと、ｐボディ領域１０３ａおよび１０３ｂには各々ソース電極１０８ａおよび１０８ｂが設けられている。またトレンチゲート領域にはゲート電極１０９が設けられている。これらの電極は例えば、アルミニュームからなる金属電極であり、各領域とは電気的接触を良好にするためにオーミックコンタクトを介在させている。またソース電極１０８とゲート電極１０９の間の表面には表面保護用の絶縁膜、例えばシリコン酸化膜１０７ａおよび１０７ｂが設けられている。
つぎに、本ワイドギャップ半導体装置１００の製作方法として、図１に示すセル部に注目して主な製作フローを中心に説明する。ホトエッチング工程やアニーリング行程、オーミックコンタクト形成工程等は説明の簡明化のため最小限にとどめ大部分を割愛する。また図示していない耐圧構造部の製作フローも説明を割愛する。
まず、結晶面が（０００−１）面で厚さが約２００μｍ厚のオフアングル４Ｈ−ＳｉＣｎ＋基板に、厚さ１０μｍの第１のｎ−層をエピタキシャル成長しドリフト層１０２形成する。ついで厚さ０．７μｍの第２のｎ−層をエピタキシャル成長で形成する。この第２のｎ−層の一部は、最終的には蓄積チャネル領域１１１ａと１１１ｂを構成するものである。
更に、この第２のｎ−エピタキシャル成長層表面にイオン注入用マスクを形成し、ｐボディ領域１０３ａおよび１０３ｂに相当する部分をホトエッチングして除去した後アルミニュームのイオン注入を行い、厚さ０．７μｍのｐボディ領域１０３ａおよび１０３ｂを選択的に形成する。その後、同様にイオン注入用マスクを形成し、ｎ＋ソース領域１０５ａおよび１０５ｂに相当する部分をホトエッチングして除去した後に窒素のイオン注入を行い、厚さ０．３μｍのｎ＋ソース領域１０４ａおよび１０４ｂを形成する。従って、ｎ＋ソース下のｐボディ領域１０３ａおよび１０３ｂの厚さは０．４μｍとなり、蓄積チャネル領域１１１ａと１１１ｂも０．４μｍとなる。ところで、これらのイオン注入領域は、極力均一な不純物分布になるようにしている。ついでｎ＋ソース領域１０４ａと１０４ｂ間のトレンチゲート相当部上などに残っているマスクもエッチングして除去する。
その後、新たにマスク用にシリコン酸化膜を形成し、トレンチゲート相当部のマスク用シリコン酸化膜をホトエッチングして除去し、更に塩素ガス中で熱化学エッチングを行い逆台形状の溝を形成する。このエッチングの場合、形成された溝の側面は｛０−３３−８｝結晶面にできる。
ついで、公知の手法により溝の底面部の酸化膜が側面部よりも厚くなるようにゲート酸化膜を形成する。例えば、ＣＶＤ法または熱酸化法で厚い酸化膜をトレンチ溝に沿って形成し、更に異方性エッチングにより側面部の酸化膜を除去しトレンチ底面部に所定の厚さの酸化膜を残す。この残す酸化膜厚は半導体装置の耐圧仕様値によって異なるが、例えば約１００ｎｍであってもよい。ついで熱酸化を行い、逆台形状の溝表面全体に熱酸化膜を形成し、窒素化処理とポスト酸化アニーリングを行い所定の厚さのゲート酸化膜を形成する。このゲート酸化膜は印可する最大ゲート電圧値などによって異なるが、例えば約６０ｎｍであってもよい。
その後、多結晶シリコンをトレンチ溝内に堆積し平坦化し、ついで表面保護膜を形成する。なお逆台形状の溝は、図示するように、ドリフト層１０２内にトレンチ底部の厚い酸化膜部分と一部の薄い酸化膜部分も入りこむような深さにしている。その後、コンタクト用のスルーホールを選択的に形成する。その後、ウエーハの両面にアルミニュームを堆積しウエーハの裏面側にドレイン電極１１０を形成するとともに、ウエーハの表面側に関してはホトエッチングにより選択的にソース電極１０８ａおよび１０８ｂとゲート電極１０９を形成し、図１のセル部を作製する。
上記の本実施の形態１になるワイドギャップ半導体装置１００の構成と製作方法は、従来例の反転チャネル型トレンチゲートＭＩＳＦＥＴ半導体装置に比べて、チャネル領域がｐボディ領域１０３形成用のイオン打ち込みによる損傷を受けないので結晶品質が良く高い移動度を有するので、ＭＩＳＦＥＴ半導体装置のＲｏｎＳが低くできるという特徴を有する。
つぎに、本実施の形態になるワイドギャップ半導体装置１００の特性について説明する。
前記のワイドギャップ半導体装置１００は、公知の技術によりＴＯ型の高耐圧パッケージを用いてダイボンデングとワイヤボンデングを施し、更に保護用の高耐熱レジン（ナノテクレジン）でチップとワイヤを完全に被覆して半導体装置に仕上げた後に動作試験に供した。
ゲート電極１０９に電圧を印加しない状態で、ソース電極１０８とドレイン電極１１０間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約８９０Ｖである。また、なだれ降伏前のリーク電流は室温で６×１０−３Ａ／ｃｍ２程度、２５０℃の高温でも４×１０−２Ａ／ｃｍ２程度と良好である。これは、蓄積チャネル領域１１１がｐボディ領域１０３と蓄積チャネル領域１１１間の接合のビルトイン電圧により完全に空乏層化されており、ドレインからソースへのリーク電流を遮断できていることによる。
ソース電極１０８とドレイン電極１１０間に順方向電圧（以下ではＶｓｄと記述する）を印加し、ゲート電極１０９に閾値電圧以上のゲート電圧（以下ではＶｇと記述する）を印加するとオン電流（以下ではＩｓｄと記述する）が流れる。順方向電圧Ｖｓｄを３Ｖ、ゲート電圧Ｖｇを２０Ｖ印加した場合のオン電流Ｉｓｄは２６４Ａ、その時のＲｏｎＳは２．２ｍΩｃｍ２と良好である。
従来の反転型トレンチゲートＭＯＳＦＥＴに比べてＲｏｎＳは約１／２である。これは前述したが、本ワイドギャップ半導体装置１００の動作モードが蓄積型であることによる効果である。また、トレンチゲートの溝部の側面の結晶面は｛０−３３−８｝面であり、他の結晶面に比べて表面準位密度が少なく、従って、チャネルの表面移動度が大きくできることも寄与している。なお、この面はチップ表面の結晶面（０００−１）面に対して約５５度の鋭角で傾斜しているため、チャネル長が約０．６μｍと短いことも寄与している。
つぎに、本半導体装置を飽和領域で比較的長時間動作させる信頼性確認試験を実施した。すなわち、Ｖｓｄとして７５０Ｖ、Ｖｇとして閾値電圧よりも高い５Ｖを印可し５００時間稼働させたが、出力特性Ｖｓｄ―Ｉｓｄや閾値電圧に変化は生じなかった。一方、同一ウエーハ内で本発明の蓄積チャネル型トレンチゲートＭIＳＦＥＴの近傍に作製したチャネル領域１１１を設けていない反転チャネル型トレンチゲートＭIＳＦＥＴには、閾値電圧が１．５Ｖ以上も増大し出力特性Ｖｓｄ―Ｉｓｄに顕著な変化が生じる半導体装置が少なからず存在する。
これは本発明の特有の構造による効果であり、前記したが次のように考察される。一般にチャネル長が１μｍ程度以下の短いＭIＳＦＥＴ等においては、接合近傍の高電界の空乏層中では発生したホットキャリアにより閾値電圧が変動し信頼性が損ねられることが知られている。従来の反転チャネル型トレンチゲートＭIＳＦＥＴはｐボディ領域とｎ―ドリフト層間の接合はゲート酸化膜直下に存在する。このため、上記の信頼性確認試験のような飽和領域での高電圧稼働時に、ゲート酸化膜直下のｐボディ領域とｎ―ドリフト層間の接合近傍で電界が極大となり、この極大高電界部でホットキャリアが発生すると高エネルギー電子が容易にゲート酸化膜中に注入されてゆき閾値電圧の変化を生じ、長時間駆動の間にはこの注入されたホットキャリアが増加してゆきそれに伴い閾値電圧の変化が経時増大してゆき信頼性を損ねる。
しかし、本発明の蓄積チャネル型トレンチゲートＭIＳＦＥＴ装置の場合は、ｐボディ領域１０３のコーナー部とｎ―ドリフト層１０２間の接合近傍に電界が極大となる極大高電界部が発生する。ｐボディ領域１０３とゲート酸化膜１０５との間に蓄積チャネル１１１が存在するため、この極大高電界部でホットキャリアが発生しても極大高電界部とゲート酸化膜１０５間には距離が設けられているので、ゲート酸化膜中へのホットキャリアの注入が抑制される。逆台形状のトレンチゲートなので、垂直型のトレンチ形状に比べて蓄積チャネル領域１１１のドリフト層１０２側の距離はより大きくなっているので、ホットキャリアの注入が更に大きく抑制される。
ちなみに、上記の確認試験でＶｇを高くすると反転チャネル型の半導体装置の場合は閾値電圧の変化が増大するが、本発明の蓄積ゲート型半導体装置の場合は閾値電圧の変化は極めて小さい。
以上に説明したように、実施の形態１にかかる半導体装置によれば、トレンチゲートＭＩＳＦＥＴ半導体装置のゲート構造を逆台形状の溝に接してゲート絶縁膜が延在しついでゲート電極がその上に重なって存在するトレンチゲート構造にし、且つゲート絶縁膜に隣接して表面から順次ｎソース領域、蓄積チャネル領域、ｎ−ドリフト層の順に具備する蓄積チャネル型トレンチゲートＭＩＳ半導体装置構造にしたことにより、低オン抵抗で高信頼性のワイドギャップ半導体装置を実現できる。
実施の形態２
図２は、実施の形態２にかかるトレンチゲートＭＩＳワイドギャップ半導体装置を模式的に示すセル断面図である。上記の実施の形態１の半導体装置に比べて、実施の形態２は前記の融合トレンチゲートＭＩＳ半導体装置であり、ｎソース領域２０４ａおよび２０４ｂと蓄積チャネルとして機能する蓄積チャネル領域２１１ａおよび２１１ｂの間に、ゲート絶縁膜２０５に接して反転チャネルとして機能する第２のｐボディ領域２１２ａおよび２１２ｂを設けた点、これに伴い、チャネル長を変えることなくｐボディ領域２１２の耐圧に及ぼす影響を抑え耐圧を維持するために蓄積チャネル領域の不純物濃度に２段階の濃度分布を持たせた点を除けば、その他は実施の形態１の半導体装置とほぼ同じ構造である。図２では製作プロセスを簡易にするために第２のｐボディ領域２１２はゲート絶縁膜からセルの端部まで全体に渡って設けているが、最小限ｐボディ領域２０３のゲート絶縁膜側の端部まで選択的に設けておけばよく、例えば、ソース領域２０４のゲート絶縁膜２０５と反対側の端部の下まで設けてもよい。
本半導体装置は反転チャネル型ＭＩＳＦＥＴと蓄積チャネル型ＭＩＳＦＥＴとが直列接続されている融合トレンチゲートＭＩＳ半導体装置に相当する。
第２のｐボディ領域２１２の不純物濃度および厚さは５×１０１７ｃｍ−３および０．２μｍであってもよい。蓄積チャネル領域２１１は不純物濃度に２段階の分布をもたせ、第２のｐボディ領域に接する上部の０．１μｍの厚さ部分を５ｘ１０１７ｃｍ−３にしそれ以外の残りの部分である厚さ０．２μｍの部分を３ｘ１０１５ｃｍ−３にしてもよく、この場合ｐボディ領域からゲート絶縁膜間の距離を０．８μｍにすることにより蓄積チャネル領域全域をビルトイン電圧で完全に空乏化させることができ、ほぼ所定の耐圧を維持できる。
本半導体装置は従来例の反転チャネル型ＭＩＳＦＥＴに比べると、同等の高い閾値電圧にするともに蓄積チャネル型ＭＩＳＦＥＴの低いオン抵抗を活用して、閾値電圧とオン抵抗のトレードオフ関係を改善できるという特徴があり、且つリーク電流も少なく閾値電圧の変動も小さく高信頼性も有するという特徴もある。
また、製作プロセスも、第２のｎ−エピタキシャル成長層表面に上記の蓄積チャネル領域上部に該当する部分形成のための窒素のイオン注入を行い、ついでｐボディ領域２０３ａおよび２０３ｂ形成用のアルミニュームのイオン注入を選択的に行った後に、反転型チャネルとして機能する第２のｐボディ領域２１２ａおよび２１２ｂを形成するアルミニュームのイオン注入を行う点を除けば、その他はほぼ同じ製作プロセスである。本製作プロセスは従来例の反転チャネル型トレンチゲートＭＩＳＦＥＴ半導体装置に比べて、蓄積チャネル領域２１１がｐボディ領域２０３形成用イオン打ち込みによる損傷を受けないのでチャネルの結晶品質が良く高い移動度を達成できるため、ＭＩＳＦＥＴ半導体装置のＲｏｎＳを低くできるという特徴を有する。
以下に、本実施の形態になるワイドギャップ半導体装置２００の特性と効果について説明する。特性評価に当たっては、実施の形態１と同様のＴＯ型の高耐圧パッケージを用いた実装を施し測定や動作試験に供した。
ゲート電極２０９に電圧を印加しない状態で、ソース電極２０８とドレイン電極２１０間に順方向電圧を印加すると、良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は９８０Ｖである。また、リーク電流は前記の実施の形態１よりも少なく、なだれ降伏前のリーク電流は室温で１．２×１０−３Ａ／ｃｍ２程度、２５０℃の高温でも８．２×１０−3Ａ／ｃｍ２程度と極めて良好である。これは、実施の形態１と同様に蓄積チャネル領域２１１ａおよび２１１ｂがｐボディ領域２０３ａおよび２０３ｂとの間の接合のビルトイン電圧により完全に空乏層化されドレインからソースへのリーク電流の流れを遮断できていることに加えて、ゲート酸化膜２０５に接する第２のｐボディ２１２ａおよび２１２ｂと蓄積チャネル領域２１１ａおよび２１１ｂとの間の接合の空乏層によっても遮断できていることによる。
ソース電極２０８とドレイン電極２１０間に順方向電圧Ｖｓｄを印加し、ゲート電極２０９に閾値電圧の５Ｖを超えるゲート電圧を印加するとオン電流が流れる。ちなみに、順方向電圧Ｖｓｄを３Ｖ、ゲート電圧２０Ｖを印加した場合のオン電流Ｉｓｄは１７６Ａ、その時のＲｏｎＳは３．３ｍΩｃｍ２と良好であるが、実施の形態１に比べると大きい。これは、トータルのチャネル長の１／３が反転チャネル型ＭＩＳＦＥＴで構成されていることによる。しかし、従来例のチャネル長が同じ反転チャネル型トレンチＭＩＳＦＥＴに比べる小さく良好である。これは本ワイドギャップ半導体装置２００に蓄積チャネル型トレンチＭＩＳＦＥＴの動作モードが加わった効果に加えて、トレンチゲートの溝部の側面が｛０−３３−８｝面であり、他の結晶面に比べて表面準位密度が少なく、従って、チャネルの表面移動度が大きくできることが寄与している。
一般に、高電圧下で使用されるワイドギャップＭＩＳＦＥＴは高い電圧ノイズで誤動作しないようにより高い閾値電圧が必要とされるが、閾値電圧とオン抵抗はトレードオフ関係にあり閾値電圧を高くするとオン抵抗が高くなってしまう。近年このトレードオフ関係を改善できるゲート酸化膜の形成方法が開発されており、例えば、ゲート酸化膜を熱酸化で形成した後、この酸化膜を一酸化窒素中で酸窒化処理し、その後水蒸気中で再度熱酸化することにより、チャネル移動度に影響が小さい深いエネルギーの界面順位を導入でき、チャネル移動度をあまり損ねることなく閾値電圧を容易に５Ｖ程度に高くできる方法などが反転チャネル型ＭＩＳＦＥＴで開発されている。前述のように、反転チャネル型ＭＩＳＦＥＴの閾値電圧は蓄積チャネル型ＭＩＳＦＥＴの閾値電圧よりも高いのでこの公知の方法を適用して、本融合トレンチゲートＭＩＳ半導体装置の閾値電圧は５Ｖ程度に高くする。一方、蓄積チャネル型ＭＩＳＦＥＴの閾値電圧は容易に２Ｖ未満に低くできる。この結果、両チャネル型ＭＩＳＦＥＴが直列接続されている構成の本融合トレンチゲートＭＩＳ半導体装置の場合はオン動作には高い閾値電圧の方が支配的なので、本融合トレンチゲートＭＩＳ半導体装置の閾値電圧は５Ｖ程度にできる。一方、オン後のオン抵抗は前記のように蓄積チャネル型ＭＩＳＦＥＴが含まれているので小さい。従って、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置と本融合トレンチゲートＭＩＳ半導体装置のチャネル長を同じにし且つ閾値電圧を５Ｖと同じく高くした場合、オン抵抗がより小さい蓄積チャネル型ＭＩＳＦＥＴが含まれているので本装置の方がオン抵抗がより小さい。
本融合トレンチゲートＭＩＳ半導体装置においては、同じチャネル長を維持して蓄積チャネル型ＭＩＳＦＥＴのチャネル長の比率を大きくするほど、従来例の反転チャネル型トレンチゲートＭＩＳ半導体装置と同等の高い閾値電圧にし且つより低いオン抵抗にすることができる。
つぎに、実施の形態１と同様の飽和領域で比較的長時間動作させる信頼性確認試験を実施した。すなわち、Ｖｓｄとして７５０Ｖ、Ｖｇとして閾値電圧よりも高い５．５Ｖを印可し５００時間稼働させた。比較のために、同一ウエーハ内で本発明の蓄積ゲート型半導体装置の近傍に作製した蓄積チャネル領域２１１を設けていない反転チャネル型の半導体装置にも同じ試験を実施した。その結果、反転チャネル型の半導体装置と本実施の形態の蓄積チャネル型半導体装置における閾値電圧の変動はほぼ同等であり３Ｖ程度と大きく、ＭＩＳＦＥＴの出力特性Ｖｓｄ―Ｉｓｄの変動もほぼ同等であった。これは本実施の形態の場合、ゲート酸化膜近傍の第２のｐボディ領域２１２と蓄積チャネル領域２１１の間の接合近傍での電界集中がｐボディ領域２０３コーナー部とドリフト領域の間の接合近傍の電界集中と同等以上になるためと考えられる。
以上に説明したように、実施の形態２にかかる半導体装置によれば、ＭＩＳＦＥＴ半導体装置のゲート構造を逆台形状のトレンチゲート構造にし、且つ反転チャネル型トレンチゲートＭＩＳＦＥＴと蓄積チャネル型トレンチゲートＭＩＳＦＥＴとが順次直列接続された融合トレンチゲートＭＩＳ半導体装置構成にしたことにより、従来の反転チャネル型トレンチゲートＭＩＳＦＥＴに比べて、より低リーク電流で、閾値電圧が同等に高いが大幅に低オン抵抗のワイドギャップ半導体装置を実現できる。
実施の形態３
図３は、実施の形態３に係るワイドギャップ半導体装置を模式的に示すセル断面図である。
上記の実施の形態１の半導体装置に比べて、トレンチゲートの一方の傾斜側面にｎソース領域３０４ｂの底面とゲート絶縁膜３０５とに接して蓄積チャネルとして機能する蓄積チャネル領域３１１を設け、トレンチゲートの他方の傾斜側面にｎソース領域３０４ａの底面とゲート絶縁膜３０５とに接して反転チャネルとして機能する第２のｐボディ領域３１２を設けて融合トレンチゲートＭＩＳ半導体装置にした点を除けば、その他はほぼ同じ構造である。本実施の形態３は実施の形態１の蓄積チャネル型ＭＩＳＦＥＴに比べると、いわば同じチャネル長の蓄積チャネル型ＭＩＳＦＥＴと反転チャネル型ＭＩＳＦＥＴとが並列接続されているＭＩＳＦＥＴに相当する。
また、実施の形態３の製作プロセスも、ｐボディ領域３０３ａおよび３０３ｂ形成用の選択的アルミニュームイオン注入にひき続いて、第２のｐボディ領域３１２形成用の選択的アルミニュームイオン注入を新たに追加して行い、その後にソース領域３０４ａおよび３０４ｂ形成用の選択的窒素イオン注入を行う点を除けば実施の形態１とほぼ同じである。
本製作プロセスは実施の形態１と同様に、従来例の反転チャネル型トレンチゲートＭＩＳＦＥＴ半導体装置に比べると蓄積チャネル型の利点に加えて、ｎ−蓄積チャネル領域３１１がｐボディ領域３０３形成用のイオン打ち込みによる損傷を受けないので結晶品質が良く高い移動度を達成できるので、蓄積チャネルＭＩＳＦＥＴ部分のＲｏｎＳを反転チャネルＭＩＳＦＥＴ部分よりも低くできる。この結果、両チャネルを並列接続した本実施の形態のＭＩＳＦＥＴ半導体装置ではトータルのＲｏｎＳを従来の反転チャネルのみのトレンチゲートＭＩＳＦＥＴ半導体装置よりも低くできるという特徴を有する。
つぎに、本実施の形態になるワイドギャップ半導体装置３００の特性と効果について説明する。特性評価に当たっては、実施の形態１と同様のＴＯ型の高耐圧パッケージを用いた実装を施し測定や動作試験に供した。
ゲート電極３０９に電圧を印加しない状態で、ソース電極３０８とドレイン電極３１０間に順方向電圧を印加すると、良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約９７０Ｖである。また、リーク電流は前記の実施の形態１よりも少なく、なだれ降伏前のリーク電流は室温で２．５×１０−３Ａ／ｃｍ２程度、２５０℃の高温でも１．７×１０−２Ａ／ｃｍ２程度と極めて良好である。これは、蓄積チャネル領域３１１がｐボディ領域３０３ｂとｎ―ドリフト層３１１間の接合のビルトイン電圧により完全に空乏層化されており、ドレインからソースへのリーク電流を遮断できていることによる。
ソース電極３０８とドレイン電極３１０間に順方向電圧Ｖｓｄを印加し、ゲート電極３０９に閾値電圧以上のゲート電圧を印加するとオン電流が流れる。
順方向電圧Ｖｓｄを３Ｖ、ゲート電圧を２０Ｖ印加した場合のオン電流Ｉｓｄはほぼ２００Ａであり実施の形態１に比べて小さく、ＲｏｎＳは２．９ｍΩｃｍ２であり少し大きい。これはセルのチャネルの半分が反転チャネル型ＭＩＳＦＥＴで構成されていることによる。
つぎに、実施の形態１と同じ飽和領域で比較的長時間動作させる信頼性確認試験を実施した。すなわち、Ｖｓｄとして７５０Ｖ、Ｖｇとして閾値電圧よりも高い５．５Ｖを印可し５００時間稼働させた。
比較のために、同一ウエーハ内で本発明の蓄積チャネル型ＭＩＳ半導体装置の近傍に作製したｎ−チャネル領域３１１を設けていない反転チャネル型の半導体装置にも同じ試験を実施した。その結果、蓄積チャネル型ＭＩＳＦＥＴの閾値電圧には０．４程度の変化を生じるものがあり、出力特性Ｖｓｄ―Ｉｓｄにも試験による変化が少し生じていた。しかし、反転チャネル型の半導体装置に比べると発生した閾値電圧と出力特性Ｖｓｄ―Ｉｓｄの変化分は大幅に小さかった。
これはセルの半分が蓄積チャネル型ＭＩＳＦＥＴであるという本実施の形態３の特徴による効果であり、この蓄積チャネル型ＭＩＳＦＥＴ部分ではｐボディ領域３０３ｂとｎ―ドリフト層３１１間の接合近傍の高電界により発生するホットキャリアの高エネルギー電子がゲート酸化膜３０５中に注入されるのが抑制されることによると考察される。
以上に説明したように、実施の形態３にかかる半導体装置によれば、ゲート構造を逆台形状のトレンチゲート構造にし、且つ蓄積チャネル型トレンチゲートＭＩＳＦＥＴと反転チャネル型トレンチゲートＭＩＳＦＥＴが並列接続された融合トレンチゲートＭＩＳ半導体装置構成にしたことにより、低オン抵抗且つ低リーク電流で且つ閾値電圧変動の少ない高信頼性のワイドギャップ半導体装置を実現できる。
実施の形態４
図４は、実施の形態４に係る高耐圧ワイドギャップ半導体装置を模式的に示すセル断面図である。
前記の実施の形態２の半導体装置に比べて、より高い耐圧を実現するためにトレンチゲートの底部の周辺に電界緩和用のｐ埋め込み領域４１３ａおよび４１３ｂを設けた点、ドリフト層４０２を若干低不純物濃度で厚くした点を除けば、その他はほぼ同じ構成である。例えば、ｎ−ドリフト層４０２の不純物濃度と厚さは、５×１０１５ｃｍ−３および１２μｍであってもよい。また、電界緩和用のｐ埋め込み領域４１３は前記図９の非特許文献１で開示されている電界緩和層（Electric field reducing layer）を応用している。ｐ埋め込み領域４１３の不純物濃度は、１×１０１８ｃｍ−３であってもよい。
また、製作プロセスも実施の形態１に比べて、ｎ−ドリフト層４０２をエピタキシャル成長により形成後に、ホトエッチングにより選択的にイオン打ち込み用マスクを形成し、ついでアルミニュームのイオン打ち込みにより選択的にｐ埋め込み領域４１３を形成し、その後に第２のｎ−ドリフト領域４１２をエピタキシャル成長により形成した点を除けば、その他はほぼ同じ製作プロセスである。
つぎに、本実施の形態になるワイドギャップ半導体装置４００の特性と効果について説明する。
ゲート電極４０９に電圧を印加しない状態で、ソース電極４０８とドレイン電極４１０間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１６２０Ｖである。また、なだれ降伏前のリーク電流は室温で２×１０−３Ａ／ｃｍ２程度、２５０℃の高温でも１．５×１０−２Ａ／ｃｍ２程度と良好である。
ソース電極４０８とドレイン電極４１０間に順方向電圧Ｖｓｄを印加し、ゲート電極４０９に閾値電圧以上のゲート電圧を印加するとオン電流が流れる。
順方向電圧Ｖｓｄを３Ｖ、ゲート電圧を２０Ｖ印加した場合のＲｏｎＳは３．５ｍΩｃｍ２であり良好である。
本発明の高耐圧半導体装置の構造の場合、耐圧はトレンチ底部のコーナー部の電界集中に起因するゲート絶縁膜の破壊により制限されるので、トレンチ底部、特にコーナー部のゲート絶縁膜の厚さを厚くして対策しているが厚さの増大はプロセス上限界があるため、本実施の形態２ではトレンチ底部の近傍にトレンチ底部を取り囲むようにｐ埋め込み領域４１３ａおよび４１３ｂを形成している。これにより半導体装置に高い順方向電圧を印加すると、ｎ−ドリフト層４０２とｐ埋め込み領域４１３ａおよび４１３ｂとで構成する接合が逆バイアスされ、空乏層がトレンチ底部の近傍に延びトレンチコーナー部の電界集中を緩和する。これによりゲート絶縁膜の破壊が抑制され、高い耐圧を達成できるものである。
前記のように、この電界緩和用のｐ埋め込み領域４１３は前記図９の非特許文献１で開示されている電界緩和層（Electric field reducing layer）を応用している。電界緩和用のｐ埋め込み領域４１３の不純物濃度はｎ−ドリフト層４０２の不純物濃度よりも高く、ｐボディ領域と同程度であってもよい。しかし、ｐボディ領域の側面は図示するように、トレンチゲートのコーナー部、特に薄いゲート酸化膜とポロシリコン電極の接触面でトレンチゲート表面からの最下点付近に対向させることが肝要である。
本発明の半導体装置のチャネル領域４１１は、ｐボディ領域とｎ―ドリフト層間の接合のビルトイン電圧により完全に空乏層化されておりドレインからソースへのリーク電流を遮断できているが、このリーク電流の低減にはこのｐ埋め込み領域４１３ａおよび４１３ｂによる上記の電界緩和効果が寄与していると考えられる。
一般に、高電圧下の高い電圧ノイズで誤動作しないようにより高い閾値電圧が必要とされるが、閾値電圧とオン抵抗はトレードオフ関係にあり閾値電圧を高くするとオン抵抗が高くなってしまう。前述のように、反転チャネル型ＭＩＳＦＥＴの閾値電圧は蓄積チャネル型ＭＩＳＦＥＴの閾値電圧よりも高く、前述のように公知のゲート酸化膜形成方法の適用により、オン抵抗をあまり損ねることなく５Ｖ程度に高くできる。一方、蓄積チャネル型ＭＩＳＦＥＴの閾値電圧は容易に２Ｖ未満に低くできる。この結果、両チャネル型ＭＩＳＦＥＴが直列接続されている構成の本融合トレンチゲートＭＩＳ半導体装置の場合はオン動作には高い閾値電圧の方が支配的なので、本融合トレンチゲートＭＩＳ半導体装置の閾値電圧は５Ｖ程度にできる。一方オン後のオン抵抗は前記のように本装置には蓄積チャネル型ＭＩＳＦＥＴが含まれているのでより小さくでき、ＲｏｎＳは３．５ｍΩｃｍ２である。従来例のチャネル長が０．６μｍと同じ反転チャネル型トレンチゲートＭＩＳ半導体装置に比べると、閾値電圧を５Ｖにして同等のノイズ耐量を維持しながらオン抵抗は大幅に小さくできている。
つぎに、実施の形態１と同様の信頼性確認試験を実施した。すなわち、Ｖｓｄとして１２００Ｖ、Ｖｇとして閾値電圧よりも高い５．５Ｖを印可し飽和領域で２００時間稼働させた。
比較のために、同一ウエーハ内で本発明の蓄積ゲート型半導体装置の近傍に作製したｎ−チャネル領域３１１を設けていない反転チャネル型の半導体装置にも同じ試験を実施した。その結果、本発明のＭＩＳＦＥＴの出力特性Ｖｓｄ―Ｉｓｄや閾値電圧の変化はこの反転チャネル型の半導体装置に比べると、発生した閾値電圧の変化は同等であり０．５Ｖ以下と比較的小さかった。ｐ埋め込み領域４１３による電界緩和の影響と考えられる。
以上に説明したように、本実施の形態４に係る半導体装置によれば、トレンチ底部を取り囲むように電界緩和用にｐ埋め込み領域を形成しトレンチコーナー部などの電界集中を緩和でき高耐圧である一方、閾値電圧変動の抑制による高信頼性も有し、高閾値電圧でノイズ耐量が高いにも関わらず低オン抵抗のワイドギャップ半導体装置を実現できる。
実施の形態５
図５は、実施の形態５に係る高耐圧ワイドギャップ半導体装置を模式的に示すセル断面図である。ソース電極５０８とｐボディ電極５１５が分離され４端子素子構成になっている点除けば実施の形態１とほぼ同じ構成であり、ほぼ同じ製作プロセスである。ｎ−ドリフト層は少数キャリアの寿命を長くするために炭素原子を７ｘ１０１８原子／ｃｍ３程度ドーピングしたドリフト層であってもよい。
本実施の形態になる高耐圧ワイドギャップ半導体装置５００の特性と効果について以下に説明する。
ゲート電極５０９に電圧を印加しない状態で、ソース電極５０８とｐボディ電極５１５を電気的に接続し、ドレイン電極５１０との間に順方向電圧を印加するとリーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約８５０Ｖと同等であり、リーク電流も同等である。
ソース電極５０８とｐボディ電極５１５を接続した状態でドレイン電極５１０との間に順方向電圧Ｖｓｄを印加し、ゲート電極５０９に閾値電圧以上のゲート電圧を印加すると実施の形態１とほぼ同様にオン電流Ｉｓｄが流れる。この時の半導体装置の出力特性は、例えば順方向電圧Ｖｓｄを３Ｖ、ゲート電圧２０Ｖを印加した場合のＲｏｎＳは２．４ｍΩｃｍ２とほぼ同等であり、良好である。
しかし、この状態でｐボディ電極５１５の電位をソース電極５０８よりも高くしてゆくとオン電流密度Ｊｓｄを増大させてゆくことができる。更に、ＳｉＣのビルトイン電圧Ｖｂｉを超えて増大させると更に大幅に増大できる。例えば、ｐボディ電極５１５の電位をソース電極５０８よりも２Ｖ高くするとＲｏｎＳは１．９ｍΩｃｍ２に低減できる。上記のソース電極５０８とｐボディ電極５１５を電気的に接続した状態におけるＲｏｎＳに比べて約７９％に低減できている。
またＳｉＣのビルトイン電圧の約２．７Ｖを超えて４．０Ｖにすると、ＲｏｎＳは約半分の１．３ｍΩｃｍ２に更に低減できる。
この理由は以下のとおりである。ｐボディ電極５１５の電位をソース電極５０８よりも高くしてゆくとビルトイン電圧までは、ｐボディ電極５１５の電位増大に伴い、ｐボディ領域５０３と第２のｎ−ドリフト領域５１２すなわち蓄積チャネル領域５１１およびｎ−ドリフト層５０２とで構成する接合が順バイアスされて空乏層幅が減少してゆく。この結果、蓄積チャネル５１１ａおよび５１１ｂでは空乏層幅の減少に対応してチャネルが拡がりチャネル抵抗が低減してゆくとともに、ｎ−ドリフト層５０２の空乏層幅の減少に対応してゲート絶縁膜５０５の側面に接するｎ−ドリフト層５０２内の電流Ｉｓｄの通電路が拡がるため通電路の抵抗が減少することによる。
ｐボディ電極５１５とソース電極５０８の電位がビルトイン電圧を超えると、ｐボディ領域５０３から蓄積チャネル領域５１１およびｎ−ドリフト層５０２に正孔が注入され、電導度変調効果によりｎ−ドリフト層５０２および蓄積チャネル領域５１１の抵抗が減少する。ビルトイン電圧を超えた電位差を更に大きくしてゆくと注入される正孔が更に増大し、ｎ−ドリフト層５０２および蓄積チャネル領域５１１の抵抗が更に減少するので、半導体装置のＲｏｎＳは更に低減できる。
また、ホットキャリアに起因する閾値電圧の変動に関しては、実施の形態１と同様に抑制でき信頼性を高くできる。
以上に説明したように、本実施の形態５にかかる半導体装置によれば、ソース電極５０８とｐボディ電極５１５を分離して４端子構成にし、ｐボディ電極５１５の電位をソース電極５０８よりも高くできるようにした結果、ｐボディ領域と蓄積チャネル領域５１１およびｎ−ドリフト層５０２で構成する接合を順バイアスにでき、接合の空乏層幅を減少させたり、ｐボディ領域から蓄積チャネル領域５１１およびｎ−ドリフト層５０２に正孔を注入させて電導度変調効果を発生させたりすることができるので、より大幅に小さい低オン抵抗の高信頼性ワイドギャップ半導体装置を実現できる。
実施の形態６
図６は、実施の形態６に係る高耐圧ワイドギャップトレンチゲートＩＧＢＴ半導体装置を模式的に示すセル断面図である。実施の形態２に比べて、ドレイン電極６１０とｎ−ドリフト層６０２の間に、ドレイン電極６１０に接してｐコレクタ層６２１、ついでｎバッファー層６２２を設けている点、およびトレンチゲートの底部の周辺に電界緩和用のｐ埋め込み領域６１３ａおよび６１３ｂを設けたことを除けば実施の形態２とほぼ同じ構成である。耐圧増加のために、ｎ−ドリフト層６０２の不純物濃度と厚さは、２．５×１０１５ｃｍ−３および１５μｍであってもよい。また、ｎ−ドリフト層６０２は少数キャリアの寿命を長くするために炭素原子を７ｘ１０１８原子／ｃｍ３程度ドーピングしたドリフト層であってもよい。
但し、図６および以下の説明ではソース領域６０４ａおよび６０４ｂはエミッタ領域６０４ａおよび６０４ｂ、ソース電極６０８ａおよび６０８ｂはエミッタ電極６０８ａおよび６０８ｂ、ドレイン電極６１０はコレクタ電極６１０と記述する。
従って、実施の形態６の縦型ＩＧＢＴ半導体装置は、図６に示すように、ゲート構造が逆台形状のトレンチゲート構造であり、且つゲート絶縁膜６０５に隣接してｎエミッタ領域６０４、反転型チャネルとして機能する第２のｐボディ領域６１２、ついで蓄積チャネルとして機能する蓄積チャネル領域６１１、更にｐ電界緩和領域６１３およびｎ−ドリフト層６０２、バッファー層６２２、ｐコレクタ層６２１の順で表面から順次具備するＭＩＳ半導体装置構造を有する。
本実施の形態になるワイドギャップＩＧＢＴ半導体装置６００の特性と効果について説明する。
ゲート電極６０９に電圧を印加しない状態で、エミッタ電極６０８とコレクタ電極６１０間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約２３００Ｖである。また、なだれ降伏前のリーク電流は室温で８×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも７×１０−２Ａ／ｃｍ２以下と良好である。
これには実施の形態４と同様にｐ埋め込み領域６１３ａおよび６１３ｂによる電界緩和効果が寄与している。
エミッタ電極６０８とコレクタ電極６１０間に順方向電圧Ｖｃｅを印加し、ゲート電極６０９に閾値電圧以上のゲート電圧を印加するとオン電流Ｉｃｅが流れる。順方向電圧Ｖｃｅを５Ｖ、ゲート電圧を２０Ｖ印加した場合、ＩＧＢＴのオン電流Ｉｏｎは４７０Ａであり実施の形態２に比べて著しく大きい。
これは公知のように、コレクタ領域６２１から正孔がｎ−ドリフト層６０２注入されて拡散し、ｎ−ドリフト層６０２および蓄積チャネル領域６１１に電導度変調を生じることによる効果である。
本半導体装置は融合トレンチゲートＭＩＳＦＥＴを有するので上記したように、従来の反転チャネル型ＭＩＳＦＥＴを有するＩＧＢＴに比べて、閾値電圧とオン抵抗のトレードオフ関係を改善している。すなわち、ノイズに強い高い閾値電圧を維持し、閾値電圧以上では従来の同等の高い閾値電圧をもつ反転チャネル型トレンチゲートＩＧＢＴに比べて、蓄積チャネルＭＩＳＦＥＴの低オン抵抗によりソース領域からより大きな電子電流を流すことができる。従ってより低いゲート電圧でコレクタ領域からより多量の正孔を所定の短時間でｎ−ドリフト層に注入できるので、スイッチング時間を短くできスイッチング損失を低減できる。
また本ＩＧＢＴがオンした後は、同等の高い閾値電圧をもつ反転チャネル型トレンチゲートＩＧＢＴに比べてチャネル抵抗が低いので、その分ＩＧＢＴのオン抵抗（定常オン抵抗）が低く低損失にできる。
以上に説明したように、実施の形態６にかかる半導体装置によれば、ＩＧＢＴ半導体装置のゲート構造を逆台形状のトレンチゲート構造にし、且つ反転チャネルと蓄積チャネルの両方を具備する融合トレンチゲートＭＩＳＩＧＢＴ半導体装置構成にしたことにより、低リーク電流で、且つ高閾値電圧でノイズに強いにもかかわらず低オン抵抗のワイドギャップ半導体装置を実現できる。
実施の形態７
図７は、実施の形態７に係る高耐圧ワイドギャップ半導体装置を模式的に示すセル断面図である。
上記の実施の形態４の半導体装置に比べて、蓄積チャネルとして機能する蓄積チャネル領域７１１およびｐボディ領域７０３と、ｎ−ドリフト層７０２およびｐ電界緩和領域７１３との間に、ゲート絶縁膜７０５に接して反転チャネルとして機能する第２のｐボディ領域７１２を設けて融合トレンチゲートＭＩＳ半導体装置構成にした点、蓄積チャネル領域７１１を均一な不純物濃度にした点、耐圧向上のためｎ−ドリフト層７０２を厚くした点、および多結晶シリコンの導電部７０６をそのままゲート電極７０６とした点を除けば、その他は実施の形態４とほぼ同じ構造である。ｎ−ドリフト層７０２の不純物濃度と厚さは、５×１０１５ｃｍ−３および１６μｍであってもよい。
本実施の形態７は実施の形態４の融合トレンチゲートＭＩＳＦＥＴに比べると、ソース領域７０４側から蓄積チャネル型ＭＩＳＦＥＴと反転チャネル型ＭＩＳＦＥＴの順序で直列接続して融合トレンチゲートＭＩＳＦＥＴを構成している点が相違する。
また、製作プロセスも、多結晶シリコンの導電部７０６をそのままゲート電極７０６とするためのプロセスと、蓄積チャネルをイオン打ち込みダメージを受けることなく形成する新たなプロセスにした点を除けば、その他はほぼ同じ製作プロセスである。後者のプロセスは、まずｎ−ドリフト層７０２にｐ電界緩和領域７１３形成用のアルミニュームの選択的イオン注入を行い、ついで第２のｐボディ領域７１２を形成するアルミニュームのイオン注入を行った後に、ｎ−エピタキシャル層７１４を形成し、ついでｐボディ領域７０３形成用のアルミニュームの選択的イオン注入を行い更にソース領域形成用の窒素のイオン注入を選択的に行うという工程からなる。これにより、蓄積チャネルをイオン打ち込みダメージを受けることなく高品質に形成でき、蓄積チャネルのオン抵抗を小さくできる。
本実施の形態になるワイドギャップ半導体装置７００の特性と効果について説明する。
ゲート電極７０６に電圧を印加しない状態においてソース電極７０８とドレイン電極７１０間に順方向電圧を印加する場合のリーク電流は、実施の形態４とほぼ同等であり、なだれ降伏電圧も１８３０Ｖと良好である。
本実施の形態の半導体装置は、反転チャネル型ＭＩＳＦＥＴ部の閾値電圧が５Ｖ、蓄積チャネル型ＭＩＳＦＥＴ部は約２．５Ｖの設定の融合トレンチゲートＭＩＳＦＥＴ構成であり、実施の形態４の融合トレンチゲートＭＩＳ半導体装置と同等の高い閾値電圧をもちノイズに強い。また、蓄積チャネル領域の濃度を均一にし３ｘ１０１５ｃｍ−３の不純物濃度のみにしたにもかかわらず、ソース電極７０８とドレイン電極７１０間に順方向電圧Ｖｓｄ３Ｖを印加しゲート電圧２０Ｖを印加した時のＲｏｎＳは３．６ｍΩｃｍ２であり実施の形態４とほぼ同等であり極めて良好である。これは実施の形態４と逆のチャネルの直列接続にした結果、第２のｐボディ領域７１２と蓄積チャネル領域７１１の間の接合から拡がる２．７Ｖのビルトイン電圧による空乏層が高濃度のソース領域でストップされることによると考えられる。
また前記の信頼性確認試験、すなわち、Ｖｓｄとして１２００Ｖ、Ｖｇとして閾値電圧よりも高い５．５Ｖを印可し飽和領域で２００時間稼働させる試験を実施した。その結果、ホットエレクトロンに起因する閾値電圧の変化は約１Ｖであり大きかった。
同一ウエーハ内で本発明の融合トレンチゲートＭＩＳＦＥＴの近傍に作製した同じ５Ｖの閾値電圧をもつ反転チャネル型のＭＩＳ半導体装置と特性を比較した。その結果、本実施の形態の半導体装置は、閾値電圧の変化はほぼ同等であるが、蓄積チャネル領域７１１を設けているためＲｏｎＳは大幅に小さくかった。
以上に説明したように、本実施の形態７に係る半導体装置によれば、ゲート構造を逆台形状のトレンチゲート構造にし、且つ蓄積チャネルと反転チャネルの順で順次直列接続された融合トレンチゲートＭＩＳ半導体装置構成にしたことにより、従来の高耐圧反転チャネル型トレンチゲートＭＩＳ半導体装置に比べて、同等の高耐圧と高信頼性を有し、且つ同等の高閾値電圧を持ちながらオン抵抗が著しく低いワイドギャップ半導体装置を実現できる。
以上、第１から第７の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、セル形状も言及したストライブ形状以外にハニカム形状やメッシュ形状等の種々の形状が採用できることは当然である。また、ワイドギャップ半導体装置としてｎ型ＳｉＣ半導体装置に言及したが、極性の異なるｐ型ＳｉＣ半導体装置でもよい。また、縦構造のワイドギャップトレンチゲートＭＩＳ半導体装置に関して言及したが、横構造のワイドギャップトレンチゲートＭＩＳ半導体装置にも変形応用できることは当業者には自明である。
更に、トレンチゲートＭＩＳＦＥＴとしてゲート絶縁膜がＳｉ酸化膜の場合に関して言及したが、当然ながらＳｉ窒化膜や複数の膜を重畳した複合膜でもよい。また、表面の結晶面が（０００−０）面のＳｉＣを用いて、トレンチゲートが逆台形状および逆三角形状でありその傾斜側面の結晶面が｛０−３３−８｝面の場合を例として示したが、他の結晶面のＳｉＣを用いその表面に対して傾斜したトレンチ側面であれば、オン抵抗の低減効果が減少するが信頼性向上の効果があることは当業者には容易に考案できるものである。またＳｉＣをの表面に対して垂直な側面を持つトレンチの場合もオン抵抗の低減効果を発揮することは自明である。更にＳｉＣ以外のＧａＮやダイヤモンドなどの他のワイドギャップ半導体を用いた半導体装置に同様に展開できることも自明である。また、ＭＩＳＦＥＴやＭＩＳゲート構造のＩＧＢＴに関して言及したが、ＭＩＳゲート構造のサイリスタやＭＩＳゲート構造のＳＩＴなどにも変形応用できることも自明である。
本発明は民生用や産業用の各種のインバータや電力変換装置に広く利用でき、消費電力の大幅な低減や信頼性の向上ができる。特に消費電力の大幅な低減は省エネルギー化に寄与するだけでなく、同一出力で同一消費電力のインバータや電力変換装置の場合、半導体チップ面積を低減することによる低コスト化や、半導体装置を冷却する装置の小型化による省資源化にも寄与できる。
１０１，２０１，３０１、４０１，５０１，７０１：ｎ＋４Ｈ−ＳｉＣ基板
１０２，２０２，３０２、４０２，５０２，７０２：ｎ−ドリフト層
１０３，２０３，３０３、４０３，５０３，７０３：ｐボディ領域
１０４ａ、２０４ａ、３０４ａ、４０４ａ，７０４ａ：ｎ＋ソース領域
１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ，７０４ｂ
１０５ａ，２０５ａ，３０５ａ、４０５ａ，７０５ａ：ゲート絶縁膜
１０５ｂ，２０５ｂ，３０５ｂ、４０５ｂ，７０５ｂ
１０６，２０６，３０６、４０６、５０６，７０６：多結晶シリコンの導電部または多結晶シリコンのゲート電極
１０７，２０７ａ，３０７ａ、４０７、５０７、７０７：保護用絶縁膜
１０８，２０８，３０８、４０８，５０８，７０８ ：ソース電極
１０９，２０９，３０９、４０９，５０９，７０９ ：金属ゲート電極
１１０，２１０，３１０、４１０，５１０，７１０ ：ドレイン電極
１１１ａ、１１２ｂ，３１１ａ、４１１，５１１，７１１：ｎ−蓄積チャネル領域
１１４，２１４，３１４、４１４，５１４，６１４，７１４：第２のｎ−エピタキシャル成長層
２１２ａ，２１２ｂ，６１２ａ，６１２ｂ，７１２ａ，７１２ｂ：第２のｐボディ領域
４１３ａ，４１３ｂ、５１３ａ、６１３ｂ、７１３ａ：ｐ電界緩和領域
５１５：第２のゲート電極
６１０：コレクタ電極 ６２１：ｐコレクタ層 ６２２：ｎバッファー層

Claims (8)

  1. ワイドギャップＭＩＳ半導体装置であり、そのセルに内蔵されているトレンチゲート型ワイドギャップＭＩＳ半導体装置において、
    蓄積チャネル領域を含み、その表面がソース領域の底面に接し、その裏面がドリフト領域に接し、且つその一方の側面がトレンチゲート絶縁膜に接し、その他方の側面がボディ領域に接しており、
    前記蓄積チャネル領域が前記ボディ領域と前記蓄積チャネル領域の接触面で構成する接合のビルトイン電圧で完全に空乏化されていることを特徴とする
    ワイドギャップＭＩＳ半導体装置。
  2. 請求項１のワイドギャップＭＩＳ半導体装置において、
    第１導電型の第１半導体層（ドリフト層）と、
    前記第１導電型の第１半導体層（ドリフト層）の表面には、
    第１導電型の第２半導体領域（蓄積チャネル領域）と第２導電型の第１半導体領域（ｐボディ領域）とトレンチゲートとが前記表面に接して選択的に具備され、且つ前記第２導電型の第１半導体領域（ｐボディ領域）の表面には選択的に第１導電型の第３半導体領域（ソース領域）が具備され、
    前記トレンチゲートの外周には前記第１導電型の第２半導体領域（蓄積チャネル領域）が隣接して設けられており、且つ前記第１導電型の第３半導体領域（ソース領域）は、その裏面が前記第１導電型の第２半導体領域の（蓄積チャネル領域）の表面に接し且つ一方の側面が前記第２導電型の第１半導体領域（ｐボディ領域）に接し、他方の側面が前記トレンチゲートに接して設けられており、
    前記トレンチゲートはその側面と底面に延在するゲート絶縁膜と、このゲート絶縁膜に接して延在する多結晶シリコンの導電部を含んで構成され、前記導電部は別途ゲート電極を具備するかまたは導電部がそのままゲート電極となっており、
    前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第３半導体領域（ソース領域）とに接する第１の主電極（ソース電極）を具備し、
    前記半導体層（ドリフト層）の裏面には第１導電型の第４半導体層（ドレイン層）とこの第１導電型の第４半導体層（ドレイン層）の裏面に接する第２の主電極（ドレイン電極）とを具備したワイドギャップ半導体装置であり、
    前記トレンチゲートはセルを構成するワイドギャップ半導体の一方の主表面を底辺とする逆台形状または逆三角形状であり、
    前記第１導電型の第２半導体領域（蓄積チャネル領域）が前記第２導電型の第１半導体領域（ｐボディ領域）と前記第１導電型の第２半導体領域（蓄積チャネル領域）の接触面で構成する接合のビルトイン電圧で完全に空乏化されており、
    前記半導体装置を順方向動作させる時には前記第１導電型の第２半導体領域（蓄積チャネル領域）が蓄積チャネルとして機能する蓄積チャネル型ワイドギャップＭＩＳ半導体装置であることを特徴とするワイドギャップ半導体装置。
  3. 請求項１または請求項２のワイドギャップＭＩＳ半導体装置において、
    前記トレンチゲート絶縁膜と前記第２導電型の第１半導体領域（ｐボディ領域）とに接し、半導体装置を順方向動作させる時にはゲート絶縁膜に接する面に反転チャネルが形成される第２導電型の第２半導体領域（第２のｐボディ領域）を具備し、
    前記第１導電型の第２半導体領域（蓄積チャネル領域）と前記第２導電型の第２半導体領域（第２のｐボディ領域）とが直列もしくは並列に接続されていることを特徴とするワイドギャップＭＩＳ半導体装置。
  4. 請求項１〜３のいずれか一項に記載のワイドギャップＭＩＳ半導体装置において、前記第１導電型の第１半導体層（ドリフト層）の表面に第２導電型の第１半導体領域（ｐ電界緩和領域）が前記第２導電型の第１半導体領域（ｐボディ領域）に接続されて、前記トレンチゲートの底部の周囲を取り囲んで具備されていることを特徴とするワイドギャップ半導体装置。
  5. 請求項１〜４のいずれか一項に記載のワイドギャップＭＩＳ半導体装置において、前記第１の主電極（ソース電極）は前記第１導電型の第３半導体領域（ソース領域）のみに接して設けられ、前記第２導電型の第１半導体領域（ｐボディ領域）には別途第２のゲート電極が設けられていることを特徴とするワイドギャップ半導体装置。
  6. 請求項１〜５いずれか一項に記載のワイドギャップＭＩＳ半導体装置において、前記第１導電型の第１半導体層（ドリフト層）の裏面の前記第１導電型の第４半導体層（ドレイン層）の代わりに第１導電型の第５半導体層（バッファー層）を具備し、この第１導電型の第５半導体層（バッファー層）の裏面と第２の主電極（ドレイン電極）の間に各々に接して前記第２導電型の第４半導体層（コレクタ層）が具備されていることを特徴とするワイドギャップ半導体装置。
  7. 請求項１または２のワイドギャップＭＩＳ半導体装置の製造方法において、
    前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第１導電型の第３半導体領域（ソース領域）の選択的イオン打ち込み行程との実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することを特徴とする製造方法。
  8. 請求項３のワイドギャップＭＩＳ半導体装置の製造方法において、
    前記第２導電型の第１半導体領域（ｐボディ領域）の選択的イオン打ち込み行程と前記第１導電型の第３半導体領域（ソース領域）の選択的イオン打ち込み行程と前記第２導電型の第２半導体領域（第２のｐボディ領域）のイオン打ち込み行程または選択的イオン打ち込み行程との実施により、トレンチゲート絶縁膜に隣接する前記第１導電型の第２半導体領域（蓄積チャネル領域）をイオン打ち込みダメージ無く形成することを特徴とする製造方法。
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