WO2017046868A1 - 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両 - Google Patents

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友紀 毛利
島　明生
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    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • B60L2200/00—Type of vehicles
    • B60L2200/26—Rail vehicles

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, a power conversion device, a three-phase motor system, an automobile, and a railway vehicle.
  • Patent Document 1 JP 2012-59870 A
  • a first conductivity type first wide band gap semiconductor region, a second conductivity type second wide band gap semiconductor region formed between the first semiconductor regions, and at least a part thereof Is connected to the second semiconductor region, and a plurality of second-conductivity-type third wide bandgap semiconductor regions formed between the first semiconductor regions are described.
  • the interval between the third semiconductor regions is 2d ⁇ tan 18 ° or more when the thickness of the wide band gap semiconductor layer of the first conductivity type is d.
  • SiC-MOSFETs Metal-Oxide-Semiconductor-Field-Effect-Transistors
  • SiC silicon carbide
  • Si silicon carbide
  • a SiC-MOSFET has an external free-wheeling diode.
  • a free-wheeling diode in the substrate on which the SiC-MOSFET is formed.
  • a reflux current flows through a built-in freewheeling diode (hereinafter referred to as a body diode)
  • energization deterioration due to SiC crystal defects tends to occur.
  • the deterioration of energization is a phenomenon in which the on-resistance, which is the resistance when the SiC-MOSFET is energized, increases. As the on-resistance increases, loss increases and more heat is generated. Also affects.
  • SiC crystal defects are mainly stacking faults and micro defects that originate from them, and exist in manufactured SiC wafers, but many stacking faults originate from defects that occur on the dicing surface when dicing SiC wafers. To do. Crystal defects present in the manufactured SiC wafer can be reduced by improving the SiC wafer itself and the epitaxial growth on the SiC wafer. However, it is very difficult to reduce defects generated on the dicing surface when the SiC wafer is diced. For this reason, the influence of the stacking fault generated from the defect on the deterioration of the conduction of the SiC-MOSFET is serious.
  • the depth of the n-type hole annihilation region is d TM
  • the depth of the p-type termination region is d NR
  • the thickness of the n ⁇ -type epitaxial layer is d Epi
  • the first end surface of the n-type hole annihilation region is
  • the present invention in a semiconductor device including a SiC-MOSFET, it is possible to suppress energization deterioration caused by crystal defects.
  • FIG. 3 is a plan view of a principal part showing one example of a semiconductor device (semiconductor chip) according to Example 1;
  • FIG. 3 is a main part sectional view showing an example of a SiC-MOSFET according to Example 1;
  • FIG. 3 is an essential part cross-sectional view showing, in an enlarged manner, a part of the terminal portion of the semiconductor device (semiconductor chip) according to Example 1;
  • FIG. 6 is a flowchart for explaining an example of a manufacturing process of a semiconductor device according to Example 1;
  • FIG. 10 is a sectional view of a key portion showing a manufacturing step of the semiconductor device according to Example 1.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device, following FIG.
  • FIG. 7 is an essential part cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 6;
  • FIG. 8 is an essential part cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 7;
  • FIG. 9 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 8;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9;
  • FIG. 11 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 10;
  • FIG. 10 is a plan view of relevant parts showing one example of a semiconductor device (semiconductor chip) according to a modification of Example 1;
  • FIG. 6 is an essential part cross-sectional view showing, in an enlarged manner, a part of a terminal portion of a semiconductor device (semiconductor chip) according to a modification of Example 1; It is a figure which shows the structure of the three-phase motor system by Example 2.
  • FIG. FIG. 6 is a diagram illustrating a configuration of an electric vehicle as a vehicle according to a third embodiment. 6 is a circuit diagram showing a boost converter device in an automobile according to Embodiment 3. FIG. It is a figure which shows the structure of the rail vehicle by Example 4.
  • the constituent elements are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.
  • FIG. 1 is a main part plan view showing an example of a semiconductor device (semiconductor chip) according to the first embodiment.
  • FIG. 2 is a sectional view (major sectional view taken along line AA shown in FIG. 1) showing an example of the SiC-MOSFET according to the first embodiment.
  • the SiC-MOSFET is a planar type MOSFET having a double diffused metal oxide semiconductor (DMOS) structure.
  • FIG. 3 is an essential part cross-sectional view (a cross-sectional view taken along line BB shown in FIG. 1) showing a part of the terminal portion of the semiconductor device (semiconductor chip) according to the first embodiment.
  • DMOS double diffused metal oxide semiconductor
  • a semiconductor device (one semiconductor chip) 1 includes an active region (element formation region, active region) 2 through which a current mainly flows, and a peripheral region formed around the active region 2 in plan view. 3.
  • a termination structure that prevents the electric field from concentrating for example, a p + type semiconductor region 4 and a p type termination region (termination) 5 is formed. That is, a p-type termination region 5 is formed so as to surround the p + -type semiconductor region 4 in plan view, and the p-type termination region 5 has, for example, a junction termination structure (Junction Termination Extension having a single-stage or multi-stage concentration distribution). : JTE).
  • an n-type hole annihilation region 6 is formed on the outer periphery (periphery, end) side of the semiconductor device 1 with respect to the peripheral region 3 and is separated from the p-type termination region 5.
  • the n-type hole annihilation region 6 also has a function as a channel stopper.
  • An outer periphery of the semiconductor device 1 is a dicing surface 7 formed when dicing a plurality of semiconductor chips from a semiconductor wafer.
  • FIG. 2 shows an example of the structure of the SiC-MOSFET formed in the active region 2.
  • n-type buffer layer 12 made of a low impurity concentration SiC than n + -type SiC substrate 11 is formed, the n-type buffer layer 12 An n ⁇ type epitaxial layer 13 made of SiC having a lower impurity concentration than the n type buffer layer 12 is formed on the upper surface.
  • the n-type buffer layer 12 is formed by the epitaxial growth method similarly to the n ⁇ -type epitaxial layer 13, but can also be formed by an ion implantation method.
  • the thickness of the n-type buffer layer 12 is, for example, about 3 to 20 ⁇ m, and the thickness of the n ⁇ -type epitaxial layer 13 is, for example, about 5 to 50 ⁇ m.
  • the n-type buffer layer 12 is formed, but the n ⁇ -type epitaxial layer 13 is formed directly on the surface of the n + -type SiC substrate 11 without forming the n-type buffer layer 12. May be.
  • n ⁇ -type epitaxial layer 13 a plurality of p-type body regions (well regions) 14 having a predetermined depth from the upper surface of the n ⁇ -type epitaxial layer 13 are formed apart from each other.
  • the depth of the p-type body region 14 from the upper surface of the n ⁇ -type epitaxial layer 13 is, for example, about 0.5 to 2 ⁇ m.
  • n + type source region 15 is formed in the p type body region 14 with a predetermined depth from the upper surface of the n ⁇ type epitaxial layer 13.
  • the n + type source region 15 is formed in the p type body region 14 so as to be separated from the end face of the p type body region 14, and the depth of the n + type source region 15 from the upper surface of the n ⁇ type epitaxial layer 13. Is, for example, about 0.05 to 0.5 ⁇ m.
  • a p + -type potential fixing region 16 having a predetermined depth from the upper surface of the n ⁇ -type epitaxial layer 13 and fixing the potential of the p-type body region 14 is formed. Yes.
  • the depth of the p + type potential fixing region 16 from the upper surface of the n ⁇ type epitaxial layer 13 is, for example, about 0.05 to 0.5 ⁇ m.
  • a region sandwiched between adjacent p-type body regions 14 is a region that functions as a JFET (Junction Field Effect Transistor) region (doping region) 17. Also, the end surface of p-type body region 14 (interface between JFET region 17 and p-type body region 14) and the end surface of n + -type source region 15 (interface between p-type body region 14 and n + -type source region 15) The p-type body region 4 located between the regions functions as the channel region 18.
  • JFET Joint Field Effect Transistor
  • n ⁇ type epitaxial layer 13 a region where the p type body region 14 and the JFET region 17 are not formed is a region functioning as an n ⁇ drift layer that plays a role of securing a breakdown voltage. Further, the n + -type SiC substrate 11 is a region functioning as a drain layer.
  • the p + type potential fixing region 16 the p type body region 14, the n ⁇ type epitaxial layer 13, the n type buffer layer 12 and the n + type SiC substrate 11 are used for source wiring.
  • a built-in diode, that is, a body diode DI is formed between the electrode 24 and the drain wiring electrode 26.
  • ⁇ and + are signs representing relative impurity concentrations of n-type or p-type conductivity, for example, n-type in the order of “n ⁇ ”, “n”, and “n + ”.
  • the impurity concentration of the impurity increases, and the impurity concentration of the p-type impurity increases in the order of “p ⁇ ”, “p”, and “p + ”.
  • a preferable impurity concentration range of the n + -type SiC substrate 11 is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3
  • a preferable impurity concentration range of the n-type buffer layer 12 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10
  • the preferable impurity concentration range of the n ⁇ type epitaxial layer 13 is about 19 cm ⁇ 3 , for example, about 1 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the preferred impurity concentration range of the p-type body region 14 is, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3
  • the preferred impurity concentration range of the n + -type source region 15 is, for example, 1 ⁇ 10 19 to 1 ⁇ About 10 20 cm ⁇ 3
  • a preferable impurity concentration range of the p + type potential fixing region 16 is, for example, about 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3
  • a preferable impurity concentration range of the JFET region 17 is, for example, 3 ⁇ 10 It is about 16 cm ⁇ 3
  • a preferable impurity concentration range of the p + -type semiconductor region 4 is, for example, 1 ⁇ 10 19 ⁇ 1 ⁇ 10 20 cm -3 or so, preferably the impurity concentration range of p-type termination region 5 is, for example, about 1 ⁇ 10 17 ⁇ 1 ⁇ 10 18 cm -3.
  • a gate insulating film 19 is formed on the channel region 18, and a gate electrode 20 is formed on the gate insulating film 19.
  • the gate electrode 20 is formed in a band shape in plan view, and a p-type body region 14 is formed between adjacent gate electrodes 20 that are spaced apart from each other.
  • the layout of the SiC-MOSFET is not limited to this.
  • the gate electrode 20 is formed in a lattice shape in plan view, and the p-type body region 14 is formed so as to be surrounded by the gate electrode 20. Also good.
  • the gate insulating film 19 and the gate electrode 20 are covered with an interlayer insulating film 21.
  • a part of the n + type source region 15 and the p + type potential fixing region 16 are exposed on the bottom surface of the opening 22 formed in the interlayer insulating film 21.
  • a metal silicide layer may be formed on these surfaces.
  • a part of the n + type source region 15 and the p + type potential fixing region 16 are electrically connected to the source wiring electrode 24.
  • the gate electrode 20 is electrically connected to the gate wiring electrode.
  • the back surface (second main surface) of the n + -type SiC substrate 11 is electrically connected to the drain wiring electrode 26.
  • a metal silicide layer may be formed on the back surface of n + type SiC substrate 11.
  • a source potential is applied to the source wiring electrode 24 from the outside, a drain potential is applied to the drain wiring electrode 26, and a gate potential is applied to the gate wiring electrode from the outside.
  • FIG. 3 shows an example of the arrangement of the p-type termination region 5 and the n-type hole annihilation region 6 formed at the termination portion of the semiconductor device 1.
  • An n-type hole annihilation region 6 is formed around the p-type termination region 5 in plan view, separated from the p-type termination region 5 and away from the outer periphery of the semiconductor device 1.
  • An outer periphery of the semiconductor device 1 is a dicing surface 7 formed when dicing a plurality of semiconductor chips from a semiconductor wafer.
  • the position of the dicing surface 7 of the semiconductor device 1 is described as X 0
  • the position of the end face facing the p-type termination region 5 of n-type hole annihilation region 6 is described as X NR
  • semiconductor device The distance between one dicing surface 7 and the end surface of the n-type hole annihilation region 6 facing the p-type termination region 5 is denoted as
  • the n-type hole annihilation region 6 has a predetermined width (L NR ) in plan view, and the width (L NR ) is determined by the dicing surface 7 of the semiconductor device 1 and the p-type of the n-type hole annihilation region 6. It is set to be shorter than
  • Examples of the width (L NR ) of the n-type hole annihilation region 6 include about 1 ⁇ m.
  • the depletion layer end spreading from the p-type termination region 5 at the time of de-energization (off state) reaches the n-type hole annihilation region 6 and p-through does not occur according to the breakdown voltage of the semiconductor device 1.
  • the distance between the type termination region 5 and the n-type hole annihilation region 6 is set.
  • the n-type hole annihilation region 6 has a predetermined depth (d NR ) from the upper surface of the n ⁇ -type epitaxial layer 13, and the depth (d NR ) is the n-type hole annihilation region 6.
  • the depth (d TM ) from the upper surface of the n ⁇ -type epitaxial layer 13 of the p-type termination region 5 located closest to the n-type hole annihilation region 6 is equal to or greater than that.
  • Examples of the depth (d NR ) of the n-type hole annihilation region 6 include about 0 to 5 ⁇ m, for example.
  • the n-type hole annihilation region 6 is provided such that the sum of the n - type epitaxial layer 13 is equal to or greater than the thickness (d Epi ) of the n ⁇ -type epitaxial layer 13.
  • a semiconductor wafer in which a large number of semiconductor chips are formed is cut by dicing along scribe areas (also referred to as dicing areas or cutting margins) provided on four sides of each semiconductor chip. Separated into semiconductor chips. During dicing, defects occur on the dicing surface of the semiconductor chip, and many stacking faults occur in the SiC crystal starting from the defects generated on the dicing surface.
  • the present inventors performed an ultraviolet irradiation experiment on the semiconductor chip after dicing. That is, by utilizing the phenomenon that when holes induced in an SiC crystal by ultraviolet light recombine with electrons in a stacking fault or a micro defect that originated from the defect, these defects expand and the incident light intensity increases.
  • the relationship between holes and defects generated on the dicing surface was investigated. Ultraviolet light was irradiated from diagonally above the semiconductor chip. As a result, it was found that the incident light intensity on the dicing surface of the semiconductor chip depends on the irradiation direction of the ultraviolet light, but the incident light intensity other than on the dicing surface of the semiconductor chip does not depend on the irradiation direction of the ultraviolet light. From this, it was considered that the stacking fault that grows depending on the irradiation direction of ultraviolet light occurs from the dicing surface.
  • the n-type hole annihilation region 6 is provided between the p-type termination region 5 and the dicing surface 7 of the semiconductor device 1, thereby being supplied during energization. Hole was prevented from reaching the dicing surface 7 of the semiconductor device 1.
  • the defect is further expanded by the energy released by the recombination of the hole and the electron, and the n ⁇ type epitaxial layer.
  • Many stacking faults occur in 13 and the like.
  • the n-type hole annihilation region 6 the holes recombine and disappear in the n-type hole annihilation region 6 and reach the dicing surface 7 of the semiconductor device 1. Therefore, the recombination of holes and electrons can be suppressed in the defect generated on the dicing surface 7 of the semiconductor device 1. As a result, it is possible to prevent the occurrence of stacking faults in the n ⁇ type epitaxial layer 13 and the like starting from the defects generated on the dicing surface 7 of the semiconductor device 1.
  • n-type buffer layer 12 when a positive voltage is applied to the p-type termination region 5 and a voltage of 0 V is applied to the n-type buffer layer 12 during energization, most of the holes supplied from the p-type termination region 5 are mostly n-type buffer layer. However, some holes diffuse toward the dicing surface 7 of the semiconductor substrate 1. However, some of the holes diffused in the dicing direction of the semiconductor substrate 1 recombine and disappear in the n-type hole annihilation region 6 and do not reach the dicing surface 7 of the semiconductor device 1. The occurrence of stacking faults starting from the defects generated in 7 is suppressed.
  • the power module and the power conversion device can be reduced in size.
  • the concentration of holes diffused in the range of 18 degrees in the normal direction of the bottom surface of the p + type propagation region is particularly high, It is described that the concentration of holes diffused in the range increases. Further, as described in, for example, paragraph [0093] of JP-A-2009-302510, holes may diffuse according to the 45 degree rule.
  • the position of the n-type hole annihilation region 6 is set in consideration of diffusion of holes in the direction of the dicing surface 7 of the semiconductor substrate 1. That is, as described above, the distance (
  • the n-type hole annihilation region 6 is provided so that the sum of the depth (d NR ) and the depth (d NR ) is equal to or greater than the thickness (d Epi ) of the n ⁇ -type epitaxial layer 13.
  • FIG. 4 is a flowchart for explaining an example of the manufacturing process of the semiconductor device according to the first embodiment.
  • 5 to 11 are cross-sectional views of relevant parts showing the manufacturing steps of the semiconductor device according to the first embodiment. 5 to 11, AR1 shows a manufacturing process in the active region, and AR2 shows a manufacturing process in a termination portion (hereinafter referred to as a chip termination portion) of the semiconductor device.
  • an n + -type SiC substrate 11 is prepared (step S11 in FIG. 4).
  • an n + type SiC substrate 11 made of silicon carbide (SiC) into which an n type impurity such as nitrogen (N) or phosphorus (P) is introduced is prepared.
  • the n type impurity concentration in the n + type SiC substrate 11 is relatively high, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the thickness of the n + -type SiC substrate 11 is, for example, about 50 to 500 ⁇ m.
  • the n + -type SiC substrate 11 is a thin planar silicon carbide (SiC) plate called a semiconductor wafer.
  • the semiconductor device 1 includes a plurality of first scribe regions that are separated from each other in the first direction and extend in a second direction orthogonal to the first direction, and a plurality that are separated from each other in the second direction and extend in the first direction. And a plurality of chip regions surrounded by the second scribe region.
  • the n-type buffer layer 12 is formed (step S12 in FIG. 4).
  • the buffer layer 12 is formed on the upper surface 11a of the n + -type SiC substrate 11 by the epitaxial growth method in the active region AR1 and the chip termination portion AR2.
  • the n-type buffer layer 12 made of silicon carbide (SiC) is formed by using the substrate at a temperature of about 1,500 to 1,800 ° C., for example.
  • an n-type impurity such as nitrogen (N) or phosphorus (P) is introduced into the n-type buffer layer 12.
  • the n-type impurity concentration in the n-type buffer layer 12 is, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3
  • the thickness of the n-type buffer layer 12 is, for example, about 3 to 20 ⁇ m.
  • n ⁇ type epitaxial layer 13 is formed (step S13 in FIG. 4).
  • An n ⁇ -type epitaxial layer 13 is formed on the upper surface of the n-type buffer layer 12 by the epitaxial growth method in the active region AR1 and the chip termination portion AR2.
  • the n ⁇ type epitaxial layer 13 made of silicon carbide (SiC) is formed by using the substrate temperature of, for example, about 1,500 to 1,800 ° C.
  • an n-type impurity such as nitrogen (N) or phosphorus (P) is introduced into the n ⁇ -type epitaxial layer 13.
  • the n ⁇ type epitaxial layer 13 has an n type impurity concentration of, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 , and the n ⁇ type epitaxial layer 13 has a thickness of, for example, about 5 to 50 ⁇ m.
  • the p-type body region 14 and the p-type termination region 5 are formed in each of the plurality of chip regions (step S14 in FIG. 4).
  • a resist film is formed on the upper surface of the n ⁇ -type epitaxial layer 13 in the active region AR1 and the chip end portion AR2, and the formed resist film is exposed and developed using a photolithography technique, whereby a resist is formed.
  • a pattern RP1 is formed.
  • the resist pattern RP1 has an opening OP1 reaching the n ⁇ -type epitaxial layer 13 in a region where the p-type body region 14 is formed in the active region AR1, and the p-type termination region 5 in the chip termination portion AR2.
  • a p-type impurity such as aluminum (Al) or boron (B) is introduced into the active region AR1 and the n ⁇ -type epitaxial layer 13 in the chip termination portion AR2.
  • Al aluminum
  • B boron
  • the p-type impurity concentration in the p-type body region 14 and the p-type termination region 5 is, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3 , and n ⁇ of the p-type body region 14 and the p-type termination region 5.
  • the depth from the upper surface of the type epitaxial layer 13 is, for example, about 0.5 to 2 ⁇ m.
  • the p-type impurity concentration in the p-type termination region 5 is preferably lower than the p-type impurity concentration in the p-type body region 14. This prevents or suppresses the strength of the electric field in the vicinity of the p-type termination region 5 in the chip termination portion AR2 from becoming larger than the strength of the electric field in the vicinity of the p-type body region 14 in the active region AR1.
  • the breakdown voltage can be improved.
  • the p-type impurity concentration in the portion of the p-type termination region 5 on the side opposite to the active region AR1 side is lower than the p-type impurity concentration in the portion of the p-type termination region 5 on the active region AR1 side. This prevents the electric field strength at the portion of the p-type termination region 5 opposite to the active region AR1 side from becoming larger than the electric field strength at the portion of the p-type termination region 5 on the active region AR1 side. Thus, the breakdown voltage of the semiconductor device can be improved. In this case, for example, it is necessary to form the p-type body region 14 and the p-type termination region 5 in different steps.
  • a heat treatment is performed, for example, at about 1,700 ° C. after the step to activate the implanted impurities.
  • an n + -type source region 15 is formed in each of the plurality of chip regions (step S15 in FIG. 4).
  • a resist film is formed on the upper surface of the n ⁇ -type epitaxial layer 13 in the active region AR1 and the chip end portion AR2, and the formed resist film is exposed and developed using a photolithography technique, whereby a resist is formed.
  • a pattern RP2 is formed.
  • the resist pattern RP2 has an opening OP2 reaching the p-type body region 14 in a region where the n + -type source region 15 is formed in the active region AR1.
  • an n-type impurity such as nitrogen (N) or phosphorus (P) is introduced into the p-type body region 14 of the active region AR1 by ion implantation using the resist pattern RP2 as a mask.
  • an n + type source region 15 having a predetermined depth from the upper surface of the n ⁇ type epitaxial layer 13 is formed in the p type body region 13 in the active region AR1.
  • the n type impurity concentration in the n + type source region 15 is, for example, about 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3 , and the depth of the n + type source region 15 from the upper surface of the n ⁇ type epitaxial layer 13. Is, for example, about 0.05 to 0.5 ⁇ m.
  • the p + type potential fixing region 16 and the p + type semiconductor region 4 are formed in each of the plurality of chip regions (step S16 in FIG. 4).
  • a resist film is formed on the upper surface of the n ⁇ -type epitaxial layer 13 in the active region AR1 and the chip end portion AR2, and the formed resist film is exposed and developed using a photolithography technique, whereby a resist is formed.
  • a pattern RP3 is formed.
  • Resist pattern RP3 is in the active region AR1, in the region where p + -type potential fixing region 16 is formed, an opening OP3 to reach the n + -type source region 15, of the tip end portion AR2, p + -type In the region where the semiconductor region 4 is formed, an opening OP3 reaching the n ⁇ type epitaxial layer 13 is provided.
  • the n + -type source region 15 in the active region AR1 and the n ⁇ -type epitaxial layer 13 in the chip termination portion AR2 are, for example, aluminum (Al) or boron (B).
  • Al aluminum
  • B boron
  • the p + -type potential fixing region 16 having a predetermined depth from the upper surface of the n ⁇ -type epitaxial layer 13 is formed in the n + -type source region 15 in the active region AR1, and the n ⁇ -type source region 15 has n ⁇
  • a p + type semiconductor region 4 having a predetermined depth from the upper surface of type epitaxial layer 13 is formed in n ⁇ type epitaxial layer 13.
  • the p type impurity concentration in the p + type potential fixing region 16 and the p + type semiconductor region 4 is, for example, about 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3 , and the p + type potential fixing region 16 and the p + type
  • the depth of the semiconductor region 4 from the upper surface of the n ⁇ -type epitaxial layer 13 is, for example, about 0.05 to 0.5 ⁇ m.
  • the n-type hole annihilation region 6 is formed in each of the plurality of chip regions (step S17 in FIG. 4).
  • a resist film is formed on the upper surface of the n ⁇ -type epitaxial layer 13 at the chip end portion AR2, and a resist pattern RP4 is formed by subjecting the formed resist film to exposure and development processing using photolithography technology To do.
  • the resist pattern RP4 has an opening OP4 reaching the n ⁇ type epitaxial layer 13 in a region where the n type hole annihilation region 6 is formed in the chip termination portion AR2.
  • an n-type impurity such as nitrogen (N), phosphorus (P) or arsenic (As) is introduced into the n ⁇ -type epitaxial layer 13 of the chip termination portion AR2 by ion implantation using the resist pattern RP4 as a mask.
  • N nitrogen
  • P phosphorus
  • As arsenic
  • the energy is 400 keV and the dose is 1 ⁇ 10 13 cm ⁇ 2 .
  • the n-type hole annihilation region 6 having a predetermined depth from the upper surface of the n ⁇ -type epitaxial layer 13 is formed in the chip termination portion AR2.
  • the p-type impurity concentration in the n-type hole annihilation region 6 is, for example, about 1 ⁇ 10 15 to 1 ⁇ 10 22 cm ⁇ 3 , and from the upper surface of the n ⁇ -type epitaxial layer 13 in the n-type hole annihilation region 6.
  • the depth is, for example, about 0.5 ⁇ m.
  • the hole annihilation region is constituted by the n-type hole annihilation region 6 in which an n-type impurity is introduced into the n ⁇ -type epitaxial layer 13, but is not limited thereto.
  • the hole annihilation region may be formed by introducing an inert element such as helium (He) or argon (Ar) into the n ⁇ type epitaxial layer 13.
  • the impurity concentration of the inert element is, for example, about 1 ⁇ 10 15 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the process of forming the n + type source region 15, the p + type potential fixing region 16, the p + type semiconductor region 4 and the n type hole annihilation region 6 is not limited to the above-described order, and is appropriately performed. As long as the patterned resist film is used as a mask, it may be performed in any order. Further, instead of the resist pattern made of a resist film, mask patterns made of various films can be used.
  • the gate insulating film 19 and the gate electrode 20 are formed in each of the plurality of chip regions (step S18 in FIG. 4).
  • the insulating film 19 a is formed on the upper surface of the n ⁇ type epitaxial layer 13.
  • various films made of, for example, silicon oxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), or the like can be preferably used.
  • a laminated film in which the above various films are suitably laminated can be used.
  • the insulating film 19a can be formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • a conductive film 20a is formed on the insulating film 19a.
  • the conductive film 20a for example, polycrystalline silicon in which n-type impurities such as phosphorus (P) or arsenic (As) are diffused at a high concentration, or polycrystalline silicon in which p-type impurities such as boron (B) are diffused at a high concentration, etc.
  • a conductive film made of can be used.
  • the conductive film 20a can be formed by, for example, a CVD method.
  • the conductive film 20a and the insulating film 19a are patterned by the photolithography technique and the dry etching technique to form the gate electrode 20 and the gate insulating film 19.
  • the gate insulating film 19 extends from the upper surface of a certain p-type body region 14 to the upper surface of the p-type body region 14 adjacent to the p-type body region 14. It is continuously formed including the upper surface of the JFET region 17 sandwiched between the regions 14.
  • the gate electrode 20 extends from the upper surface of a p-type body region 14 to the upper surface of the JFET region 17 and then the upper surface of the p-type body region 14 adjacent to the p-type body region 14. It is continuously formed over the gate insulating film 19 from above.
  • an interlayer insulating film 21 is formed in each of the plurality of chip regions (step S19 in FIG. 4).
  • An interlayer insulating film 21 is formed on the upper surface of n ⁇ type epitaxial layer 13 so as to cover gate electrode 20 and gate insulating film 19.
  • a film made of, for example, silicon oxide (SiO 2 ) can be used, and can be formed by, for example, a CVD method.
  • the source wiring electrode 24 is formed in each of the plurality of chip regions (step S20 in FIG. 4).
  • an opening 22 that penetrates the interlayer insulating film 21 and reaches the n + -type source region 15 and the p + -type potential fixing region 16 in the active region AR1 is formed by photolithography technology and etching technology. A part of the upper surface of the n + -type source region 15 and the upper surface of the p + -type potential fixing region 16 are exposed at the bottom of the opening 22.
  • a conductive film made of, for example, titanium (Ti) or aluminum (Al) is deposited on the upper surface of the interlayer insulating film 21 including the inside of the opening 22 by, for example, vapor deposition or sputtering, and then photolithography is performed.
  • the conductive film is patterned by the technique and the etching technique to form the source wiring electrode 24.
  • a drain wiring electrode that is electrically connected to the gate electrode 20 is formed at the same time as the source wiring electrode 24 is formed.
  • the drain wiring electrode 26 is formed in each of the plurality of chip regions (step S21 in FIG. 4).
  • a metal film made of, for example, any one of titanium (Ti), nickel (Ni), gold (Au), and silver (Ag) on the lower surface 11b of the n + -type SiC substrate 11, or A laminated film in which any two or more of these metal films are laminated is deposited by, for example, vapor deposition or sputtering.
  • the drain wiring electrode 26 can be formed on the lower surface 11b of the n + -type SiC substrate 11 in the active region AR1 and the termination region AR2, and the semiconductor device 1 as shown in FIGS. Each chip region can be manufactured.
  • a passivation film may be formed on the upper surface of the semiconductor device 1 so as to cover the source wiring electrode 24 and the gate wiring electrode. it can.
  • an opening can be formed in a portion of the passivation film where a pad region for electrically connecting the gate wiring electrode and the source wiring electrode 24 to the outside is formed.
  • the wafer in which the plurality of semiconductor devices 1 are formed is cut by dicing along the first scribe region and the second scribe region respectively provided on the four sides of the plurality of chips. Separate into 1.
  • the first embodiment even if a defect occurs on the dicing surface 7 of the semiconductor device 1, holes supplied from the p-type termination region 5 do not reach the dicing surface 7 of the semiconductor device 1.
  • the recombination of holes and electrons can be suppressed in the defects generated on the dicing surface 7.
  • the power module and the power conversion device can be reduced in size.
  • FIG. 12 is a main part plan view showing an example of a semiconductor device (semiconductor chip) according to a modification of the first embodiment.
  • FIG. 13 is an essential part cross-sectional view (a cross-sectional view along the line CC shown in FIG. 12) showing an enlarged part of a terminal part of a semiconductor device (semiconductor chip) according to a modification of the first embodiment.
  • the semiconductor device according to the modified example is different from the semiconductor device 1 described above in the shape of the n-type hole annihilation region. Therefore, here, the n-type hole annihilation region will be described in detail, and other configurations will be described. Since it is almost the same as the semiconductor device 1 described above, its description is omitted.
  • the semiconductor device (one semiconductor chip) 1a includes an active region (element formation region, active region) 2 through which a current mainly flows, and an active region in plan view. 2 and a peripheral region 3 formed around 2.
  • a plurality of n-channel SiC-MOSFETs are connected in parallel to the active region 2.
  • a termination structure that prevents the electric field from concentrating for example, a p + type semiconductor region 4 and a p type termination region (termination) 5 is formed.
  • the p-type termination region 5 is formed so as to surround the p + -type semiconductor region 4 in plan view, and the p-type termination region 5 has a junction termination structure having, for example, a one-stage or multi-stage concentration distribution.
  • an n-type hole annihilation region 6 a is formed on the outer periphery (termination, end) side of the semiconductor device 1 a with respect to the peripheral region 3 and is separated from the p-type termination region 5.
  • the n-type hole annihilation region 6a also has a function as a channel stopper.
  • FIG. 13 shows an example of the arrangement of the p-type termination region 5 and the n-type hole annihilation region 6a formed at the termination portion of the semiconductor device 1a.
  • an n-type hole annihilation region 6 a is formed around the p-type termination region 5 and is separated from the p-type termination region 5.
  • the n-type hole annihilation region 6 is separated from the dicing surface 7 of the semiconductor device 1.
  • the n-type hole annihilation region 6 a is the semiconductor device 1.
  • the dicing surface 7 is formed.
  • the width (L NR ) in plan view of the n-type hole annihilation region 6a is the distance from the dicing surface 7 of the semiconductor device 1a to the end surface facing the p-type termination region 5 of the n-type hole annihilation region 6a. Same as
  • the spacing between the p-type termination region 5 and the n-type hole annihilation region 6a is such that the depletion layer end spreading from the p-type termination region 5 reaches the n-type hole annihilation region 6a when punching through Is set according to the breakdown voltage of the semiconductor device 1a.
  • the n-type hole annihilation region 6a has a predetermined depth (d NR ) from the upper surface of the n ⁇ -type epitaxial layer 13, and the depth (d NR ) is equal to the n-type hole annihilation region 6a.
  • Examples of the depth (d NR ) of the n-type hole annihilation region 6a include about 0 to 5 ⁇ m.
  • the sum of the width (L NR ) of the n-type hole annihilation region 6 a in plan view and the depth (d NR ) of the n-type hole annihilation region 6 a is the thickness of the n ⁇ -type epitaxial layer 13 (d Epi).
  • the n-type hole annihilation region 6a is provided so as to be equal to or more than.
  • n-type hole annihilation region 6a By forming the n-type hole annihilation region 6a so as to satisfy the above relational expression, substantially the same effect as the n-type hole annihilation region 6 formed in the semiconductor device 1 can be obtained.
  • the position of the n-type hole annihilation region 6a is set in consideration of the diffusion of holes toward the dicing surface 7 of the semiconductor device 1a. That is, the sum of the width (L NR ) of the n-type hole annihilation region 6 a and the depth (d NR ) of the n-type hole annihilation region 6 a is the same as the thickness (d Epi ) of the n ⁇ -type epitaxial layer 13. N-type hole annihilation region 6a is provided so as to be greater than or equal to that.
  • an n-type impurity is also introduced into the dicing region by an ion implantation method so that the upper layer portion of the dicing region is amorphous. Turn into. Thereby, the defect which generate
  • the power module according to the second embodiment includes the semiconductor device 1 according to the first embodiment.
  • the power module according to the second embodiment is obtained by applying the semiconductor device 1 according to the first embodiment to a three-phase inverter circuit.
  • FIG. 14 is a diagram showing a configuration of a three-phase motor system according to the second embodiment.
  • the three-phase motor system 30 includes a power conversion device 31 as an inverter device, a load 32 composed of a three-phase motor, a DC power source 33, and a capacitor 34 composed of a capacitor and the like.
  • the power conversion device 31 includes a power module 35 as a three-phase inverter circuit and a control circuit 36.
  • the load 32 is connected to output terminals TO1, TO2, and TO3, which are three-phase output terminals of the power module 35.
  • the DC power supply 33 and the capacitor 34 are connected in parallel between the input terminal TI1 and the input terminal TI2, which are the two input terminals of the power module 35.
  • the power module 35 as a three-phase inverter circuit has switching elements 37u, 37v, 37w, 37x, 37y and 37z.
  • the switching elements 37u and 37x are connected in series between the input terminal TI1 and the input terminal TI2.
  • the switching elements 37v and 37y are connected in series between the input terminal TI1 and the input terminal TI2.
  • the switching elements 37w and 37z are connected in series between the input terminal TI1 and the input terminal TI2.
  • Each of the switching elements 37u, 37v, 37w, 37x, 37y and 37z includes a MOSFET 38 and a body diode 39.
  • the semiconductor device 1 of the first embodiment described above can be used.
  • the body diode 39 a body diode DI built in the semiconductor device 1 can be used.
  • the gate electrodes of the plurality of MOSFETs 38 provided in the switching elements 37u, 37v, 37w, 37x, 37y and 37z, respectively, are control terminals TC1, TC2, TC3, TC4, TC5 which are six control terminals of the power module 35. And TC6, respectively.
  • the control circuit 36 is connected to each of the control terminals TC1, TC2, TC3, TC4, TC5, and TC6. Accordingly, the control circuit 36 is connected to each gate electrode of the plurality of MOSFETs 38 provided in the switching elements 37u, 37v, 37w, 37x, 37y and 37z, respectively.
  • the control circuit 36 drives the switching elements 37u, 37v, 37w, 37x, 37y and 37z.
  • the control circuit 36 switches the switching elements 37u, 37v, 37w, 37x, 37y, and 37z so that the ON state and the OFF state of the switching elements 37u, 37v, 37w, 37x, and 37z are alternately switched at preset timings. And 37z are driven.
  • a U-phase, V-phase, and W-phase three-phase AC voltage is generated from the DC voltage, and the DC power is converted into three-phase AC power.
  • the load 32 is driven by this three-phase AC power.
  • the semiconductor device 1 of the first embodiment can be used as each of the switching elements 37u, 37v, 37w, 37x, 37y, and 37z in the power module 35 included in the power conversion device 31 of the second embodiment.
  • the design margin of the power module 35 and the power conversion device 31 can be expanded, and the performance of the power module 35 and the power conversion device 31 is improved. be able to.
  • the power module 35 and the power converter 31 can be reduced in size.
  • the vehicle of the third embodiment is a vehicle including the power conversion device of the second embodiment, and is a vehicle such as a hybrid vehicle and an electric vehicle.
  • FIG. 15 is a diagram illustrating a configuration of an electric vehicle as a vehicle according to the third embodiment.
  • FIG. 16 is a circuit diagram showing a boost converter device in an automobile according to the third embodiment.
  • an automobile 40 as an electric vehicle drives a three-phase motor 43 capable of inputting / outputting power to / from a drive shaft 42 to which a drive wheel 41 a and a drive wheel 41 b are connected, and the three-phase motor 43.
  • An inverter device 44 and a battery 45 are provided.
  • the automobile 40 includes a boost converter device 48, a relay 49, and an electronic control unit 50.
  • the boost converter device 48 includes an electric power line 46 to which an inverter device 44 is connected and electric power to which a battery 45 is connected. It is connected to the line 47.
  • the three-phase motor 43 is a synchronous generator motor including a rotor embedded with permanent magnets and a stator wound with a three-phase coil.
  • the inverter device 44 the power conversion device 31 (see FIG. 14) described in the second embodiment can be used.
  • the boost converter device 48 has a configuration in which a reactor 51 and a smoothing capacitor 52 are connected to an inverter device 53.
  • the inverter device 53 is the same as part of the inverter circuit included in the power module 35 described in the second embodiment.
  • the MOSFET 55 and the body diode 56 included in the switching element 54 in the inverter device 53 are respectively the same as the MOSFET 38 and the body diode 39 described in the second embodiment.
  • the electronic control unit 50 includes a microprocessor, a storage device, and an input / output port, and receives a signal from a sensor that detects the rotor position of the three-phase motor 43 or a charge / discharge value of the battery 45. . Then, the electronic control unit 50 outputs signals for controlling the inverter device 44, the boost converter device 48, and the relay 49.
  • the inverter device 44 of the automobile 40 of the third embodiment the power conversion device 31 (see FIG. 14) of the above-described second embodiment can be used.
  • the semiconductor device 1 of the first embodiment described above can be used.
  • the semiconductor device 1 of the above-described first embodiment can be used as the switching element 54 provided in the inverter device 53 in the boost converter device 48 of the automobile 40 of the third embodiment.
  • the power loss at the time of power conversion in the inverter device 44 and the boost converter device 48 can be reduced, so that a large cooling device may not be provided. Accordingly, the inverter device 44 and the boost converter device 48 can be easily reduced in cost, size, or weight by reducing the size of the cooling device. As a result, the volume of the drive system occupying the automobile 40 as an electric vehicle can be reduced, and the automobile 40 as an electric car can be easily reduced in cost, size, or weight. Alternatively, the degree of freedom in design of the vehicle 40 as an electric vehicle can be increased, for example, the interior of the vehicle 40 as the electric vehicle can be widened.
  • the vehicle including the power conversion device 31 of the above-described second embodiment is applied to an electric vehicle.
  • the vehicle including the power conversion device 31 of the above-described second embodiment can be similarly applied to a hybrid vehicle that also uses an engine.
  • the hybrid vehicle to which the power conversion device 31 of the second embodiment is applied has the same effect as the electric vehicle to which the power conversion device 31 of the second embodiment is applied.
  • the railway vehicle according to the fourth embodiment is a railway vehicle including the power conversion device according to the second embodiment.
  • FIG. 17 is a diagram illustrating a configuration of a railway vehicle according to the fourth embodiment.
  • the railway vehicle 60 includes a pantograph 61 as a current collector, a transformer 62, a power converter 63, a load 64 that is an AC motor, and wheels 65.
  • the power conversion device 63 includes a converter device 66, a capacitor 67 that is, for example, a capacitor, and an inverter device 68.
  • the converter device 66 has switching elements 69 and 70.
  • the switching element 69 is disposed on the upper arm side, that is, the high voltage side
  • the switching element 70 is disposed on the lower arm side, that is, the low voltage side.
  • switching elements 69 and 70 are shown for one phase among a plurality of phases.
  • the inverter device 68 has switching elements 71 and 72.
  • the switching element 71 is disposed on the upper arm side, that is, the high voltage side
  • the switching element 72 is disposed on the lower arm side, that is, the low voltage side.
  • the switching elements 71 and 72 are shown for one of the three phases of the U phase, the V phase, and the W phase.
  • One end of the primary side of the transformer 62 is connected to the overhead line 61 a via the pantograph 61.
  • the other end of the primary side of the transformer 62 is connected to the line 65 a via the wheel 65.
  • One end of the secondary side of the transformer 62 is connected to a terminal on the upper arm side opposite to the load 64 of the converter device 66.
  • the other end of the secondary side of the transformer 62 is connected to a terminal on the lower arm side opposite to the load 64 of the converter device 66.
  • the terminal on the load 64 side and the upper arm side of the converter device 66 is connected to the terminal on the upper arm side opposite to the load 64 of the inverter device 68.
  • the terminal on the load 64 side of the converter device 66 on the lower arm side is connected to the terminal on the lower arm side opposite to the load 64 of the inverter device 68.
  • a capacitor 67 is connected between a terminal on the side opposite to the load 64 of the inverter device 68 and on the upper arm side, and a terminal on the side opposite to the load 64 of the inverter device 68 and on the lower arm side.
  • each of the three terminals on the output side of the inverter device 68 is connected to the load 64 as a U phase, a V phase, and a W phase.
  • the inverter device 68 As the inverter device 68, the power conversion device 31 (see FIG. 14) of the above-described second embodiment can be used.
  • the AC power collected from the overhead wire 61 a by the pantograph 61 is transformed by the converter device 66 into desired DC power after the voltage is transformed by the transformer 62.
  • the DC power converted by the converter device 66 is smoothed by the capacitor 67.
  • the DC power whose voltage has been smoothed by the capacitor 67 is converted into AC power by the inverter device 68.
  • the AC power converted by the inverter device 68 is supplied to the load 64.
  • the inverter device 68 of the railway vehicle 60 of the fourth embodiment the above-described power conversion device 31 (see FIG. 14) of the second embodiment can be used.
  • the semiconductor device 1 of the first embodiment described above can be used.
  • the power loss at the time of power conversion in the inverter device 68 can be reduced, so that a large cooling device may not be provided. Therefore, the inverter device 68 can be easily reduced in cost, size, or weight by reducing the size of the cooling device. Therefore, it is possible to easily reduce the cost of the railway vehicle 60 including the inverter device 68 and improve the energy efficiency when operating the railway.
  • the switching elements 69 and 70 provided in the converter device 66 the semiconductor device 1 of the first embodiment described above can be used. Also in this case, since the power loss at the time of power conversion in the converter device 66 can be reduced, the converter device 66 can be easily reduced in cost, size, or weight. Therefore, it is possible to easily reduce the cost of the railway vehicle 60 including the converter device 66 and improve the energy efficiency when operating the railway.
  • 1,1a Semiconductor device semiconductor chip
  • Active region element formation region, active region
  • Peripheral region 4 p + type semiconductor region 5 p type termination region (termination) 6, 6a n-type hole annihilation region 7 dicing surface 11 n + type SiC substrate 11a upper surface 11b lower surface 12 n-type buffer layer 13 n ⁇ type epitaxial layer 14 p-type body region (well region) 15 n + type source region 16 p + type potential fixing region 17 JFET region (doping region) 18 channel region 19 gate insulating film 19a insulating film 20 gate electrode 20a conductive film 21 interlayer insulating film 22 opening 24 electrode for source wiring 26 electrode for drain wiring 30 three-phase motor system 31 power converter 32 load 33 DC power supply 34 capacity 35 Power module 36 Control circuit 37u, 37v, 37w, 37x, 37y, 37z Switching element 38 MOSFET 39 body diode 40 automobile 41a, 41b drive wheel 42 drive shaft 43 three-phase motor 44 invert

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Abstract

　ＳｉＣ－ＭＯＳＦＥＴを備える半導体装置において、結晶欠陥に起因した通電劣化を抑制する。上記課題を解決するために、本発明の半導体装置は、ｎ＋型ＳｉＣ基板の主面上に形成されたｎ－型エピタキシャル層と、活性領域の外側のｎ－型エピタキシャル層に環状に形成されたｐ型終端領域と、ｐ型終端領域の外側のｎ－型エピタキシャル層にｐ型終端領域から離間して環状に形成されたｎ型正孔消滅領域とを有する。そして、ｎ型正孔消滅領域は、ｐ型終端領域と対向する第１端面と、第１端面と反対側の第２端面とを有し、ｎ型正孔消滅領域の深さをｄＴＭ、ｐ型終端領域の深さをｄＮＲ、ｎ－型エピタキシャル層の厚さをｄＥｐｉ、ｎ型正孔消滅領域の第１端面から第２端面までの距離をＬＮＲ、ｎ型正孔消滅領域の第１端面から半導体基板の周縁までの距離を｜ＸＮＲ｜、とすると、ｄＮＲ≧ｄＴＭ、（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ、０＜ＬＮＲ＜｜ＸＮＲ｜の関係を有する。

Description

半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
　本発明は、半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両に関する。
　本技術分野の背景技術として、特開２０１２－５９８７０号公報（特許文献１）がある。この公報には、第１導電型の第１のワイドバンドギャップ半導体領域と、第１の半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、少なくとも一部が第２の半導体領域に接続され、第１の半導体領域に挟まれて形成される複数の第２導電型の第３のワイドバンドギャップ半導体領域と、を備えた半導体整流装置が記載されている。第３の半導体領域の間隔は、第１導電型のワイドバンドギャップ半導体層の厚さをｄとする場合に２ｄ×ｔａｎ１８°以上である。
特開２０１２－５９８７０号公報
　例えば電力変換装置を構成するパワーモジュールのスイッチング素子として、Ｓｉ（珪素）よりも絶縁破壊電界の高いＳｉＣ（炭化珪素）を用いたＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の開発が行われている。一般に、ＳｉＣ－ＭＯＳＦＥＴには還流ダイオードが外付けされており、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制している。
　ところで、パワーモジュールの小型化には、ＳｉＣ－ＭＯＳＦＥＴが形成された基板に還流ダイオードを内蔵することが望ましい。しかし、内蔵された還流ダイオード（以下、ボディダイオードと言う。）に還流電流が流れると、ＳｉＣの結晶欠陥に起因した「通電劣化」が生じやすい。通電劣化とは、ＳｉＣ－ＭＯＳＦＥＴの通電時の抵抗であるオン抵抗が増加する現象などであり、オン抵抗が大きくなると損失が増加して、より発熱するようになるため、パワーモジュールの寿命などにも影響を及ぼす。
　ＳｉＣの結晶欠陥は、主に積層欠陥およびその起源となる微小欠陥であり、製造したＳｉＣウェハに存在するが、ＳｉＣウェハをダイシングする際にダイシング面に生じる欠陥を起点とした積層欠陥も多く発生する。製造したＳｉＣウェハに存在する結晶欠陥は、ＳｉＣウェハ自体とＳｉＣウェハへのエピタキシャル成長を改善することにより低減することが可能である。しかし、ＳｉＣウェハをダイシングする際にダイシング面に生じる欠陥を低減することは、非常に困難である。このため、その欠陥を起点として生じる積層欠陥がＳｉＣ－ＭＯＳＦＥＴの通電劣化へ及ぼす影響は深刻である。
　上記課題を解決するために、本発明による半導体装置は、ｎ＋型ＳｉＣ基板の主面上に形成されたｎ－型エピタキシャル層と、活性領域の外側のｎ－型エピタキシャル層に環状に形成されたｐ型終端領域と、ｐ型終端領域の外側のｎ－型エピタキシャル層にｐ型終端領域から離間して環状に形成されたｎ型正孔消滅領域と、を有する。さらに、ｎ型正孔消滅領域は、ｐ型終端領域と対向する第１端面と、第１端面と反対側の第２端面と、を有する。そして、ｎ型正孔消滅領域の深さをｄＴＭ、ｐ型終端領域の深さをｄＮＲ、ｎ－型エピタキシャル層の厚さをｄＥｐｉ、ｎ型正孔消滅領域の第１端面から第２端面までの距離をＬＮＲ、ｎ型正孔消滅領域の第１端面から半導体装置の周縁までの距離を｜ＸＮＲ｜、とすると、ｄＮＲ≧ｄＴＭ、（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ、０＜ＬＮＲ＜｜ＸＮＲ｜の関係を有する。
　本発明によれば、ＳｉＣ－ＭＯＳＦＥＴを備える半導体装置において、結晶欠陥に起因した通電劣化を抑制することができる。
　上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１による半導体装置（半導体チップ）の一例を示す要部平面図である。 実施例１によるＳｉＣ－ＭＯＳＦＥＴの一例を示す要部断面図である。 実施例１による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図である。 実施例１による半導体装置の製造工程の一例を説明するフロー図である。 実施例１による半導体装置の製造工程を示す要部断面図である。 図５に続く、半導体装置の製造工程を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 図８に続く、半導体装置の製造工程を示す要部断面図である。 図９に続く、半導体装置の製造工程を示す要部断面図である。 図１０に続く、半導体装置の製造工程を示す要部断面図である。 実施例１の変形例による半導体装置（半導体チップ）の一例を示す要部平面図である。 実施例１の変形例による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図である。 実施例２による三相モータシステムの構成を示す図である。 実施例３による自動車としての電気自動車の構成を示す図である。 実施例３による自動車における昇圧コンバータ装置を示す回路図である。 実施例４による鉄道車両の構成を示す図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
　＜半導体装置の構造＞
　本実施例１による半導体装置について図１～図３を用いて説明する。図１は、本実施例１による半導体装置（半導体チップ）の一例を示す要部平面図である。図２は、本実施例１によるＳｉＣ－ＭＯＳＦＥＴの一例を示す要部断面図（図１に示すＡ－Ａ線に沿った断面図）である。ＳｉＣ－ＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴである。図３は、本実施例１による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図（図１に示すＢ－Ｂ線に沿った断面図）である。
　図１に示すように、半導体装置（１つの半導体チップ）１は、主に電流が流れるアクティブ領域（素子形成領域、活性領域）２と、平面視においてアクティブ領域２の周囲に形成された周辺領域３と、から構成される。
　アクティブ領域２には、例えば複数のｎチャネル型のＳｉＣ－ＭＯＳＦＥＴが並列接続されている。また、周辺領域３には、電界が集中しないようにする終端構造、例えばｐ＋型半導体領域４およびｐ型終端領域（ターミネーション）５が形成されている。すなわち、平面視においてｐ＋型半導体領域４を囲むようにｐ型終端領域５が形成されており、ｐ型終端領域５は、例えば１段または多段の濃度分布を有する接合終端構造（Junction Termination Extension：ＪＴＥ）からなる。
　さらに、周辺領域３よりも半導体装置１の外周（周縁、端部）側に、ｐ型終端領域５と離間して、ｎ型正孔消滅領域６が形成されている。ｎ型正孔消滅領域６は、チャネルストッパとしての機能も有する。半導体装置１の外周が、半導体ウェハから複数の半導体チップを切り出すダイシングの際に形成されるダイシング面７である。
　図２に、アクティブ領域２に形成されたＳｉＣ－ＭＯＳＦＥＴの構造の一例を示す。
　ＳｉＣからなるｎ＋型ＳｉＣ基板１１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１１よりも不純物濃度の低いＳｉＣからなるｎ型バッファ層１２が形成され、ｎ型バッファ層１２の上面上に、ｎ型バッファ層１２よりも不純物濃度の低いＳｉＣからなるｎ－型エピタキシャル層１３が形成されている。
　本実施例１では、ｎ型バッファ層１２は、ｎ－型エピタキシャル層１３と同様に、エピタキシャル成長法により形成したが、イオン注入法により形成することもできる。ｎ型バッファ層１２の厚さは、例えば３～２０μｍ程度であり、ｎ－型エピタキシャル層１３の厚さは、例えば５～５０μｍ程度である。なお、本実施例１では、ｎ型バッファ層１２を形成したが、ｎ型バッファ層１２を形成せずに、ｎ－型エピタキシャル層１３がｎ＋型ＳｉＣ基板１１の表面上に直接形成されていてもよい。
　ｎ－型エピタキシャル層１３内には、ｎ－型エピタキシャル層１３の上面から所定の深さを有して、複数のｐ型ボディ領域（ウエル領域）１４が互いに離間して形成されている。ｐ型ボディ領域１４のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．５～２μｍ程度である。
　ｐ型ボディ領域１４内には、ｎ－型エピタキシャル層１３の上面から所定の深さを有して、ｎ＋型ソース領域１５が形成されている。ｎ＋型ソース領域１５は、ｐ型ボディ領域１４の端面と離間してｐ型ボディ領域１４内に形成されており、ｎ＋型ソース領域１５のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．０５～０．５μｍ程度である。
　また、ｐ型ボディ領域１４内には、ｎ－型エピタキシャル層１３の上面から所定の深さを有して、ｐ型ボディ領域１４の電位を固定するｐ＋型電位固定領域１６が形成されている。ｐ＋型電位固定領域１６のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．０５～０．５μｍ程度である。
　互いに隣り合うｐ型ボディ領域１４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）１７として機能する部位である。また、ｐ型ボディ領域１４の端面（ＪＦＥＴ領域１７とｐ型ボディ領域１４との界面）とｎ＋型ソース領域１５の端面（ｐ型ボディ領域１４とｎ＋型ソース領域１５との界面）との間に位置するｐ型ボディ領域４がチャネル領域１８として機能する部位である。
　ｎ－型エピタキシャル層１３のうち、ｐ型ボディ領域１４およびＪＦＥＴ領域１７が形成されていない領域が、耐圧を確保する役目を担うｎ－ドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１１が、ドレイン層として機能する領域である。
　また、図２中に矢印で示すように、ｐ＋型電位固定領域１６、ｐ型ボディ領域１４、ｎ－型エピタキシャル層１３、ｎ型バッファ層１２およびｎ＋型ＳｉＣ基板１１により、ソース配線用電極２４とドレイン配線用電極２６との間に内蔵されたダイオード、すなわちボディダイオードＤＩが形成されている。
　なお、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ－」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
　ｎ＋型ＳｉＣ基板１１の好ましい不純物濃度範囲は、例えば１×１０１８～１×１０２１ｃｍ－３程度、ｎ型バッファ層１２の好ましい不純物濃度の範囲は、例えば１×１０１７～１×１０１９ｃｍ－３程度、ｎ－型エピタキシャル層１３の好ましい不純物濃度範囲は、例えば１×１０１４～１×１０１６ｃｍ－３程度である。また、ｐ型ボディ領域１４の好ましい不純物濃度範囲は、例えば１×１０１７～１×１０１８ｃｍ－３程度、ｎ＋型ソース領域１５の好ましい不純物濃度範囲は、例えば１×１０１９～１×１０２０ｃｍ－３程度、ｐ＋型電位固定領域１６の好ましい不純物濃度範囲は、例えば１×１０１９～１×１０２０ｃｍ－３程度、ＪＦＥＴ領域１７の好ましい不純物濃度範囲は、例えば３×１０１６ｃｍ－３程度である。また、図１に示したｎ型正孔消滅領域６の好ましい不純物濃度範囲は、例えば１×１０１５～１×１０２２ｃｍ－３程度、ｐ＋型半導体領域４の好ましい不純物濃度範囲は、例えば１×１０１９～１×１０２０ｃｍ－３程度、ｐ型終端領域５の好ましい不純物濃度範囲は、例えば１×１０１７～１×１０１８ｃｍ－３程度である。
　チャネル領域１８上にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電極２０が形成されている。ゲート電極２０は、平面視において帯状に形成されており、互いに離間して配置された隣り合うゲート電極２０の間にｐ型ボディ領域１４が形成されている。なお、ＳｉＣ－ＭＯＳＦＥＴのレイアウトは、これに限定されるものではなく、例えばゲート電極２０を平面視において格子状に形成し、ゲート電極２０で囲まれるように、ｐ型ボディ領域１４を形成してもよい。
　ゲート絶縁膜１９およびゲート電極２０は層間絶縁膜２１により覆われている。層間絶縁膜２１に形成された開口部２２の底面にはｎ＋型ソース領域１５の一部およびｐ＋型電位固定領域１６が露出している。なお、これら表面に金属シリサイド層を形成してもよい。さらに、ｎ＋型ソース領域１５の一部およびｐ＋型電位固定領域１６は、ソース配線用電極２４と電気的に接続されている。また、図示は省略するが、ゲート電極２０は、ゲート配線用電極に電気的に接続されている。
　ｎ＋型ＳｉＣ基板１１の裏面（第２主面）は、ドレイン配線用電極２６と電気的に接続されている。なお、ｎ＋型ＳｉＣ基板１１の裏面に金属シリサイド層を形成してもよい。ソース配線用電極２４には外部からソース電位が印加され、ドレイン配線用電極２６には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
　図３に、半導体装置１の終端部に形成されたｐ型終端領域５およびｎ型正孔消滅領域６の配置の一例を示す。
　平面視においてｐ型終端領域５の周囲に、ｐ型終端領域５と離間し、かつ、半導体装置１の外周から離間して、ｎ型正孔消滅領域６が形成されている。半導体装置１の外周が、半導体ウェハから複数の半導体チップを切り出すダイシングの際に形成されるダイシング面７である。本実施例１では、半導体装置１のダイシング面７の位置をＸ０と記載し、ｎ型正孔消滅領域６のｐ型終端領域５と対向する端面の位置をＸＮＲと記載し、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５と対向する端面との距離を｜ＸＮＲ｜と記載する。
　ｎ型正孔消滅領域６は、平面視において所定の幅（ＬＮＲ）を有しており、その幅（ＬＮＲ）は、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５と対向する端面との距離である｜ＸＮＲ｜よりも短く設定されている。ｎ型正孔消滅領域６の幅（ＬＮＲ）としては、例えば１μｍ程度を例示することができる。また、ｐ型終端領域５から広がる非通電時（オフ状態）の空乏層端がｎ型正孔消滅領域６に達して、パンチスルーが生じないように、半導体装置１の耐圧に応じて、ｐ型終端領域５とｎ型正孔消滅領域６との間隔は設定されている。
　また、ｎ型正孔消滅領域６は、ｎ－型エピタキシャル層１３の上面から所定の深さ（ｄＮＲ）を有しており、その深さ（ｄＮＲ）は、ｎ型正孔消滅領域６と対向し、ｎ型正孔消滅領域６に最も近い位置にあるｐ型終端領域５のｎ－型エピタキシャル層１３の上面からの深さ（ｄＴＭ）と同じか、またはそれ以上である。ｎ型正孔消滅領域６の深さ（ｄＮＲ）としては、例えば０、５μｍ程度を例示することができる。
　また、半導体装置１のダイシング面７からｎ型正孔消滅領域６のｐ型終端領域５と対向する端面までの距離（｜ＸＮＲ｜）とｎ型正孔消滅領域６の深さ（ｄＮＲ）との合計が、ｎ－型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６は設けられている。
　上記内容をまとめると、以下の関係式が得られる。
　　　　　ｄＮＲ≧ｄＴＭ
　　　　　（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
　　　　　０＜ＬＮＲ＜｜ＸＮＲ｜
　＜本実施例１によるＳｉＣ－ＭＯＳＦＥＴの主要な効果＞
　上記関係式を満たすようにｎ型正孔消滅領域６を形成することによって得られる効果について、図３を用いて以下に説明する。
　多数の半導体チップが作り込まれた半導体ウェハは、ダイシングにより、各半導体チップの４辺に設けられたスクライブ領域（ダイシング領域、切り代などとも言う。）に沿って切り分けられ、１個１個の半導体チップに分離される。ダイシングの際には、半導体チップのダイシング面に欠陥が生じ、そのダイシング面に生じた欠陥を起点にしてＳｉＣ結晶内に多くの積層欠陥が生じる。
　本発明者らが検討したところ、そのダイシング面に正孔を誘発させた場合に、そのダイシング面に生じた欠陥を起点とした多くの積層欠陥がＳｉＣ結晶内に生じることが明らかとなった。
　具体的には、本発明者らは、ダイシング後の半導体チップに対して紫外線照射実験を行った。すなわち、紫外光によりＳｉＣ結晶内に誘発した正孔が、積層欠陥やその起源となる微小欠陥において電子と再結合すると、これらの欠陥が拡張して入射光強度が強くなるという現象を利用して、正孔とダイシング面に生じた欠陥との関係を調べた。紫外光は半導体チップの斜め上から照射した。その結果、半導体チップのダイシング面での入射光強度は、紫外光の照射方向に依存するが、半導体チップのダイシング面以外の入射光強度は、紫外光の照射方向に依存しないことが分かった。このことから、紫外光の照射方向に依存して成長する積層欠陥は、ダイシング面から発生すると考えられた。
　そこで、本実施例１では、図３に示すように、ｐ型終端領域５と半導体装置１のダイシング面７との間に、ｎ型正孔消滅領域６を設けることにより、通電時において供給される正孔が半導体装置１のダイシング面７に到達しないようにした。
　すなわち、半導体装置１のダイシング面７に生じた欠陥において、正孔と電子が再結合すると、正孔と電子との再結合により放出されたエネルギーによって、さらに欠陥が拡張してｎ－型エピタキシャル層１３などに多くの積層欠陥が発生する。しかし、本実施例１によれば、ｎ型正孔消滅領域６を設けたことにより、正孔がｎ型正孔消滅領域６において再結合消滅して、半導体装置１のダイシング面７に到達しなくなるので、半導体装置１のダイシング面７に生じた欠陥において、正孔と電子との再結合を抑制することができる。その結果、半導体装置１のダイシング面７に生じた欠陥を起点としたｎ－型エピタキシャル層１３などにおける積層欠陥の発生を防ぐことができる。
　例えば通電時においてｐ型終端領域５に正電圧が印加され、ｎ型バッファ層１２に０Ｖの電圧が印加された場合、ｐ型終端領域５から供給された正孔の多くは、ｎ型バッファ層１２へ拡散するが、一部の正孔は半導体基板１のダイシング面７方向へ拡散する。しかし、半導体基板１のダイシング方向へ拡散した一部の正孔は、ｎ型正孔消滅領域６において再結合消滅して、半導体装置１のダイシング面７に到達しないので、半導体装置１のダイシング面７に生じた欠陥を起点とする積層欠陥の発生は抑制される。これにより、ボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなり、半導体装置１にオン電流が流れる際の電気抵抗、すなわちオン抵抗の増大を防止することができる。
　さらに、本実施例１では、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなるため、半導体装置１に内蔵されたボディダイオードＤＩとは別に外付けのダイオードを設ける必要がない。そのため、パワーモジュールおよび電力変換装置を小型化することができる。
　ところで、前述したように、一部の正孔は半導体装置１のダイシング面７方向にも拡散する。このため、図３に示すように、ｎ型正孔消滅領域６を設けても、ｎ型正孔消滅領域６のｐ型終端領域５に対向する端面が半導体装置１のダイシング面７に近いと、正孔が半導体装置１のダイシング面７へ到達する可能性がある。
　例えば特許文献１の段落［００４６］－［００５０］および図７には、ｐ＋型の伝搬領域の下面の法線方向に１８度の範囲で拡散した正孔の濃度が特に高く、２２度の範囲で拡散した正孔の濃度が高くなることが記載されている。さらに、例えば特開２００９－３０２５１０号公報の段落［００９３］などに記載されているように、正孔は４５度則で拡散する可能性がある。
　そこで、本実施例１では、正孔の半導体基板１のダイシング面７方向への拡散を考慮して、ｎ型正孔消滅領域６の位置を設定している。すなわち、前述したように、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５に対向する端面との距離（｜ＸＮＲ｜）と、ｎ型正孔消滅領域６の深さ（ｄＮＲ）との合計が、ｎ－型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６を設けている。
　＜半導体装置の製造方法＞
　次に、本実施例１による半導体装置の製造方法の一例を図４～図１１を用いて説明する。図４は、本実施例１による半導体装置の製造工程の一例を説明するフロー図である。図５～図１１は、本実施例１による半導体装置の製造工程を示す要部断面図である。図５～図１１中、ＡＲ１はアクティブ領域における製造工程を図示し、ＡＲ２は半導体装置の終端部（以下、チップ終端部と言う。）における製造工程を図示する。
　まず、図５に示すように、ｎ＋型ＳｉＣ基板１１を用意する（図４のステップＳ１１）。例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１１を用意する。ｎ＋型ＳｉＣ基板１１におけるｎ型の不純物濃度は、比較的高く、例えば１×１０１８～１×１０２１ｃｍ－３程度である。また、ｎ＋型ＳｉＣ基板１１の厚さは、例えば５０～５００μｍ程度である。なお、この段階では、ｎ＋型ＳｉＣ基板１１は半導体ウェハと称する平面略円形状の炭化珪素（ＳｉＣ）の薄板である。半導体装置１は、第１方向に互いに離間し、第１方向と直交する第２方向に延在する複数の第１スクライブ領域と、第２方向に互いに離間し、第１方向に延在する複数の第２スクライブ領域とに囲まれた複数のチップ領域にそれぞれに形成される。
　次に、ｎ型バッファ層１２を形成する（図４のステップＳ１２）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ＋型ＳｉＣ基板１１の上面１１ａに、エピタキシャル成長法によりバッファ層１２を形成する。例えば珪素（Ｓｉ）原子含有ガス（ＳｉＨ４ガス）、塩素（Ｃｌ）原子含有ガス（ＨＣｌガス）、炭素（Ｃ）原子含有ガス（Ｃ３Ｈ８ガス）および還元ガス（Ｈ２ガス）などを用い、基板温度を例えば１,５００～１,８００℃程度にすることで、炭化珪素（ＳｉＣ）からなるｎ型バッファ層１２を形成する。
　ｎ型バッファ層１２には、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物が導入される。ｎ型バッファ層１２におけるｎ型の不純物濃度は、例えば１×１０１７～１×１０１９ｃｍ－３程度であり、ｎ型バッファ層１２の厚さは、例えば３～２０μｍ程度である。
　次に、ｎ－型エピタキシャル層１３を形成する（図４のステップＳ１３）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ型バッファ層１２の上面上に、エピタキシャル成長法によりｎ－型エピタキシャル層１３を形成する。例えば珪素（Ｓｉ）原子含有ガス（ＳｉＨ４ガス）、塩素（Ｃｌ）原子含有ガス（ＨＣｌガス）、炭素（Ｃ）原子含有ガス（Ｃ３Ｈ８ガス）および還元ガス（Ｈ２ガス）などを用い、基板温度を例えば１,５００～１,８００℃程度にすることで、炭化珪素（ＳｉＣ）からなるｎ－型エピタキシャル層１３を形成する。
　ｎ－型エピタキシャル層１３には、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物が導入される。ｎ－型エピタキシャル層１３におけるｎ型の不純物濃度は、例えば１×１０１４～１×１０１６ｃｍ－３程度であり、ｎ－型エピタキシャル層１３の厚さは、例えば５～５０μｍ程度である。
　次に、図６に示すように、複数のチップ領域のそれぞれにｐ型ボディ領域１４およびｐ型終端領域５を形成する（図４のステップＳ１４）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ－型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、アクティブ領域ＡＲ１のうち、ｐ型ボディ領域１４が形成される領域に、ｎ－型エピタキシャル層１３に達する開口部ＯＰ１を有し、チップ終端部ＡＲ２のうち、ｐ型終端領域５が形成される領域に、ｎ－型エピタキシャル層１３に達する開口部ＯＰ１を有している。
　次に、レジストパターンＲＰ１をマスクにしたイオン注入法により、アクティブ領域ＡＲ１およびチップ終端部ＡＲ２のｎ－型エピタキシャル層１３に、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｐ型ボディ領域１４が形成され、チップ終端部ＡＲ２に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｐ型終端領域５が形成される。ｐ型ボディ領域１４およびｐ型終端領域５におけるｐ型の不純物濃度は、例えば１×１０１７～１×１０１８ｃｍ－３程度であり、ｐ型ボディ領域１４およびｐ型終端領域５のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．５～２μｍ程度である。その後、レジストパターンＲＰ１を除去する。
　なお、ｐ型終端領域５におけるｐ型の不純物濃度は、ｐ型ボディ領域１４におけるｐ型の不純物濃度よりも低いことが好ましい。これにより、チップ終端部ＡＲ２におけるｐ型終端領域５近傍での電界の強度が、アクティブ領域ＡＲ１におけるｐ型ボディ領域１４近傍での電界の強度よりも大きくなることを防止または抑制し、半導体装置の耐圧を向上させることができる。
　また、ｐ型終端領域５のアクティブ領域ＡＲ１側と反対側の部分におけるｐ型の不純物濃度は、ｐ型終端領域５のアクティブ領域ＡＲ１側の部分におけるｐ型の不純物濃度よりも低いことが望ましい。これにより、ｐ型終端領域５のアクティブ領域ＡＲ１側と反対側の部分での電界の強度が、ｐ型終端領域５のアクティブ領域ＡＲ１側の部分での電界の強度よりも大きくなることを防止または抑制し、半導体装置の耐圧を向上させることができる。この場合は、例えばｐ型ボディ領域１４の形成とｐ型終端領域５の形成とを互いに異なる工程において行う必要がある。
　次に、ｐ型ボディ領域１４およびｐ型終端領域５を形成する工程については、その工程の後に、例えば１,７００℃程度で熱処理を行い、注入した不純物を活性化させる。
　次に、図７に示すように、複数のチップ領域のそれぞれにｎ＋型ソース領域１５を形成する（図４のステップＳ１５）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ－型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、アクティブ領域ＡＲ１のうち、ｎ＋型ソース領域１５が形成される領域に、ｐ型ボディ領域１４に達する開口部ＯＰ２を有している。
　次に、レジストパターンＲＰ２をマスクにしたイオン注入法により、アクティブ領域ＡＲ１のｐ型ボディ領域１４に、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｎ＋型ソース領域１５がｐ型ボディ領域１３内に形成される。ｎ＋型ソース領域１５におけるｎ型の不純物濃度は、例えば１×１０１９～１×１０２０ｃｍ－３程度であり、ｎ＋型ソース領域１５のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．０５～０．５μｍ程度である。その後、レジストパターンＲＰ２を除去する。
　次に、図８に示すように、複数のチップ領域のそれぞれにｐ＋型電位固定領域１６およびｐ＋型半導体領域４を形成する（図４のステップＳ１６）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ－型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、アクティブ領域ＡＲ１のうち、ｐ＋型電位固定領域１６が形成される領域に、ｎ＋型ソース領域１５に達する開口部ＯＰ３を有し、チップ終端部ＡＲ２のうち、ｐ＋型半導体領域４が形成される領域に、ｎ－型エピタキシャル層１３に達する開口部ＯＰ３を有している。
　次に、レジストパターンＲＰ３をマスクにしたイオン注入法により、アクティブ領域ＡＲ１のｎ＋型ソース領域１５およびチップ終端部ＡＲ２のｎ－型エピタキシャル層１３に、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｐ＋型電位固定領域１６がｎ＋型ソース領域１５内に形成され、チップ終端部ＡＲ２に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｐ＋型半導体領域４がｎ－型エピタキシャル層１３に形成される。ｐ＋型電位固定領域１６およびｐ＋型半導体領域４におけるｐ型の不純物濃度は、例えば１×１０１９～１×１０２０ｃｍ－３程度であり、ｐ＋型電位固定領域１６およびｐ＋型半導体領域４のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．０５～０．５μｍ程度である。その後、レジストパターンＲＰ３を除去する。
　次に、図９に示すように、複数のチップ領域のそれぞれにｎ型正孔消滅領域６を形成する（図４のステップＳ１７）。チップ終端部ＡＲ２で、ｎ－型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、チップ終端部ＡＲ２のうち、ｎ型正孔消滅領域６が形成される領域に、ｎ－型エピタキシャル層１３に達する開口部ＯＰ４を有している。
　次に、レジストパターンＲＰ４をマスクにしたイオン注入法により、チップ終端部ＡＲ２のｎ－型エピタキシャル層１３に、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。例えば３．３ｋｅＶの耐圧を有する半導体装置１の場合、ｎ型不純物のイオン注入条件として、エネルギーは４００ｋｅＶ、ドーズ量は１×１０１３ｃｍ－２を一例として挙げることができる。これにより、チップ終端部ＡＲ２に、ｎ－型エピタキシャル層１３の上面から所定の深さを有するｎ型正孔消滅領域６が形成される。ｎ型正孔消滅領域６におけるｐ型の不純物濃度は、例えば１×１０１５～１×１０２２ｃｍ－３程度であり、ｎ型正孔消滅領域６のｎ－型エピタキシャル層１３の上面からの深さは、例えば０．５μｍ程度である。
　なお、本実施例１では、正孔消滅領域をｎ－型エピタキシャル層１３にｎ型不純物を導入したｎ型正孔消滅領域６により構成したが、これに限定されるものではない。例えば正孔消滅領域をｎ－型エピタキシャル層１３に不活性元素、例えばヘリウム（Ｈｅ）またはアルゴン（Ａｒ）などを導入して形成してもよい。この場合も不活性元素の不純物濃度は、例えば１×１０１５～１×１０２２ｃｍ－３程度である。
　また、ｎ＋型ソース領域１５、ｐ＋型電位固定領域１６、ｐ＋型半導体領域４およびｎ型正孔消滅領域６を形成する工程については、上記した順番で行う場合に限られず、適切にパターニングされたレジスト膜をマスクに用いるものであれば、いずれの順番で行ってもよい。また、レジスト膜からなるレジストパターンに代えて、各種の膜からなるマスクパターンを用いることができる。
　次に、ｎ＋型ソース領域１５、ｐ＋型電位固定領域１６、ｐ＋型半導体領域４およびｎ型正孔消滅領域６を形成する工程については、各工程の後または全ての工程が終わった後に、例えば１,７００℃程度で熱処理を行い、注入した不純物を活性化させる。
　次に、図１０に示すように、複数のチップ領域のそれぞれにゲート絶縁膜１９およびゲート電極２０を形成する（図４のステップＳ１８）。まず、ｎ－型エピタキシャル層１３の上面上に絶縁膜１９ａを形成する。絶縁膜１９ａとして、好適には、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなる各種の膜を用いることができる。あるいは、絶縁膜１９ａとして、好適には、上記の各種の膜が積層された積層膜を用いることができる。また、絶縁膜１９ａは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。
　次に、絶縁膜１９ａ上に導電膜２０ａを形成する。導電膜２０ａとして、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が高濃度で拡散した多結晶シリコン、またはホウ素（Ｂ）などのｐ型不純物が高濃度で拡散した多結晶シリコンなどからなる導電膜を用いることができる。また、導電膜２０ａは、例えばＣＶＤ法などにより形成することができる。
　次に、フォトリソグラフィ技術およびドライエッチング技術により、導電膜２０ａおよび絶縁膜１９ａをパターニングして、ゲート電極２０およびゲート絶縁膜１９を形成する。図１０に示す例では、ゲート絶縁膜１９は、あるｐ型ボディ領域１４の上面上から、そのｐ型ボディ領域１４と隣り合うｐ型ボディ領域１４の上面上にかけて、それらの２つのｐ型ボディ領域１４に挟まれたＪＦＥＴ領域１７の上面上を含めて、連続的に形成される。また、図１０に示す例では、ゲート電極２０は、あるｐ型ボディ領域１４の上面上から、ＪＦＥＴ領域１７の上面上を経て、そのｐ型ボディ領域１４と隣り合うｐ型ボディ領域１４の上面上にかけて、ゲート絶縁膜１９を介して、連続的に形成される。
　次に、図１１に示すように、複数のチップ領域のそれぞれに層間絶縁膜２１を形成する（図４のステップＳ１９）。ゲート電極２０およびゲート絶縁膜１９を覆うように、ｎ－型エピタキシャル層１３の上面上に層間絶縁膜２１を形成する。層間絶縁膜２１として、例えば酸化シリコン（ＳｉＯ２）などからなる膜を用いることができ、例えばＣＶＤ法などにより形成することができる。
　次に、複数のチップ領域のそれぞれにソース配線用電極２４を形成する（図４のステップＳ２０）。まず、フォトリソグラフィ技術およびエッチング技術により、アクティブ領域ＡＲ１で、層間絶縁膜２１を貫通し、ｎ＋型ソース領域１５およびｐ＋型電位固定領域１６に達する開口部２２を形成する。開口部２２の底部には、ｎ＋型ソース領域１５の上面の一部およびｐ＋型電位固定領域１６の上面が露出する。
　次に、開口部２２の内部を含む層間絶縁膜２１の上面上に、例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなる導電膜を、例えば蒸着法またはスパッタリング法などにより堆積した後、フォトリソグラフィ技術およびエッチング技術により、その導電膜をパターニングして、ソース配線用電極２４を形成する。なお、図示は省略するが、ソース配線用電極２４を形成すると同時に、ゲート電極２０と電気的に接続するドレイン配線用電極も形成される。
　次に、複数のチップ領域のそれぞれにドレイン配線用電極２６を形成する（図４のステップＳ２１）。アクティブ領域ＡＲ１および終端部ＡＲ２で、ｎ＋型ＳｉＣ基板１１の下面１１ｂに、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）および銀（Ａｇ）のいずれかからなる金属膜、または、これらのいずれか２種以上の金属膜が積層された積層膜を、例えば蒸着法またはスパッタリング法などにより堆積する。これにより、アクティブ領域ＡＲ１および終端領域ＡＲ２で、ｎ＋型ＳｉＣ基板１１の下面１１ｂに、ドレイン配線用電極２６を形成することができ、図２および図３に示したような、半導体装置１を複数のチップ領域のそれぞれに製造することができる。
　図２および図３では図示を省略するが、ドレイン配線用電極２６を形成した後、ソース配線用電極２４およびゲート配線用電極を覆うように、半導体装置１の上面にパッシベーション膜を形成することができる。次に、パッシベーション膜のうち、ゲート配線用電極およびソース配線用電極２４を外部と電気的に接続するためのパッド領域が形成される部分に、開口部を形成することができる。
　その後、複数の半導体装置１が作り込まれたウェハをダイシングにより、複数のチップの４辺にそれぞれ設けられた第１スクライブ領域および第２スクライブ領域に沿って切り分けて、１個１個の半導体装置１に分離する。
　このように、本実施例１によれば、半導体装置１のダイシング面７に欠陥が発生しても、ｐ型終端領域５から供給される正孔が半導体装置１のダイシング面７に到達しないので、ダイシング面７に生じた欠陥において正孔と電子との再結合を抑制することができる。これにより、半導体装置１のダイシング面７に生じた欠陥が拡張して多くの積層欠陥がｎ－型エピタキシャル層１３などに発生するのを防ぐことができる。従って、ボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなり、半導体装置１にオン電流が流れる際の電気抵抗、すなわちオン抵抗の増大を防止することができる。さらに、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくいため、半導体装置１に内蔵されたボディダイオードＤＩとは別に外付けのダイオードを設ける必要がない。そのため、パワーモジュールおよび電力変換装置を小型化することができる。
　＜実施例１の変形例＞
　本実施例１の変形例による半導体装置について図１２および図１３を用いて説明する。図１２は、本実施例１の変形例による半導体装置（半導体チップ）の一例を示す要部平面図である。図１３は、本実施例１の変形例による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図（図１２に示すＣ－Ｃ線に沿った断面図）である。なお、変形例による半導体装置が前述した半導体装置１と相違する点は、ｎ型正孔消滅領域の形状であるので、ここでは、ｎ型正孔消滅領域について詳細に説明し、その他の構成は前述した半導体装置１とほぼ同じであるので、その説明は省略する。
　図１２に示すように、前述した半導体装置１と同様に、半導体装置（１つの半導体チップ）１ａは、主に電流が流れるアクティブ領域（素子形成領域、活性領域）２と、平面視においてアクティブ領域２の周囲に形成された周辺領域３と、から構成される。
　アクティブ領域２には、例えば複数のｎチャネル型のＳｉＣ－ＭＯＳＦＥＴが並列接続されている。また、周辺領域３には、電界が集中しないようにする終端構造、例えばｐ＋型半導体領域４およびｐ型終端領域（ターミネーション）５が形成されている。すなわち、平面視においてｐ＋型半導体領域４を囲むようにｐ型終端領域５が形成されており、ｐ型終端領域５は、例えば１段または多段の濃度分布を有する接合終端構造からなる。
　さらに、周辺領域３よりも半導体装置１ａの外周（終端、端部）側に、ｐ型終端領域５と離間して、ｎ型正孔消滅領域６ａが形成されている。ｎ型正孔消滅領域６ａは、チャネルストッパとしての機能も有する。
　図１３に、半導体装置１ａの終端部に形成されたｐ型終端領域５およびｎ型正孔消滅領域６ａの配置の一例を示す。
　平面視においてｐ型終端領域５の周囲に、ｐ型終端領域５と離間してｎ型正孔消滅領域６ａが形成されている。前述の半導体装置１では、ｎ型正孔消滅領域６は、半導体装置１のダイシング面７から離間しているが、変形例による半導体装置１ａでは、ｎ型正孔消滅領域６ａは、半導体装置１のダイシング面７まで形成されている。
　従って、ｎ型正孔消滅領域６ａの平面視における幅（ＬＮＲ）は、半導体装置１ａのダイシング面７からｎ型正孔消滅領域６ａのｐ型終端領域５と対向する端面との距離である｜ＸＮＲ｜と同じである。ｐ型終端領域５とｎ型正孔消滅領域６ａとの間隔は、ｐ型終端領域５から広がる非通電時（オフ状態）の空乏層端がｎ型正孔消滅領域６ａに達して、パンチスルーが生じないように、半導体装置１ａの耐圧に応じて設定されている。
　また、ｎ型正孔消滅領域６ａは、ｎ－型エピタキシャル層１３の上面から所定の深さ（ｄＮＲ）を有しており、その深さ（ｄＮＲ）は、ｎ型正孔消滅領域６ａと対向し、ｎ型正孔消滅領域６ａに最も近い位置にあるｐ型終端領域５のｎ－型エピタキシャル層１３の上面からの深さ（ｄＴＭ）と同じか、またはそれ以上である。ｎ型正孔消滅領域６ａの深さ（ｄＮＲ）としては、例えば０、５μｍ程度を例示することができる。
　また、ｎ型正孔消滅領域６ａの平面視における幅（ＬＮＲ）とｎ型正孔消滅領域６ａの深さ（ｄＮＲ）との合計が、ｎ－型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６ａは設けられている。
　上記内容をまとめると、以下の関係式が得られる。
　　　　　ｄＮＲ≧ｄＴＭ
　　　　　（ＬＮＲ＋ｄＮＲ）≧ｄＥｐｉ
　上記関係式を満たすようにｎ型正孔消滅領域６ａを形成することによって、前述の半導体装置１に形成したｎ型正孔消滅領域６とほぼ同様の効果を得ることができる。
　また、変形例による半導体装置１ａにおいても、半導体装置１ａのダイシング面７方向への正孔の拡散を考慮して、ｎ型正孔消滅領域６ａの位置を設定している。すなわち、ｎ型正孔消滅領域６ａの幅（ＬＮＲ）とｎ型正孔消滅領域６ａの深さ（ｄＮＲ）との合計が、ｎ－型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６ａを設けている。
　さらに、変形例１による半導体装置１ａにおいては、ｎ型正孔消滅領域６ａを形成する際に、ダイシング領域にもｎ型不純物をイオン注入法により導入して、ダイシング領域の上層部を非晶質化する。これにより、ダイシングの際、半導体装置１ａのダイシング面７に発生する欠陥を抑制することができる。
　＜パワーモジュール、電力変換装置および三相モータシステム＞
　本実施例２によるパワーモジュール、電力変換装置およびその電力変換装置を備えた三相モータシステムについて説明する。本実施例２のパワーモジュールは、前述の実施例１の半導体装置１を備えている。なお、本実施例２のパワーモジュールは、前述の実施例１の半導体装置１を三相インバータ回路に適用したものである。
　図１４は、本実施例２による三相モータシステムの構成を示す図である。
　図１４に示すように、三相モータシステム３０は、インバータ装置としての電力変換装置３１と、三相モータなどからなる負荷３２と、直流電源３３と、コンデンサなどからなる容量３４と、を備えている。電力変換装置３１は、三相インバータ回路としてのパワーモジュール３５と、制御回路３６と、を備えている。負荷３２は、パワーモジュール３５の三相の出力端子である、出力端子ＴＯ１、ＴＯ２およびＴＯ３に接続されている。また、直流電源３３および容量３４は、パワーモジュール３５の２つの入力端子である、入力端子ＴＩ１と入力端子ＴＩ２との間に、互いに並列に接続されている。
　三相インバータ回路としてのパワーモジュール３５は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを有する。スイッチング素子３７ｕおよび３７ｘは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｖおよび３７ｙは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｗおよび３７ｚは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。
　スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々は、ＭＯＳＦＥＴ３８と、ボディダイオード３９と、を含む。スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。また、ボディダイオード３９として、半導体装置１に内蔵されたボディダイオードＤＩを用いることができる。
　スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極は、パワーモジュール３５の６つの制御端子である、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６にそれぞれ接続されている。また、制御回路３６は、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６の各々に接続されている。したがって、制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極に接続されている。制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを駆動する。
　制御回路３６は、各スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのオン状態とオフ状態とが予め設定されたタイミングで交互に切り替わるように、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのそれぞれを駆動する。これにより、直流電圧から、Ｕ相、Ｖ相およびＷ相の三相の交流電圧を生成し、直流電力を三相の交流電力に変換する。負荷３２は、この三相の交流電力によって駆動される。
　＜本実施例２の主要な特徴と効果＞
　本実施例２の電力変換装置３１に含まれるパワーモジュール３５におけるスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。
　これにより、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。
　＜自動車＞
　本実施例３による自動車について説明する。本実施例３の自動車は、前述の実施例２の電力変換装置を含む自動車であり、ハイブリッド車および電気自動車などの自動車である。
　図１５は、本実施例３による自動車としての電気自動車の構成を示す図である。図１６は、本実施例３による自動車における昇圧コンバータ装置を示す回路図である。
　図１５に示すように、電気自動車としての自動車４０は、駆動輪４１ａおよび駆動輪４１ｂが接続された駆動軸４２に動力を入出力可能とする三相モータ４３と、三相モータ４３を駆動するためのインバータ装置４４と、バッテリ４５と、を備える。また、自動車４０は、昇圧コンバータ装置４８と、リレー４９と、電子制御ユニット５０と、を備え、昇圧コンバータ装置４８は、インバータ装置４４が接続された電力ライン４６と、バッテリ４５が接続された電力ライン４７とに接続されている。
　三相モータ４３は、永久磁石が埋め込まれたロータと、三相コイルが巻回されたステータと、を備えた同期発電電動機である。インバータ装置４４として、前述の実施例２において説明した電力変換装置３１（図１４参照）を用いることができる。
　図１６に示すように、昇圧コンバータ装置４８は、インバータ装置５３に、リアクトル５１および平滑用コンデンサ５２が接続された構成からなる。インバータ装置５３は、前述の実施例２において説明したパワーモジュール３５に含まれるインバータ回路の一部と同様である。また、インバータ装置５３内のスイッチング素子５４に含まれるＭＯＳＦＥＴ５５およびボディダイオード５６は、前述の実施例２において説明したＭＯＳＦＥＴ３８およびボディダイオード３９と、それぞれ同様である。
　電子制御ユニット５０は、マイクロプロセッサと、記憶装置と、入出力ポートと、を備えており、三相モータ４３のロータ位置を検出するセンサからの信号、またはバッテリ４５の充放電値などを受信する。そして、電子制御ユニット５０は、インバータ装置４４、昇圧コンバータ装置４８およびリレー４９を制御するための信号を出力する。
　＜本実施例３の主要な特徴と効果＞
　本実施例３の自動車４０のインバータ装置４４として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。電力変換装置３１に備えられたスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。あるいは、本実施例３の自動車４０の昇圧コンバータ装置４８内のインバータ装置５３に備えられたスイッチング素子５４として、前述の実施例１の半導体装置１を用いることができる。
　これにより、前述の実施例１と同様に、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。
　これらに伴って、本実施例２の自動車４０では、インバータ装置４４および昇圧コンバータ装置４８における電力変換の際の電力損失を小さくすることができるので、大型の冷却装置が設けられなくてもよい。従って、冷却装置を小型化することなどにより、インバータ装置４４および昇圧コンバータ装置４８を、容易に低コスト化、小型化または軽量化することができる。これにより、電気自動車としての自動車４０に占める駆動系の容積を低減することができ、電気自動車としての自動車４０を、容易に低コスト化、小型化または軽量化することができる。あるいは、この電気自動車としての自動車４０の室内を広くすることができるなど、電気自動車としての自動車４０における設計の自由度を高めることができる。
　なお、本実施例３では、前述の実施例２の電力変換装置３１を含む自動車を、電気自動車に適用した例について説明した。しかし、前述の実施例２の電力変換装置３１を含む自動車を、エンジンも併用するハイブリッド自動車にも同様に適用することができる。また、前述の実施例２の電力変換装置３１を適用したハイブリッド自動車も、前述の実施例２の電力変換装置３１を適用した電気自動車と同様の効果を有する。
　＜鉄道車両＞
　本実施例４による鉄道車両について説明する。本実施例４の鉄道車両は、前述の実施例２の電力変換装置を含む鉄道車両である。
　図１７は、本実施例４による鉄道車両の構成を示す図である。
　図１７に示すように、鉄道車両６０は、集電装置としてのパンタグラフ６１と、変圧器６２と、電力変換装置６３と、交流電動機である負荷６４と、車輪６５と、を含む。電力変換装置６３は、コンバータ装置６６と、例えばコンデンサである容量６７と、インバータ装置６８と、を有する。
　コンバータ装置６６は、スイッチング素子６９および７０を有する。スイッチング素子６９は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７０は、下アーム側、すなわち低電圧側に配置されている。なお、図１７では、スイッチング素子６９および７０については、複数相のうち一相について示している。
　インバータ装置６８は、スイッチング素子７１および７２を有する。スイッチング素子７１は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７２は、下アーム側、すなわち低電圧側に配置されている。なお、図１７では、スイッチング素子７１および７２については、Ｕ相、Ｖ相およびＷ相の三相のうち一相について示している。
　変圧器６２の一次側の一端は、パンタグラフ６１を介して架線６１ａに接続されている。変圧器６２の一次側の他端は、車輪６５を介して線路６５ａに接続されている。変圧器６２の二次側の一端は、コンバータ装置６６の負荷６４と反対側であって上アーム側の端子に接続されている。変圧器６２の二次側の他端は、コンバータ装置６６の負荷６４と反対側であって下アーム側の端子に接続されている。
　コンバータ装置６６の負荷６４側であって上アーム側の端子は、インバータ装置６８の負荷６４と反対側であって上アーム側の端子に接続されている。また、コンバータ装置６６の負荷６４側であって下アーム側の端子は、インバータ装置６８の負荷６４と反対側であって下アーム側の端子に接続されている。さらに、インバータ装置６８の負荷６４と反対側であって上アーム側の端子と、インバータ装置６８の負荷６４と反対側であって下アーム側の端子との間に、容量６７が接続されている。また、図１７では図示を省略するが、インバータ装置６８の出力側の３つの端子の各々は、Ｕ相、Ｖ相およびＷ相のそれぞれとして、負荷６４に接続されている。
　本実施例４では、インバータ装置６８として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。
　架線６１ａからパンタグラフ６１により集電された交流電力は、その電圧が変圧器６２によって変圧された後、コンバータ装置６６により所望の直流電力に変換される。コンバータ装置６６により変換された直流電力は、その電圧が容量６７により平滑化される。容量６７により電圧が平滑化された直流電力は、インバータ装置６８により交流電力に変換される。インバータ装置６８により変換された交流電力は、負荷６４に供給される。交流電力が供給された負荷６４が車輪６５を回転駆動することで、鉄道車両が加速される。
　＜本実施例４の主要な特徴と効果＞
　本実施例４の鉄道車両６０のインバータ装置６８として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。電力変換装置３１に備えられたスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。
　これにより、前述の実施例１と同様に、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。
　これらに伴って、本実施例４の鉄道車両６０では、インバータ装置６８における電力変換の際の電力損失を小さくすることができるので、大型の冷却装置が設けられなくてもよい。従って、冷却装置を小型化することなどにより、インバータ装置６８を、容易に低コスト化、小型化または軽量化することができる。よって、このインバータ装置６８を含む鉄道車両６０を、容易に低コスト化し、鉄道を運行する際のエネルギー効率を向上させることができる。
　あるいは、コンバータ装置６６に備えられたスイッチング素子６９および７０として、前述の実施例１の半導体装置１を用いることができる。この場合にも、コンバータ装置６６における電力変換の際の電力損失を小さくすることができるので、コンバータ装置６６を、容易に低コスト化、小型化または軽量化することができる。よって、このコンバータ装置６６を含む鉄道車両６０を、容易に低コスト化し、鉄道を運行する際のエネルギー効率を向上させることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　１，１ａ　半導体装置（半導体チップ）
　２　アクティブ領域（素子形成領域、活性領域）
　３　周辺領域
　４　ｐ＋型半導体領域
　５　ｐ型終端領域（ターミネーション）
　６，６ａ　ｎ型正孔消滅領域
　７　ダイシング面
１１　ｎ＋型ＳｉＣ基板
１１ａ　上面
１１ｂ　下面
１２　ｎ型バッファ層
１３　ｎ－型エピタキシャル層
１４　ｐ型ボディ領域（ウエル領域）
１５　ｎ＋型ソース領域
１６　ｐ＋型電位固定領域
１７　ＪＦＥＴ領域（ドーピング領域）
１８　チャネル領域
１９　ゲート絶縁膜
１９ａ　絶縁膜
２０　ゲート電極
２０ａ　導電膜
２１　層間絶縁膜
２２　開口部
２４　ソース配線用電極
２６　ドレイン配線用電極
３０　三相モータシステム
３１　電力変換装置
３２　負荷
３３　直流電源
３４　容量
３５　パワーモジュール
３６　制御回路
３７ｕ，３７ｖ，３７ｗ，３７ｘ，３７ｙ，３７ｚ　スイッチング素子
３８　ＭＯＳＦＥＴ
３９　ボディダイオード
４０　自動車
４１ａ，４１ｂ　駆動輪
４２　駆動軸
４３　三相モータ
４４　インバータ装置
４５　バッテリ
４６，４７　電力ライン
４８　昇圧コンバータ装置
４９　リレー
５０　電子制御ユニット
５１　リアクトル
５２　平滑用コンデンサ
５３　インバータ装置
５４　スイッチング素子
５５　ＭＯＳＦＥＴ
５６　ボディダイオード
６０　鉄道車両
６１　パンダグラフ
６１ａ　架線
６２　変圧器
６３　電力変換装置
６４　負荷
６５　車輪
６５ａ　線路
６６　コンバータ装置
６７　容量
６８　インバータ装置
６９，７０，７１，７２　スイッチング素子
ＤＩ　ボディダイオード
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４　開口部
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４　レジストパターン
Ｔ１１，Ｔ１２　入力端子
ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６　制御端子
ＴＯ１，ＴＯ２，ＴＯ３　出力端子

Claims (15)

  1. 　第１導電型の炭化珪素からなる基板と、
    　前記基板の第１主面上に形成された前記第１導電型の半導体層と、
    　平面視において前記半導体層の中央部に設けられた素子形成領域と、
    　前記半導体層の上面から第１深さを有し、平面視において前記素子形成領域の外側の前記半導体層に環状に形成された、前記第１導電型と異なる第２導電型の第１半導体領域と、
    　前記半導体層の上面から第２深さを有し、平面視において前記第１半導体領域と前記半導体層の周縁との間に前記第１半導体領域および前記半導体層の周縁からそれぞれ離間して前記半導体層に環状に形成された、前記第１導電型の第２半導体領域と、
    を備え、
    　前記第２半導体領域は、前記第１半導体領域と対向する第１端面と、前記第１端面と反対側の第２端面と、を有し、
    　前記第１深さをｄＴＭ、
    　前記第２深さをｄＮＲ、
    　前記半導体層の厚さをｄＥｐｉ、
    　前記第２半導体領域の前記第１端面から前記第２端面までの距離をＬＮＲ、
    　前記第２半導体領域の前記第１端面から前記半導体層の周縁までの距離を｜ＸＮＲ｜、
    とすると、
    　　　ｄＮＲ≧ｄＴＭ
    　　　（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
    　　　０＜ＬＮＲ＜｜ＸＮＲ｜
    の関係を有する、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第２半導体領域に含まれる不純物は、窒素、砒素またはリンである、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第２半導体領域に含まれる不純物は、不活性元素である、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第２半導体領域の不純物濃度は、１×１０１５～１×１０２２ｃｍ－３である、半導体装置。
  5. 　第１導電型の炭化珪素からなる基板と、
    　前記基板の第１主面上に形成された前記第１導電型の半導体層と、
    　平面視において前記半導体層の中央部に設けられた素子形成領域と、
    　前記半導体層の上面から第１深さを有し、平面視において前記素子形成領域の外側の前記半導体層に環状に形成された、前記第１導電型と異なる第２導電型の第１半導体領域と、
    　前記半導体層の上面から第２深さを有し、平面視において前記第１半導体領域と前記半導体層の周縁との間に前記第１半導体領域から離間して前記半導体層に環状に形成された、前記第１導電型の第２半導体領域と、
    を備え、
    　前記第２半導体領域は、前記第１半導体領域と対向する第１端面と、前記第１端面と反対側の第２端面と、を有し、前記第２端面は前記半導体層の周縁の側面と同じ面にあり、
    　前記第１深さをｄＴＭ、
    　前記第２深さをｄＮＲ、
    　前記半導体層の厚さをｄＥｐｉ、
    　前記第２半導体領域の前記第１端面から前記第２端面までの距離をＬＮＲ、
    とすると、
    　　　　　ｄＮＲ≧ｄＴＭ
    　　　　　（ＬＮＲ＋ｄＮＲ）≧ｄＥｐｉ
    の関係を有する、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記第２半導体領域の前記第２端面は、非晶質である、半導体装置。
  7. 　請求項５記載の半導体装置において、
    　前記第２半導体領域に含まれる不純物は、窒素、砒素またはリンである、半導体装置。
  8. 　請求項５記載の半導体装置において、
    　前記第２半導体領域に含まれる不純物は、不活性元素である、半導体装置。
  9. 　請求項５記載の半導体装置において、
    　前記第２半導体領域の不純物濃度は、１×１０１５～１×１０２２ｃｍ－３である、半導体装置。
  10. 　（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、エピタキシャル成長法により炭化珪素からなる前記第１導電型の半導体層が形成されたウェハを準備する工程、
    　（ｂ）第１方向に互いに離間し、前記第１方向と直交する第２方向に延在する複数の第１スクライブ領域と、前記第２方向に互いに離間し、前記第１方向に延在する複数の第２スクライブ領域とに囲まれた複数のチップ領域のそれぞれにおいて、平面視において素子形成領域の外側の前記半導体層に、前記半導体層の上面から前記第１導電型と異なる第２導電型の不純物をイオン注入して、環状の第１半導体領域を形成する工程、
    　（ｃ）前記複数のチップ領域のそれぞれにおいて、前記第１半導体領域と前記第１スクライブ領域との間および前記第１半導体領域と前記第２スクライブ領域との間に、前記半導体層の上面から前記第１導電型の不純物をイオン注入して、前記第１半導体領域から離間して環状の第２半導体領域を形成する工程、
    　（ｄ）前記第１スクライブ領域および前記第２スクライブ領域に沿って、前記ウェハを切断する工程、
    を含み、
    　前記（ｃ）工程において、
    　前記第１半導体領域の前記半導体層の上面からの第１深さをｄＴＭ、
    　前記第２半導体領域の前記半導体層の上面からの第２深さをｄＮＲ、
    　前記半導体層の厚さをｄＥｐｉ、
    　前記第２半導体領域の前記第１半導体領域と対向する第１端面から前記第１端面と反対側の第２端面までの距離をＬＮＲ、
    　前記第２半導体領域の前記第１端面から前記第１スクライブ領域または前記第２スクライブ領域までの距離を｜ＸＮＲ｜、
    とすると、
    　　　ｄＮＲ≧ｄＴＭ
    　　　（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
    　　　０＜ＬＮＲ＜｜ＸＮＲ｜
    の関係を有するように、前記第２半導体領域が形成される、半導体装置の製造方法。
  11. 　請求項１０記載の半導体装置の製造方法において、
    　前記第２半導体領域の不純物濃度は、１×１０１５～１×１０２２ｃｍ－３である、半導体装置の製造方法。
  12. 　請求項１記載の半導体装置から構成されるパワーモジュールを備える、電力変換装置。
  13. 　請求項１２記載の電力変換装置で３相モータを駆動する、３相モータシステム。
  14. 　請求項１３記載の３相モータシステムで車輪を駆動する、自動車。
  15. 　請求項１３記載の３相モータシステムで車輪を駆動する、鉄道車両。
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