JP4815885B2 - 半導体装置の制御方法 - Google Patents

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Description

本発明は，半導体装置および半導体装置の制御方法に関する。さらに詳細には，主としてインバータ等の電力変換装置を構成し，コンパクト化，低損失化，および大電流化が図られた半導体装置および半導体装置の制御方法に関するものである。
ハイブリッド自動車等に用いられるインバータ等の電力変換装置では，通常，スイッチングデバイスとしての絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と，これに対して逆方向に並列接続される環流用ダイオードとが用いられる。従来から，電力変換装置用の半導体装置では，ＩＧＢＴと還流ダイオードとを１チップ化することで，半導体チップのコンパクト化が図られている。例えば，３相交流モータを駆動するインバータ回路を構成する場合，ＩＧＢＴとダイオードとが別々だと少なくとも１２個のチップが必要となるが，ＩＧＢＴとダイオードとが１チップだとチップ数は６個で足りる。このようにＩＧＢＴとダイオードとが同一の半導体チップに集積された半導体装置としては，例えば特許文献１に開示された半導体装置がある。
特開２００４−３６３３２８号公報
しかしながら，前記した従来の半導体装置には，次のような問題があった。すなわち，１チップ内にＩＧＢＴとダイオードとを集積すると，必然的にＩＧＢＴ部分の面積が狭くなる。そのため，電流量が少なくなり，素子機能が低下する。従って，大電流化に対応するためには，結局チップサイズを大きくしなければならない。
また，ＩＧＢＴは，絶縁ゲート型電界効果型トランジスタ（例えば，ＭＯＳＦＥＴ：ＭＯＳ Field Effect Transistor）と比較してスイッチング速度が遅い。そのため，スイッチング損失が大きい。
一方，ＭＯＳＦＥＴは，ＩＧＢＴの使用領域である高耐圧帯（１０００Ｖ以上）では，オン抵抗が急増することが知られている。これは，パワーＭＯＳＦＥＴのオン抵抗は，耐圧の２．５乗に比例して増加するためである。そのため，パワーＭＯＳＦＥＴは，オン抵抗がＩＧＢＴと比べて高く，エネルギー損失が大きい。
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，コンパクト化，低損失化，および大電流化のうち少なくとも１つが図られた半導体装置および半導体装置の制御方法を提供することにある。
この課題の解決を目的としてなされた半導体装置の制御方法は，絶縁ゲート型バイポーラトランジスタ領域と，前記絶縁ゲート型バイポーラトランジスタと並列に接続された絶縁ゲート型電界効果型トランジスタ領域とを有し，前記絶縁ゲート型電界効果型トランジスタ領域は，第１導電型半導体である第１半導体領域と第２導電型半導体である第２半導体領域とが基板の幅方向に交互に配置されたコラム領域と，半導体基板の主表面側に位置し，ゲート電極領域とゲート絶縁膜を挟んで対向し，第２導電型半導体であるボディ領域とを有し，前記ボディ領域と前記コラム領域の第２半導体領域とが一体であり，前記絶縁ゲート型電界効果型トランジスタ領域のドリフト領域の不純物濃度は，前記絶縁ゲート型バイポーラトランジスタ領域のドリフト領域の不純物濃度よりも高く，前記絶縁ゲート型バイポーラトランジスタ領域と前記絶縁ゲート型電界効果型トランジスタ領域とが同一半導体チップ内に形成され，前記絶縁ゲート型バイポーラトランジスタ領域は，半導体装置の上面から見て前記絶縁ゲート型電界効果型トランジスタ領域に囲まれ，前記絶縁ゲート型バイポーラトランジスタ領域のゲート電極と，前記絶縁ゲート型電界効果型トランジスタ領域のゲート電極とが，電気的に非接続である半導体装置を，電力供給を行う期間では，前記絶縁ゲート型バイポーラトランジスタ領域および前記絶縁ゲート型電界効果型トランジスタ領域をともにオンし，還流動作を行う期間では，前記絶縁ゲート型バイポーラトランジスタ領域をオフし，前記絶縁ゲート型電界効果型トランジスタ領域をオンし，前記絶縁ゲート型電界効果型トランジスタ領域については，還流動作を行う期間となってから所定の期間待機した後にオンすることを特徴としている。
すなわち，本発明の半導体装置は，ＩＧＢＴ領域とＭＯＳＦＥＴ領域とが一体となっている。さらに，本発明の半導体装置は，ＩＧＢＴ領域のゲート電極と，ＭＯＳＦＥＴ領域のゲート電極とが電気的に非接続である。そのため，ＩＧＢＴ領域とＭＯＳＦＥＴ領域とを別々に制御することができ，還流期間にＭＯＳＦＥＴ領域の同期整流機能を利用することができる。
具体的には，電力供給動作を行っている間（電力供給期間）では，ＩＧＢＴ領域およびＭＯＳＦＥＴ領域をともにオンすることにより，両領域から電流を供給することができる。従って，チップサイズを大きくすることなく，大電流化に対応することができる。また，還流動作を行っている間（還流期間）では，ＭＯＳＦＥＴ領域をダイオードとして利用することで還流電流を流すことができる。つまり，ＭＯＳＦＥＴ領域は，還流ダイオードとしての機能を兼ねる。従って，還流用ダイオードを別途に設ける必要はなく，コンパクト化に対応することができる。
また，ＩＧＢＴ領域とＭＯＳＦＥＴ領域とを１チップ化することで，ＩＧＢＴ領域のみの場合と比較してスイッチング損失を減らすことができる。すなわち，ＭＯＳＦＥＴ領域のスイッチング速度がＩＧＢＴ領域のスイッチング速度よりも早いため，ＩＧＢＴ領域単体のものと比較してスイッチング損失が少ない。
また，ＭＯＳＦＥＴ領域は，還流期間となってから所定の期間待機した後にオンする。すなわち，ＩＧＢＴ領域では，スイッチオフ時にテール電流が生じるため，立下りに遅延が生じる。そのため，還流期間に切り換わった際に，即時にＭＯＳＦＥＴ領域をオンさせると直列に接続されている別アームのＩＧＢＴ領域とショートするおそれがある。そのため，還流期間に切り換わった際に，所定の期間，例えばＩＧＢＴ領域のデッドタイム分だけ待機した後にＭＯＳＦＥＴ領域をオンする。これにより，ＭＯＳＦＥＴ領域とＩＧＢＴ領域とのショートを回避することができる。
また，本発明の半導体装置は，ＭＯＳＦＥＴ領域内に，第１導電型半導体である第１半導体領域と第２導電型半導体である第２半導体領域とが基板の幅方向に交互に配置されたコラム領域と，半導体基板の主表面側に位置し，ゲート電極領域とゲート絶縁膜を挟んで対向し，第２導電型半導体であるボディ領域とを有し，ボディ領域とコラム領域の第２半導体領域とは一体である。すなわち，ＭＯＳＦＥＴ領域は，ｐｎｐｎ・・・の順に幅方向に半導体領域をサンドイッチ状に形成した，いわゆるスーパージャンクション構造を有する。これにより，ＭＯＳＦＥＴ領域の高耐圧化を図ることができる。
さらには，ＭＯＳＦＥＴ領域のドリフト領域の不純物濃度をＩＧＢＴ領域のドリフト領域の不純物濃度よりも高い。すなわち，ＭＯＳＦＥＴ領域の高耐圧化が図られることから，ＭＯＳＦＥＴ領域のドリフト領域の不純物濃度を高くすることができる。そのため，ＭＯＳＦＥＴ領域のドリフト領域の不純物濃度を高くし，ＭＯＳＦＥＴ領域の低オン抵抗化を図ることができる。従って，高耐圧領域であってもＭＯＳＦＥＴ領域の損失は少ない。
なお，ＭＯＳＦＥＴ領域は，第１導電型半導体であるドリフト領域と，ドリフト領域に囲まれ，第２導電型半導体であるフローティング領域とを有することとしてもよい。すなわち，フローティング領域によって電界のピーク値の上昇を抑制する。この構造でもＭＯＳＦＥＴ領域の高耐圧化を図ることができる。そのため，ＭＯＳＦＥＴ領域のドリフト領域の不純物濃度を高くし，ＭＯＳＦＥＴ領域の低オン抵抗化を図ることができる。
また，フローティング構造を有する半導体装置の場合には，半導体基板の上面に開口部が設けられ，その底部がフローティング領域内に位置するトレンチ部を有することとするとよりよい。すなわち，トレンチ部を設けることによってエピタキシャル層を形成した後にフローティング領域を形成することができる。具体的には，トレンチ部の底部からイオン注入を行い，その後の拡散処理を行うことでフローティング領域を形成することができる。よって，エピタキシャル成長工程は１回で済み，製造工程が簡素化される。
また，本発明の半導体装置のＩＧＢＴ領域は，半導体装置の上面から見てＭＯＳＦＥＴ領域に囲まれている。すなわち，スイッチング速度が早いＭＯＳＦＥＴ領域を外側に配置することで，内側に熱をこもらせることなく容易に放熱することができる。
本発明によれば，電力供給期間中にＩＧＢＴ領域とＭＯＳＦＥＴ領域との両領域で電流を流すことができる。また，還流期間中にＭＯＳＦＥＴ領域の内蔵ダイオードを利用して還流電流を流すことができる。そのため，大電流化とコンパクト化とを両立させることができる。また，電流供給期間中の一部の電流を低損失なＭＯＳＦＥＴ領域にて流すことができるため，低損失化が図られる。よって，コンパクト化，低損失化，および大電流化のうち少なくとも１つが図られる。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，インバータ回路を構成する電力変換装置用の半導体装置に本発明を適用したものである。
［第１の形態］
第１の形態に係る半導体装置１００は，ＩＧＢＴとパワーＭＯＳＦＥＴとが同一基板上に形成されたトレンチゲート型半導体装置であり，図１の平面図に示す構造を有している。半導体装置１００は，ＩＧＢＴが形成された領域（以下，「ＩＧＢＴ領域とする」）と，パワーＭＯＳＦＥＴが形成された領域（以下，「パワーＭＯＳ領域」とする）によって囲まれた構造となっている。すなわち，半導体装置１００では，ＩＧＢＴとパワーＭＯＳとが１チップ内に形成されている。
本形態の半導体装置１００では，電力供給期間および還流期間に次のように電流が流れる。まず，電力供給期間では，ＩＧＢＴ領域およびパワーＭＯＳ領域の両領域をオンすることにより，双方の領域に電流が流れる。そのため，従来のようなダイオード素子と一体化したものと比較して，大電流化に対応することができる。一方，還流期間では，パワーＭＯＳ領域の内蔵ダイオードを利用し，パワーＭＯＳ領域に還流電流が流れる。そのため，従来のようにダイオード素子を別個に用意する必要がなく，チップサイズは大きくならない。
図２は，図１に示した半導体装置１００中のＡ−Ａ部の断面を示す図である。半導体装置１００のうちのＩＧＢＴ領域では，半導体基板内における図２中の上面側に，Ｎ+ エミッタ領域３１およびコンタクトＰ+ 領域３２が設けられている。一方，下面側にはＰ+ コレクタ領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。
また，半導体基板の上面側の一部を掘り込むことによりＮ+ エミッタ領域３１およびＰ- ベース領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の内部には，多結晶シリコンのゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチの壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ エミッタ領域３１およびＰ- ベース領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ エミッタ領域３１およびＰ- ベース領域４１から絶縁されている。
半導体装置１００中のＩＧＢＴ領域では，ゲート電極２２への電圧印加によりＰ- ベース領域４１にチャネル効果を生じさせ，もってＮ+ エミッタ領域３１とＰ+ コレクタ領域１１との間の導通をコントロールしている。
また，半導体装置１００のうちのパワーＭＯＳ領域では，半導体基板内における図２中の上面側に，Ｎ+ ソース領域３６およびコンタクトＰ+ 領域３７が設けられている。一方，下面側にはＮ+ ドレイン領域１６が設けられている。それらの間には上面側から，Ｐ- ボディ領域４６およびＮドリフト領域１７が設けられている。
また，半導体基板の上面側の一部を掘り込むことによりＮ+ ソース領域３６およびＰ- ベース領域４６を貫通するゲートトレンチ２６が形成されている。また，ゲートトレンチ２６の内部には，多結晶シリコンのゲート電極２７が形成されている。そして，ゲート電極２７は，ゲートトレンチの壁面に形成されているゲート絶縁膜２９を介して，Ｎ+ ソース領域３６およびＰ- ベース領域４６と対面している。すなわち，ゲート電極２７は，ゲート絶縁膜２９によりＮ+ ソース領域３１およびＰ- ベース領域４６から絶縁されている。
半導体装置１００中のパワーＭＯＳ領域では，ゲート電極２７への電圧印加によりＰ- ベース領域４６にチャネル効果を生じさせ，もってＮ+ ソース領域３６とＮ+ ドレイン領域１６との間の導通をコントロールしている。
さらに，半導体装置１００中のパワーＭＯＳ領域では，Ｐ- ボディ領域４６とＮドリフト領域１７とのＰＮ接合によって形成される内蔵ダイオードにより，Ｎ+ ドレイン領域１６とコンタクトＰ+ 領域３７との間に還流電流が流れる。さらに，還流期間時にゲート電極２７をオンすることで，チャネル効果を生じさせて還流電流を流すことができる。つまり，パワーＭＯＳ領域のゲート電極２７への電圧印加により，内蔵ダイオード（Ｐ- ボディ領域４６とＮドリフト領域１７とのＰＮ接合箇所）のビルドインポテンシャルよりも低い電圧で還流電流を流すことができる。よって，内蔵ダイオードのみで還流電流を流す場合と比較して損失が少ない。パワーＭＯＳ領域のオンオフ制御については後述する。
また，パワーＭＯＳ領域内のＮドリフト領域１７では，不純物領域がｐｎｐｎ・・・の順で幅方向にサンドイッチ状に形成されている。すなわち，パワーＭＯＳ領域は，スーパージャンクション構造を有している。図３は，図１に示した半導体装置１００中のＢ−Ｂ部の断面を示す図である。半導体装置１００では，Ｐ- ボディ領域４６と繋がっているＰ拡散領域１８が設けられ，そのＰ拡散領域１８とＮドリフト領域１７とが半導体基板の幅方向に交互に繰り返される構造となっている。Ｐ拡散領域１８のコラムピッチは，１μｍ〜２μｍである。
本形態の半導体装置１００では，パワーＭＯＳ領域のＮドリフト領域１７をスーパージャンクション構造とすることで高耐圧化が図られる。そして，高耐圧とすることができるため，Ｎドリフト領域１７の不純物濃度を高くし，低オン抵抗化を図ることができる。本形態の半導体装置１００では，パワーＭＯＳ領域のＮドリフト領域１７の不純物濃度（およそ５ｅ１５〜１ｅ１７）をＩＧＢＴ領域のＮ- ドリフト領域１２の不純物濃度（およそ１ｅ１３〜１ｅ１４）よりも高くしている。これにより，高耐圧帯であっても，パワーＭＯＳ領域のオン抵抗をＩＧＢＴ領域のオン抵抗とほぼ抵抗とすることができる。
続いて，図１に示した半導体装置１００の製造プロセスを説明する。まず，Ｎ型基板上に，Ｐ型の半導体領域とＮ型の半導体領域とが交互に配置された構造（スーパージャンクション構造）のドリフト層を形成する。そのような構造のＮドリフト層を形成する方法には，例えば次の２つの方法が考えられる。
１つ目の方法（第１の方法）は，イオン注入とエピタキシャル層の形成とを繰り返す方法である。すなわち，図４に示すように，まず，パターン層を形成した後，イオン注入を行う（ａ）。そして，拡散処理を行った後，エピタキシャル層を形成する（ｂ）。そして，再度，パターン層を形成した後，イオン注入を行う（ｃ）。そして，再度，拡散処理を行った後，エピタキシャル層を形成する（ｄ）。このイオン注入とエピタキシャル層の形成とを所望の厚さまで繰り返すことによってスーパージャンクション構造を有するＮドリフト層が形成される。
なお，この第１の方法では，拡散処理を行う度にスーパージャンクション構造を有する領域（パワーＭＯＳ領域）の厚さが僅かながらに厚くなる。そのため，完成後の基板の厚さを揃えるために，あらかじめエッチングにより所定の厚さ分を除去しておく。これにより，平坦性に優れたＮ- ドリフト層を形成することができる。
２つ目の方法（第２の方法）は，トレンチを形成した後，エピタキシャル成長によりそのトレンチを充填する方法である。すなわち，図５に示すように，まず，Ｎ型基板上にＮ型のエピタキシャル層を形成する（ａ）。その後，ドライエッチングにてＰ拡散領域１８となる部分にトレンチを形成する（ｂ）。その後，ボディ領域の形成とトレンチ内の充填とを兼ねてＰ型のエピタキシャル層を形成する（ｃ）。これにより，スーパージャンクション構造を有するＮドリフト層が形成される。
なお，半導体装置１００は，ＩＧＢＴ領域とパワーＭＯＳ領域とではＮドリフト層の不純物濃度が異なる。そのため，濃度が薄いドリフト層を形成した後，濃度が濃いドリフト層を形成する。
次に，第１の方法，第２の方法ともに，スーパージャンクション構造を有するＮドリフト層およびその上方にＰボディ層を形成した後，主表面側にＮエミッタ領域（Ｎソース領域）やコンタクトＰ領域を形成する。また，トレンチゲート電極を形成する。
また，半導体装置１００では，ＩＧＢＴ領域とパワーＭＯＳ領域とで別々に裏面を形成する。すなわち，ＩＧＢＴ領域では裏面をＰ+ 型にする必要があり，パワーＭＯＳ領域では裏面をＮ+ 型にする必要がある。そのため，ＩＧＢＴ領域ではボロンを，パワーＭＯＳ領域ではリンをそれぞれ注入し，活性化させる。これにより，半導体装置１００が形成される。なお，裏面電極は，ＩＧＢＴ領域ではＡｌ／Ｔｉ／Ｎｉ／Ａｕであるのに対し，パワーＭＯＳ領域ではＴｉ／Ｎｉ／Ａｕ等を用いる。
続いて，半導体装置１００の動作および特性について説明する。図６は，半導体装置１００の等価回路を示している。半導体装置１００では，ＩＧＢＴ領域のゲートとパワーＭＯＳ領域のゲートとが電気的に非接続である。そのため，各ゲートは，それぞれ独立に制御可能になっている。なお，半導体装置１００中，ゲートパッドを２箇所に設ける必要があるが，もともとゲートパッドのサイズは小さいため，チップサイズの増加はそれほど大きくない。
以下の動作説明では，半導体装置１００を図７に示す電子回路（Ｈブリッジ）に適用するものとする。図７に示した電子回路は，本形態の半導体装置Ａ，Ｂ，Ｃ，Ｄおよび負荷モータＭから構成されている。
この電子回路では，各トランジスタを例えば図８（電力供給期間）および図９（還流期間）に示すようにスイッチングする。まず，電力供給期間では，図８に示したように，半導体装置Ａ，ＤのＩＧＢＴとパワーＭＯＳＦＥＴとをともにオンすることで，図１０に示すように半導体装置Ａから負荷モータＭを介して半導体装置Ｄに電流が流れる。その際，各半導体装置では，ＩＧＢＴとパワーＭＯＳＦＥＴとの双方に電流が流れる。
一方，還流期間では，図１１に示すように還流電流が半導体装置ＣのパワーＭＯＳＦＥＴ内を流れる。還流電流は，パワーＭＯＳＦＥＴの内蔵ダイオードによってパワーＭＯＳＦＥＴ内を流れることができることから，パワーＭＯＳＦＥＴのオンオフ状態に関わらず流れる。しかし，図９に示したようにスイッチング装置ＣのパワーＭＯＳＦＥＴをオンすることで，チャネル領域を介して還流電流を流すことが可能となる。
なお，ＩＧＢＴは，スイッチオフ時にテール電流が生じるため，立下りに遅延が生じる。そのため，還流期間に切り換わった際に，即時にパワーＭＯＳＦＥＴをオンさせるとショートするおそれがある。例えば，図１１の場合，半導体装置ＤのＩＧＢＴが完全にオフする前に半導体装置ＣのパワーＭＯＳＦＥＴをオンさせるとショートしてしまう。そのため，ＩＧＢＴのテール電流が収束するまでの時間（以下，「デッドタイム」とする。一般的に数μｓｅｃ）分だけ待機した後にパワーＭＯＳＦＥＴをオンさせる。
具体的に，ＩＧＢＴおよびパワーＭＯＳＦＥＴをトランジスタとして使用する場合には，図１２に示すようにＩＧＢＴとパワーＭＯＳＦＥＴとを同時にオンオフさせる。一方，パワーＭＯＳＦＥＴを還流ダイオードとして使用する場合には，ショートを防ぐために還流動作を行う状態になってもすぐにはパワーＭＯＳＦＥＴをオンしない。つまり，ショートしない状態まで待機した後，パワーＭＯＳＦＥＴをオンする。この待機時間を設けることにより，パワーＭＯＳのショートを回避することができる。なお，待機期間中は，パワーＭＯＳＦＥＴの内蔵ダイオードに還流電流が流れる。また，還流期間中，ＩＧＢＴはオフする。
以上詳細に説明したように本発明の半導体装置１００は，ＩＧＢＴ領域とパワーＭＯＳ領域とを１チップに形成することとしている。そして，電力供給期間には両領域をオンして両領域から電流を流し，還流期間にはパワーＭＯＳ領域をダイオードとして利用することでパワーＭＯＳ領域から還流電流を流すこととしている。すなわち，両領域を介して電力を供給することができるため，ＩＧＢＴ領域のみで電流経路が構成される従来のものと比較して電流経路が広い。そのため，大電流化に対応することが可能である。また，パワーＭＯＳ領域の内蔵ダイオードを利用して還流電流を流すことから，還流ダイオードの配設によるチップ面積の増加あるいは電流経路の縮小は生じない。よって，素子機能を低下させることなくコンパクト化に対応することが可能である。
また，ＩＧＢＴ領域とパワーＭＯＳ領域とを１チップ化することで，ＩＧＢＴ領域のみで電流を流す場合と比較してスイッチング損失を減らすことができる。すなわち，パワーＭＯＳ領域のスイッチング速度がＩＧＢＴ領域のスイッチング速度よりも早いため，ＩＧＢＴ領域単体のものと比較してスイッチング損失が少ない。よって，コンパクト化，低損失化，および大電流化が図られた半導体装置が実現している。
また，半導体装置１００のパワーＭＯＳ領域は，スーパージャンクション構造を有することとしている。そのため，高濃度のＮドリフト領域１７であってもＩＧＢＴ領域と同等の耐圧とすることが可能となっている。さらには，パワーＭＯＳ領域のＮドリフト領域１７をＩＧＢＴ領域のＮ- ドリフト領域１２よりも不純物濃度を高濃度とすることとしている。これにより，パワーＭＯＳ領域の低オン抵抗化，すなわちＩＧＢＴ領域と同等のオン抵抗とすることができ，高耐圧帯での損失の拡大を抑制することができる。
また，半導体装置１００では，ＩＧＢＴ領域のゲート電極２２とパワーＭＯＳ領域のゲート電極２７とが電気的に非接続であり，各領域で独立してゲート電圧を制御可能としている。具体的には，還流期間にて，パワーＭＯＳ領域のみをオンしている。これにより，パワーＭＯＳＦＥＴにチャネル効果が生じ，チャネル領域を介して還流電流を流すことができる。そのため，内蔵ダイオードを介して還流電流を流すよりも低損失で還流電流を流すことができる。
さらに，半導体装置１００では，還流制御を行う際に，ＩＧＢＴのデッドタイム分だけ待機した後にパワーＭＯＳＦＥＴをオンさせることとしている。これにより，パワーＭＯＳＦＥＴのショートを回避することができる。
この他，一般的にパワーＭＯＳＦＥＴは，ＩＧＢＴと比較してアバランシェ耐量が強い。そのため，アバランシェ耐量が弱い部分の面積を減らすことができる。よって，ＩＧＢＴ領域単体のものと比較してアバランシェ耐量が強い。
また，ダイオード（パワーＭＯＳ）とＩＧＢＴとをコンパクトに１チップ化できるため，ダイオードとＩＧＢＴ間のインダクタンス成分が小さい。その結果，サージを抑制することができる。そして，サージが減少することで素子の低耐圧化を図ることができる。また，低耐圧化に伴って低オン抵抗化を図ることができ，半導体装置のコンパクト化および低コスト化が可能となる。
また，本発明の半導体装置１００では，ＩＧＢＴ領域を中心に配置し，その周辺にパワーＭＯＳ領域を配置している。すなわち，スイッチング速度が早いパワーＭＯＳＦＥＴを外側に配置することで放熱が容易となる。
［第２の形態］
第２の形態に係る半導体装置２００は，第１の形態と同様に，ＩＧＢＴとパワーＭＯＳＦＥＴとが同一基板上に形成されたトレンチゲート型半導体装置であり，ＩＧＢＴ領域がパワーＭＯＳ領域に囲まれた構造となっている。すなわち，半導体装置２００では，ＩＧＢＴとパワーＭＯＳとが一体となっており，両領域から電流を流すことができるとともにパワーＭＯＳ領域から還流電流を流すことができる。また，半導体装置２００では，第１の形態と同様に，ＩＧＢＴ領域とパワーＭＯＳ領域とを別々にオンさせることが可能となるように配置されている。本形態の半導体装置２００は，パワーＭＯＳ領域内のドリフト領域中にフローティング領域を配置することで高耐圧化および低オン抵抗化を図っている。この点，スーパージャンクション構造によって高耐圧化および低オン抵抗化を図る第１の形態と異なる。
図１３は，半導体装置２００の断面を示す図である。半導体装置２００のうちのＩＧＢＴ領域は，第１の形態と同様の構造となっている。一方，パワーＭＯＳ領域では，半導体基板内における図２中の上面側に，Ｎ+ ソース領域３６およびコンタクトＰ+ 領域３７が設けられている。一方，下面側にはＮ+ ドレイン領域１６が設けられている。それらの間には上面側から，Ｐ- ボディ領域４６およびＮドリフト領域１７が設けられている。
また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２８が形成されている。また，ゲートトレンチ２８内には，絶縁物（例えば，酸化シリコン）の堆積による堆積絶縁層２９が形成されている。さらに，堆積絶縁層２９上にゲート電極２７が形成されている。ゲート電極２７の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。
また，パワーＭＯＳ領域内のＮドリフト領域１７内には，Ｎドリフト領域１７に囲まれたＰフローティング領域５１が縦方向に複数段形成されている。Ｐフローティング領域５１の断面は，図１３の断面図に示したようにそれぞれ略円形形状となっている。また，Ｐフローティング領域５１は，ゲートトレンチ２８に沿って配置されている。すなわち，ゲートトレンチ２８は，最下段のＰフローティング領域５１を除くＰフローティング領域５１を貫通しており，その底部が最下段のＰフローティング領域５１内に位置している。Ｐフローティング領域５１の段数は，設計耐圧によって異なる。
図１４は，図１３に示した半導体装置２００中のＣ−Ｃ部の断面を示す図である。Ｐフローティング領域５１は，そのサイズを考慮して，パワーＭＯＳ領域のゲート電圧のスイッチオフ時に各Ｐフローティング領域５１でピークとなる電界のピーク値が均等となるように配置する。
本形態の半導体装置２００では，Ｎドリフト領域１７中に複数段のフローティングを設けることで高耐圧化が図られる。そのため，高濃度のＮドリフト領域１７であってもＩＧＢＴ領域と同等の耐圧が得られる。また，パワーＭＯＳ領域のＮドリフト領域１７は，ＩＧＢＴ領域のＮ- ドリフト領域１２よりも不純物濃度を高濃度である。そのため，パワーＭＯＳ領域の低オン抵抗化，すなわちＩＧＢＴ領域と同等のオン抵抗とすることができ，高耐圧帯での損失の拡大を抑制することができる。
続いて，図１３に示した半導体装置２００の製造プロセスを説明する。まず，図１５に示すように，Ｎ型基板上にＮ型のエピタキシャル層を形成する（ａ）。その後，ドライエッチングにてトレンチを形成する（ｂ）。その後，イオン注入（ｃ），拡散処理（ｄ）により最上位のＰフローティング領域５１を形成する。次に，再度のドライエッチングにてトレンチを掘り下げ，イオン注入，拡散処理により次段のＰフローティング領域５１を形成する。このトレンチの掘り下げおよびＰフローティング領域の形成を最下位のＰフローティング領域５１が形成されるまで繰り返すことにより，複数段のＰフローティング領域５１を有するＮドリフト層が形成される。
その後，ＣＶＤ法等により，トレンチ内のスペースに対し，絶縁物を堆積することで堆積絶縁層を形成する。次に，堆積絶縁層に対してドライエッチングを行う。これにより，堆積絶縁層の一部が除去（エッチバック）され，ゲート電極を形成するためのスペースが確保される。次に，熱酸化処理によりトレンチの壁面にゲート絶縁膜を形成し，エッチバックにて確保したスペースに対し，ゲート材を堆積する。次に，ゲート材による電極層に対してエッチングを行う。最後に，ソース電極，ドレイン電極等を形成することにより，半導体装置２００が作製される。
本形態の半導体装置２００は，パワーＭＯＳ領域内のＮドリフト領域１７中にＰフローティング領域５１を有することとしている。さらには，パワーＭＯＳ領域のＮドリフト領域１７をＩＧＢＴ領域のＮ- ドリフト領域１２よりも不純物濃度を高濃度とすることとしている。これにより，パワーＭＯＳ領域の高耐圧化および低オン抵抗化を図ることができ，ＩＧＢＴの耐圧帯での使用が可能となる。
また，本形態の半導体装置２００は，トレンチの底部からイオン注入を行うことでＮドリフト領域中にＰフローティング領域を形成している。すなわち，第１の形態のようにエピタキシャル成長工程を繰り返すことなく，多層構造のＰフローティング領域を形成することができる。従って，製造工程が簡素である。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
また，ＩＧＢＴ領域の配置は，図１に示したように一箇所に集中するパターンに限定するものではない。例えば，図１６に示すように，ＩＧＢＴ領域を複数箇所に分散して配置してもよい。ＩＧＢＴ領域を分散することにより，ＩＢＧＴからの発生熱を抑制することができる。
第１の形態に係るトレンチゲート型半導体装置の構造を示す平面図である。 図１に示したトレンチゲート型半導体装置のＡ−Ａ断面を示す断面図である。 図２に示したトレンチゲート型半導体装置のＢ−Ｂ断面を示す断面図である。 第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。 第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。 図１に示したトレンチゲート型半導体装置の等価回路を示す回路図である。 図１に示したトレンチゲート型半導体装置を使用した電子回路を示す回路構成図である。 図７に示した電子回路の電力供給期間におけるオンオフ状態の一例を示す図である。 図７に示した電子回路の還流期間におけるオンオフ状態の一例を示す図である。 図７に示した電子回路の電力供給期間における電流の流れを示す図である。 図７に示した電子回路の還流期間における電流の流れを示す図である。 半導体装置のゲート電圧の状態を示すタイミングチャートである。 第２の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。 図１３に示したトレンチゲート型半導体装置のＣ−Ｃ断面を示す断面図である。 第２の形態に係るトレンチゲート型半導体装置の製造工程を示す図である。 応用例に係るトレンチゲート型半導体装置の構造を示す平面図である。
符号の説明
１１ Ｐ+ コレクタ領域
１２ Ｎ- ドリフト領域
１６ Ｎ+ ドレイン領域
１７ Ｎドリフト領域
１８ Ｐ拡散領域
２１ ゲートトレンチ
２２ ゲート電極
２６ ゲートトレンチ
２７ ゲート電極
２８ ゲートトレンチ
２９ 堆積絶縁層
３１ Ｎ+ エミッタ領域
３６ Ｎ+ ソース領域
４１ Ｐ- ベース領域
４６ Ｐ- ベース領域
５１ Ｐフローティング領域
１００ 半導体装置

Claims (3)

  1. 絶縁ゲート型バイポーラトランジスタ領域と，
    前記絶縁ゲート型バイポーラトランジスタと並列に接続された絶縁ゲート型電界効果型トランジスタ領域とを有し，
    前記絶縁ゲート型電界効果型トランジスタ領域は，第１導電型半導体である第１半導体領域と第２導電型半導体である第２半導体領域とが基板の幅方向に交互に配置されたコラム領域と，半導体基板の主表面側に位置し，ゲート電極領域とゲート絶縁膜を挟んで対向し，第２導電型半導体であるボディ領域とを有し，前記ボディ領域と前記コラム領域の第２半導体領域とが一体であり，
    前記絶縁ゲート型電界効果型トランジスタ領域のドリフト領域の不純物濃度は，前記絶縁ゲート型バイポーラトランジスタ領域のドリフト領域の不純物濃度よりも高く，
    前記絶縁ゲート型バイポーラトランジスタ領域と前記絶縁ゲート型電界効果型トランジスタ領域とが同一半導体チップ内に形成され，
    前記絶縁ゲート型バイポーラトランジスタ領域は，半導体装置の上面から見て前記絶縁ゲート型電界効果型トランジスタ領域に囲まれ，
    前記絶縁ゲート型バイポーラトランジスタ領域のゲート電極と，前記絶縁ゲート型電界効果型トランジスタ領域のゲート電極とが，電気的に非接続である半導体装置を，
    電力供給を行う期間では，前記絶縁ゲート型バイポーラトランジスタ領域および前記絶縁ゲート型電界効果型トランジスタ領域をともにオンし，
    還流動作を行う期間では，前記絶縁ゲート型バイポーラトランジスタ領域をオフし，前記絶縁ゲート型電界効果型トランジスタ領域をオンし，
    前記絶縁ゲート型電界効果型トランジスタ領域については，還流動作を行う期間となってから所定の期間待機した後にオンすることを特徴とする半導体装置の制御方法。
  2. 請求項１に記載する半導体装置の制御方法において，
    前記絶縁ゲート型電界効果型トランジスタ領域は，
    第１導電型半導体であるドリフト領域と，
    前記ドリフト領域に囲まれ，第２導電型半導体であるフローティング領域とを有することを特徴とする半導体装置の制御方法。
  3. 請求項２に記載する半導体装置の制御方法において，
    前記半導体装置は，
    半導体基板の上面に開口部が設けられ，その底部が前記フローティング領域内に位置するトレンチ部を有することを特徴とする半導体装置の制御方法。
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