JPH0783120B2 - バイポーラ型半導体スイッチング装置 - Google Patents
バイポーラ型半導体スイッチング装置Info
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- JPH0783120B2 JPH0783120B2 JP22111088A JP22111088A JPH0783120B2 JP H0783120 B2 JPH0783120 B2 JP H0783120B2 JP 22111088 A JP22111088 A JP 22111088A JP 22111088 A JP22111088 A JP 22111088A JP H0783120 B2 JPH0783120 B2 JP H0783120B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバイポーラ型半導体スイツチング装置に関す
るものである。
るものである。
従来技術の例として、ドレインシヨート型LGBTを例とし
てその構成を説明する。
てその構成を説明する。
第８図に従来のドレインシヨート型IGBTの模式断面図を
示す。図中、（１）は高比抵抗半導体の基板（通常はN-
基板）であり、この基板（１）に、ドレインとなるＰ型
不純物拡散領域（以下陽極領域という）（２）、N+ソー
ス領域となるＮ型不純物拡散領域（以下陰極領域とい
う）（３）が形成されている。陽極領域（２）−陰極領
域（３）間を流れる主電流（12）の、オン，オフを制御
するゲート（５）がゲート絶縁膜（６）を介して、主電
流（12）の通路となるＰ型不純物拡散領域（４）（以下
Ｐウエルという）中のＮチャネル領域（11）上に形成さ
れている、陰極領域（３）はＰウエル（４）とシヨート
した形で、陰極配線（７）のように金属配線される。陽
極領域（２）（ドレイン）も、基板（１）とシヨートし
た形で形成されているＮ型不純物領域（８）（以下シヨ
ートドレイン領域という領域）とシヨートした形で陽極
配線（９）される。このように、陽極領域（２）（ドレ
イン）に、シヨートドレイン領域（８）をシヨートした
形で形成するので、一般にドレインシヨート型と呼ばれ
ている。
示す。図中、（１）は高比抵抗半導体の基板（通常はN-
基板）であり、この基板（１）に、ドレインとなるＰ型
不純物拡散領域（以下陽極領域という）（２）、N+ソー
ス領域となるＮ型不純物拡散領域（以下陰極領域とい
う）（３）が形成されている。陽極領域（２）−陰極領
域（３）間を流れる主電流（12）の、オン，オフを制御
するゲート（５）がゲート絶縁膜（６）を介して、主電
流（12）の通路となるＰ型不純物拡散領域（４）（以下
Ｐウエルという）中のＮチャネル領域（11）上に形成さ
れている、陰極領域（３）はＰウエル（４）とシヨート
した形で、陰極配線（７）のように金属配線される。陽
極領域（２）（ドレイン）も、基板（１）とシヨートし
た形で形成されているＮ型不純物領域（８）（以下シヨ
ートドレイン領域という領域）とシヨートした形で陽極
配線（９）される。このように、陽極領域（２）（ドレ
イン）に、シヨートドレイン領域（８）をシヨートした
形で形成するので、一般にドレインシヨート型と呼ばれ
ている。
又、IGBTがバイポーラトランジスタの一種であることか
ら、上述の陽極領域を「コレクタ」、N+ソース領域を
「エミツタ」と呼び、陽極の短絡構造を「コレクタシヨ
ト型」と呼ぶ場合もある。
ら、上述の陽極領域を「コレクタ」、N+ソース領域を
「エミツタ」と呼び、陽極の短絡構造を「コレクタシヨ
ト型」と呼ぶ場合もある。
次に、ドレインシヨート型IGBTの動作について説明す
る。
る。
まずオン動作は正電圧をゲート（５）に印加することに
よつて、Ｐウエル（４）の基板（１）表面に近い部分が
Ｎチャネル領域（11）となり、ターンオンが始まる。Ｎ
チャネル領域（11）を介して、陰極領域（３）（ソー
ス）から、Ｎベースとなる基板（１）へ電子の注入が起
こり、これに伴い、陽極領域（２）（ドレイン）より、
ホールが注入される。オン動作が完了すれば、Ｎベース
層である基板（１）内にキヤリアの蓄積が起こり、本来
高比抵抗層であつた基板（１）が導電率変調を起こし
て、オン抵抗が通常のパワーMOSFETに比べて一桁程度小
さくなる。
よつて、Ｐウエル（４）の基板（１）表面に近い部分が
Ｎチャネル領域（11）となり、ターンオンが始まる。Ｎ
チャネル領域（11）を介して、陰極領域（３）（ソー
ス）から、Ｎベースとなる基板（１）へ電子の注入が起
こり、これに伴い、陽極領域（２）（ドレイン）より、
ホールが注入される。オン動作が完了すれば、Ｎベース
層である基板（１）内にキヤリアの蓄積が起こり、本来
高比抵抗層であつた基板（１）が導電率変調を起こし
て、オン抵抗が通常のパワーMOSFETに比べて一桁程度小
さくなる。
次に、オフ動作はゲート（５）に印加している電圧を取
り去りゼロにすることによつて行われる。ゲート（５）
電圧がゼロになると、Ｎチャネル領域（11）が消失し、
元のＰウエル（４）にもどるので、陰極領域（３）から
基板（１）のベース領域への電子の注入が断たれオフ状
態へと移行し、最終段階ではＰ型不準物領域のＰウエル
（４）と基板（１）のN-領域に形成される空乏層が、陽
極領域（２）の手前まで、基板（１）全体に広がり、オ
フ動作が完了する。それまでの、過渡状態において、基
板（１）中には、ホールが残つており、わずかながら、
陽極領域（２）と基板（１）及びＰウエル（４）（Ｐー
ス）のＰ型不純物領域で形成されるPNPトランジスタに
ホール電流が流れることになる。このＮチャネルが消失
してから、オフ動作が完了するまでのPNPトランジスタ
に電流が流れている時間を、テール時間（ttail）と呼
ぶ。スイツチング損失を考える場合、このttailの間は
主電圧は回復してきており、ttailが長くなるほどオフ
時の電力損失は大きくなり、最悪の場合、素子の破壊に
つながる。従つて、ttailは小さければ小さい程良い。
シヨートドレイン領域（８）のN+不純物領域はGTO（ゲ
ートターンオフサイリスタ）等のエミツタ短絡構造を真
ねたものであり、ttailを小さくする目的で設れられた
部分である。ttailの間に、基板（１）中に残存してい
るキヤリアのうち、電子はN+のシヨートドレイン領域
（８）に流れ込み電子濃度が減少するので、基板（１）
中の電気的中性条件を保つために、ホール濃度も減少す
る。したがつて、ttailがシヨートドレイン領域（８）
を設けないときよりも設けたときの方が小さくなる。ま
た、シヨートドレイン領域（８）を設けることによつ
て、一素子に占める陽極領域（２）の割合が小さくなる
ことも副次的にtailの減少効果に寄与している。
り去りゼロにすることによつて行われる。ゲート（５）
電圧がゼロになると、Ｎチャネル領域（11）が消失し、
元のＰウエル（４）にもどるので、陰極領域（３）から
基板（１）のベース領域への電子の注入が断たれオフ状
態へと移行し、最終段階ではＰ型不準物領域のＰウエル
（４）と基板（１）のN-領域に形成される空乏層が、陽
極領域（２）の手前まで、基板（１）全体に広がり、オ
フ動作が完了する。それまでの、過渡状態において、基
板（１）中には、ホールが残つており、わずかながら、
陽極領域（２）と基板（１）及びＰウエル（４）（Ｐー
ス）のＰ型不純物領域で形成されるPNPトランジスタに
ホール電流が流れることになる。このＮチャネルが消失
してから、オフ動作が完了するまでのPNPトランジスタ
に電流が流れている時間を、テール時間（ttail）と呼
ぶ。スイツチング損失を考える場合、このttailの間は
主電圧は回復してきており、ttailが長くなるほどオフ
時の電力損失は大きくなり、最悪の場合、素子の破壊に
つながる。従つて、ttailは小さければ小さい程良い。
シヨートドレイン領域（８）のN+不純物領域はGTO（ゲ
ートターンオフサイリスタ）等のエミツタ短絡構造を真
ねたものであり、ttailを小さくする目的で設れられた
部分である。ttailの間に、基板（１）中に残存してい
るキヤリアのうち、電子はN+のシヨートドレイン領域
（８）に流れ込み電子濃度が減少するので、基板（１）
中の電気的中性条件を保つために、ホール濃度も減少す
る。したがつて、ttailがシヨートドレイン領域（８）
を設けないときよりも設けたときの方が小さくなる。ま
た、シヨートドレイン領域（８）を設けることによつ
て、一素子に占める陽極領域（２）の割合が小さくなる
ことも副次的にtailの減少効果に寄与している。
従来のドレインシヨート型IGBTは以上のように構成され
ていたので次のような問題点があつた。
ていたので次のような問題点があつた。
第１に、従来の形のシヨートドレイン領域はターンオフ
時には機能するが、オン動作に無用のものであるだけで
なく、むしろオン特性を阻害する働きを持つている。タ
ーンオンの初期過程は上記のごとく、ゲート順バイアス
によるＮチャネル領域の形成に支配されるが、ターンオ
ンはドレイン領域の陽極領域から注入されたホールが陰
極領域に到達することをもつて完了する。したがつて、
陽極領域側からのホールの注入効率によつて、支配され
るものである。ホールの注入効率はP+不純物領域の濃
度、及び面積の関数と考えられるので、陽極領域の一素
子当りに占める面積が大きいほど良い。しかし、シヨー
トドレイン領域を設けることによつて、陽極領域の面積
は大幅に縮小され、かつ、陽極領域とN+のシヨートドレ
イ領域の界面近傍は、ドレインあるいはシヨートドレイ
ンとしての機能を失い、また、陽極領域より、基板に注
入されたホールの一部はN+のシヨートドレイン領域へと
流れ込み、陰極領域へ到達せずに消滅してしまう。
時には機能するが、オン動作に無用のものであるだけで
なく、むしろオン特性を阻害する働きを持つている。タ
ーンオンの初期過程は上記のごとく、ゲート順バイアス
によるＮチャネル領域の形成に支配されるが、ターンオ
ンはドレイン領域の陽極領域から注入されたホールが陰
極領域に到達することをもつて完了する。したがつて、
陽極領域側からのホールの注入効率によつて、支配され
るものである。ホールの注入効率はP+不純物領域の濃
度、及び面積の関数と考えられるので、陽極領域の一素
子当りに占める面積が大きいほど良い。しかし、シヨー
トドレイン領域を設けることによつて、陽極領域の面積
は大幅に縮小され、かつ、陽極領域とN+のシヨートドレ
イ領域の界面近傍は、ドレインあるいはシヨートドレイ
ンとしての機能を失い、また、陽極領域より、基板に注
入されたホールの一部はN+のシヨートドレイン領域へと
流れ込み、陰極領域へ到達せずに消滅してしまう。
第２に、従来の形のシヨートドレイン領域はオン抵抗に
も悪影響を及ぼす。すなわち、オン状態が完了し、キヤ
リアの蓄積が基板内で起つてもN+のシヨートドレイン領
域近傍ではホール密度が減少するために、低抵抗領域
が、シヨートドレイン領域のない場合に比べて小さくな
る。
も悪影響を及ぼす。すなわち、オン状態が完了し、キヤ
リアの蓄積が基板内で起つてもN+のシヨートドレイン領
域近傍ではホール密度が減少するために、低抵抗領域
が、シヨートドレイン領域のない場合に比べて小さくな
る。
第３に、従来の形のシヨートドレイン領域では、オフ時
に充分な機能を発揮しているとは言えない状態にある。
ttail時、シヨートドレイン領域のごく近傍のホール濃
度は、電子がN+のシヨートドレイン領域に流れ込むこと
によつて電気的中性条件を保つために減少するが陽極領
域（ドレイン）−陰極領域（ソース）間の電位勾配が大
きいために、大半の残存ホールは、陰極側のＰウエルへ
と流れて行くことになる。陽極とシヨートドレイン領域
を配線シヨートしただけでは、シヨートドレイン領域の
ホールに対する有効領域は非常に限られており不充分で
あると言える。
に充分な機能を発揮しているとは言えない状態にある。
ttail時、シヨートドレイン領域のごく近傍のホール濃
度は、電子がN+のシヨートドレイン領域に流れ込むこと
によつて電気的中性条件を保つために減少するが陽極領
域（ドレイン）−陰極領域（ソース）間の電位勾配が大
きいために、大半の残存ホールは、陰極側のＰウエルへ
と流れて行くことになる。陽極とシヨートドレイン領域
を配線シヨートしただけでは、シヨートドレイン領域の
ホールに対する有効領域は非常に限られており不充分で
あると言える。
このように従来形のドレインシヨート型IGBTはオン特
性、オフ特性の両方に問題点を持つていたわけであり、
これは、アノード側にN+領域の短絡構造を持つ単ゲート
SIサイリスタ、GTOサイリスタなど、すべてのバイポー
ラ型半導体スイツチング装置に共通な問題点であつた。
性、オフ特性の両方に問題点を持つていたわけであり、
これは、アノード側にN+領域の短絡構造を持つ単ゲート
SIサイリスタ、GTOサイリスタなど、すべてのバイポー
ラ型半導体スイツチング装置に共通な問題点であつた。
上記のような問題を解決するために、第９図及び第10図
のドレインシヨート型IGBTの模式断面図に示すように陽
極領域とシヨートドレイン領域を独立に配線したものが
ある（特許出願中）。図において（１）〜（９），（1
1）は第８図の従来例に示したものと同等である。（1
0）はシヨート領域配線、（13）は高比抵抗領域であ
る。しかし第９図及び第10図に示すものにおいては、陽
極領域（２）とシヨートドレイン（８）の逆バイアスが
素子設計上充分高くとれないと云う問題点があつた。
のドレインシヨート型IGBTの模式断面図に示すように陽
極領域とシヨートドレイン領域を独立に配線したものが
ある（特許出願中）。図において（１）〜（９），（1
1）は第８図の従来例に示したものと同等である。（1
0）はシヨート領域配線、（13）は高比抵抗領域であ
る。しかし第９図及び第10図に示すものにおいては、陽
極領域（２）とシヨートドレイン（８）の逆バイアスが
素子設計上充分高くとれないと云う問題点があつた。
すなわち第９図のように陽極領域がシヨートドレイン領
域と同一平面内に隣接して設けられているので、逆バイ
アス時に印加できる電圧は、陽極領域とシヨートドレイ
ン領域の不純物濃度が一定の場合は、この陽極領域とシ
ヨートドレイン領域の距離によつて決まり、この距離が
第10図のように大きいほど高い電圧が印加できる。この
ことは、高い逆バイアスによる動作を行う場合、素子面
積が大きくなつたり、逆に素子面積一定の場合には、陽
極領域、シヨートドレイン領域の面積を小さくするなど
の制限が生れ、（高速スイツチング、低オン抵抗特性と
云う）本来の目的から遠ざかつてしまうと云う問題点を
かかえていた。
域と同一平面内に隣接して設けられているので、逆バイ
アス時に印加できる電圧は、陽極領域とシヨートドレイ
ン領域の不純物濃度が一定の場合は、この陽極領域とシ
ヨートドレイン領域の距離によつて決まり、この距離が
第10図のように大きいほど高い電圧が印加できる。この
ことは、高い逆バイアスによる動作を行う場合、素子面
積が大きくなつたり、逆に素子面積一定の場合には、陽
極領域、シヨートドレイン領域の面積を小さくするなど
の制限が生れ、（高速スイツチング、低オン抵抗特性と
云う）本来の目的から遠ざかつてしまうと云う問題点を
かかえていた。
この発明は、上記のような問題点を解消するためになさ
れたもので、オン特性オフ特性の両方の向上をはかるこ
とのできるバイポーラ型半導体スイツチング装置を得る
ことを目的とする。
れたもので、オン特性オフ特性の両方の向上をはかるこ
とのできるバイポーラ型半導体スイツチング装置を得る
ことを目的とする。
この発明に係る半導体スイッチング装置は、半導体基板
をはさんで基板の裏面に第一の主電極となる第一の導電
型領域を、半導体基板の表面に第二の主電極となる第二
の導電型領域を持つ、バイポーラ型半導体スイッチング
装置であって、裏面の第一の主電極となる第一の導電型
領域と独立に配線する制御電極となる第二の導電型領域
が分離溝を介して裏面に設けられている。第一の導電型
領域と第二の導電型領域とは独立に電極配線されてい
る。かつ分離溝の深さは、第一主電極となる第一導電型
の領域が広がる深さ及び、制御電極となる第二導電型領
域の広がる深さより深い。
をはさんで基板の裏面に第一の主電極となる第一の導電
型領域を、半導体基板の表面に第二の主電極となる第二
の導電型領域を持つ、バイポーラ型半導体スイッチング
装置であって、裏面の第一の主電極となる第一の導電型
領域と独立に配線する制御電極となる第二の導電型領域
が分離溝を介して裏面に設けられている。第一の導電型
領域と第二の導電型領域とは独立に電極配線されてい
る。かつ分離溝の深さは、第一主電極となる第一導電型
の領域が広がる深さ及び、制御電極となる第二導電型領
域の広がる深さより深い。
つまり、この発明に係る半導体スイッチング装置は、ア
ノード側のN+シヨート領域をアノード領域と分離溝を形
成して各々の領域を絶縁して配線したものである。
ノード側のN+シヨート領域をアノード領域と分離溝を形
成して各々の領域を絶縁して配線したものである。
この発明における半導体スイツチング装置は、アノード
側のN+のシヨートドレイン領域が陽極領域と絶縁分離し
て配線されたことにより、オン及びオフ動作時に、陽極
領域−シヨートドレイン領域間に順・逆バイアスが印加
でき、ターンオン時間、ターンオフ時間をそれぞれ短縮
する。更に、N+のシヨートドレイン領域と陽極領域が分
離溝によつて分離されているので、充分に高い順逆バイ
アスが印加ができるので一層、スイツチング特性が向上
する。
側のN+のシヨートドレイン領域が陽極領域と絶縁分離し
て配線されたことにより、オン及びオフ動作時に、陽極
領域−シヨートドレイン領域間に順・逆バイアスが印加
でき、ターンオン時間、ターンオフ時間をそれぞれ短縮
する。更に、N+のシヨートドレイン領域と陽極領域が分
離溝によつて分離されているので、充分に高い順逆バイ
アスが印加ができるので一層、スイツチング特性が向上
する。
以下、この発明の一実施例について、第１図に示した、
ドレインシヨート型IGBTの模式断面図を用いて説明す
る。第１図は大筋において第８図の従来例と同じであ
り、図中（１）〜（12）は第８図及び第９図に示したも
のと同等であるので説明は省略する。異なるのは、陽極
領域（２）とシヨートドレイン領域（８）の、各々に陽
極配線（９）及びシヨート領域配線（10）を設け、か
つ、陽極領域（２）とシヨートドレイン領域（８）を分
離溝（21）によつて分離したことである。この分離溝
（21）によつて、ゲートバイアスとは独立に、陽極領域
（２）−シヨートドレイン領域（８）間に高い順・逆バ
イアスを印加することが可能になる。
ドレインシヨート型IGBTの模式断面図を用いて説明す
る。第１図は大筋において第８図の従来例と同じであ
り、図中（１）〜（12）は第８図及び第９図に示したも
のと同等であるので説明は省略する。異なるのは、陽極
領域（２）とシヨートドレイン領域（８）の、各々に陽
極配線（９）及びシヨート領域配線（10）を設け、か
つ、陽極領域（２）とシヨートドレイン領域（８）を分
離溝（21）によつて分離したことである。この分離溝
（21）によつて、ゲートバイアスとは独立に、陽極領域
（２）−シヨートドレイン領域（８）間に高い順・逆バ
イアスを印加することが可能になる。
次に動作について、オン動作は第２図を用いて、オフ動
作は第３図を用いて説明する。
作は第３図を用いて説明する。
第２図は、第１図に示すIGBTのオン動作の初期過程を表
わす断面図であり、（12a）は陽極領域（２）−シヨー
トドレイン領域（８）間に順バイアスを印加する順バイ
アス電源、（14）（15）はいずれも模式的に表わした電
子の流れである。オン動作の開始は従来技術の説明で述
べた如く、ゲート（５）に正電圧を印加することによつ
て行なわれる。ゲート（５）に正電圧を印加しただけで
は、陽極領域（２）からホールの注入は起らず陰極領域
（３）からチャネルを通じて基板（１）に流れ込む電子
の流れ（14）が、陽極領域（２）に到達して始めて、陽
極領域（２）からホールの注入が開始される。したがつ
て、陰極領域（３）を出発した電子が基板（１）中を陽
極領域（２）まで進む時間が必要である。そこで、陽極
領域（２）−シヨートドレイン領域（８）間に高い順バ
イアスを印加することにより、シヨートドレイン領域
（８）より陽極領域（２）に向けて速やかに電子を注入
する（15）と、陰極領域（３）からの電子の到達を待つ
までもなく、陽極領域（２）から基板（１）へとホール
が、シヨートドレイン領域（８）から陽極領域（２）へ
注入された電子の流れ（15）に引き寄せられて、注入さ
れる。その結果、陽極領域（２）−シヨートドレイン領
域（８）間がゼロ又は小さな順バイアスであるときに比
べてより早くオン動作が完了する。
わす断面図であり、（12a）は陽極領域（２）−シヨー
トドレイン領域（８）間に順バイアスを印加する順バイ
アス電源、（14）（15）はいずれも模式的に表わした電
子の流れである。オン動作の開始は従来技術の説明で述
べた如く、ゲート（５）に正電圧を印加することによつ
て行なわれる。ゲート（５）に正電圧を印加しただけで
は、陽極領域（２）からホールの注入は起らず陰極領域
（３）からチャネルを通じて基板（１）に流れ込む電子
の流れ（14）が、陽極領域（２）に到達して始めて、陽
極領域（２）からホールの注入が開始される。したがつ
て、陰極領域（３）を出発した電子が基板（１）中を陽
極領域（２）まで進む時間が必要である。そこで、陽極
領域（２）−シヨートドレイン領域（８）間に高い順バ
イアスを印加することにより、シヨートドレイン領域
（８）より陽極領域（２）に向けて速やかに電子を注入
する（15）と、陰極領域（３）からの電子の到達を待つ
までもなく、陽極領域（２）から基板（１）へとホール
が、シヨートドレイン領域（８）から陽極領域（２）へ
注入された電子の流れ（15）に引き寄せられて、注入さ
れる。その結果、陽極領域（２）−シヨートドレイン領
域（８）間がゼロ又は小さな順バイアスであるときに比
べてより早くオン動作が完了する。
第３図は、第１図に示すIGBTのオフ動作の中・後半の過
程を表わす断面図であり、（12b）は陽極領域（２）と
シヨートドレイン領域（８）間の逆バイアス電源、（2
4）はＰウエル（４）側より基板（１）中へ延び始めた
空乏層を表わす。（16）はホールの流れ、（17）は電子
の流れを模式的に表わす。オフの場合も始めは従来技術
の説明の場合と同じく、ゲート（５）の正電圧を取り去
つてやれば、Ｎチャネル領域（11）は消失し、陰極領域
（３）からの電子の注入はなくなり、Ｐウエル（４）を
含めたP+領域より空乏層（24）が図示のように拡がり始
める。基板（１）中にとり残されたホールは、PNPトラ
ンジスタのコレクターに相当するＰウエル（４）などの
P+領域へホールの流れ（16）となつて流れ込む。このと
き、陽極領域（２）−シヨートドレイン領域（８）間
に、充分高い逆バイアス電源（12b）を印加してやれ
ば、基板（１）中の残存電子のかなりの部分がシヨート
ドレイン領域（８）へと流れ込む。そのために、従来技
術のシヨートドレイン構造によるホールの中和というよ
うな消極的な方法ではなく、余剰電子の掃き出し（引き
出し）という積極的な方法でターンオフ時間、特にttai
lを短縮することができる。このttailを短縮する効果
は、シヨートドレイン領域（８）から電子の引き出しと
いう形で、両面ゲートSIサイリスタの第２ゲートと同様
な働きが期待できる。
程を表わす断面図であり、（12b）は陽極領域（２）と
シヨートドレイン領域（８）間の逆バイアス電源、（2
4）はＰウエル（４）側より基板（１）中へ延び始めた
空乏層を表わす。（16）はホールの流れ、（17）は電子
の流れを模式的に表わす。オフの場合も始めは従来技術
の説明の場合と同じく、ゲート（５）の正電圧を取り去
つてやれば、Ｎチャネル領域（11）は消失し、陰極領域
（３）からの電子の注入はなくなり、Ｐウエル（４）を
含めたP+領域より空乏層（24）が図示のように拡がり始
める。基板（１）中にとり残されたホールは、PNPトラ
ンジスタのコレクターに相当するＰウエル（４）などの
P+領域へホールの流れ（16）となつて流れ込む。このと
き、陽極領域（２）−シヨートドレイン領域（８）間
に、充分高い逆バイアス電源（12b）を印加してやれ
ば、基板（１）中の残存電子のかなりの部分がシヨート
ドレイン領域（８）へと流れ込む。そのために、従来技
術のシヨートドレイン構造によるホールの中和というよ
うな消極的な方法ではなく、余剰電子の掃き出し（引き
出し）という積極的な方法でターンオフ時間、特にttai
lを短縮することができる。このttailを短縮する効果
は、シヨートドレイン領域（８）から電子の引き出しと
いう形で、両面ゲートSIサイリスタの第２ゲートと同様
な働きが期待できる。
更に、従来のシヨートドレイン構造におけるシヨートド
レイン領域（８）より、この発明におけるシヨートドレ
イン領域（８）の方がターンオフ動作に対してはるかに
有効に働くため、従来のシヨートドレイン領域（８）が
一素子に対して占めていた面積の割合を小さくすること
が可能である。その結果、陽極領域（２）の面積を増や
すことが可能となり、陽極領域（２）からのホールの注
入効率が向上し、オン動作時の順バイアス効果に加え
て、更に一段のオン特性及びオン抵抗の改善がはかれ
る。
レイン領域（８）より、この発明におけるシヨートドレ
イン領域（８）の方がターンオフ動作に対してはるかに
有効に働くため、従来のシヨートドレイン領域（８）が
一素子に対して占めていた面積の割合を小さくすること
が可能である。その結果、陽極領域（２）の面積を増や
すことが可能となり、陽極領域（２）からのホールの注
入効率が向上し、オン動作時の順バイアス効果に加え
て、更に一段のオン特性及びオン抵抗の改善がはかれ
る。
このように、オン動作時に陽極（２）−シヨートドレイ
ン領域（８）間に順にバイアスを印加することによつて
従来、オン動作には悪影響を及ぼしていたシヨートドレ
イン領域（８）が積極的にオン特性を向上させ、かつ、
オフ動作時にも、従来の消極的な方法に代つて積極的に
オフ特性を向上させ、また、副次的にも、オン−オフの
トレードオフの良い素子設計を可能にすることが出来
る。
ン領域（８）間に順にバイアスを印加することによつて
従来、オン動作には悪影響を及ぼしていたシヨートドレ
イン領域（８）が積極的にオン特性を向上させ、かつ、
オフ動作時にも、従来の消極的な方法に代つて積極的に
オフ特性を向上させ、また、副次的にも、オン−オフの
トレードオフの良い素子設計を可能にすることが出来
る。
なお、上記第１図、第２図及び第３図に示した実施例で
は、陽極領域（２）とシヨートドレイン領域（８）を分
離溝により分離して配置した場合を示したが、分離溝で
のもれ電流を小さくし、安定した状態で大きな逆バイア
ス電源（12b）を印加する場合には、第４図に示したよ
うに、陽極領域（２）−シヨートドレイン領域（８）間
の分離溝（22）をポリシリコン等の絶縁物で埋め合せた
方が良い。第４図はこの発明の他の実施例によるIGBTの
断面図で（１）〜（12）は第１図に示したものと同等で
ある。（23）は埋め合わせ絶縁物である。分離溝（22）
を埋め合わせ絶縁物（23）により埋め合せることによつ
て、素子の機械的な破壊強度も増加するので、その意味
からは、基板（１）と似かよつた物理的性質を有する物
質（例えば基板（１）がSiであればポリシリコン）が良
いと考えられるが、素子の大きさが比較的小さい（数mm
角程度）であれば、ポリイミドのような有機高分子の液
体を塗布して焼きしめる方が工程的には簡便である。同
じ意味あいから、SOG（Spin on Grass）の手法を用いる
こともできる。
は、陽極領域（２）とシヨートドレイン領域（８）を分
離溝により分離して配置した場合を示したが、分離溝で
のもれ電流を小さくし、安定した状態で大きな逆バイア
ス電源（12b）を印加する場合には、第４図に示したよ
うに、陽極領域（２）−シヨートドレイン領域（８）間
の分離溝（22）をポリシリコン等の絶縁物で埋め合せた
方が良い。第４図はこの発明の他の実施例によるIGBTの
断面図で（１）〜（12）は第１図に示したものと同等で
ある。（23）は埋め合わせ絶縁物である。分離溝（22）
を埋め合わせ絶縁物（23）により埋め合せることによつ
て、素子の機械的な破壊強度も増加するので、その意味
からは、基板（１）と似かよつた物理的性質を有する物
質（例えば基板（１）がSiであればポリシリコン）が良
いと考えられるが、素子の大きさが比較的小さい（数mm
角程度）であれば、ポリイミドのような有機高分子の液
体を塗布して焼きしめる方が工程的には簡便である。同
じ意味あいから、SOG（Spin on Grass）の手法を用いる
こともできる。
また、上記実施例では、ドレインシヨート型IGBTについ
て説明したが、この発明はバイポーラ型スイツチング素
子でアノード側にシヨート構造を有するものに全般にわ
たつて、適用可能である。以下にSIサイリスタ、GTOア
イリスタの場合について説明する。
て説明したが、この発明はバイポーラ型スイツチング素
子でアノード側にシヨート構造を有するものに全般にわ
たつて、適用可能である。以下にSIサイリスタ、GTOア
イリスタの場合について説明する。
第５図は、この発明の一実施例によりSIサイリスタの断
面図である。図において、（１）〜（６），（７），
（９），（10）は第１図に示したものと同等である。
（2a）はアノード（P+不純物領域）、（3a）はカソード
（N+不純物領域）、（8a）はシヨートエミツタ（N+不純
物領域）、（18）はゲート（P+不純物領域）、（19）は
N-エピタキシヤル層、（20）はゲート電極配線、（21）
はN-高比抵抗のチヤネル領域を表わす。基本的なオン・
オフ動作はそれぞれゲート（18）−カソード（3a）間に
順・逆バイアスを印加し、チヤネル領域（21）を空乏層
によつて開閉することによつと行われる。IGBTの場合と
同様に、チヤネルの開閉に伴ない、アノード（2a）−シ
ヨートエミツタ（8a）間に順・逆バイアスを印加して、
オン・オフ動作を助ける。また、第６図はこの発明の他
の実施例によるSIサイリスタで分離溝を埋め合わせ絶縁
物（23）で埋め合せた場合を示す断面図である。
面図である。図において、（１）〜（６），（７），
（９），（10）は第１図に示したものと同等である。
（2a）はアノード（P+不純物領域）、（3a）はカソード
（N+不純物領域）、（8a）はシヨートエミツタ（N+不純
物領域）、（18）はゲート（P+不純物領域）、（19）は
N-エピタキシヤル層、（20）はゲート電極配線、（21）
はN-高比抵抗のチヤネル領域を表わす。基本的なオン・
オフ動作はそれぞれゲート（18）−カソード（3a）間に
順・逆バイアスを印加し、チヤネル領域（21）を空乏層
によつて開閉することによつと行われる。IGBTの場合と
同様に、チヤネルの開閉に伴ない、アノード（2a）−シ
ヨートエミツタ（8a）間に順・逆バイアスを印加して、
オン・オフ動作を助ける。また、第６図はこの発明の他
の実施例によるSIサイリスタで分離溝を埋め合わせ絶縁
物（23）で埋め合せた場合を示す断面図である。
第７図はこの発明の他の実施例によるGTOサイリスタを
示す断面図である。図中、同一符号のものはSIサイリス
タの第５図に示したものに相当する。GTOサイリスタの
場合、主電流は、ゲート（18）を通りぬけてカソード
（3a）−アノード（2a）間に流れる。
示す断面図である。図中、同一符号のものはSIサイリス
タの第５図に示したものに相当する。GTOサイリスタの
場合、主電流は、ゲート（18）を通りぬけてカソード
（3a）−アノード（2a）間に流れる。
以上のようにこの発明によれば、アノード側の陽極領域
と、シヨートドレイン領域を分離溝を設けて独立に配線
し、オンオフ次に充分高い順・逆バイアスが印加できる
ように構成したので、オン特性・オフ特性が向上し、か
つ、オン−オフ特性のトレードオフの取り易い半導体ス
イツチング装置が得られる効果がある。
と、シヨートドレイン領域を分離溝を設けて独立に配線
し、オンオフ次に充分高い順・逆バイアスが印加できる
ように構成したので、オン特性・オフ特性が向上し、か
つ、オン−オフ特性のトレードオフの取り易い半導体ス
イツチング装置が得られる効果がある。
第１図はこの発明の一実施例であるドレインシヨート型
IGBT半導体スイツチング装置の断面図、第２図及び第３
図は第１図の半導体スイツチング装置の動作を説明する
断面図、第４図はこの発明の他の実施例であるドレイン
シヨート型IGBT半導体スイツチング装置の断面図、第５
図及び第６図はこの発明の他の実施例であるSIサイリス
タの断面図、第７図はこの発明の他の実施例であるGTO
サイリスタの断面図、第８図、は従来のドレインシヨー
ト型IGBT半導体装置の断面図。第９図、第10図は既に出
願中のドレインシヨート型IGBTの断面図を示す。 図において、（１）は基板、（２）は陽極領域、（2a）
はアノード（P+不純物領域）、（３）は陰極領域、（3
a）はカソード（N+不純物領域）、（４）はＰウエル、
（５）はゲート、（６）はゲート絶縁膜、（７）は陰極
配線、（８）はシヨートドレイン領域、（8a）はシヨー
トエミツタ（N+不純物領域）、（９）は陽極配線、（1
0）はシヨート領域配線、（11）はＮチヤネル領域、（1
2）は主電流、（14）（15）（17）は電子の流れ、（1
6）はホールの流れ、（18）はゲート（P+不純物領
域）、（19）はN+エピタキシヤル層、（20）はゲート電
極配線、（21）はチヤネル領域、（22）は分離溝、（2
3）は埋め合わせ絶縁物、（24）は空乏層である。 なお、図中、同一符号は同一、又は相当部分を示す。
IGBT半導体スイツチング装置の断面図、第２図及び第３
図は第１図の半導体スイツチング装置の動作を説明する
断面図、第４図はこの発明の他の実施例であるドレイン
シヨート型IGBT半導体スイツチング装置の断面図、第５
図及び第６図はこの発明の他の実施例であるSIサイリス
タの断面図、第７図はこの発明の他の実施例であるGTO
サイリスタの断面図、第８図、は従来のドレインシヨー
ト型IGBT半導体装置の断面図。第９図、第10図は既に出
願中のドレインシヨート型IGBTの断面図を示す。 図において、（１）は基板、（２）は陽極領域、（2a）
はアノード（P+不純物領域）、（３）は陰極領域、（3
a）はカソード（N+不純物領域）、（４）はＰウエル、
（５）はゲート、（６）はゲート絶縁膜、（７）は陰極
配線、（８）はシヨートドレイン領域、（8a）はシヨー
トエミツタ（N+不純物領域）、（９）は陽極配線、（1
0）はシヨート領域配線、（11）はＮチヤネル領域、（1
2）は主電流、（14）（15）（17）は電子の流れ、（1
6）はホールの流れ、（18）はゲート（P+不純物領
域）、（19）はN+エピタキシヤル層、（20）はゲート電
極配線、（21）はチヤネル領域、（22）は分離溝、（2
3）は埋め合わせ絶縁物、（24）は空乏層である。 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｎ
Claims (1)
- 【請求項１】半導体基板をはさんで基板の裏面に第一の
主電極となる第一の導電型領域を、上記半導体基板の表
面に第二の主電極となる第二の導電型領域を持つ、バイ
ポーラ型半導体スイッチング装置において、裏面の第一
の主電極となる第一の導電型領域と独立に配線する制御
電極となる第二の導電型領域を、分離溝を介して裏面に
設け、上記第一の導電型領域と第二の導電型領域とを独
立に電極配線し、かつ上記の分離溝の深さが、上記第一
主電極となる第一導電型の領域が広がる深さ及び、上記
制御電極となる第二導電型領域の広がる深さより深いこ
とを特徴とするバイポーラ型半導体スイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111088A JPH0783120B2 (ja) | 1988-09-01 | 1988-09-01 | バイポーラ型半導体スイッチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111088A JPH0783120B2 (ja) | 1988-09-01 | 1988-09-01 | バイポーラ型半導体スイッチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267766A JPH0267766A (ja) | 1990-03-07 |
| JPH0783120B2 true JPH0783120B2 (ja) | 1995-09-06 |
Family
ID=16761638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22111088A Expired - Lifetime JPH0783120B2 (ja) | 1988-09-01 | 1988-09-01 | バイポーラ型半導体スイッチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783120B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11217686B2 (en) | 2020-03-19 | 2022-01-04 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor circuit |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414263A (ja) * | 1990-05-07 | 1992-01-20 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| DE4125074A1 (de) * | 1991-07-29 | 1993-02-11 | Siemens Ag | Durch feldeffekt steuerbares halbleiterbauelement |
| JPH06163907A (ja) * | 1992-11-20 | 1994-06-10 | Hitachi Ltd | 電圧駆動型半導体装置 |
| JP3182262B2 (ja) * | 1993-07-12 | 2001-07-03 | 株式会社東芝 | 半導体装置 |
| JP2001226586A (ja) * | 2000-02-16 | 2001-08-21 | Hitachi Chem Co Ltd | 補強ウェハの製造方法及び電子部品 |
| JP4746169B2 (ja) * | 2000-04-28 | 2011-08-10 | 株式会社東芝 | 電力用半導体装置及びその駆動方法 |
| JP4456006B2 (ja) | 2003-06-05 | 2010-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3862229B2 (ja) * | 2003-06-25 | 2006-12-27 | 株式会社シマノ | 両軸受リールの発音装置 |
| JP4815885B2 (ja) * | 2005-06-09 | 2011-11-16 | トヨタ自動車株式会社 | 半導体装置の制御方法 |
| JP4937213B2 (ja) * | 2008-08-26 | 2012-05-23 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5618430B2 (ja) * | 2010-10-07 | 2014-11-05 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| CN103855199B (zh) * | 2012-11-29 | 2017-04-26 | 上海联星电子有限公司 | 一种逆导型igbt器件 |
| CN104425251A (zh) * | 2013-08-30 | 2015-03-18 | 无锡华润上华半导体有限公司 | 一种反向导通场截止型绝缘栅双极型晶体管的制造方法 |
| JP2015207588A (ja) * | 2014-04-17 | 2015-11-19 | ローム株式会社 | 半導体装置 |
-
1988
- 1988-09-01 JP JP22111088A patent/JPH0783120B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11217686B2 (en) | 2020-03-19 | 2022-01-04 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267766A (ja) | 1990-03-07 |
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|---|---|---|---|
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