JPH07211894A - 電圧駆動型半導体装置 - Google Patents

電圧駆動型半導体装置

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JPH07211894A
JPH07211894A JP440794A JP440794A JPH07211894A JP H07211894 A JPH07211894 A JP H07211894A JP 440794 A JP440794 A JP 440794A JP 440794 A JP440794 A JP 440794A JP H07211894 A JPH07211894 A JP H07211894A
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JP
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voltage
region
type
semiconductor device
electrode
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JP440794A
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Yoshitaka Sugawara
良孝 菅原
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】電圧駆動型半導体装置において、IGBTやM
OSサイリスタのように伝導度変調によるオン抵抗低減
効果を具備せしめ、かつ接合による電圧降下もほとんど
なくして、電力損失を大幅に低減することを目的とす
る。 【構成】電圧駆動型スイッチング素子のドレイン領域
に、少数キャリアを注入するゲート領域を形成し、この
ゲート領域に独立な第2の制御電極を設ける。 【効果】ゲート領域からの少数キャリアの注入により電
圧駆動型スイッチング素子のドレイン領域に伝導度変調
を起こすことができるので、電圧駆動型半導体装置の電
力損失が極めて小さくなる。この結果、電力損失を従来
と同じにした場合は、ターンオフ時間を短縮でき高速動
作が可能になる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電圧駆動型半導体装置
に係り、特に、各種電力容量の電力変換器および電源,
電力増幅器,発振器,アナログスイッチ等に、単体デバ
イスとして、あるいはICに集積して利用するのに好適
な電圧駆動型半導体装置に関する。
【0002】
【従来の技術】従来、公知の電圧駆動型半導体装置とし
て、MOSFETや静電誘導型トランジスタ,IGBT,MO
Sサイリスタ等が知られている。これらの半導体装置は
電圧駆動なので駆動用の電力損失が電流駆動型半導体装
置に比べて極めて小さいという特徴を有する。ところ
で、MOSFETや静電誘導型トランジスタは0V付近のオン
電圧からオン電流を流すことができ出力特性のオフセッ
ト電圧が極めて小さいという利点があるが、高電圧で使
用するためにはドレイン領域に空乏層を拡げて電界強度
を緩和する必要があり、ドレイン領域の不純物濃度を低
くする必要がある。このため、高耐圧MOSFETや高耐圧静
電誘導型トランジスタの場合、ドレイン領域の抵抗が高
くなり、その結果全体のオン抵抗が高くなって、素子の
電力損失が極めて大きくなる。
【0003】IGBTは、例えば、B.J.Baliga 等
著、IEEE IEDM Technical Digest pp.264−267
(1982)や特開平4−11780号公報によって公知であ
る。このIGBTは、MOSFETのドレインにキャリア注入
用エミッタを接続した電圧駆動型半導体装置であり、オ
ン時にドレインにキャリア(例えば正孔)が注入され伝
導度変調が生じるため、高耐圧設計にしてもオン抵抗を
MOSFETの約1/4程度に低減出来る。このため装置の電
力損失を大幅に低減出来る。このIGBTの場合、ソー
スからの極性の異なるキャリア(例えば電子)の注入を
おさえ、ラッチアップにより電圧制御が不能になるのを
防ぐことが肝要である。
【0004】また、MOSサイリスタは、例えばV.A.
K.Temple著,IEEE Trans.ElectronDevices,Vol.E
D−33,pp.1609−1618(1986)や特開
平3−87068 号公報によって公知である。このMOSサ
イリスタは、基本的にIGBTと類似のpnpn構造を
もつが、IGBTのソースに該当するエミッタからも積
極的にキャリア(例えば電子)を注入させてIGBTの
ドレインに該当するベース領域の伝導度変調をさらに激
しくさせ、ラッチアップに至らしめオン抵抗をIGBT
よりもさらに低減させている。このため素子の電力損失
をさらに大幅に低減出来る。但し、ラッチアップ後のオ
フ電圧制御を可能にするために、エミッタ接合を短絡さ
せるMOSFETを内蔵させる等の工夫が施されている。
【0005】
【発明が解決しようとする課題】IGBTやMOSサイ
リスタはMOSFETに比べて著しくオン抵抗を低減出来るた
めに、高電圧大電流の用途に好適である。しかし、0V
付近からは電流を流すことができず、エミッタ接合の電
圧降下により出力特性に0.6〜0.8V程度のオフセッ
ト電圧が存在する。従って、伝導度変調を十分に激しく
してもこのオフセット電圧による電力損失のため、素子
全体の電力損失の低減は制限されてしまうという問題が
ある。
【0006】本発明は、上記問題点を解決し、伝導度変
調によるオン抵抗低減効果を具備し、かつ、接合の電圧
降下によるオフセット電圧を小さくして、電力損失を低
減することができる電圧駆動型半導体装置を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】上記の目的は、一対の主
表面を有する半導体基体に、第1導電型のドレイン領
域,一方の主表面に設けた第1の主電極,他方の主表面
に設けた第2の主電極、および第1の制御電極を有する
電圧駆動型スイッチング素子領域を設けるとともに、ド
レイン領域に隣接して第2の制御電極を備える、第2導
電型の半導体領域を設けることにより達成できる。
【0008】また、上記の目的は、一対の主表面を有す
る半導体基体に、第1導電型のドレイン領域、および一
方の主表面に設けた第1の主電極と第1の制御電極を有
する電圧駆動型スイッチング素子領域を設けるととも
に、ドレイン領域と隣接する第1導電型のエミッタ領
域,このエミッタ領域に隣接し第2の制御電極を備える
第2導電型のベース領域,このベース領域に隣接する第
1導電型のコレクタ領域、および他方の主表面における
前記コレクタ領域の露出面に設ける第2の主電極を有す
るバイポーラトランジスタ領域を設けることによっても
達成できる。
【0009】
【作用】本発明によれば、オフセット電圧が小さな電圧
駆動型スイッチング素子領域の第1の制御電極に制御信
号を与えてこの電圧駆動型スイッチング素子領域を動作
させ、電圧駆動型スイッチング素子領域のソースからチ
ャネルを介してドレイン領域に多数キャリア(例えば電
子)が流れている状態で、第2の制御電極に電圧または
電流を制御信号として印加すると、第2導電型の半導体
領域から少数キャリア(例えば正孔)をドレイン領域に
注入される。この結果、ドレイン領域に伝導度変調が発
生するので、ドレイン領域の抵抗が小さくなり、半導体
装置全体のオン抵抗が小さくなって、素子の電力損失が
低減できる。
【0010】また、半導体基体にオフセット電圧が小さ
な電圧駆動型スイッチング素子領域とバイポーラトラン
ジスタ領域を設けた上記の構成によれば、第2導電型の
半導体領域からドレイン領域への少数キャリアの注入に
加えて、バイポーラトランジスタ領域のベース領域から
電圧駆動型スイッチング素子領域のドレイン領域への少
数キャリアの注入も加わるので、さらに大きな伝導度変
調を起こしドレイン領域の抵抗がさらに低減する。
【0011】
【実施例】以下に、本発明の実施例を、図面を用いて詳
細に説明する。なお、図中の同一物,相当物には同じ符
号を付けた。
【0012】図1は本発明に基づく第1の実施例である
電圧駆動型半導体装置のセグメントを示す。半導体基体
100は、一方の主表面側(図1において半導体基体1
00の下の面)に、n型ドレインコンタクト層4を有
し、他方の主表面側(図1において半導体基体100の
上の面)に、p型ウェル2と、この中に形成されるn型
ソース1と、n型ソース1と隣接しp型ウェル2よりも
不純物濃度が高いp+ 層7を有し、一方の主表面側から
他方の主表面側の間に、n型のドレイン領域(n型ドレ
イン)3を有する。一方の主表面においては、ドレイン
コンタクト層4の露出面にオーミック接触する第1の主
電極(ドレイン電極)9を設ける。また、他方の主表面
においては、p型ウェル2の露出面とn型ソース1の露
出面の一部および隣合うp型ウェルの間のn型ドレイン
3の露出面上に、シリコン酸化膜等の絶縁物を介して第
1の制御電極(MOSゲート電極)10を設けるととも
に、n型ソース1の露出面とp+ 層7の露出面にオーミ
ック接触する第2の主電極(ソース電極)8を設ける。
これらMOSゲート電極10とソース電極8の間にはシ
リコン酸化膜などの絶縁物を介在させて、両電極間を絶
縁する。以上述べた構造により、電圧駆動型スイッチン
グ素子領域(MOSFET領域)が構成される。さらに、一方
の主表面側には、p型の半導体領域(p型ゲート領域)
30が形成され、同主表面におけるp型ゲート領域30
の露出面とオーミック接触する第2の制御電極32が設
けられる。
【0013】例えば、本実施例の構成を有する1600
V・100A級の電圧駆動型半導体装置においては、セ
グメントの幅は約70μmである。また、n型ソース1
およびp型ウエル2の表面不純物濃度は、それぞれ5×
1019/cm3および5×1017/cm3,接合深さはそれぞれ
1.5 μmおよび3μmである。n型ドレイン3,ドレ
インコンタクト層4、およびp型の半導体領域30の各
層の不純物濃度は、それぞれ5×1013/cm3,1×1
19/cm3および1×1018/cm3 ,厚さはそれぞれ2
50μm,7μmおよび5μmである。
【0014】本実施例では、主電極9の電位が主電極8
の電位よりも高く、かつMOSゲート電極10の電位が
主電極8の電位よりも高くなるようにゲート電圧を印加
し、このゲート電圧が閾値電圧を超えると、MOSゲー
ト電極10の下のp型ウエル2の表面にnチャネルが形
成され、n型ソース1からチャネルを介して電子がn型
ドレイン3に流れ込みオン状態へ移行する。この状態
で、第2の制御電極32に主電極9の電位よりも高くな
るように電圧を印加すると、ドレイン領域3にp型の半
導体領域30から少数キャリアである正孔が注入され伝
導度変調が発生して、主電極間のオン抵抗が低くなる。
このように本実施例によれば、オフセット電圧がほとん
どないMOSFET領域のオン抵抗を伝導度変調により小さく
することができるので、電力損失を大幅に低減できる。
【0015】本発明者等の検討によれば、上記1600
V・100A級の電圧駆動型半導体装置の場合は、主電
極9の電位を例えば1Vに固定したまま第2の制御電極
32の電圧を変化することにより、n型ドレイン3に注
入する正孔の濃度を独立に変化させることができる。す
なわち、半導体装置の動作中に、第2の制御電極に付与
される制御信号により、その半導体装置の電気的特性を
変化させることができる。例えば、注入される正孔の濃
度が約7×1016/cm3 程度になるとドレインの抵抗は
大幅に低減し、正孔を注入しない場合の約1/4の5m
Ω弱に低減される。なお、主電極間の抵抗は主にMOSFET
のチャネル抵抗やピンチ抵抗,伝導度変調されたドレイ
ン抵抗,電極のコンタクト抵抗等の総和となるが、それ
でも全体で約16mΩと十分小さい値になる。さらに、
100A通電時(電流密度:100A/cm2)でも本半導体
装置の電圧降下は約1.6Vであり、電力損失は約16
0Wである。これは、従来報告されている電圧駆動型半
導体装置に比べて十分小さい値である。
【0016】図2は本発明の第2の実施例であり、電圧
駆動型半導体装置のセグメント2個分と第2の制御電極
形成部を示す。本実施例の場合は主電極8及び9と第2
の制御電極32との間の耐圧を確保するために、p型ウ
エル2とp型ゲート領域30Aおよび30Bの間に第1の
n型の第1のドレイン領域3A(nD1)を介在させ、ま
たドレインコンタクト層4とp型ゲート領域30Aおよ
び30Bの間にn型の第2のドレイン領域3を介在させ
ている。セグメントは主電極との耐圧確保の点からp型
ゲート領域30Aおよび30Bが素子内部に形成されて
いる点を除けば第1の実施例とほぼ同じ構成である。p
型ゲート領域30Aおよび30Bは、素子内部において
網目状等の平面パターンを有し、第1及び第2のドレイ
ン領域からなるドレイン領域によって部分的に貫かれて
いる。また、図示された第2の制御電極形成部から明ら
かなように、主表面からp型ゲート領域30Aに至る溝
が形成され、第2の制御電極32が取り出されている。
【0017】例えば、本実施例の構造を有する600V
・100A級の電圧駆動型半導体装置においては、セグ
メントの幅は約40μm、第2電極形成部の幅は約11
0μmである。また、n型ソース1及びp型ウエル2の
表面不純物濃度は各々5×1019/cm3及び5×1017
/cm3、接合深さは1.5 μmおよび3μmである。n
型の第1のドレイン領域3A,n型の第2のドレイン領
域3,ドレインコンタクト層4,p型ゲート領域30A
および30Bの各層の不純物濃度は各々1.3×1014
/cm3,1.3×1014/cm3,8×1018/cm3,1×1
18/cm3 であり、厚さは各々20μm,50μm,4
50μm,4μmである。
【0018】動作機構は第1の実施例とほぼ同じで有
り、第1ゲート電極10への電圧印加により電圧駆動型
トランジスタのn型ソース1からチャネルを介してドレ
イン領域3Aおよび3に多数キャリアの電子がながれ
る。この際、第2の制御電極30からドレイン領域3A
および3に少数キャリアの正孔を注入することにより、
ドレイン領域に伝導度変調を起こしドレイン領域の抵抗
が大幅に低減する。
【0019】例えば、本実施例の構造を有する600V
・100A級の電圧駆動型半導体装置の場合、この正孔
の濃度が約7×1016/cm3 程度以上になるとドレイン
領域の抵抗は大幅に低減し、p型ゲート領域30Aおよ
び30Bから正孔を注入しない場合の約1/4の1mΩ
弱に低減される。本半導体装置の主電極間の抵抗は主に
MOSFETのチャネル抵抗やピンチ抵抗,伝導度変調された
ドレイン抵抗,電極のコンタクト抵抗等の総和となる
が、それでも約13mΩと十分小さい値である。100
A通電時(電流密度:100A/cm2)でも主電極間の電
圧降下は約1.3Vであり、電力損失は約130Wであ
る。従来報告されている電圧駆動型半導体装置に比べて
十分小さい値である。
【0020】本実施例においては、n型のドレイン領域
3Aの不純物濃度は電圧降下と耐圧のいずれの特性を良
くするかによって決定される。すなわち、電圧降下を小
さくするためには高不純物濃度にするのが好ましく、耐
圧を高くするためには低不純物濃度にするのが好まし
い。
【0021】図3は本発明の第3の実施例であり、電圧
駆動型半導体装置のセグメントを示す。p型ゲート領域
30とMOSゲート電極10が、半導体基体100の同
じ主表面に形成されている点を除けば第1の実施例とほ
ぼ同じ構成である。本実施例の場合は、p+ 層7とp型
ゲート領域30を同じ拡散プロセスで同時に形成できる
ために製作が容易であるという利点がある。
【0022】図4は本発明の第4の実施例である電圧駆
動型半導体装置のセグメントを示す。本実施例では、主
電極8,MOSゲート電極10,n型ドレイン3を有す
るMOSFET領域と、n型エミッタ4,p型ベース5,n型
コレクタ6を有するバイポーラトランジスタ領域とを備
えている。さらに、p型ゲート領域30が、n型ドレイ
ン3およびp型ベース5に隣接するように形成される。
このp型ゲート領域30には、第2の制御電極32が設
けられる。なお、n型エミッタ4は、第1の実施例にお
けるドレインコンタクト層ともみなせるので、同じ符号
を付した。
【0023】例えば、本実施例の構成を有する600V
・100A級の素子においては、セグメントの幅は約4
0μmである。また、n型ソース1およびp型ウエル2
の表面不純物濃度は各々5×1019/cm3 および5×1
17/cm3、接合深さは1.5μmおよび3μmである。
n型ドレイン3,n型エミッタ4,p型ベース5,n型
コレクタ6の各層の不純物濃度は各々1.3×1014/c
m3,1×1018/cm3,1×1018/cm3,1×1017/c
m3であり、厚さは各々60μm,10μm,1.5μ
m,450μm である。p+ 層7は本半導体装置がラ
ッチアップしてしまい、ゲートによる制御が不能になる
のを防止するための高濃度層である。p型ゲート領域3
0はn型のドレイン領域3に直接正孔を注入するための
ゲート領域であり、不純物濃度が1×1018/cm3、厚
さは12μmである。
【0024】本実施例では、主電極9の電位が主電極8
の電位よりも高く、p型ベース5の電位がn型エミッタ
4の電位よりも所定電位(約0.6V)以上高くなるよう
にし、かつMOSゲート電極10の電位が主電極8の電
位よりも高くなるようにゲート電圧を印加し、このゲー
ト電圧が閾値電圧を超えると以下のメカニズムでオンす
る。MOSゲート電極10の下のp型ウエル2の表面に
nチャネルが形成され、n型ソース1からチャネルを介
して電子がn型のドレイン領域3に流れ込み、ついでn
型エミッタ4に流れ込む。その後これらの電子はp型ベ
ース5に注入され、p型ベース5内を拡散して主電極9
に流れ込む。
【0025】本発明者等の検討結果によれば、上述の本
実施例の構成を有する600V・100A級の素子の場
合、電子のp型ベース5への注入効率やp型ベース5内
での輸送効率は十分高く、ベース接地直流電流増幅率は
約0.964 に達すると試算される。この結果、トラン
ジスタは容易に飽和状態となりコレクタ飽和電圧は極め
て小さくなり、従ってコレクタ飽和抵抗は約4mΩと極
めて小さくなる。本半導体装置の耐圧は約650Vであ
るが、主にMOSFET部が担っており、バイポーラトランジ
スタ部の耐圧は高々約10V程度である。逆に、このよ
うにバイポーラトランジスタ部を低耐圧にできる結果、
n型コレクタ6の不純物濃度を十分高くしコレクタ部分
での抵抗を十分低く抑えれるために、上記のような極め
て低いコレクタ飽和抵抗を実現できるものである。
【0026】ところで、図4のMOSFET部に注目すると、
p型ベース5にバイポーラトランジスタ領域を駆動する
所定の電位を与えた際、p型ゲート領域30から正孔が
n型ドレイン3内に注入される。同時にp型ベース5か
らも正孔がn型エミッタ4に注入され、これらの正孔は
n型エミッタ4内を拡散し、ついでn型ドレイン3内に
拡散される。n型エミッタ4の不純物濃度と厚さを、上
述の本実施例の構成を有する600V・100A級の素
子ように設定した場合、正孔はn型エミッタ4内での再
結合により過度に消滅することなしにn型ドレイン3に
達する。従って、p型ゲート領域30およびp型ベース
5から注入された正孔によりn型ドレイン3内には十分
な伝導度変調を起こし得る正孔が充満する。この正孔の
濃度は容易に約7×1016/cm3 以上にでき、この結
果、n型ドレイン3の抵抗は1mΩ以下に低減できる。
本半導体装置の主電極間の抵抗は主にMOSFET領域のチャ
ネル抵抗やピンチ抵抗,伝導度変調されたドレイン抵抗
およびバイポーラトランジスタのコレクタ飽和抵抗,主
電極部のコンタクト抵抗等の総和となるが、上記の60
0V・100A級の素子の場合、それでも約11mΩと
十分小さい値である。さらに、100A通電時(電流密
度:100A/cm2)でも主電極間の電圧降下は約1.1
Vであり、電力損失は約110Wである。従来報告さ
れている電圧駆動型半導体装置に比べて十分小さい値で
ある。
【0027】本実施例の電圧駆動型半導体装置では、放
射線照射や金などの重金属ドープによりライフタイム制
御を施せば、ターンオフ時間を短縮できる。例えば、電
子線照射によれば、ターンオフ時間は約0.9μs とな
る。また、n型ソース1の幅縮小およびp+ 層7の形成
によるn型ソース下のp型ウエル部2の抵抗低減や、n
型エミッタ4の寸法や不純物濃度によるp型ベース5か
らの正孔の注入の適正化により、ラッチアップが発生す
る電流密度は十分大きく680A/cm2 以上にできる。
尚、前述および後述の他の実施例においても、同様にし
てターンオフ時間の短縮やラッチアップ電流密度を向上
が可能である。
【0028】本実施例では、逆バイアス時にはp型ウエ
ル2,n型ドレイン3およびn型エミッタ4,p型ベー
ス5,n型コレクタ6で構成される寄生サイリスタ部が
順バイアス状態になるのでラッチアップする可能性があ
る。これを防止するためにMOSゲート電極10の電位
が主電極8の電位よりも閾値電圧以上に高くなるように
する。例えば、主電極8とMOSゲート電極10間に順
バイアス時と同極性,同電圧のゲート電圧を印加し続け
ておくとよい。この結果、本半導体装置が逆バイアス時
にはn型ソース1,p型ウエル2,n型ドレイン3で構
成されるMOSFET領域がオンして、寄生サイリスタのアノ
ードおよびn型ベースとして作用するp型ウエル2およ
びn型ドレイン3が極めて低抵抗で短絡されるのでラッ
チアップを防止できる。
【0029】なお、本実施例の場合、p型ゲート領域3
0は素子内部において網目状等の平面パターンを有し、
p型ベース5およびp型ゲート領域30に電位を与える
電極32は、第2の実施例に図示されたように主表面か
らp型ゲート領域30に至る溝を電極32形成部に形成
して取り出すことができる。
【0030】本発明の第5および第6の実施例は、特に
図示しないが、上述した第4の実施例の構成を有する6
00V・100A級の素子において、n型エミッタ4,
p型ベース5,n型ドレイン3の不純物濃度を変えた実
施例である。
【0031】第5の実施例ではp型ベース5の不純物濃
度を2×1017/cm3 にした以外は第4の実施例と同じ
である。これにより、電子のp型ベース5への注入効率
やp型ベース5内での輸送効率は更に向上でき、本発明
者等の試算によれば、ベース接地直流電流増幅率は、前
述の値0.964から約0.987へと向上する。この結
果、トランジスタのコレクタ飽和電圧は更に小さくな
る。一方、n型ドレイン3内に拡散される正孔の濃度は
やや少なくなり、伝導度変調がやや低減するためn型ド
レイン3の抵抗はやや大きくなるが、本実施例の主電極
間の抵抗は約9.5mΩと十分小さい値となる。100A
通電時(電流密度:100A/cm2)でも電圧降下は約
0.95 Vであり、電力損失は約95Wとなり、前述の
110Wに比べさらに低減できる。
【0032】第6の実施例ではp型ベース5の不純物濃
度を2×1017/cm3 ,n型エミッタ4およびn型ドレ
イン3の不純物濃度をともに1×1015/cm3 にした以
外は第4の実施例と同一である。この結果、電子のp型
ベース5への注入効率が減少し、本発明者等の試算によ
ればベース接地直流電流増幅率は約0.743 になる。
この結果、バイポーラトランジスタ領域のコレクタ飽和
電圧は増大するが、一方、n型ドレイン3内に拡散され
る正孔の濃度は増大し、伝導度変調がやや増大するため
n型ドレイン3の抵抗はやや小さくなる。これらの結
果、本実施例の主電極間の抵抗はバイポーラトランジス
タ領域のコレクタ飽和抵抗が支配的になり、約21.5
mΩとなる。100A通電時(電流密度:100A/cm
2)でも、電圧降下は約2.15V であり、電力損失は
約215Wとなるが、従来報告されている電圧駆動型半
導体装置と大差ない。一方、ラッチアップ電流は大幅に
減少する。さらに、本発明者等による、p型ベース5の
不純物濃度やn型ドレイン3の不純物濃度を変化させた
実験によると、本発明の効果を発揮するにはバイポーラ
トランジスタ領域のベース接地直流電流増幅率を約0.
7 以上にする必要がある。
【0033】以上、実施例1〜6に基づいて本発明を説
明したが、本発明はこれらの実施例に限定されるもので
はなく、各種の変形や応用ができるものである。
【0034】例えば、実施例1において、以下のような
接合構造にすることにより4000V・100A級の大
電力用半導体装置が実現できる。セグメント幅は130
μm、n型ソース1およびp型ウエル2の表面不純物濃
度は各々5×1020/cm3 および1×1018/cm3 ,接
合深さは15μmおよび50μmとする。また、n型ド
レイン3,ドレインコンタクト層4,p型半導体領域3
0各層の不純物濃度は各々1×1013/cm3,1×10
18/cm3,5×1018/cm3 とし、厚さは各々600μ
m,10μm,8μmとする。このような大電力用半導
体装置では、100A通電時(電流密度:100A/cm
2)でも主電極間の電圧降下は約1.27Vである。従来報
告されている電流駆動型半導体装置に比べて高速動作が
でき、高速動作時の電力損失は大幅に小さい値にでき
る。
【0035】この他、各実施例において、一定深さにお
けるp型ゲート領域30の形成位置および形状は図示し
た位置に限定されるものではなく各種の変形が可能であ
る。すなわち、n型ドレイン3内での注入正孔分布を比
較的一様にしてオン抵抗やターンオフ時間を小さくする
には、MOSゲート電極の直下に形成するのが好まし
く、また、ラッチアップ耐量を増大するにはp型ウエル
直下に形成するのが好ましい。従って、オン抵抗やター
ンオフ時間とラッチアップ耐量のバランスによってp型
ゲート領域30の形成位置が設定されるものである。p
型ゲート領域30の形状も同様のバランスから網目状だ
けでなくストライプ状や各種形状選択されるものであ
る。さらに、第2の制御電極に、正孔を注入するときと
は逆極性の制御信号を印加することにより、素子内部の
過剰キャリアが引き抜かれターンオフ時間およびターン
オフ時に発生する電力損失が低減できる。
【0036】また、各実施例において、電圧駆動型スイ
ッチング素子領域はユニポーラモードやバイポーラモー
ドの縦型静電誘導型トランジスタやMOSゲート型縦型
静電誘導型トランジスタであってもよい。この場合も従
来報告されている電圧駆動型半導体装置に比べて十分小
さい電力損失にできる。また、電圧駆動型スイッチング
素子領域は縦型の接合型FETでもよく、バイポーラト
ランジスタ部はダーリントントランジスタでもよい。電
圧駆動型スイッチング素子領域をユニポーラモードやバ
イポーラモードの縦型静電誘導型トランジスタあるいは
縦型の接合型FETにすると、MOSゲートを有する素
子に比べ製造歩留まりが高くなるので、半導体基体を大
きくしてこれに多数のセグメントを形成して、並列動作
をさせ、素子を大電流化することが容易になる。さらに
各実施例の電圧駆動型半導体装置は、パワーICに集積
することも当然可能であり、特に誘電体分離型の場合は
他の素子との相互干渉を考慮することなく本実施例の構
造を縦型素子としてそのまま集積できる。もしくは、分
離した領域に電極を一方の主表面からのみ取り出すよう
な若干の変形を加えることにより集積できるし、横型構
造に変形しても集積できるものである。
【0037】
【発明の効果】以上のように、本発明によれば、出力特
性におけるオフセット電圧が小さな電圧駆動型スイッチ
ング素子のドレイン領域に少数キャリアを注入し伝導度
変調を起こすことができるので、電圧駆動型半導体装置
の電力損失を極めて小さくせしめることができる。この
結果、電力損失を従来と同じにした場合はターンオフ時
間を短縮でき高速動作が可能になる。特に、高耐圧大電
流の用途でこの電力損失低減効果,ターンオフ時間の短
縮効果が顕著である。
【0038】また、ドレイン領域への少数キャリアの注
入は、他の電極とは独立な制御電極を介して行われるの
で、その制御電極に与える制御信号の変化により、素子
の動作中に素子内部のキャリアの状態(キャリアの分布
状態や濃度など)を変化させることができる。すなわ
ち、動作中に素子特性を変化させることが可能になる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の縦方向断面図である。
【図2】本発明の第2の実施例の縦方向断面図である。
【図3】本発明の第3の実施例の縦方向断面図である。
【図4】本発明の第4の実施例の縦方向断面図である。
【符号の説明】 1…n型ソース、2…p型ウエル、3…n型ドレイン、
4…n型エミッタまたはドレインコンタクト層、5…p
型ベース、6…n型コレクタ、7…p+ 層、8…一方の
主電極、9…他方の主電極、10…MOSゲート電極
(第1の制御電極)、30…p型ゲート領域、32…第2
の制御電極。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】一対の主表面を有する半導体基体を備え、 該半導体基体は、 第1導電型のドレイン領域,一方の主表面に設けた第1
    の主電極,他方の主表面に設けた第2の主電極、および
    第1の制御電極を有する電圧駆動型スイッチング素子領
    域と、 前記ドレイン領域に隣接し、第2の制御電極を設けた、
    第2導電型の半導体領域と、 を備えることを特徴とする電圧駆動型半導体装置。
  2. 【請求項2】請求項1の電圧駆動型半導体装置におい
    て、高電位側の主電極が設けられる主表面側に、前記第
    2の制御電極および第2導電型の半導体領域を設けるこ
    とを特徴とする電圧駆動型半導体装置。
  3. 【請求項3】請求項1の電圧駆動型半導体装置におい
    て、低電位側の主電極が設けられる主表面側に、前記第
    2の制御電極および第2導電型の半導体領域を設けるこ
    とを特徴とする電圧駆動型半導体装置。
  4. 【請求項4】請求項1の電圧駆動型半導体装置におい
    て、主電極間の半導基体内に前記第2導電型の半導体領
    域を設け、前記第2の制御電極を低電位側の主電極が設
    けられる主表面側から取りだしたことを特徴とする電圧
    駆動型半導体装置。
  5. 【請求項5】一対の主表面を有する半導体基体を備え、 該半導体基体は、 第1導電型のドレイン領域,一方の主表面に設けた第1
    の主電極および第1の制御電極を有する電圧駆動型スイ
    ッチング素子領域と、 前記ドレイン領域と隣接する第1導電型のエミッタ領
    域,該エミッタ領域に隣接し第2の制御電極を備える第
    2導電型のベース領域,該ベース領域に隣接する第1導
    電型のコレクタ領域、および他方の主表面における前記
    コレクタ領域の露出面に設ける第2の主電極を有するバ
    イポーラトランジスタ領域と、 を備えることを特徴とする電圧駆動型半導体装置。
  6. 【請求項6】請求項1または請求項5の電圧駆動型半導
    体装置において、電圧駆動型半導体スイッチング素子領
    域は縦型MOSFETであることを特徴とする電圧駆動型半導
    体装置。
  7. 【請求項7】請求項1または請求項5の電圧駆動型半導
    体装置において、電圧駆動型半導体スイッチング素子領
    域は縦型静電誘導型トランジスタであることを特徴とす
    る電圧駆動型半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176176A (ja) * 2000-12-08 2002-06-21 Denso Corp 半導体装置
JP2009010414A (ja) * 2008-08-26 2009-01-15 Mitsubishi Electric Corp 電力用半導体装置
CN103762231A (zh) * 2014-02-12 2014-04-30 电子科技大学 一种低功耗igbt器件及其外围电路
WO2014128943A1 (ja) * 2013-02-25 2014-08-28 株式会社 日立製作所 半導体装置およびそれを用いた電力変換装置

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