JPH11251573A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11251573A JPH11251573A JP6223998A JP6223998A JPH11251573A JP H11251573 A JPH11251573 A JP H11251573A JP 6223998 A JP6223998 A JP 6223998A JP 6223998 A JP6223998 A JP 6223998A JP H11251573 A JPH11251573 A JP H11251573A
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Abstract
(57)【要約】 （修正有）
【課題】 オン電圧が低く、しかもターンオン及びター
ンオフ時間の短いＭＯＳゲートサイリスタを提供する。 【解決手段】 本サイリスタはｐ+型Ｓｉ基板１０の一
方の主面側に形成された低濃度不純物を含むｎ-型ベー
ス領域１４、該領域の表面部に選択形成されたｐ-型ベ
ース領域１６、該領域１６の表面部に選択的に形成され
たｎ+型不純物拡散層１８、及びｐ-型ベース領域１６の
内部にｎ+型拡散層１８と離間して選択形成されたｎ+型
フローティングエミッタ領域２２を有している。ゲート
電極３０はｎ+型不純物拡散層１８、ｐ-型ベース領域１
６，ｎ+型浮遊エミッタ領域２２を貫通し、さらにｎ-型
ベース領域１４の内部に達する溝内に絶縁膜３２を介し
て形成されている。ｐ-型ベース領域１６とｎ+型不純物
拡散層１８の両表面にカソード電極が共通に形成され、
ｐ+型Ｓｉ基板１０の他方主面にはアノード電極６０が
形成されている。
ンオフ時間の短いＭＯＳゲートサイリスタを提供する。 【解決手段】 本サイリスタはｐ+型Ｓｉ基板１０の一
方の主面側に形成された低濃度不純物を含むｎ-型ベー
ス領域１４、該領域の表面部に選択形成されたｐ-型ベ
ース領域１６、該領域１６の表面部に選択的に形成され
たｎ+型不純物拡散層１８、及びｐ-型ベース領域１６の
内部にｎ+型拡散層１８と離間して選択形成されたｎ+型
フローティングエミッタ領域２２を有している。ゲート
電極３０はｎ+型不純物拡散層１８、ｐ-型ベース領域１
６，ｎ+型浮遊エミッタ領域２２を貫通し、さらにｎ-型
ベース領域１４の内部に達する溝内に絶縁膜３２を介し
て形成されている。ｐ-型ベース領域１６とｎ+型不純物
拡散層１８の両表面にカソード電極が共通に形成され、
ｐ+型Ｓｉ基板１０の他方主面にはアノード電極６０が
形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートを有
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】ＭＯＳ
ＦＥＴとサイリスタ構造を複合化したＭＯＳサイリスタ
は、ＭＯＳゲートを用いてカソード領域からフローティ
ングエミッタ領域にエレクトロンが供給され、さらにア
ノード領域からベース領域にホールが注入されることに
より、素子の内部にてサイリスタ動作を行う素子であ
る。特に、高耐圧が要求される素子の場合には、ベース
領域（ドリフト領域）を構成するエピタキシャル層の厚
みを大きくすることによって素子の耐圧を高めている。
しかし、エピタキシャル層の厚みを大きくすることは、
素子のオン抵抗を大きくする要因となる。
ＦＥＴとサイリスタ構造を複合化したＭＯＳサイリスタ
は、ＭＯＳゲートを用いてカソード領域からフローティ
ングエミッタ領域にエレクトロンが供給され、さらにア
ノード領域からベース領域にホールが注入されることに
より、素子の内部にてサイリスタ動作を行う素子であ
る。特に、高耐圧が要求される素子の場合には、ベース
領域（ドリフト領域）を構成するエピタキシャル層の厚
みを大きくすることによって素子の耐圧を高めている。
しかし、エピタキシャル層の厚みを大きくすることは、
素子のオン抵抗を大きくする要因となる。
【０００３】素子のオン抵抗を低くするために、たとえ
ば特開平４−１４６６７４号公報に開示された技術があ
る。この技術においては、素子内部にフローティングエ
ミッタを形成し、さらにこのフローティングエミッタの
面積を素子面積の大半を占めるように形成している。そ
して、カソード領域を素子表面部に作成し、このカソー
ド領域とフローティングエミッタとをトレンチゲートに
よって接続してＭＯＳ構造を構成している。この半導体
装置においては、フローティングエミッタが基板の主面
方向に広く形成されていることから、エレクトロンの注
入通路が広くなり、その結果、ベース領域での抵抗を下
げることができ、オン電圧は低減される。しかながら、
この構造の半導体装置では、ターンオン並びにターンオ
フの時間については未だ十分に短縮されたとはいえな
い。
ば特開平４−１４６６７４号公報に開示された技術があ
る。この技術においては、素子内部にフローティングエ
ミッタを形成し、さらにこのフローティングエミッタの
面積を素子面積の大半を占めるように形成している。そ
して、カソード領域を素子表面部に作成し、このカソー
ド領域とフローティングエミッタとをトレンチゲートに
よって接続してＭＯＳ構造を構成している。この半導体
装置においては、フローティングエミッタが基板の主面
方向に広く形成されていることから、エレクトロンの注
入通路が広くなり、その結果、ベース領域での抵抗を下
げることができ、オン電圧は低減される。しかながら、
この構造の半導体装置では、ターンオン並びにターンオ
フの時間については未だ十分に短縮されたとはいえな
い。
【０００４】本発明の目的は、オン電圧のみならず、タ
ーンオン並びにターンオフ時間の短い、ＭＯＳゲートを
含むバイポーラ型の半導体装置を提供することにある。
ーンオン並びにターンオフ時間の短い、ＭＯＳゲートを
含むバイポーラ型の半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の第１半導体層、前記第１半導体層の一方の
主面側に形成された、低濃度の不純物を含む第２導電型
の第２半導体層、前記第２半導体層の表面部に選択的に
形成された第１導電型の第３半導体層、前記第３半導体
層の表面部に選択的に形成された第２導電型の第４半導
体層、前記第３半導体層の内部に前記第４半導体層と離
間して選択的に形成された第１導電型の第５半導体層、
前記第４半導体層、前記第３半導体層、前記第５半導体
層および前記第３半導体層を貫通し、さらに前記第２半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、前記第３半導体層および前記第４
半導体層の双方の表面に共通に形成された第１の主電
極、および前記第１半導体層の他方の主面側に形成され
た第２の主電極、を含む。
第１導電型の第１半導体層、前記第１半導体層の一方の
主面側に形成された、低濃度の不純物を含む第２導電型
の第２半導体層、前記第２半導体層の表面部に選択的に
形成された第１導電型の第３半導体層、前記第３半導体
層の表面部に選択的に形成された第２導電型の第４半導
体層、前記第３半導体層の内部に前記第４半導体層と離
間して選択的に形成された第１導電型の第５半導体層、
前記第４半導体層、前記第３半導体層、前記第５半導体
層および前記第３半導体層を貫通し、さらに前記第２半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、前記第３半導体層および前記第４
半導体層の双方の表面に共通に形成された第１の主電
極、および前記第１半導体層の他方の主面側に形成され
た第２の主電極、を含む。
【０００６】この半導体装置においては、前記ゲート電
極は、ソース領域として機能する第４半導体層、第１の
チャネル領域を形成しうる領域（ベース領域）として機
能する第３半導体層、ドレイン領域およびフローティン
グエミッタ領域として機能する第５半導体層およびベー
ス領域として機能する第３半導体層を貫通し、さらに第
２半導体層の内部まで達するトレンチゲート構造を有す
る。このトレンチゲート構造のＭＯＳＦＥＴ、ドリフト
領域（ベース層）として機能する第２半導体層およびエ
ミッタ層として機能する第１半導体層によってＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）素子が形成される。また、第１，
第２，第３および第５半導体層によってサイリスタが形
成される。このように、ＩＧＢＴとサイリスタとが同一
のトレンチゲートを用いてコントロールされることによ
り、素子のターンオン時間を短くすることができる。
極は、ソース領域として機能する第４半導体層、第１の
チャネル領域を形成しうる領域（ベース領域）として機
能する第３半導体層、ドレイン領域およびフローティン
グエミッタ領域として機能する第５半導体層およびベー
ス領域として機能する第３半導体層を貫通し、さらに第
２半導体層の内部まで達するトレンチゲート構造を有す
る。このトレンチゲート構造のＭＯＳＦＥＴ、ドリフト
領域（ベース層）として機能する第２半導体層およびエ
ミッタ層として機能する第１半導体層によってＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）素子が形成される。また、第１，
第２，第３および第５半導体層によってサイリスタが形
成される。このように、ＩＧＢＴとサイリスタとが同一
のトレンチゲートを用いてコントロールされることによ
り、素子のターンオン時間を短くすることができる。
【０００７】さらに、本発明に係る他の半導体装置は、
第１導電型の第１半導体層、前記第１半導体層の一方の
主面側に形成された、低濃度の不純物を含む第２導電型
の第２半導体層、前記第２半導体層の表面部に選択的に
形成された第１導電型の第３半導体層、前記第３半導体
層の表面部に選択的に形成された第２導電型の第４半導
体層、前記第３半導体層の内部に前記第４半導体層と離
間して選択的に形成された第２導電型の第５半導体層、
前記第４半導体層および前記第３半導体層を貫通し、少
なくとも前記第５半導体層に達するトレンチ内に、絶縁
膜を介して形成された第１のゲート電極、前記第２導電
型の第４半導体層に隣接する前記第１導電型の第３半導
体層の表面に、絶縁膜を介して形成された第２のゲート
電極、前記第３半導体層および前記第４半導体層の双方
の表面に共通に形成された第１の主電極、および前記第
１半導体層の他方の主面側に形成された第２の主電極、
を含む。
第１導電型の第１半導体層、前記第１半導体層の一方の
主面側に形成された、低濃度の不純物を含む第２導電型
の第２半導体層、前記第２半導体層の表面部に選択的に
形成された第１導電型の第３半導体層、前記第３半導体
層の表面部に選択的に形成された第２導電型の第４半導
体層、前記第３半導体層の内部に前記第４半導体層と離
間して選択的に形成された第２導電型の第５半導体層、
前記第４半導体層および前記第３半導体層を貫通し、少
なくとも前記第５半導体層に達するトレンチ内に、絶縁
膜を介して形成された第１のゲート電極、前記第２導電
型の第４半導体層に隣接する前記第１導電型の第３半導
体層の表面に、絶縁膜を介して形成された第２のゲート
電極、前記第３半導体層および前記第４半導体層の双方
の表面に共通に形成された第１の主電極、および前記第
１半導体層の他方の主面側に形成された第２の主電極、
を含む。
【０００８】この半導体装置においては、ＭＯＳＦＥＴ
のソース領域として機能する第４半導体層、チャネル領
域を形成し得る領域（ベース領域）として機能する第３
半導体層を貫通し、さらにドレイン領域およびフローテ
ィングエミッタ領域として機能する第５半導体層に達す
るトレンチ構造の第１のゲート電極を有する。そして、
このＭＯＳゲートに加えて、このＭＯＳゲートと異なる
ルートにＩＧＢＴが形成されている。このＩＧＢＴは、
第２のゲート電極、ＭＯＳＦＥＴのソース領域として機
能する第４半導体層、チャネル領域を形成し得る第３半
導体層、ドリフト領域として機能する第２半導体層およ
びエミッタ層として機能する第１半導体層によって構成
される。そして、第１のゲート電極を有するＭＯＳゲー
トと第２のゲート電極を有するＩＧＢＴとを独立して制
御することにより、素子のターンオンおよびターンオフ
動作を速やかに行うことができる。
のソース領域として機能する第４半導体層、チャネル領
域を形成し得る領域（ベース領域）として機能する第３
半導体層を貫通し、さらにドレイン領域およびフローテ
ィングエミッタ領域として機能する第５半導体層に達す
るトレンチ構造の第１のゲート電極を有する。そして、
このＭＯＳゲートに加えて、このＭＯＳゲートと異なる
ルートにＩＧＢＴが形成されている。このＩＧＢＴは、
第２のゲート電極、ＭＯＳＦＥＴのソース領域として機
能する第４半導体層、チャネル領域を形成し得る第３半
導体層、ドリフト領域として機能する第２半導体層およ
びエミッタ層として機能する第１半導体層によって構成
される。そして、第１のゲート電極を有するＭＯＳゲー
トと第２のゲート電極を有するＩＧＢＴとを独立して制
御することにより、素子のターンオンおよびターンオフ
動作を速やかに行うことができる。
【０００９】前記半導体装置においては、前記第５半導
体層のかわりに、前記第３半導体層とショットキー接合
が形成されうる金属層を形成することもできる。このよ
うに、ベース領域として機能する第３半導体層とフロー
ティングエミッタ領域として機能する第５半導体層とを
ショットキー接合することにより、ｐｎ接合に比べて順
方向特性が向上する。
体層のかわりに、前記第３半導体層とショットキー接合
が形成されうる金属層を形成することもできる。このよ
うに、ベース領域として機能する第３半導体層とフロー
ティングエミッタ領域として機能する第５半導体層とを
ショットキー接合することにより、ｐｎ接合に比べて順
方向特性が向上する。
【００１０】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図、図２は、図１に示すサイリスタを、上部の電
極層を除いた状態で示す平面図である。
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図、図２は、図１に示すサイリスタを、上部の電
極層を除いた状態で示す平面図である。
【００１１】（構成）このＭＯＳゲートサイリスタ１０
０においては、エミッタ層として機能するｐ+型シリコ
ン基板（第１半導体層）１０の一方の主面上に、ｎ+型
バッファ層１２が形成され、このバッファ層１２の表面
にはドリフト領域として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。前記ｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６の表面部に
は、ＭＯＳ素子のソース領域として機能するｎ+型不純
物拡散層（第４半導体層）１８ａ，１８ｂが選択的に形
成されている。さらに、前記ｐ-型ベース領域１６の内
部には、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れ
た位置に、ｎ+型フローティングエミッタ領域（第５半
導体層）２２が選択的に形成されている。
０においては、エミッタ層として機能するｐ+型シリコ
ン基板（第１半導体層）１０の一方の主面上に、ｎ+型
バッファ層１２が形成され、このバッファ層１２の表面
にはドリフト領域として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。前記ｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６の表面部に
は、ＭＯＳ素子のソース領域として機能するｎ+型不純
物拡散層（第４半導体層）１８ａ，１８ｂが選択的に形
成されている。さらに、前記ｐ-型ベース領域１６の内
部には、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れ
た位置に、ｎ+型フローティングエミッタ領域（第５半
導体層）２２が選択的に形成されている。
【００１２】そして、前記ｐ-型ベース領域１６には、
トレンチ構造のゲート電極３０が形成されている。この
ゲート電極３０は、前記ｎ+型不純物拡散層１８ａ，１
８ｂ、前記ｐ-型ベース領域１６、前記ｎ+型フローティ
ングエミッタ領域２２、前記ｐ-型ベース領域１６およ
び前記ｎ-型ベース領域１４の一部を貫通するトレンチ
内に、絶縁膜３２を介して例えばドープトポリシリコン
からなる導電層３４を形成することによって構成されて
いる。
トレンチ構造のゲート電極３０が形成されている。この
ゲート電極３０は、前記ｎ+型不純物拡散層１８ａ，１
８ｂ、前記ｐ-型ベース領域１６、前記ｎ+型フローティ
ングエミッタ領域２２、前記ｐ-型ベース領域１６およ
び前記ｎ-型ベース領域１４の一部を貫通するトレンチ
内に、絶縁膜３２を介して例えばドープトポリシリコン
からなる導電層３４を形成することによって構成されて
いる。
【００１３】また、前記ｎ+型不純物拡散領域１８ａ，
１８ｂおよびｐ-型ベース領域１６の表面に第１の主電
極であるカソード電極５０が形成されている。そして、
前記ゲート電極３０および前記カソード電極５０は絶縁
層７０によって電気的に分離されている。また、前記ｐ
+型エミッタ層１０の他方の主面には第２の主電極であ
るアノード電極６０が形成されている。
１８ｂおよびｐ-型ベース領域１６の表面に第１の主電
極であるカソード電極５０が形成されている。そして、
前記ゲート電極３０および前記カソード電極５０は絶縁
層７０によって電気的に分離されている。また、前記ｐ
+型エミッタ層１０の他方の主面には第２の主電極であ
るアノード電極６０が形成されている。
【００１４】このＭＯＳゲートサイリスタ１００におい
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型エミッタ層１０によって、ｎｐｎｐサ
イリスタが構成される。
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型エミッタ層１０によって、ｎｐｎｐサ
イリスタが構成される。
【００１５】また、ｎ+型不純物拡散領域（ソース領
域）１８ａ，１８ｂ、第１のチャネル領域２０ａ、ｎ+
型フローティングエミッタ領域２２、第２のチャネル領
域２０ｂ、ｎ-型ベース領域１４、ｎ+型バッファ層１２
およびｐ+型エミッタ層１０によって、ＩＧＢＴが構成
される。前記第１のチャネル領域２０ａは、前記ゲート
電極３０のゲート絶縁膜３２に隣接する、前記ｎ+型不
純物拡散層１８ａ，１８ｂと前記フローティングエミッ
タ領域２２との間に形成され、前記第２のチャネル領域
２０ｂは、前記ゲート電極３０のゲート絶縁膜３２に隣
接する、前記フローティングエミッタ領域２２と、ベー
ス領域１４との間に形成される。
域）１８ａ，１８ｂ、第１のチャネル領域２０ａ、ｎ+
型フローティングエミッタ領域２２、第２のチャネル領
域２０ｂ、ｎ-型ベース領域１４、ｎ+型バッファ層１２
およびｐ+型エミッタ層１０によって、ＩＧＢＴが構成
される。前記第１のチャネル領域２０ａは、前記ゲート
電極３０のゲート絶縁膜３２に隣接する、前記ｎ+型不
純物拡散層１８ａ，１８ｂと前記フローティングエミッ
タ領域２２との間に形成され、前記第２のチャネル領域
２０ｂは、前記ゲート電極３０のゲート絶縁膜３２に隣
接する、前記フローティングエミッタ領域２２と、ベー
ス領域１４との間に形成される。
【００１６】（動作）次に、本実施の形態に係るＭＯＳ
ゲートサイリスタ１００の動作について説明する。
ゲートサイリスタ１００の動作について説明する。
【００１７】まず、ゲート電極３０とアノード電極６０
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８ａ，１８ｂから第１のチャネル領域
２０ａを経てｎ+型フローティングエミッタ２２に流れ
込み、さらにそのフローティングエミッタ領域２２の内
部のゲート電極３０のゲート絶縁膜３２に沿って形成さ
れるアキミュレーション領域を流れ、さらに第２のチャ
ネル領域２０ｂを経てｎ-型ベース領域１４に流れ込
む。同時に、アノード電極６０に正電圧が印加されてい
るため、ホールがｐ+型エミッタ層１０からｎ+型バッフ
ァ層１２を経てｎ-型ベース領域１４へと流れ込む。こ
のようにして、ｎ-型ベース領域１４はエレクトロンと
ホールとによって充満され、ＩＧＢＴの動作モードとな
る。
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８ａ，１８ｂから第１のチャネル領域
２０ａを経てｎ+型フローティングエミッタ２２に流れ
込み、さらにそのフローティングエミッタ領域２２の内
部のゲート電極３０のゲート絶縁膜３２に沿って形成さ
れるアキミュレーション領域を流れ、さらに第２のチャ
ネル領域２０ｂを経てｎ-型ベース領域１４に流れ込
む。同時に、アノード電極６０に正電圧が印加されてい
るため、ホールがｐ+型エミッタ層１０からｎ+型バッフ
ァ層１２を経てｎ-型ベース領域１４へと流れ込む。こ
のようにして、ｎ-型ベース領域１４はエレクトロンと
ホールとによって充満され、ＩＧＢＴの動作モードとな
る。
【００１８】さらに、アノード電極６０の電圧を増加さ
せることにより、ｐ+型エミッタ層１０から注入された
ホールはｎ+型フローティングエミッタ領域２２直下の
ｐ-型ベース領域１６に流れ込み、このｐ-型ベース領域
１６の抵抗が低くなり、ｐ+型エミッタ層１０、ｎ+型バ
ッファ層１２およびｎ-型ベース領域１４、ｐ-型ベース
領域１６およびｎ+型フローティングエミッタ領域２２
からなるｐｎｐｎサイリスタがラッチアップの状態にな
り、サイリスタ動作を引き起こす。そして、サイリスタ
動作時には、前記フローティングエミッタ領域２２がシ
リコン基板１０の主面の方向に延びる状態で形成されて
いるため、エレクトロンの注入経路を広くすることがで
き、したがって電流が流れやすくオン電圧を低減でき
る。
せることにより、ｐ+型エミッタ層１０から注入された
ホールはｎ+型フローティングエミッタ領域２２直下の
ｐ-型ベース領域１６に流れ込み、このｐ-型ベース領域
１６の抵抗が低くなり、ｐ+型エミッタ層１０、ｎ+型バ
ッファ層１２およびｎ-型ベース領域１４、ｐ-型ベース
領域１６およびｎ+型フローティングエミッタ領域２２
からなるｐｎｐｎサイリスタがラッチアップの状態にな
り、サイリスタ動作を引き起こす。そして、サイリスタ
動作時には、前記フローティングエミッタ領域２２がシ
リコン基板１０の主面の方向に延びる状態で形成されて
いるため、エレクトロンの注入経路を広くすることがで
き、したがって電流が流れやすくオン電圧を低減でき
る。
【００１９】このように、ＩＧＢＴ素子はサイリスタ動
作を引き起こすためのトリガとして機能する。そして、
ＩＧＢＴ素子のＭＯＳＦＥＴ部分をゲート電極３０に沿
って形成しているため、従来構造の素子に比べてｐ+型
エミッタ層１０からのホールの注入をより容易に促すこ
とができ、ターンオン時間の短い、大電流を制御できる
サイリスタを実現することができる。
作を引き起こすためのトリガとして機能する。そして、
ＩＧＢＴ素子のＭＯＳＦＥＴ部分をゲート電極３０に沿
って形成しているため、従来構造の素子に比べてｐ+型
エミッタ層１０からのホールの注入をより容易に促すこ
とができ、ターンオン時間の短い、大電流を制御できる
サイリスタを実現することができる。
【００２０】また、ＭＯＳゲートサイリスタ１００をタ
ーンオフする場合には、ゲート電極３０をオフ状態とす
ることにより、ｎ+型フローティングエミッタ領域２２
はカソード電極５０から電位的に切り放され、サイリス
タ動作が停止する。
ーンオフする場合には、ゲート電極３０をオフ状態とす
ることにより、ｎ+型フローティングエミッタ領域２２
はカソード電極５０から電位的に切り放され、サイリス
タ動作が停止する。
【００２１】（製造方法）次に、図３〜図９を参照し
て、図１および図２に示すＭＯＳゲートサイリスタ１０
０の製造方法の一例について説明する。なお、各半導体
層の膜厚，サイズあるいは不純物濃度などは、素子の用
途、設計事項などによって最適な条件が選択される。
て、図１および図２に示すＭＯＳゲートサイリスタ１０
０の製造方法の一例について説明する。なお、各半導体
層の膜厚，サイズあるいは不純物濃度などは、素子の用
途、設計事項などによって最適な条件が選択される。
【００２２】まず、図３に示すように、ｐ+型シリコン
基板１０上に、ｎ+型バッファ層１２およびｎ-型ベース
領域１４をエピタキシャル成長で形成する。
基板１０上に、ｎ+型バッファ層１２およびｎ-型ベース
領域１４をエピタキシャル成長で形成する。
【００２３】ついで、図４に示すように、ｎ-型ベース
領域１４中にｐ型不純物を拡散あるいはイオン注入する
ことによってｐ-型不純物拡散層（ｐウエル）１６ａを
形成する。さらにこのｐ-型不純物拡散層１６ａ内に、
マスクＭによって所定領域にヒ素などのｎ型不純物をイ
オン注入し、ｎ+型不純物拡散層２２ａを形成する。
領域１４中にｐ型不純物を拡散あるいはイオン注入する
ことによってｐ-型不純物拡散層（ｐウエル）１６ａを
形成する。さらにこのｐ-型不純物拡散層１６ａ内に、
マスクＭによって所定領域にヒ素などのｎ型不純物をイ
オン注入し、ｎ+型不純物拡散層２２ａを形成する。
【００２４】ついで、図５に示すように、ｎ-型ベース
領域１４ｂをエピタキシャル成長で形成する。ついで、
図６に示すように、アニール処理を行うことによりｎ+
型不純物拡散層２２ａを熱拡散させることによりｎ+型
フローティングエミッタ領域２２を形成する。
領域１４ｂをエピタキシャル成長で形成する。ついで、
図６に示すように、アニール処理を行うことによりｎ+
型不純物拡散層２２ａを熱拡散させることによりｎ+型
フローティングエミッタ領域２２を形成する。
【００２５】ついで、図７に示すように、ｎ-型ベース
領域１４ｂにｐ型不純物を拡散またはイオン注入するこ
とによってｐ-型不純物拡散層１６ｂを形成し、ｐ-型ベ
ース領域１６を形成する。さらに、ｐ-型ベース領域１
６の表面部にｎ型不純物を選択的にイオン注入すること
によって、ｎ+型不純物拡散層１８を形成する。
領域１４ｂにｐ型不純物を拡散またはイオン注入するこ
とによってｐ-型不純物拡散層１６ｂを形成し、ｐ-型ベ
ース領域１６を形成する。さらに、ｐ-型ベース領域１
６の表面部にｎ型不純物を選択的にイオン注入すること
によって、ｎ+型不純物拡散層１８を形成する。
【００２６】さらに、図８に示すように、図示しないマ
スクを形成し、ＲＩＥなどのドライエッチングによって
ウエハの選択的除去を行い、ｎ+型不純物拡散層１８、
ｐ-型ベース領域１６、ｎ+型フローティングエミッタ領
域２２、ｐ-型ベース領域１６およびｎ-型ベース領域１
４の一部に達するトレンチを形成する。ついで、マスク
を除去した後に、トレンチの内壁を含むウエハ全面にシ
リコン酸化膜からなる絶縁膜３２を形成し、さらにトレ
ンチの内部を埋めるようにドープトポリシリコンからな
る導電層３４を形成し、半導体層上面の不要な絶縁膜お
よび導電層を除去してトレンチ構造のゲート電極３０を
形成する。
スクを形成し、ＲＩＥなどのドライエッチングによって
ウエハの選択的除去を行い、ｎ+型不純物拡散層１８、
ｐ-型ベース領域１６、ｎ+型フローティングエミッタ領
域２２、ｐ-型ベース領域１６およびｎ-型ベース領域１
４の一部に達するトレンチを形成する。ついで、マスク
を除去した後に、トレンチの内壁を含むウエハ全面にシ
リコン酸化膜からなる絶縁膜３２を形成し、さらにトレ
ンチの内部を埋めるようにドープトポリシリコンからな
る導電層３４を形成し、半導体層上面の不要な絶縁膜お
よび導電層を除去してトレンチ構造のゲート電極３０を
形成する。
【００２７】ついで、図９に示すように、少なくともｎ
+型不純物拡散層１８ａとｐ-型ベース領域１６とに跨る
ように、一方の主電極であるカソード電極５０を形成
し、ｐ+型シリコン基板１０の下面に他方の主電極であ
るアノード電極６０を形成する。
+型不純物拡散層１８ａとｐ-型ベース領域１６とに跨る
ように、一方の主電極であるカソード電極５０を形成
し、ｐ+型シリコン基板１０の下面に他方の主電極であ
るアノード電極６０を形成する。
【００２８】以上述べた製造方法は、一例であって、他
の製造方法を採用してもよい。例えば、エピタキシャル
成長の代わりにアモルファスシリコンを成膜した後にア
ニール処理を行うことにより、アモルファスシリコンを
単結晶シリコンに再結晶化する方法などを採用すること
ができる。なお、上述した製造方法は、基本的には他の
実施の形態にかかる半導体装置にも適用することができ
る。
の製造方法を採用してもよい。例えば、エピタキシャル
成長の代わりにアモルファスシリコンを成膜した後にア
ニール処理を行うことにより、アモルファスシリコンを
単結晶シリコンに再結晶化する方法などを採用すること
ができる。なお、上述した製造方法は、基本的には他の
実施の形態にかかる半導体装置にも適用することができ
る。
【００２９】（第２の実施の形態）図１０は、本発明を
適用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）２００を模式的に示す断面
図である。
適用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）２００を模式的に示す断面
図である。
【００３０】（構成）このＭＯＳゲートサイリスタ２０
０においては、エミッタ層として機能するｐ+型シリコ
ン基板（第１半導体層）１０の一方の主面上に、ｎ+型
バッファ層１２が形成され、このバッファ層１２の表面
にはドリフト領域として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。前記ｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６の表面部に
は、ＭＯＳ素子のソース領域として機能するｎ+型不純
物拡散層（第４半導体層）１８ａ，１８ｂが選択的に形
成されている。さらに、前記ｐ-型ベース領域１６の内
部には、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れ
た位置に、ｎ+型フローティングエミッタ領域（第５半
導体層）２２が選択的に形成されている。
０においては、エミッタ層として機能するｐ+型シリコ
ン基板（第１半導体層）１０の一方の主面上に、ｎ+型
バッファ層１２が形成され、このバッファ層１２の表面
にはドリフト領域として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。前記ｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６の表面部に
は、ＭＯＳ素子のソース領域として機能するｎ+型不純
物拡散層（第４半導体層）１８ａ，１８ｂが選択的に形
成されている。さらに、前記ｐ-型ベース領域１６の内
部には、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れ
た位置に、ｎ+型フローティングエミッタ領域（第５半
導体層）２２が選択的に形成されている。
【００３１】そして、前記ｐ-型ベース領域１６には、
トレンチ構造の第１のゲート電極３０が形成されてい
る。このゲート電極３０は、前記ｎ+型不純物拡散層１
８ａ，１８ｂおよび前記ｐ-型ベース領域１６を貫通
し、さらに前記ｎ+型フローティングエミッタ領域２２
に達するトレンチ内に、絶縁膜３２を介して例えばドー
プトポリシリコンからなる導電層３４を形成することに
よって構成されている。また、前記ｎ+型不純物拡散領
域１８ｂの一部、および前記ｐ-型ベース領域１６の表
面に絶縁膜４２を介して第２のゲート電極４０が形成さ
れている。
トレンチ構造の第１のゲート電極３０が形成されてい
る。このゲート電極３０は、前記ｎ+型不純物拡散層１
８ａ，１８ｂおよび前記ｐ-型ベース領域１６を貫通
し、さらに前記ｎ+型フローティングエミッタ領域２２
に達するトレンチ内に、絶縁膜３２を介して例えばドー
プトポリシリコンからなる導電層３４を形成することに
よって構成されている。また、前記ｎ+型不純物拡散領
域１８ｂの一部、および前記ｐ-型ベース領域１６の表
面に絶縁膜４２を介して第２のゲート電極４０が形成さ
れている。
【００３２】さらに、前記ｎ+型不純物拡散領域１８
ａ，１８ｂおよびｐ-型ベース領域１６の表面に第１の
主電極であるカソード電極５０が形成されている。そし
て、前記ゲート電極３０および前記カソード電極５０は
絶縁層７０によって電気的に分離されている。また、前
記ｐ+型エミッタ層１０の他方の主面には第２の主電極
であるアノード電極６０が形成されている。
ａ，１８ｂおよびｐ-型ベース領域１６の表面に第１の
主電極であるカソード電極５０が形成されている。そし
て、前記ゲート電極３０および前記カソード電極５０は
絶縁層７０によって電気的に分離されている。また、前
記ｐ+型エミッタ層１０の他方の主面には第２の主電極
であるアノード電極６０が形成されている。
【００３３】このサイリスタ２００においては、ｎ+型
フローティングエミッタ領域２２、ｐ-型ベース領域１
６、ｎ-型ベース領域１４、ｎ+型バッファ層１２および
ｐ+型エミッタ層１０によって、ｎｐｎｐサイリスタが
構成される。
フローティングエミッタ領域２２、ｐ-型ベース領域１
６、ｎ-型ベース領域１４、ｎ+型バッファ層１２および
ｐ+型エミッタ層１０によって、ｎｐｎｐサイリスタが
構成される。
【００３４】また、ｎ+型不純物拡散領域（ソース領
域）１８ａ，１８ｂ、ｎ+型フローティングエミッタ領
域（ドレイン領域）２２、トレンチゲート電極３０およ
び第１のチャネル領域２０ａによってＭＯＳＦＥＴが構
成される。前記第１のチャネル領域２０は、前記ゲート
電極３０のゲート絶縁膜３２に隣接する、前記ｎ+型不
純物拡散層１８ａ，１８ｂと前記フローティングエミッ
タ領域２２との間に形成される。そして、このＭＯＳＦ
ＥＴによって、ｎｐｎｐサイリスタを構成するフローテ
ィングエミッタ領域２２にエレクトロンが供給される。
域）１８ａ，１８ｂ、ｎ+型フローティングエミッタ領
域（ドレイン領域）２２、トレンチゲート電極３０およ
び第１のチャネル領域２０ａによってＭＯＳＦＥＴが構
成される。前記第１のチャネル領域２０は、前記ゲート
電極３０のゲート絶縁膜３２に隣接する、前記ｎ+型不
純物拡散層１８ａ，１８ｂと前記フローティングエミッ
タ領域２２との間に形成される。そして、このＭＯＳＦ
ＥＴによって、ｎｐｎｐサイリスタを構成するフローテ
ィングエミッタ領域２２にエレクトロンが供給される。
【００３５】また、一方のｎ+型不純物拡散領域１８
ｂ、第２のチャネル領域２０ｂ、ｎ-型ベース領域１
４、ｎ+型バッファ層１２およびｐ+型エミッタ層１０に
よってＩＧＢＴが構成される。
ｂ、第２のチャネル領域２０ｂ、ｎ-型ベース領域１
４、ｎ+型バッファ層１２およびｐ+型エミッタ層１０に
よってＩＧＢＴが構成される。
【００３６】（動作）つぎに、本実施の形態に係るＭＯ
Ｓゲートサイリスタ２００の動作について説明する。
Ｓゲートサイリスタ２００の動作について説明する。
【００３７】このＭＯＳゲートサイリスタ２００におい
ては、トレンチ構造の第１のゲート電極３０とは別に、
平面構造の第２のゲート電極４０を用いたＩＧＢＴを有
することにより、第１のゲート電極３０と第２のゲート
電極４０とを独立して駆動することができる。
ては、トレンチ構造の第１のゲート電極３０とは別に、
平面構造の第２のゲート電極４０を用いたＩＧＢＴを有
することにより、第１のゲート電極３０と第２のゲート
電極４０とを独立して駆動することができる。
【００３８】まず、ＭＯＳゲートサイリスタ２００をタ
ーンオンさせる場合には、第２のゲート電極４０をオン
させ、ＩＧＢＴをオン動作させる。この状態でｐ+型エ
ミッタ層１０からのホールの注入を促すことができる。
また、同時に第１のゲート電極３０をオンさせ、ｐ+型
エミッタ層１０からのホールの注入に併せて、ｎ+型不
純物拡散層１８ａ，１８ｂから第１のチャネル領域２０
ａを介してドレイン領域として機能するｎ+型フローテ
ィングエミッタ領域２２にエレクトロンを注入する。こ
のフローティングエミッタ領域２２は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域２２の電位は高くなり、ＭＯＳＦＥ
Ｔのドレインとして動作する。そして、このＭＯＳＦＥ
Ｔの動作により、フローティングエミッタ領域２２の内
部にエレクトロンを注入すると共に、ＩＧＢＴ動作にに
よりｐ+型エミッタ層１０からのホールが注入され、フ
ローティングエミッタ領域２２直下のｐ-型ベース領域
１６の電位障壁が低くなり、このフローティングエミッ
タ領域２２とｐ-型ベース領域１６の多数キャリアによ
りサイリスタ動作が始まる。そして、サイリスタ動作時
には、前記フローティングエミッタ領域２２がシリコン
基板１０の主面の方向に延びる状態で形成されているた
め、エレクトロンの注入経路を広くすることができ、し
たがって電流が流れやすくオン電圧を低減できる。
ーンオンさせる場合には、第２のゲート電極４０をオン
させ、ＩＧＢＴをオン動作させる。この状態でｐ+型エ
ミッタ層１０からのホールの注入を促すことができる。
また、同時に第１のゲート電極３０をオンさせ、ｐ+型
エミッタ層１０からのホールの注入に併せて、ｎ+型不
純物拡散層１８ａ，１８ｂから第１のチャネル領域２０
ａを介してドレイン領域として機能するｎ+型フローテ
ィングエミッタ領域２２にエレクトロンを注入する。こ
のフローティングエミッタ領域２２は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域２２の電位は高くなり、ＭＯＳＦＥ
Ｔのドレインとして動作する。そして、このＭＯＳＦＥ
Ｔの動作により、フローティングエミッタ領域２２の内
部にエレクトロンを注入すると共に、ＩＧＢＴ動作にに
よりｐ+型エミッタ層１０からのホールが注入され、フ
ローティングエミッタ領域２２直下のｐ-型ベース領域
１６の電位障壁が低くなり、このフローティングエミッ
タ領域２２とｐ-型ベース領域１６の多数キャリアによ
りサイリスタ動作が始まる。そして、サイリスタ動作時
には、前記フローティングエミッタ領域２２がシリコン
基板１０の主面の方向に延びる状態で形成されているた
め、エレクトロンの注入経路を広くすることができ、し
たがって電流が流れやすくオン電圧を低減できる。
【００３９】このように、まずＩＧＢＴをオンさせるこ
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。また、ＭＯＳゲートサイリスタ２００をターン
オフする場合には、第１のゲート電極３０をまずオフ状
態とすることにより、素子内部での動作をサイリスタ動
作状態からＩＧＢＴ動作状態へと移行することができ、
その後、第２のゲート電極４０をオフすることにより、
素子内部のキャリアを確実かつ短時間でオフ動作させる
ことができる。
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。また、ＭＯＳゲートサイリスタ２００をターン
オフする場合には、第１のゲート電極３０をまずオフ状
態とすることにより、素子内部での動作をサイリスタ動
作状態からＩＧＢＴ動作状態へと移行することができ、
その後、第２のゲート電極４０をオフすることにより、
素子内部のキャリアを確実かつ短時間でオフ動作させる
ことができる。
【００４０】（第３の実施の形態）図１１は、本発明を
適用した、ＭＯＳゲートによって制御されるサイリスタ
３００を模式的に示す断面図である。この実施の形態に
おいて、図１に示す第１の実施の形態のサイリスタ１０
０と実質的に同一の部分には同一の符号を付してその詳
細な説明を省略する。
適用した、ＭＯＳゲートによって制御されるサイリスタ
３００を模式的に示す断面図である。この実施の形態に
おいて、図１に示す第１の実施の形態のサイリスタ１０
０と実質的に同一の部分には同一の符号を付してその詳
細な説明を省略する。
【００４１】本実施の形態においては、前記第１の実施
の形態と、フローティングエミッタ領域をｎ+型不純物
拡散層の代わりにショットキーメタルからなるフローテ
ィングエミッタ領域２４を形成した点で異なる。ｐ-型
ベース領域１６に対してショットキー接合が可能な金属
としては、例えばニッケルなどを用いることができる。
このように、ｐ-型ベース領域１６にショットキー接合
が形成される金属からなるフローティングエミッタ領域
２４を形成することにより、ｐｎ接合に比べて順方向特
性が良好なショットキー接合を構成することができる。
その結果、素子のターンオン時間を短くすることがで
き、さらに素子のオン電圧を低くすることができる点で
サイリスタ特性が向上する。
の形態と、フローティングエミッタ領域をｎ+型不純物
拡散層の代わりにショットキーメタルからなるフローテ
ィングエミッタ領域２４を形成した点で異なる。ｐ-型
ベース領域１６に対してショットキー接合が可能な金属
としては、例えばニッケルなどを用いることができる。
このように、ｐ-型ベース領域１６にショットキー接合
が形成される金属からなるフローティングエミッタ領域
２４を形成することにより、ｐｎ接合に比べて順方向特
性が良好なショットキー接合を構成することができる。
その結果、素子のターンオン時間を短くすることがで
き、さらに素子のオン電圧を低くすることができる点で
サイリスタ特性が向上する。
【００４２】（第４の実施の形態）図１２は、本発明を
適用した、ＭＯＳゲートによって制御されるサイリスタ
４００を模式的に示す断面図である。図１２において、
図１に示す第１の実施の形態に係るサイリスタ１００と
実質的に同一な部分には同一の符号を付して、その詳細
な説明を省略する。
適用した、ＭＯＳゲートによって制御されるサイリスタ
４００を模式的に示す断面図である。図１２において、
図１に示す第１の実施の形態に係るサイリスタ１００と
実質的に同一な部分には同一の符号を付して、その詳細
な説明を省略する。
【００４３】本実施の形態において特徴的なことは、ｎ
+型フローティングエミッタ領域２２の直下に位置する
ｐ-型ベース領域１６の底部を波形に形成したことにあ
る。このようにｐ-型ベース領域１６の底部を波形にす
ることにより、ｐ-型ベース領域１６の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、素子のオン電圧が低く
なる利点がある。
+型フローティングエミッタ領域２２の直下に位置する
ｐ-型ベース領域１６の底部を波形に形成したことにあ
る。このようにｐ-型ベース領域１６の底部を波形にす
ることにより、ｐ-型ベース領域１６の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、素子のオン電圧が低く
なる利点がある。
【００４４】ｐ-型ベース領域１６の底部を波形にする
方法としては、例えばｐ型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
方法としては、例えばｐ型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
【００４５】（第５の実施の形態）図１３は、トレンチ
構造のゲート電極３０の変形例を示す斜視図である。こ
の例のゲート電極３０においては、その平面形状が十字
型をなしている。このように、ゲート電極３０の平面形
状を十字型に構成することにより、図２に示すストライ
プ構造のゲート電極に比べて、相対的にチャネル領域が
増大し、ＭＯＳＦＥＴの抵抗を小さくすることができ
る。その結果、オン電圧を低くすることができる。
構造のゲート電極３０の変形例を示す斜視図である。こ
の例のゲート電極３０においては、その平面形状が十字
型をなしている。このように、ゲート電極３０の平面形
状を十字型に構成することにより、図２に示すストライ
プ構造のゲート電極に比べて、相対的にチャネル領域が
増大し、ＭＯＳＦＥＴの抵抗を小さくすることができ
る。その結果、オン電圧を低くすることができる。
【００４６】図１３に示すゲート電極３０の変形例は一
例であって、チャネル領域の増大を達成することができ
る限り、他の態様をとることもできる。
例であって、チャネル領域の増大を達成することができ
る限り、他の態様をとることもできる。
【００４７】以上述べた第３の実施の形態から第５の実
施の形態は、第１の実施の形態のみならず第２の実施の
形態にも同様に適用することができ、同様の作用効果を
得ることができる。また、前記実施の形態では、第１導
電型としてｐ型、第２導電型としてｎ型の半導体装置に
ついて述べたが、この逆の導電型であってもよい。
施の形態は、第１の実施の形態のみならず第２の実施の
形態にも同様に適用することができ、同様の作用効果を
得ることができる。また、前記実施の形態では、第１導
電型としてｐ型、第２導電型としてｎ型の半導体装置に
ついて述べたが、この逆の導電型であってもよい。
【００４８】
【図１】本発明の第１の実施の形態に係るサイリスタを
模式的に示す断面図である。
模式的に示す断面図である。
【図２】図１に示すサイリスタの平面構造を示す図であ
る。
る。
【図３】図１および図２に示すサイリスタの製造工程を
模式的に示す断面図である。
模式的に示す断面図である。
【図４】図３に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図５】図４に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図６】図５に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図７】図６に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図８】図７に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図９】図８に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図１０】本発明の第２の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図１１】本発明の第３の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図１２】本発明の第４の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図１３】本発明の第５の実施の形態に係るサイリスタ
の部分を模式的に示す斜視図である。
の部分を模式的に示す斜視図である。
１０ ｐ+型シリコン基板 １２ ｎ+型バッファ層 １４ ｎ-型ベース領域 １６ ｐ-型ベース領域 １８，１８ａ，１８ｂ ｎ+型不純物拡散層 ２０ａ 第１のチャネル領域 ２０ｂ 第２のチャネル領域 ２２，２４ フローティングエミッタ領域 ３０，４０ ゲート電極 ３２，４２ 絶縁膜 ３４ 導電層 ５０ カソード電極 ６０ アノード電極 １００，２００，３００，４００ サイリスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (3)
- 【請求項１】 第１導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された、低濃度
の不純物を含む第２導電型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第３半導体層の内部に前記第４半導体層と離間して
選択的に形成された第１導電型の第５半導体層、 前記第４半導体層、前記第３半導体層、前記第５半導体
層および前記第３半導体層を貫通し、さらに前記第２半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、 前記第３半導体層および前記第４半導体層の双方の表面
に共通に形成された第１の主電極、および前記第１半導
体層の他方の主面側に形成された第２の主電極、 を含む半導体装置。 - 【請求項２】 第１導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された、低濃度
の不純物を含む第２導電型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第３半導体層の内部に前記第４半導体層と離間して
選択的に形成された第２導電型の第５半導体層、 前記第４半導体層および前記第３半導体層を貫通し、少
なくとも前記第５半導体層に達するトレンチ内に、絶縁
膜を介して形成された第１のゲート電極、 前記第２導電型の第４半導体層に隣接する前記第１導電
型の第３半導体層の表面に、絶縁膜を介して形成された
第２のゲート電極、 前記第３半導体層および前記第４半導体層の双方の表面
に共通に形成された第１の主電極、および前記第１半導
体層の他方の主面側に形成された第２の主電極、 を含む半導体装置。 - 【請求項３】 請求項１または２において、 前記第５半導体層のかわりに、前記第３半導体層とショ
ットキー接合が形成される金属層を有する半導体装置。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267570A (ja) * | 2000-03-15 | 2001-09-28 | Mitsubishi Electric Corp | 半導体装置及び半導体装置製造方法 |
| JP2005210047A (ja) * | 2003-12-24 | 2005-08-04 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| US7230297B2 (en) | 2004-05-14 | 2007-06-12 | Kabushiki Kaisha Toshiba | Trench-gated MOSFET including schottky diode therein |
| JPWO2005109521A1 (ja) * | 2004-05-12 | 2008-03-21 | 株式会社豊田中央研究所 | 半導体装置 |
| JP2008205205A (ja) * | 2007-02-20 | 2008-09-04 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
| JP2008282999A (ja) * | 2007-05-10 | 2008-11-20 | Denso Corp | 半導体装置 |
| WO2010047267A1 (ja) | 2008-10-24 | 2010-04-29 | トヨタ自動車株式会社 | Ｉｇｂｔ、及び、ｉｇｂｔの製造方法 |
| US9190503B2 (en) | 2011-09-28 | 2015-11-17 | Toyota Jidosha Kabushiki Kaisha | IGBT and method of manufacturing the same |
| WO2018017946A1 (en) * | 2016-07-22 | 2018-01-25 | Pakal Technologies Llc | Insulated gate turn-off device with turn-off schottky-barrier mosfet |
| WO2018220879A1 (ja) * | 2017-05-31 | 2018-12-06 | 富士電機株式会社 | 半導体装置 |
| KR20200062580A (ko) * | 2018-11-27 | 2020-06-04 | 한양대학교 산학협력단 | 2단자 수직형 사이리스터 기반 1t 디램 |
-
1998
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267570A (ja) * | 2000-03-15 | 2001-09-28 | Mitsubishi Electric Corp | 半導体装置及び半導体装置製造方法 |
| JP2005210047A (ja) * | 2003-12-24 | 2005-08-04 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP5087272B2 (ja) * | 2004-05-12 | 2012-12-05 | 株式会社豊田中央研究所 | 半導体装置 |
| JPWO2005109521A1 (ja) * | 2004-05-12 | 2008-03-21 | 株式会社豊田中央研究所 | 半導体装置 |
| US7230297B2 (en) | 2004-05-14 | 2007-06-12 | Kabushiki Kaisha Toshiba | Trench-gated MOSFET including schottky diode therein |
| US7564097B2 (en) | 2004-05-14 | 2009-07-21 | Kabushiki Kaisha Toshiba | Trench-gated MOSFET including schottky diode therein |
| JP2008205205A (ja) * | 2007-02-20 | 2008-09-04 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
| JP2008282999A (ja) * | 2007-05-10 | 2008-11-20 | Denso Corp | 半導体装置 |
| JP2010103326A (ja) * | 2008-10-24 | 2010-05-06 | Toyota Motor Corp | Ｉｇｂｔ、及び、ｉｇｂｔの製造方法 |
| CN102197487A (zh) * | 2008-10-24 | 2011-09-21 | 丰田自动车株式会社 | 绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法 |
| WO2010047267A1 (ja) | 2008-10-24 | 2010-04-29 | トヨタ自動車株式会社 | Ｉｇｂｔ、及び、ｉｇｂｔの製造方法 |
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| US9601592B2 (en) | 2011-09-28 | 2017-03-21 | Toyota Jidosha Kabushiki Kaisha | IGBT and method of manufacturing the same |
| WO2018017946A1 (en) * | 2016-07-22 | 2018-01-25 | Pakal Technologies Llc | Insulated gate turn-off device with turn-off schottky-barrier mosfet |
| US9935188B2 (en) | 2016-07-22 | 2018-04-03 | Pakal Technologies Llc | Insulated gate turn-off device with turn-off Schottky-Barrier MOSFET |
| WO2018220879A1 (ja) * | 2017-05-31 | 2018-12-06 | 富士電機株式会社 | 半導体装置 |
| JPWO2018220879A1 (ja) * | 2017-05-31 | 2019-11-07 | 富士電機株式会社 | 半導体装置 |
| US11094808B2 (en) | 2017-05-31 | 2021-08-17 | Fuji Electric Co., Ltd. | Semiconductor device |
| KR20200062580A (ko) * | 2018-11-27 | 2020-06-04 | 한양대학교 산학협력단 | 2단자 수직형 사이리스터 기반 1t 디램 |
| WO2020111521A1 (ko) * | 2018-11-27 | 2020-06-04 | 한양대학교 산학협력단 | 2단자 수직형 사이리스터 기반 1t 디램 |
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