JP2005210047A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005210047A
JP2005210047A JP2004092975A JP2004092975A JP2005210047A JP 2005210047 A JP2005210047 A JP 2005210047A JP 2004092975 A JP2004092975 A JP 2004092975A JP 2004092975 A JP2004092975 A JP 2004092975A JP 2005210047 A JP2005210047 A JP 2005210047A
Authority
JP
Japan
Prior art keywords
region
conductivity type
semiconductor
contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004092975A
Other languages
English (en)
Other versions
JP4723816B2 (ja
Inventor
Sachiko Kawaji
佐智子 河路
Takahide Sugiyama
隆英 杉山
Masanori Usui
正則 臼井
Koji Hotta
幸司 堀田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2004092975A priority Critical patent/JP4723816B2/ja
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to EP04801653A priority patent/EP1697995B1/en
Priority to KR1020067014839A priority patent/KR100802527B1/ko
Priority to US10/581,664 priority patent/US7737491B2/en
Priority to EP08004963A priority patent/EP2146377B1/en
Priority to PCT/JP2004/018432 priority patent/WO2005062385A1/en
Priority to DE602004029714T priority patent/DE602004029714D1/de
Publication of JP2005210047A publication Critical patent/JP2005210047A/ja
Application granted granted Critical
Publication of JP4723816B2 publication Critical patent/JP4723816B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 エミッタ・コレクタ電極間の正孔キャリア濃度を高くしてオン電圧を低減する。
【解決手段】 一対の主電極（エミッタ・コレクタ電極）と、その一対の主電極間を流れる電流のオン・オフを制御するトレンチゲート電極３２を備えているＩＧＢＴ(Insulated Bipolar Transistor)において、ボディ領域２８とドリフト領域２６の接合界面よりボディ領域２８側にｎ型のフローティング半導体領域が形成されていることを特徴としている。さらに、このフローティング半導体領域４０がボディコンタクト領域３４に接して形成されているのが好ましい。
【選択図】 図１

Description

本発明は、一対の主電極と、その一対の主電極間を流れる電流のオン・オフを制御するゲート電極を備えた半導体装置に関し、とくにその半導体装置のオン電圧あるいはオン抵抗の低減化に関する。
半導体装置の一例として、バイポーラトランジスタの表面部にＭＯＳ構造を備えたＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。この種の半導体装置は、一対の主電極と、その一対の主電極間を流れる電流のオン・オフを制御するゲート電極を備えている。ゲート電極にオン電圧が印加されると、一方の主電極からは半導体領域に電子キャリアが注入され、他方の主電極からは半導体領域に正孔キャリアが注入される。これにより半導体領域に伝導度変調が起こり、低いオン電圧を実現する。
特許文献１には、この種の半導体装置において、低いオン電圧を実現する技術が記載されている。
特開平８−３１６４７９号公報（その公報の図３参照）
特許文献１に記載されている半導体装置を図１７に模式的に示す（以下、本明細書ではこの構成を従来構造と称する）。図１７に示す半導体装置１５は、一対の主電極（この場合はエミッタ電極とコレクタ電極）間を流れる電流のオン・オフを制御するトレンチゲート電極３３２を備えている。
半導体装置１５は、エミッタ電極Ｅと接続するｐ＋型のボディコンタクト領域３３４と、そのエミッタ電極Ｅと接続するｎ＋型のエミッタ領域３３６と、そのボディコンタクト領域３３４とエミッタ領域３３６を囲繞するｐ−型のボディ領域３２８と、そのボディ領域３２８と接するｎ−型のドリフト領域３２６とを備えている。ボディ領域３２８とドリフト領域３２６の間には、ｎ＋型の半導体領域３４０が設けられている。エミッタ領域３３６を貫いてトレンチが形成され、そのトレンチにトレンチゲート電極３３２が埋め込まれている。トレンチゲート電極３３２は、ゲート絶縁膜３３３を介してエミッタ領域３３６とドリフト領域３２６を隔てているボディ領域３２８に対向している。
ドリフト領域３２６と接するｎ＋型のバッファ領域３２４と、そのバッファ領域３２４に接するｐ＋型のコレクタ領域３２２とを備え、そのコレクタ領域３２２はコレクタ電極Ｃに接続されている。
半導体装置１５のオン状態の動作を説明する。エミッタ電極Ｅを接地し、コレクタ電極Ｃとトレンチゲート電極３３２に正電圧を印加すると、ボディ領域３２８のうちトレンチゲート電極３３２と対向する箇所がｎ型に反転される。電子キャリアがエミッタ領域３３６からそのｎ型に反転した箇所を経由しドリフト領域３２６へ注入され、そしてバッファ領域３２４内に蓄積する。電子キャリアがバッファ領域３２４に蓄積すると、バッファ領域３２４とコレクタ領域３２２の接触電位差が低下し、コレクタ領域３２２からバッファ領域３２４とドリフト領域３２６へ正孔キャリアが注入される。これによりバッファ領域３２４及びドリフト領域３２６に伝導度変調が起こり、低いオン電圧を実現する。
コレクタ領域３２２から注入された正孔キャリアは、電子キャリアと再結合して消滅するか、ボディ領域３２８とボディコンタクト領域３３４を経由してエミッタ電極Ｅへと排出される。
半導体装置１５は、ドリフト領域３２６の上部にそのドリフト領域３２６よりも不純物濃度が高濃度の半導体領域３４０が形成されている。したがって、エミッタ電極Ｅへと排出される正孔キャリアが、この半導体領域３４０とドリフト領域３２６の界面に形成されるポテンシャル障壁によってドリフト領域３２６内に溜まり易くなる（図１７参照）。これにより、エミッタ・コレクタ電極間の正孔キャリア濃度が大きくなりオン電圧が低減される。
しかしながら、特許文献１の半導体装置１５において、半導体領域３４０を抜けてボディ領域３２８に流入した少数キャリアは、すぐにボディコンタクト領域３３４を経由してエミッタ電極Ｅへと排出されており、ボディ領域３２８内の少数キャリア濃度は小さいままであった。
本発明の目的は、ボディ領域内の少数キャリア濃度を高めることで、オン電圧の低減化を図ることを目的とする。
本発明の半導体装置は、一対の主電極と、一方の主電極と接続する第１導電型のボディコンタクト領域と、その一方の主電極と接続する第２導電型の第２導電型半導体領域と、そのボディコンタクト領域と第２導電型半導体領域の少なくとも一部と接する第１導電型のボディ領域と、そのボディ領域と接するとともに、ボディコンタクト領域と第２導電型半導体領域からボディ領域によって隔てられている第２導電型のドリフト領域と、前記第２導電型半導体領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えている。
本発明の一つの半導体装置は、ボディ領域とドリフト領域の接合界面よりボディ領域側に第２導電型のフローティング半導体領域及び／又は絶縁層が形成されていることを特徴としている。フローティング半導体領域は、ドリフト領域と離反して形成されており、フローティング状態である。フローティング半導体領域又は絶縁層が複数個形成されていてもよく、また半導体装置内に同時に形成されていてもよい。
このフローティング半導体領域及び／又は絶縁層の形成位置は、ボディ領域内であってもよく、ボディコンタクト領域に直接接触していてもよく、あるいはボディコンタクト領域内に形成されていてもよい。要は、ボディ領域とドリフト領域の接合界面よりもボディ領域側に形成されていればよい。
なお、本発明はＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ等に適用することができ、ＭＯＳＦＥＴであれば一対の主電極はドレイン・ソース電極であり、第２導電型半導体領域がソース領域となる。ＩＧＢＴやサイリスタであれば一対の主電極はエミッタ・コレクタ電極であり、第２導電型半導体領域がエミッタ領域となる。
従来構造では、ボディ領域内の少数キャリア濃度は、そのボディ領域内に亘って小さいという問題があった。上記の半導体装置によると、ボディ領域とドリフト領域の接合界面よりもボディ領域側に第２導電型のフローティング半導体領域が形成されているために、そのフローティング半導体領域によって少数キャリアはボディ領域内に溜められる。したがって、ボディ領域内の少数キャリア濃度が高くなり、ひいては一対の主電極間の少数キャリア濃度が高くなる。このためオン電圧の低減を実現できる。
第２導電型半導体領域の膜厚が、フローティング半導体領域又は絶縁層の膜厚よりも小さいことが好ましい。
フローティング半導体領域及び／又は絶縁層を形成することで、オン電圧は低減される。オン電圧が低減されると、その飽和電流値が上昇し、半導体装置が破壊され易くなるという問題が生じ得る。
本発明者らは、上記の問題に関してその原因を探求したところ、飽和電流値の上昇はその半導体装置の直列抵抗に起因しており、なかでも第２導電型半導体領域の特性に大きく影響されることを突き止めた。即ち、第２導電型半導体領域の多数キャリアの供給能力が大きいと、ボディ領域内の少数キャリアの蓄積に追随して第２導電型半導体領域から多量の多数キャリアが注入され、ひいては飽和電流値が上昇し半導体装置が破壊に至るのである。したがって、第２導電型半導体領域の多数キャリアの供給能力を適度に抑えることで、半導体装置の破壊を抑制できることを突き止めた。典型的には、第２半導体領域の不純物濃度を小さくしたり、あるいはその膜厚や幅などを小さくし体積自体を小さくするなどの方法で実現できる。また、この第２導電型半導体領域の多数キャリアの供給能力は、フローティング半導体領域又は絶縁層における少数キャリアの蓄積能力に相関して設定されるのが好ましい。上述したように、ボディ領域内で少数キャリアの蓄積量が増加する場合に半導体装置の破壊が問題となり易いためである。したがって、本発明ではその一例として、第２導電型半導体領域の膜厚がフローティング半導体領域又は絶縁層の膜厚よりも小さいことが好ましいとしたのである。この場合、オン電圧の低減化とともに半導体装置の破壊が抑制される。なお、この例に限らず、エミッタ領域の不純物濃度や体積などを調整することで、同様の作用効果を得ることができる。
フローティング半導体領域がゲート絶縁膜に接するとともに、ボディコンタクト領域とドリフト領域を接続するボディ領域が確保されているのが好ましい。
フローティング半導体領域がゲート絶縁膜に接して形成されていると、蓄積される少数キャリアに伴うフローティング半導体領域直下のボディ領域の電位上昇に追随して、フローティング半導体領域の電位も上昇する。この電位の上昇により、フローティング半導体領域からボディ領域とドリフト領域に向けて多数キャリアが供給され、いわゆるサイリスタ動作がオンされる。これにより、このフローティング半導体領域は少数キャリアの蓄積によるオン電圧の低減化とともに、サイリスタ動作によるオン電圧の低減化をも実現する。さらに、本発明では、ボディコンタクト領域とドリフト領域を接続するボディ領域が確保されている。即ち、フローティング半導体領域が、ボディコンタクト領域とドリフト領域との間を隔てるようにボディ領域の全領域に亘って形成されているのではなく、少なくともその一部はボディ領域を介してボディコンタクト領域とドリフト領域を結んでいるのである。これにより、フローティング半導体領域によって蓄積される少数キャリアが、その経路を経由してボディコンタクト領域へと確実に排出される。したがって、半導体装置が安定的にターンオフすることができる。
第２導電型半導体領域とボディ領域の接合界面近傍に、ボディ領域の不純物濃度よりも不純物濃度が高い第１導電型半導体領域が形成されており、その第１半導体領域の一部はボディコンタクト領域と接するのが好ましい。第１導電型半導体領域は、第２導電型半導体領域の内部に形成されていても構わない。
この第１導電型半導体領域を形成することで、少数キャリアが第２導電型半導体領域を経由して排出されるのを抑制することができる。即ちラッチアップ現象が抑制される。したがって、トレードオフの関係が改善されボディ領域の不純物濃度を小さくすることができる。ボディ領域の不純物濃度を小さくすることができるので、ボディ領域内の少数キャリア濃度が高まり、ひいてはオン電圧が低減される。
また、フローティング半導体領域及び／又は絶縁層が形成され少数キャリアの蓄積能力が高まると、ラッチアップ現象の発生がとくに問題となり易いが、この種の半導体装置に対して上記の第１導電型半導体領域を備えることでラッチアップ現象が回避される。したがって、フローティング半導体領域及び／又は絶縁層が形成された半導体装置では、第１半導体領域を形成するのがとくに好適である。
フローティング半導体領域及び／又は絶縁層がボディコンタクト領域と接するのが好ましい。典型的には、ボディコンタクト領域とボディ領域の接合界面や、ボディコンタクト領域の内部に形成されているのが好ましい。
上記の位置関係に形成されるフローティング半導体領域及び／又は絶縁層は、少数キャリアの蓄積効果が大きく有効である。ボディ領域内の少数キャリア濃度が高まり、ひいてはオン電圧が低減化される。
本発明の他の一つの半導体装置は、ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に第２導電型の第２フローティング半導体領域が形成されていることを特徴としている。第２フローティング半導体領域は、ドリフト領域と離反して形成されており、フローティング状態である。
ドリフト領域からボディ領域そしてボディコンタクト領域を亘ってエミッタ電極へ排出される少数キャリア濃度は、ドリフト領域とボディ領域のｐｎ接合界面で最も小さくなり易い。上記の半導体装置の場合、第２フローティング半導体領域によって、少数キャリアは上記のｐｎ接合界面近傍に溜められ、さらに第１フローティング半導体領域によってボディ領域内にも溜められる。
上記の半導体装置によると、ボディ領域とドリフト領域のｐｎ接合界面と、ボディ領域内の少数キャリアの濃度を同時に高くすることができる。これによりボディ領域内の広い範囲に亘って少数キャリア濃度が高くなり、ひいては一対の主電極間の少数キャリア濃度が高くなる。このためオン電圧の低減を実現できる。
本発明の他の一つの半導体装置は、ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に、その不純物濃度がドリフト領域の不純物濃度よりも高い第２導電型の高濃度半導体領域が形成されていることを特徴としている。
高濃度半導体領域は、ボディ領域とドリフト領域の接合界面近傍であり、ボディ領域と接していても、あるいは離反していてもよい。
高濃度半導体領域の不純物濃度がドリフト領域の不純物濃度よりも高ければ、ドリフト領域からボディ領域そしてボディコンタクト領域を亘ってエミッタ電極へ排出される少数キャリアは、高濃度半導体領域によってドリフト領域とボディ領域のｐｎ接合界面近傍に溜められる。さらに、第２導電型の半導体領域を抜けてエミッタ電極へと排出される少数キャリアは、第１フローティング半導体領域によってボディ領域内に溜められる。したがって、一対の主電極間の少数キャリア濃度が高くなる。このためオン電圧の低減を実現できる。
第１フローティング半導体領域の少なくとも一部と、第２フローティング半導体領域又は高濃度半導体領域の少なくとも一部が、少数キャリアの経路に位置していることが好ましい。
ドリフト領域からボディ領域そしてボディコンタクト領域を亘ってエミッタ電極へ排出される少数キャリアの経路に対して、上記の各構成要素が位置していると、その少数キャリアを溜める効果を有効に活用することができる。
第１導電型のボディ領域内に複数個の第２導電型のフローティング半導体領域が分散配置されていることが好ましい。
フローティング半導体領域の形状はとくに限定されるものでない。また、その形成位置もとくに限定されず、例えば一対の電極間方向にフローティング半導体領域とボディ領域が交互に複数形成されていたり、また一対の電極間方向に直交する面内で部分的に配置されていてもよく、要はボディ領域内において空間的に分散配置されていればよい。
第１フローティング半導体領域と、第２フローティング半導体領域のみの場合に比して、ボディ領域の全領域に亘って少数キャリア濃度をさらに高くすることができる。オン電圧がさらに低減される。
本発明に係る半導体装置によれば、ボディ領域内において少数キャリアを蓄積することができる。少数キャリア濃度が高くなりオン電圧が低減される。
最初に実施例の主要な特徴を列記する。
(第１実施形態) 一対の主電極と、その一対の主電極間を流れる電流のオン・オフを制御するゲート電極を備えており、一方の主電極（例えばエミッタ電極）と接続する第１導電型（例えばｐ型）のボディコンタクト領域と、その主電極と接続する第２導電型（例えばｎ型）のエミッタ領域と、そのボディコンタクト領域とエミッタ領域の少なくとも一部と接する第１導電型のボディ領域と、そのボディ領域と接するとともに、ボディコンタクト領域及びエミッタ領域からはボディ領域によって隔てられている第２導電型のドリフト領域と、そのドリフト領域と接するとともに、ボディ領域からはそのドリフト領域によって隔てられ、他方の主電極（例えばコレクタ電極）と接続する第１導電型のコレクタ領域と、前記エミッタ領域とドリフト領域を隔てるボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えているＩＧＢＴ構造の半導体装置において、ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に第２導電型の半導体領域が形成されていることを特徴とする半導体装置。
(第２実施形態) 一対の主電極と、その一対の主電極間を流れる電流のオン・オフを制御するゲート電極を備えており、一方の主電極（例えばソース電極）と接続する第１導電型（例えばｐ型）のボディコンタクト領域と、その主電極と接続する第２導電型（例えばｎ型）のソース領域と、そのボディコンタクト領域とソース領域の少なくとも一部と接する第１導電型のボディ領域と、そのボディ領域と接するとともに、ボディコンタクト領域及びソース領域からはボディ領域によって隔てられている第２導電型のドリフト領域と、そのドリフト領域と接するとともに、ボディ領域からはそのドリフト領域によって隔てられ、他方の主電極（例えばドレイン電極）と接続する第２導電型のドレイン領域と、前記ソース領域とドリフト領域を隔てるボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えているＭＯＳ型の半導体装置において、ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に第２導電型の半導体領域が形成されていることを特徴とする半導体装置。
(第３実施形態) 第１実施形態または第２実施形態の第２導電型の半導体領域がフローティング状態である。
(第４実施形態) 第１実施形態または第２実施形態の第２導電型の半導体領域の不純物濃度が、ドリフト領域の不純物濃度よりも高い。
(第１実施例) 図１に、第１実施例の半導体装置１の要部断面図を示す。半導体装置１はエミッタ・コレクタ電極間を流れる電流のオン・オフを制御するトレンチゲート電極３２を備えた半導体装置である。
この半導体装置１は、エミッタ電極Ｅと接続するｐ＋型の不純物を含有するボディコンタクト領域３４とｎ＋型の不純物を含有するエミッタ領域３６を備える。そのボディコンタクト領域３４とエミッタ領域３６を囲繞するｐ−型の不純物を含有するボディ領域２８を備える。そのボディ領域２８の下方に接するｎ−型の不純物を含有するドリフト領域２６を備えており、そのドリフト領域２６は、ボディコンタクト領域３４とエミッタ領域３６からボディ領域２８によって隔てられている。
エミッタ領域３６とボディ領域２８を貫通してドリフト領域２６に達するトレンチが形成されている。そのトレンチにはポリシリコンが埋設され、トレンチゲート電極３２が形成されている。トレンチゲート電極３２は、ゲート絶縁膜３３を介してボディ領域２８に対向している。
ドリフト領域２６の下方に接してｎ＋型の不純物を含有するバッファ領域２４が形成され、そのバッファ領域２４の下方にはｐ＋型の不純物を含有するコレクタ領域２２が形成されている。このコレクタ領域２２にはアルミニウム等からなるコレクタ電極Ｃが接続さている。
ボディ領域２８内に、ｎ型の不純物を含有するフローティング半導体領域４０が形成されており、フローティング半導体領域４０はボディコンタクト領域３４に接している。
各半導体領域の不純物濃度は、コレクタ領域２２が1×1018〜1×1020cm-3の範囲であり、バッファ領域２４が1×1015〜1×1018cm-3の範囲であり、ドリフト領域２６が1×1013〜1×1015cm-3の範囲であり、ボディ領域２８が1×1015〜1×1018cm-3の範囲であり、ボディコンタクト領域３４が1×1018〜1×1020cm-3の範囲であり、エミッタ領域３６が1×1018〜1×1020cm-3の範囲で形成されるのが好ましい。そして、フローティング半導体領域４０の不純物濃度はとくに限定するものではないが、1×1015〜1×1018cm-3の範囲であるのが好ましい。この範囲内であると、少数キャリアをよく蓄積することができる。
次に半導体装置１がオン状態のときの動作を説明する。
エミッタ電極Ｅを接地し、コレクタ電極Ｃとトレンチゲート電極３２に正電圧を印加すると、ボディ領域２８のうちトレンチゲート電極３２と対向する箇所がｎ型に反転される。電子キャリアがエミッタ領域３４からそのｎ型に反転した箇所をトレンチゲート電極３２に沿って通過し、ドリフト領域２６へと注入される。ドリフト領域２６に注入された電子キャリアは、そのドリフト領域２６内をコレクタ電極Ｃ側へ向かって流れ、電子キャリアはバッファ領域２４内に蓄積する。電子キャリアがバッファ領域２４に蓄積すると、バッファ領域２４とコレクタ領域２２の接触電位差が低下し、コレクタ領域２２からバッファ領域２４とドリフト領域２６へ正孔キャリアが注入される。これによりバッファ領域２４及びドリフト領域２６に伝導度変調が起こり、低いオン電圧を実現する。
コレクタ領域２２から注入された正孔キャリアは、電子キャリアと再結合して消滅するか、ボディ領域２８とボディコンタクト領域３４を亘ってエミッタ電極Ｅへと排出される。本実施例ではこの正孔キャリアの排出路に介在する位置関係にフローティング半導体領域４０が形成されている。
このフローティング半導体領域４０とボディ領域２８の接合界面にポテンシャル障壁が形成され、そのためこのフローティング半導体領域４０を経由してボディコンタクト領域３４へと流れようとする正孔キャリアの流動が妨げられる。とくに、本実施例のフローティング半導体領域４０は、ボディコンタクト領域３４に接する位置関係に形成されており、少数キャリアの流動を妨げる効果が大きい。その結果、ボディ領域２８内に正孔キャリアが蓄積されることになり、ひいてはオン電圧が低減される。
(第２実施例) 図２に第２実施例の半導体装置２の要部断面図を示す。なお、図1の半導体装置１と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図示４２は、フローティング半導体領域である。このフローティング半導体領域４２は、ドリフト領域２６とボディコンタクト領域３４を結ぶ正孔キャリアの排出路に介在する位置関係に形成されている。そのため正孔キャリアの蓄積効果を有する。
本実施例の特徴は、エミッタ領域３５の膜厚(Ｌ１)が、フローティング半導体領域４２の膜厚(Ｌ２)よりも小さいことである。フローティング半導体領域４２による正孔キャリアの蓄積に伴って、エミッタ領域３５から電子キャリアが供給され、半導体装置２のオン電圧は低減される。しかしながら、このエミッタ領域３５の電子キャリアの供給能力が大きすぎると、飽和電流値が増加して半導体装置の破壊が生じ易くなる。このエミッタ領域３５の電子キャリアの供給能力はその領域に含有される不純物量と関係している。したがって、エミッタ領域３５の不純物濃度を小さくしたり、体積を小さくしたり、あるいはエミッタ領域３５を分散配置させるなどの対処を施すことで、電子キャリアの供給能力を小さくすることができる。エミッタ領域３５の電子キャリアの供給能力を小さくすることで、半導体装置の破壊を抑制できる。また、この電子キャリアの供給能力は、正孔キャリアの蓄積能力との関係で設定されるのが好ましく、例えば、正孔キャリアの蓄積能力が大きい場合ほど、電子キャリアの供給能力を下げて半導体装置２が破壊されるのを抑制するのが好適である。
本実施例では、フローティング半導体領域４２の膜厚(Ｌ２)に着目し、このフローティング半導体領域４２の膜厚(Ｌ２)に比して、エミッタ領域３５の膜厚(Ｌ１)を小さく設定することで正孔キャリアの蓄積能力と電子キャリアの供給能力をバランスさせている。この関係で形成されていると、オン電圧が低減されるとともに、半導体装置２が破壊されるのを抑制することができる。
なお、上記で説明したように、要は正孔キャリアの蓄積効果と電子キャリアの供給能力をバランスさせる設定をすればよく、例えば、エミッタ領域３５の体積や、不純物濃度や、幅などで両者をバランスさせる設定を規定してもよい。同様の作用効果を得ることができる。
(第３実施例) 図３に第３実施例の半導体装置３の要部断面図を示す。
図示４５は、フローティング半導体領域である。このフローティング半導体領域４５は、ドリフト領域２６とボディコンタクト領域３４を結ぶ正孔キャリアの排出路に介在する位置関係に形成されている。そのため正孔キャリアの蓄積効果を有する。
図示４７もフローティング半導体領域であり、正孔キャリアの蓄積効果を有する。さらに、このフローティング半導体領域４７はゲート絶縁膜３３に接して形成されている点に特徴がある。このため、このフローティング半導体領域４７はサイリスタ動作を実現するのである。この半導体装置３がオンすると、フローティング半導体領域４７の直下のボディ領域２８に正孔キャリアが蓄積され、それに追随してフローティング半導体領域４７の電位が持ち上がる。すると、エミッタ領域３６からゲート絶縁膜３３に沿って供給される電子キャリアは、フローティング半導体領域４７を利用して面的に広がってボディ領域２８とドリフト領域２６に向けて注入される。このため、このフローティング半導体領域４７は、正孔キャリアの蓄積とともにサイリスタ動作を実現する。したがって、オン電圧が極めて低減される。
なお、従来から高濃度のフローティング領域をボディ領域内に形成してサイリスタ動作を実現する技術は知られている。しかしながら、この種の半導体装置のフローティング半導体領域はサイリスタ動作の実現のみを目的としており、そのためその不純物濃度が高かった。したがって、過剰のキャリアが蓄積してしまい、ターンオフができなくなるという事態が発生していた。一方、本実施例のフローティング半導体領域４７は、正孔キャリアを蓄積させるとともに、その蓄積に伴って上昇する電位を利用してサイリスタ動作を実現している。したがって、このフローティング半導体領域４７の不純物濃度は、従来に比して低い濃度で十分である。なお、サイリスタ動作が生じ易いように、フローティング半導体領域４７とドリフト領域２６との距離(Ｌ３)は短い方が好ましい。
また、このフローティング半導体領域４７の他の特徴は、ボディコンタクト領域３４とドリフト領域２６の間の全領域に亘って介在していないことである。換言すると、フローティング半導体領域４７は、ゲート絶縁膜３３との接触面以外がボディ領域２８と接しているのである。即ち、ボディコンタクト領域３４とドリフト領域２６との間をボディ領域２８で結ぶ正孔キャリア排出路４７ａが形成されている。このため、ボディ領域２８に蓄積された正孔キャリアは、この排出路４７ａを経由してボディコンタクト領域３４に確実に排出される。ターンオフ動作が不安定となる事態を回避することができる。
図４に第３実施例の変形例の半導体装置４の要部断面図を示す。この変形例は、ゲート電極４３２がプレーナ型の一例である。
図示４４７が、正孔キャリアの蓄積とともに、サイリスタ動作を実現するフローティング半導体領域である。この場合も、フローティング半導体領域４４７は、ゲート絶縁膜４３３に接するとともに、正孔キャリア排出路４４７ａを確保しているので、オン電圧の低減と安定な動作を実現する。
(第４実施例) 図５に第４実施例の半導体装置５の要部断面図を示す。
本実施例の特徴は、エミッタ領域３６とボディ領域５２の間に介在してｐ型のラッチアップ防止領域５２が形成されている点である。このラッチアップ防止領域５２の不純物濃度はボディ領域２８よりも高く、さらにこのラッチアップ防止領域５２の一部はボディコンタクト領域３４と接している。
このラッチアップ防止領域５２を介在させることで、ボディ領域２８内に蓄積する正孔キャリアがエミッタ領域３６へ排出されるのを防止することができる。正孔キャリアは、ラッチアップ防止領域５２とボディコンタクト領域３４の接触面を経由してボディコン領域３４に排出される。このラッチアップ防止領域５２を備えることでオン電圧を低減することができるが、それは次のように説明できる。このラッチアップ防止領域５２が形成されていない場合を例にすると、ボディ領域２８の不純物濃度を下げてボディ領域２８の少数キャリア濃度を上げようとしたならば、その蓄積された少数キャリアがエミッタ領域へと流動してラッチアップが生じ、半導体装置が破壊される事態が発生してしまう。したがって、ラッチアップ現象とオン電圧の低減化はトレードオフの関係と言える。
そこで本実施例のラッチアップ防止領域５２を形成することで、このトレードオフの関係を打破することできる。即ち、ラッチアップ現象が抑制されるために、ボディ領域２８の不純物濃度を小さくすることができる。そのため、ボディ領域２８の正孔キャリア濃度を上げることができる。ひいては、オン電圧が低減されるのである。
(第５実施例) 図６に第５実施例の半導体装置６の要部断面図を示す。
図示５４がラッチアップを防止するラッチアップ防止領域であるとともに、エミッタ電極Ｅと直接接続している。したがって、正孔キャリアはこのラッチアップ防止領域５４を経由してエミッタ電極Ｅへと排出される。このラッチアップ防止領域５４はエミッタ領域３６を囲繞して形成されている。
ラッチアップ防止領域５４を囲繞してｎ型の半導体領域が形成されている。このｎ型の半導体領域４８は正孔キャリアの蓄積効果を有している。このため、この半導体装置６のオン電圧は低減される。
本実施例では、ｐ−型のボディ領域２８が、ｎ型の半導体領域４８とｎ−型のドリフト領域に挟まれているために、この半導体装置６がオフしたときにその両層から空乏層が素早く広がる。そのため、早いスイッチング速度を実現することができる。
(第６実施例) 図７に第６実施例の半導体装置７の要部断面図を示す。本実施例では、正孔キャリアの蓄積に、絶縁層６２とフローティング半導体領域４９を同時に利用している。
絶縁層６２はドリフト領域２６からボディコンタクト領域３４へと排出される正孔キャリアの排出路に介在されるように、ボディコンタクト領域３４の直下に形成されている。したがって、正孔キャリアの蓄積効果が極めて大きい。
そして、ゲート電極３３側にはフローティング半導体領域４９が形成されている。このフローティング半導体領域４９の不純物濃度は比較的小さく、キャリアの蓄積効果はそれほど大きくない。しかしながら、ゲート電極３３に沿った位置に形成されているために、電子キャリアに対する抵抗を小さくすることができる。また、この半導体装置７をオフしたときは、このフローティング半導体領域４９を経由してボディ領域２８に蓄積された正孔キャリアを排出することができる。ターンオフを安定的に動作させることができる。
本実施例の特徴は、絶縁層６２とフローティング半導体領域４９を同時に利用することで、正孔キャリアの蓄積と、電子キャリアに対する抵抗と、ターンオフ時の正孔キャリアの排出とをバランスよく具備する半導体装置を実現することができる。所望の特性を備えた半導体装置を実現し易い。
(第７実施例) 図８に、第７実施例の半導体装置８の要部断面図を示す。本実施例では、正孔キャリアを蓄積させる半導体領域を多層に形成することで、ボディ領域２８内の正孔キャリア濃度をさらに増加させた一例である。
まず、ドリフト領域２６上にそのドリフト領域２６よりも不純物が高濃度なｎ＋型の高濃度半導体領域４０ａが形成されている。さらに、ボディコンタクト領域３４とボディ領域２８のｐｎ接合界面の近傍にはｎ＋型の第１フローティング半導体領域４０ｂが形成されている。
半導体領域の不純物濃度は、高濃度半導体領域４０ａが1×1015〜1×1017cm-3の範囲であり、第１フローティング半導体領域が1×1015〜1×1018cm-3の範囲で形成されるのが好ましい。
図９には半導体装置８の要部斜視図が示されている。
高濃度半導体領域４０ａ及び第１フローティング半導体領域４０ｂがエミッタ領域３４の下方に部分的に形成されており、第１フローティング半導体領域４０ｂの下方のボディ領域２８がボディコンタクト領域３６と接触しフローティング状態になっていない（紙面奥側で接続している）。この場合、半導体装置１がターンオフしたとき、ボディ領域２８内の正孔キャリアを素早く外部へ排出することができるために、スイッチング速度が速くなり好適である。
この構成に代えて、第１フローティング半導体領域４０ｂの下方のボディ領域２８が、チップ全体に亘ってフローティング状態になっていてもよい。この場合、チップ内部に溜められた正孔キャリアは、フローティング状態のボディ領域２８から第１フローティング半導体領域４０ｂを通過して表面に形成されているボディコンタクト領域３４へ流れこむ。即ち、第１フローティング半導体領域４０ｂと高濃度半導体領域４０ａの両層から、ボディ領域２８へ空乏層が伸びて、ボディ領域２８が素早く空乏化することからスイッチング速度が速くなり好適である。
なお、半導体装置８のように、高濃度半導体領域４０ａ及び第１フローティング半導体領域４０ｂが、エミッタ領域３４近傍のボディコンタクト領域３６の下方に形成されているのが好ましい。エミッタ電極Ｅへと排出される正孔キャリアは、エミッタ領域３４から注入される電子キャリアに引き寄せられ、エミッタ領域３４近傍のボディコンタクト領域３６からエミッタ電極Ｅへと排出される。つまり正孔キャリアの経路に高濃度半導体領域４０ａ及び第１フローティング半導体領域４０ｂが位置している。したがって、上記の箇所に半導体領域４０ａ及び第１フローティング半導体領域４０ｂが形成されていると効果的に正孔キャリアを溜めることができる。
なお、第１フローティング半導体領域４０ｂは、ボディ領域２８内部に形成されていてもよい。ボディ領域２８の内部に形成されることで、フローティング電位がより形成され易くなり、電界がかかりにくくなり高耐圧化を実現できる。
次に半導体装置８がオン状態のときの動作を説明する。
エミッタ電極Ｅを接地し、コレクタ電極Ｃとトレンチゲート電極３２に正電圧を印加すると、ボディ領域２８のうちトレンチゲート電極３２と対向する箇所がｎ型に反転される。電子キャリアがエミッタ領域３４からそのｎ型に反転した箇所をトレンチゲート電極３２に沿って通過し、ドリフト領域２６へと注入される。ドリフト領域２６に注入された電子キャリアは、そのドリフト領域２６内をコレクタ電極Ｃ側へ向かって流れ、電子キャリアはバッファ領域２４内に蓄積する。電子キャリアがバッファ領域２４に蓄積すると、バッファ領域２４とコレクタ領域２２の接触電位差が低下し、コレクタ領域２２からバッファ領域２４とドリフト領域２６へ正孔キャリアが注入される。これによりバッファ領域２４及びドリフト領域２６に伝導度変調が起こり、低いオン電圧を実現する。
コレクタ領域２２から注入された正孔キャリアは、電子キャリアと再結合して消滅するか、ボディ領域２８とボディコンタクト領域３４を亘ってエミッタ電極Ｅへと排出される。図８には、エミッタ電極Ｅへと排出される正孔キャリアが模式的に示されている。
まず、正孔キャリアは高濃度半導体領域４０ａとドリフト領域２６の接合界面に形成されるポテンシャル障壁によって、この接合界面近傍のドリフト領域２６内に溜められる。この高濃度半導体領域４０ａとドリフト領域２６の接合界面のポテンシャル障壁を超えてボディ領域２８に流入した正孔キャリアは、さらに第１フローティング半導体領域４０ｂとボディ領域２８の接合界面に形成されるポテンシャル障壁によって、この接合界面近傍のボディ領域２８内に溜められる。この第１フローティング半導体領域４０ｂとボディ領域２８の接合界面のポテンシャル障壁を超えた正孔キャリアはエミッタ電極へと排出される。
図８のボディコンタクト領域３４から第１フローティング半導体領域４０ｂ、ボディ領域２８、高濃度半導体領域４０ａ、ドリフト領域２６、バッファ領域２４、そしてコレクタ領域２２までの図１０中Ｘ−Ｘ線に対応したエミッタ・コレクタ電極間の正孔キャリア濃度が図１０に示されている。
図１０の図面上端がエミッタ電極Ｅであり、図面下端がコレクタ電極Ｃであり、図面左端には対応する各領域の番号が示されている。横軸が正孔キャリア濃度であり、右側ほど正孔キャリア濃度が高い。
なお、図１０の図示１２が第７実施例の半導体装置８のエミッタ・コレクタ電極間の正孔キャリア濃度であり、図示１１が従来構造（高濃度半導体領域４０ａのみが形成されている場合に相当する）の正孔キャリア濃度であり、図示１０が第１フローティング半導体領域４０ｂや、高濃度半導体領域４０ａが形成されていない場合の正孔キャリア濃度である。
まず、図示１０の第１フローティング半導体領域４０ｂや、高濃度半導体領域４０ａが形成されていない場合を見てみると、ボディ領域２８とドリフト領域２６のｐｎ接合界面で正孔キャリア濃度が最も減少し、ボディ領域２８内の正孔キャリア濃度が低い状態で連続していることが分かる。また、ドリフト領域２６内の正孔キャリア濃度もコレクタ領域２２側からエミッタ領域３６側に向かって低くなっていることが分かる。
従来構造の図示１１の場合では、ボディ領域２８とドリフト領域２６の接合界面に高濃度半導体領域（４０ａに相当する）が形成されているために、この接合界面の正孔キャリア濃度が図示１０に比して高くなっている。しかしながら、ボディ領域２８内の正孔キャリア濃度は低い状態で連続していることが分かる。このことから、従来構造では、ボディ領域２８とドリフト領域２６の接合界面に形成された高濃度半導体領域（４０ａに相当する）によるポテンシャル障壁を超えてボディ領域２８内に流入した正孔キャリアは、すぐにエミッタ電極へと排出されてしまう。また、従来構造の場合でも、ドリフト領域２６内の正孔キャリア濃度はコレクタ領域２２側からエミッタ領域３６側へ向かって低くなっている。
一方、図示１２の第７実施例の半導体装置８の場合を見てみると、ボディ領域２８内の正孔キャリア濃度が高い状態で連続していることが分かる。また、ドリフト領域２６内において、コレクタ領域Ｃ側からエミッタ領域Ｅ側へ向かって減少する正孔キャリア濃度の減少幅が、従来構造に比して緩和されている。したがって、エミッタ・コレクタ電極間に亘って正孔キャリア濃度が高くなっている。このことから、従来構造などに比して半導体装置８のオン電圧は低減されている。
第７実施例の半導体装置８をターンオフすると、高濃度半導体領域４０ａと第１フローティング半導体領域４０ｂのそれぞれからボディ領域２８へ空乏層が広がる。高濃度半導体領域４０ａのみを備える半導体装置（従来構造に相当する）と比較すると、ボディ領域２８内の広い領域を空乏化することができる。したがって、従来構造に比して耐圧を向上し得る。また、従来構造では、正孔キャリアの蓄積効果をさらに向上しようと、高濃度半導体領域４０ａに相当する領域の不純物濃度を増加させると、その領域とボディ領域のｐｎ接合界面で電界を保持できなくなり、耐圧特性が劣化してしまうという問題があった。第１実施例の半導体装置１では、不純物濃度を高くする必要がない。したがって電界が集中することがない。
また、このターンオフのときの空乏化に伴い、正孔キャリアは短い時間でエミッタ電極へ排出される。従来構造に比してターンオフ時間が短くなりスイッチング速度が速くなる。
以下、第７実施例の半導体装置８を基本構造とした変形例を、図面を参照して説明する。
(第８実施例) 図１１に示す第８実施例の半導体装置９は、第７実施例の半導体装置８と比して、高濃度半導体領域４０ａと第１フローティング半導体領域４０ｂのみならず、ボディ領域２８内にさらに第３フローティング半導体領域４０ｃが付加されている。
第３フローティング半導体領域４０ｃが付加されると、さらにボディ領域２８内の正孔キャリア濃度を高くすることができ、オン電圧がさらに低減される。また、第３フローティング半導体領域４０ｃは、半導体装置９がターンオフするときのボディ領域２８の空乏化にも効果があり、耐圧の向上やターンオフ時間の短縮に効果を奏する。
(第９実施例) 図１２に示す第９実施例の半導体装置１０は、高濃度半導体領域４１ａと各フローティング半導体領域（４１ｂ、４１ｃ）がトレンチゲート電極３２と接していない。
この場合でも、ボディ領域２８内の正孔キャリア濃度を高くする効果を奏する。少なくともボディコンタクト領域３４とボディ領域２８の接合界面近傍（４１ｂ）と、ボディ領域２８とドリフト領域２６の接合界面近傍（４１ａ）に、部分的に半導体領域が形成されていればよい。第３フローティング半導体領域４１ｃはボディ領域２８内において、空間的に分散配置されていればよい。
(第１０実施例) 図１３に示す第１０実施例の半導体装置１１は、ドリフト領域２６に所謂スーパージャンクション構造が形成された場合である。このスーパージャンクション構造は、ｎ型不純物を含有するｎ型コラム２５と、ｐ型不純物を含有するｐ型コラムがエミッタ・コレクタ電極間方向に伸びており、エミッタ・コレクタ電極間方向に直交する面内で、ｎ型コラム２５とｐ型コラムの互層が交互に繰返されている。半導体装置４のｎ型コラム２５とｐ型コラム２３は薄板状であり、エミッタ・コレクタ電極間方向に直交する面で断面視したときにストライプ状に形成されている。
半導体装置１１は、半導体装置８〜１０と同様の作用効果によりボディ領域２８内の正孔キャリア濃度が高くなり、オン電圧が低減されることに加え、スーパージャンクション構造によりドリフト領域２６のオン抵抗の低減化と耐圧の向上を図ることができる。
なお、スーパージャンクション構造は、ｎ型コラム２５とｐ型コラム２３がエミッタ・コレクタ電極間方向に伸びており、エミッタ・コレクタ電極間方向に直交する面内で、ｎ型コラム２５とｐ型コラムの互層が交互に繰返されていればよい。例えばｎ型コラム２５とｐ型部分領域のそれぞれが薄板状であれば、ｎ型部分領域とｐ型部分領域は一方方向に繰返される。ｎ型コラム２５とｐ型コラム２３のそれぞれの断面が長方形の柱状であれば、各柱を千鳥格子状に配置することで各コラムが２方向に繰返されるスーパージャンクション構造が得られる。ｎ型コラム２５とｐ型コラム２３のそれぞれの断面が正六角形の柱状であれば、交互に隙間なく配置することで各コラムが３方向に繰返されるスーパージャンクション構造が得られる。あるいは、面的に広がるｎ型コラム２５のなかに、断面が長方形の柱状のｐ型コラム２３を相互に間隔をおいて２方向に繰返し配置したり、断面が正六角形のｐ型コラム２３を相互に間隔をおいて３方向に繰返し配置したりすることによっても、ｎ型コラム２５とｐ型コラム２３が電極間方向に直交する面内で交互に繰返されているスーパージャンクション構造が得られる。要は少なくとも一方方向に繰り返されていればよい。
(第１１実施例) 図１４に示す第１１実施例の半導体装置１２は、スーパージャンクション構造を有する第１０実施例の変形例の一つであり、ドリフト領域２６内においてｐ−型のｐ型フローティング領域２７が空間的に分散配置されている。
ドリフト領域２６のスーパージャンクション構造は、第１０実施例のように、エミッタ・コレクタ電極間方向に直交する面内でｎ型コラム２５とｐ型コラム２６が交互に繰返される他に、第１１実施例のようにｐ型フローティング領域２７が空間的に分散配置されていてもよい。
(第１２実施例) 図１５に示す第１２実施例の半導体装置１３は、ドリフト領域が備えられていない構成である。半導体領域の全領域がボディ領域１２８に相当する。このボディ領域１２８内に、エミッタ・コレクタ電極間を遮るように複数のフローティング半導体領域１４３が形成されている。エミッタ電極Ｅ側からコレクタ電極Ｃ側までトレンチゲート電極１３２が形成されている。
この半導体装置１３のオン状態では、トレンチゲート電極１３２に沿って形成される反転層を経由して、エミッタ領域１３６から電子キャリアがバッファ領域１２４へ注入される。一方、コレクタ領域１２２から注入された正孔キャリアは、ボディ領域１２８を経由してエミッタ電極へと向かうが、各フローティング半導体領域１４３の正孔キャリアの蓄積効果によって、ボディ領域１２８内の正孔キャリア濃度は高くなる。したがってオン電圧は低い。
また、この半導体装置１３がターンオフすると、各フローティング半導体領域１４３とボディ領域１２８のｐｎ接合界面から空乏層が広がるために、ボディ領域１２８の広い範囲が空乏化される。耐圧は高い。また、この空乏化によってボディ領域１２８に蓄積していた正孔キャリアは素早くエミッタ電極へと排出されるためにターンオフ時間は短い。
(第１３実施例) 図１６に示す第１３実施例の半導体装置１４は、ゲート電極２３２がプレーナー型である。この場合でも少なくともボディコンタクト領域２３４とボディ領域２２８の接合界面近傍（２４４ｂ）と、ボディ領域２２８とドリフト領域２２６の接合界面近傍（２４４ａ）に、部分的に半導体領域が形成されていると、ボディ領域２２８内の正孔キャリア濃度を高くすることができ、オン電圧が低減される。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、トレンチゲート電極がドリフト領域の下方深くまで形成されたディープトレンチタイプであってもよい。
また、以上の各実施例ではＩＧＢＴ半導体素子について記述しているが、他の素子（サイリスタ、バイポーラトランジスタ、パワーＭＯＳ）等にも同様の効果を得ることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
第１実施例の半導体装置１の要部断面図を示す。 第２実施例の半導体装置２の要部断面図を示す。 第３実施例の半導体装置３の要部断面図を示す。 第３実施例の変形例の半導体装置４の要部断面図を示す。 第４実施例の半導体装置５の要部断面図を示す。 第５実施例の半導体装置６の要部断面図を示す。 第６実施例の半導体装置７の要部断面図を示す。 第７実施例の半導体装置８の要部断面図を示す。 第７実施例の半導体装置８の要部斜視図を示す。 エミッタ・コレクタ電極間の正孔キャリア濃度分布を示す。 第８実施例の半導体装置９の要部断面図を示す。 第９実施例の半導体装置１０の要部断面図を示す。 第１０実施例の半導体装置１１の要部断面図を示す。 第１１実施例の半導体装置１２の要部断面図を示す。 第１２実施例の半導体装置１３の要部断面図を示す。 第１３実施例の半導体装置１４の要部断面図を示す。 従来構造の半導体装置１５の要部断面図を示す。
符号の説明
２２：コレクタ領域
２４：バッファ領域
２６：ドリフト領域
２８：ボディ領域
３２：トレンチゲート電極
３３：ゲート絶縁膜
３４：ボディコンタクト領域
３６：エミッタ領域（第２導電型半導体領域）
４０：フローティング半導体領域
４０ａ：高濃度半導体領域
４０ｂ：第１フローティング半導体領域
４０ｃ：第３フローティング半導体領域

Claims (11)

  1. 一対の主電極と、
    一方の主電極と接続する第１導電型のボディコンタクト領域と、
    その一方の主電極と接続する第２導電型の第２導電型半導体領域と、
    そのボディコンタクト領域と第２導電型半導体領域の少なくとも一部と接する第１導電型のボディ領域と、
    そのボディ領域と接するとともに、ボディコンタクト領域と第２導電型半導体領域からボディ領域によって隔てられている第２導電型のドリフト領域と、
    前記第２導電型半導体領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えている半導体装置において、
    ボディ領域とドリフト領域の接合界面よりボディ領域側に第２導電型のフローティング半導体領域及び／又は絶縁層が形成されていることを特徴とする半導体装置。
  2. 第２導電型半導体領域の膜厚が、フローティング半導体領域及び／又は絶縁層の膜厚より小さいことを特徴とする請求項１の半導体装置。
  3. 前記フローティング半導体領域がゲート絶縁膜に接するとともに、ボディコンタクト領域とドリフト領域を接続するボディ領域が確保されていることを特徴とする請求項２の半導体装置。
  4. 第２導電型半導体領域とボディ領域の接合界面近傍に、ボディ領域の不純物濃度よりも不純物濃度が高い第１導電型半導体領域が形成されており、その第１導電型半導体領域の一部はボディコンタクト領域と接していることを特徴とする請求項３の半導体装置。
  5. 前記フローティング半導体領域及び／又は絶縁層が、ボディコンタクト領域と接することを特徴とする請求項１の半導体装置。
  6. 前記フローティング半導体領域がゲート絶縁膜に接するとともに、ボディコンタクト領域とドリフト領域を接続するボディ領域が確保されていることを特徴とする請求項２の半導体装置。
  7. 第２導電型半導体領域とボディ領域の接合界面近傍に、ボディ領域の不純物濃度よりも不純物濃度が高い第１導電型半導体領域が形成されており、その第１導電型半導体領域の一部はボディコンタクト領域に接していることを特徴とする請求項１の半導体装置。
  8. 一対の主電極と、
    一方の主電極と接続する第１導電型のボディコンタクト領域と、
    その一方の主電極と接続する第２導電型の第２導電型半導体領域と、
    そのボディコンタクト領域と第２導電型半導体領域の少なくとも一部と接する第１導電型のボディ領域と、
    そのボディ領域と接するとともに、ボディコンタクト領域と第２導電型半導体領域からボディ領域によって隔てられている第２導電型のドリフト領域と、
    前記第２導電型半導体領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えている半導体装置において、
    ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に第２導電型の第２フローティング半導体領域が形成されていることを特徴とする半導体装置。
  9. 一対の主電極と、
    一方の主電極と接続する第１導電型のボディコンタクト領域と、
    その一方の主電極と接続する第２導電型の第２導電型半導体領域と、
    そのボディコンタクト領域と第２導電型半導体領域の少なくとも一部と接する第１導電型のボディ領域と、
    そのボディ領域と接するとともに、ボディコンタクト領域と第２導電型半導体領域からボディ領域によって隔てられている第２導電型のドリフト領域と、
    前記第２導電型半導体領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極とを備えている半導体装置において、
    ボディコンタクト領域とボディ領域の接合界面近傍に第２導電型の第１フローティング半導体領域が形成されており、ボディ領域とドリフト領域の接合界面近傍に、その不純物濃度がドリフト領域の不純物濃度よりも高い第２導電型の高濃度半導体領域が形成されていることを特徴とする半導体装置。
  10. 前記第１フローティング半導体領域の少なくとも一部と、第２フローティング半導体領域又は高濃度半導体領域の少なくとも一部が、少数キャリアの経路に位置していることを特徴とする請求項８または９の半導体装置。
  11. 第１導電型のボディ領域内に複数個の第２導電型のフローティング半導体領域が分散配置されていることを特徴とする請求項８〜１０のいずれかの半導体装置。
JP2004092975A 2003-12-24 2004-03-26 半導体装置 Expired - Lifetime JP4723816B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2004092975A JP4723816B2 (ja) 2003-12-24 2004-03-26 半導体装置
KR1020067014839A KR100802527B1 (ko) 2003-12-24 2004-12-03 트렌치 게이트 전계 효과 디바이스
US10/581,664 US7737491B2 (en) 2003-12-24 2004-12-03 Trench gate field effect devices
EP08004963A EP2146377B1 (en) 2003-12-24 2004-12-03 Trench gate field effect devices
EP04801653A EP1697995B1 (en) 2003-12-24 2004-12-03 Trench gate field effect devices
PCT/JP2004/018432 WO2005062385A1 (en) 2003-12-24 2004-12-03 Trench gate field effect devices
DE602004029714T DE602004029714D1 (de) 2003-12-24 2004-12-03 Graben-gate-feldeffekt-bauelemente

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003427768 2003-12-24
JP2003427768 2003-12-24
JP2004092975A JP4723816B2 (ja) 2003-12-24 2004-03-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2005210047A true JP2005210047A (ja) 2005-08-04
JP4723816B2 JP4723816B2 (ja) 2011-07-13

Family

ID=34712984

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004092975A Expired - Lifetime JP4723816B2 (ja) 2003-12-24 2004-03-26 半導体装置

Country Status (6)

Country Link
US (1) US7737491B2 (ja)
EP (2) EP2146377B1 (ja)
JP (1) JP4723816B2 (ja)
KR (1) KR100802527B1 (ja)
DE (1) DE602004029714D1 (ja)
WO (1) WO2005062385A1 (ja)

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US7372088B2 (en) 2004-01-27 2008-05-13 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
JP2008205205A (ja) * 2007-02-20 2008-09-04 Toyota Central R&D Labs Inc 半導体装置とその製造方法
JP2008282999A (ja) * 2007-05-10 2008-11-20 Denso Corp 半導体装置
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
KR100909061B1 (ko) * 2006-08-29 2009-07-23 미쓰비시덴키 가부시키가이샤 전력용 반도체장치
JP2009253004A (ja) * 2008-04-07 2009-10-29 Toyota Motor Corp 半導体素子と半導体装置とその駆動方法
US7626229B2 (en) 2004-02-16 2009-12-01 Panasonic Corporation Semiconductor device and method for fabricating the same
WO2010047267A1 (ja) * 2008-10-24 2010-04-29 トヨタ自動車株式会社 Ｉｇｂｔ、及び、ｉｇｂｔの製造方法
JP2010114136A (ja) * 2008-11-04 2010-05-20 Toyota Central R&D Labs Inc バイポーラ型半導体装置
KR20120002455A (ko) * 2010-06-30 2012-01-05 에이비비 리써치 리미티드 전력 반도체 디바이스
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8362519B2 (en) 2009-06-11 2013-01-29 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2013021104A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
WO2013046378A1 (ja) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP2014063961A (ja) * 2012-09-24 2014-04-10 Denso Corp 半導体装置
JP2014157930A (ja) * 2013-02-15 2014-08-28 Toyota Central R&D Labs Inc ダイオード及びダイオードを内蔵する半導体装置
US9263560B2 (en) 2013-11-01 2016-02-16 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device having reduced gate-collector capacitance
JP2016115766A (ja) * 2014-12-12 2016-06-23 株式会社豊田中央研究所 逆導通ｉｇｂｔ
WO2018092738A1 (ja) * 2016-11-17 2018-05-24 富士電機株式会社 半導体装置
WO2018105744A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置
WO2018105729A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置
WO2018220879A1 (ja) * 2017-05-31 2018-12-06 富士電機株式会社 半導体装置
DE102019101565A1 (de) 2018-01-25 2019-07-25 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung und Herstellungsverfahren derselben
JP2020115596A (ja) * 2016-08-12 2020-07-30 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021184499A (ja) * 2016-11-17 2021-12-02 富士電機株式会社 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100830982B1 (ko) 2004-05-12 2008-05-20 도요다 지도샤 가부시끼가이샤 Ｉｇｂｔ
DE102005056426B4 (de) 2005-11-28 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US20080203535A1 (en) * 2007-02-27 2008-08-28 Masaaki Noda Semiconductor device
CN100463124C (zh) * 2007-08-31 2009-02-18 江苏宏微科技有限公司 增加mos栅控制晶体管原胞密度的制作方法
JP4240140B1 (ja) * 2007-09-10 2009-03-18 トヨタ自動車株式会社 給電装置とその駆動方法
US20100117117A1 (en) * 2008-11-10 2010-05-13 Infineon Technologies Ag Vertical IGBT Device
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5568036B2 (ja) * 2011-03-09 2014-08-06 トヨタ自動車株式会社 Ｉｇｂｔ
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
KR101275458B1 (ko) * 2011-12-26 2013-06-17 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR20140038750A (ko) 2012-09-21 2014-03-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2014075483A (ja) * 2012-10-04 2014-04-24 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP6265594B2 (ja) 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
KR20150061201A (ko) * 2013-11-27 2015-06-04 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
KR20150061971A (ko) * 2013-11-28 2015-06-05 삼성전기주식회사 전력 반도체 소자 및 그의 제조 방법
TWI529943B (zh) * 2014-01-10 2016-04-11 帥群微電子股份有限公司 溝槽式功率金氧半場效電晶體與其製造方法
JP2015195345A (ja) * 2014-03-20 2015-11-05 株式会社デンソー 半導体装置
US10608104B2 (en) 2014-03-28 2020-03-31 Infineon Technologies Ag Trench transistor device
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6221922B2 (ja) 2014-04-25 2017-11-01 トヨタ自動車株式会社 半導体装置の製造方法
US9373710B2 (en) * 2014-05-15 2016-06-21 Infineon Technologies Ag Insulated gate bipolar transistor
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
JP6304221B2 (ja) * 2015-12-08 2018-04-04 トヨタ自動車株式会社 Ｉｇｂｔ
US10224404B2 (en) * 2016-06-29 2019-03-05 Pakal Technologies, Inc. Insulated gate turn-off device with hole injector for faster turn off
DE102017107174B4 (de) * 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
JP2019012762A (ja) 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
JP7115000B2 (ja) * 2018-04-04 2022-08-09 富士電機株式会社 半導体装置
CN108389901B (zh) * 2018-04-24 2020-07-31 四川大学 一种载流子存储增强型超结igbt

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122750A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置およびその製造方法
JPH10270693A (ja) * 1997-03-27 1998-10-09 Toyota Central Res & Dev Lab Inc 半導体装置
JPH11251573A (ja) * 1998-02-26 1999-09-17 Toyota Central Res & Dev Lab Inc 半導体装置
JPH11312807A (ja) * 1998-02-27 1999-11-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2001135817A (ja) * 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008520A (en) * 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US6768168B1 (en) 1995-03-14 2004-07-27 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with low on voltage and manufacturing method thereof
JP3288218B2 (ja) * 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6001678A (en) 1995-03-14 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US6040599A (en) 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JPH09270513A (ja) 1996-03-29 1997-10-14 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置およびその製造方法
JP3521648B2 (ja) * 1996-09-30 2004-04-19 株式会社デンソー 半導体装置の製造方法
JPH10294461A (ja) 1997-04-21 1998-11-04 Toyota Central Res & Dev Lab Inc 絶縁ゲート形半導体素子
JP3518427B2 (ja) * 1999-07-01 2004-04-12 トヨタ自動車株式会社 半導体装置
KR100327323B1 (ko) * 2000-05-30 2002-03-06 김덕중 래치 업이 억제된 트랜치 게이트 구조의 전력용반도체소자 및 그 제조방법
JP4109565B2 (ja) * 2003-03-31 2008-07-02 ローム株式会社 半導体装置の製造方法および半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122750A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置およびその製造方法
JPH10270693A (ja) * 1997-03-27 1998-10-09 Toyota Central Res & Dev Lab Inc 半導体装置
JPH11251573A (ja) * 1998-02-26 1999-09-17 Toyota Central Res & Dev Lab Inc 半導体装置
JPH11312807A (ja) * 1998-02-27 1999-11-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2001135817A (ja) * 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components

Cited By (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372088B2 (en) 2004-01-27 2008-05-13 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
US7626229B2 (en) 2004-02-16 2009-12-01 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US7791134B2 (en) 2006-08-29 2010-09-07 Mitsubishi Electric Corporation Power semiconductor device and manufacturing method therefor
KR100909061B1 (ko) * 2006-08-29 2009-07-23 미쓰비시덴키 가부시키가이샤 전력용 반도체장치
US7846799B2 (en) 2006-08-29 2010-12-07 Mitsubishi Electric Corporation Power semiconductor device and manufacturing method therefor
JP2008205205A (ja) * 2007-02-20 2008-09-04 Toyota Central R&D Labs Inc 半導体装置とその製造方法
JP2008282999A (ja) * 2007-05-10 2008-11-20 Denso Corp 半導体装置
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
JP2009253004A (ja) * 2008-04-07 2009-10-29 Toyota Motor Corp 半導体素子と半導体装置とその駆動方法
WO2010047267A1 (ja) * 2008-10-24 2010-04-29 トヨタ自動車株式会社 Ｉｇｂｔ、及び、ｉｇｂｔの製造方法
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP2010103326A (ja) * 2008-10-24 2010-05-06 Toyota Motor Corp Ｉｇｂｔ、及び、ｉｇｂｔの製造方法
CN102197487A (zh) * 2008-10-24 2011-09-21 丰田自动车株式会社 绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法
JP2010114136A (ja) * 2008-11-04 2010-05-20 Toyota Central R&D Labs Inc バイポーラ型半導体装置
US8362519B2 (en) 2009-06-11 2013-01-29 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US8222681B2 (en) 2009-10-29 2012-07-17 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP2012015518A (ja) * 2010-06-30 2012-01-19 Abb Res Ltd パワー半導体デバイス
KR20120002455A (ko) * 2010-06-30 2012-01-05 에이비비 리써치 리미티드 전력 반도체 디바이스
KR101683751B1 (ko) 2010-06-30 2016-12-20 에이비비 리써치 리미티드 전력 반도체 디바이스
JP2013021104A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
AU2011377785B2 (en) * 2011-09-28 2014-11-06 Toyota Jidosha Kabushiki Kaisha IGBT and manufacturing method therefor
WO2013046378A1 (ja) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP2014063961A (ja) * 2012-09-24 2014-04-10 Denso Corp 半導体装置
JP2014157930A (ja) * 2013-02-15 2014-08-28 Toyota Central R&D Labs Inc ダイオード及びダイオードを内蔵する半導体装置
US9263560B2 (en) 2013-11-01 2016-02-16 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device having reduced gate-collector capacitance
JP2016115766A (ja) * 2014-12-12 2016-06-23 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP2020115596A (ja) * 2016-08-12 2020-07-30 富士電機株式会社 半導体装置および半導体装置の製造方法
US11923444B2 (en) 2016-08-12 2024-03-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP7235078B2 (ja) 2016-08-12 2023-03-08 富士電機株式会社 半導体装置および半導体装置の製造方法
US11552185B2 (en) 2016-08-12 2023-01-10 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2021192445A (ja) * 2016-08-12 2021-12-16 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018092738A1 (ja) * 2016-11-17 2018-05-24 富士電機株式会社 半導体装置
US11527639B2 (en) 2016-11-17 2022-12-13 Fuji Electric Co., Ltd. Semiconductor device
CN109075202B (zh) * 2016-11-17 2021-08-31 富士电机株式会社 半导体装置
CN109075202A (zh) * 2016-11-17 2018-12-21 富士电机株式会社 半导体装置
JP7414047B2 (ja) 2016-11-17 2024-01-16 富士電機株式会社 半導体装置
US10833182B2 (en) 2016-11-17 2020-11-10 Fuji Electric Co., Ltd. Semiconductor device
JPWO2018092738A1 (ja) * 2016-11-17 2019-03-07 富士電機株式会社 半導体装置
JP2021184499A (ja) * 2016-11-17 2021-12-02 富士電機株式会社 半導体装置
JPWO2018105729A1 (ja) * 2016-12-08 2019-03-22 富士電機株式会社 半導体装置
US10797045B2 (en) 2016-12-08 2020-10-06 Fuji Electric Co., Ltd. Semiconductor device
WO2018105729A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置
US10840363B2 (en) 2016-12-08 2020-11-17 Fuji Electric Co., Ltd. Semiconductor device
WO2018105744A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置
JPWO2018105744A1 (ja) * 2016-12-08 2019-04-25 富士電機株式会社 半導体装置
JPWO2018220879A1 (ja) * 2017-05-31 2019-11-07 富士電機株式会社 半導体装置
US11094808B2 (en) 2017-05-31 2021-08-17 Fuji Electric Co., Ltd. Semiconductor device
WO2018220879A1 (ja) * 2017-05-31 2018-12-06 富士電機株式会社 半導体装置
CN109891595A (zh) * 2017-05-31 2019-06-14 富士电机株式会社 半导体装置
JP7003688B2 (ja) 2018-01-25 2022-01-20 株式会社デンソー 半導体装置及びその製造方法
US10615291B2 (en) 2018-01-25 2020-04-07 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2019129250A (ja) * 2018-01-25 2019-08-01 トヨタ自動車株式会社 半導体装置及びその製造方法
DE102019101565A1 (de) 2018-01-25 2019-07-25 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung und Herstellungsverfahren derselben
DE102019101565B4 (de) 2018-01-25 2024-02-08 Denso Corporation Halbleitervorrichtung und Herstellungsverfahren derselben

Also Published As

Publication number Publication date
EP1697995A1 (en) 2006-09-06
EP1697995B1 (en) 2010-10-20
WO2005062385A1 (en) 2005-07-07
KR100802527B1 (ko) 2008-02-13
KR20060127075A (ko) 2006-12-11
US7737491B2 (en) 2010-06-15
EP2146377A3 (en) 2010-05-05
JP4723816B2 (ja) 2011-07-13
EP2146377A2 (en) 2010-01-20
DE602004029714D1 (de) 2010-12-02
US20070114598A1 (en) 2007-05-24
EP2146377B1 (en) 2012-07-25

Similar Documents

Publication Publication Date Title
JP4723816B2 (ja) 半導体装置
KR100741031B1 (ko) 트렌치 게이트 전계 효과 디바이스
JP4839519B2 (ja) 半導体装置
JP6177154B2 (ja) 半導体装置
JP3964819B2 (ja) 絶縁ゲート型半導体装置
EP1033757B1 (en) Insulated gate bipolar transistor
US8809911B2 (en) Semiconductor device
JP2011181583A (ja) 半導体装置
JP5771984B2 (ja) 半導体装置
JP2004022693A (ja) 半導体装置
US20170018642A1 (en) Semiconductor device
WO2016002963A1 (ja) 半導体装置
CN114512439A (zh) 半导体装置
JP2001168324A (ja) 半導体装置
JP2012028719A (ja) 絶縁ゲート型半導体装置
KR100955286B1 (ko) 반도체 장치
JP2005150348A (ja) 半導体装置
JP2005175062A (ja) 半導体装置とラッチアップ現象の抑制方法
JP7326991B2 (ja) スイッチング素子
JP2010103565A (ja) 半導体装置
JP2006179815A (ja) 半導体装置
JP2002231931A (ja) 半導体装置
JPWO2015145913A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110408

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4723816

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250