KR100327323B1 - 래치 업이 억제된 트랜치 게이트 구조의 전력용반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 트랜치 게이트 구조의 전력용 반도체 소자는 컬렉터 영역으로 사용되는 제1 도전형의 반도체 기판을 포함한다. 반도체 기판 위에는 제2 도전형의 버퍼층과, 도전형의 드리프트 영역이 순차적으로 배치되며, 드리프트 영역 위에는 제1 도전형의 베이스 영역이 형성된다. 게이트 절연막은 트랜치 표면 위에 형성되는데, 트랜치는 베이스 영역을 둘러싸면서 상기 드리프트 영역의 일정 깊이까지 형성된다. 게이트 전극은 게이트 절연막 위에서 트랜치를 채우면서 형성된다. 제2 도전형의 에미터 영역은, 베이스 영역 내에서 베이스 영역의 표면과 트랜치의 상부 측벽과 동시에 접하되, 트랜치의 측벽을 따라 일정 길이만큼 연장되어 베이스 영역과 교대로 배치되도록 형성되는 제1 에미터 영역과, 이 제1 에미터 영역으로부터 베이스 영역의 중심부를 향하여 일정 길이만큼 연장되는 제2 에미터 영역을 포함한다. 에미터 전극은 제2 에미터 영역의 일부를 통하여 제1 에미터 영역에 전기적으로 연결되도록 형성되며, 컬렉터 전극은 반도체 기판에 전기적으로 연결된다.

Description

래치 업이 억제된 트랜치 게이트 구조의 전력용 반도체 소자 및 그 제조 방법{Trench gated power semiconductor device preventing latch-up and method for fabricating the same}
본 발명은 전력용 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 래치 업이 억제된 트랜치 게이트 구조의 전력용 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 고전압 응용에 이용되는 전력용 반도체 소자는 그 내부에 존재하는 기생 트랜지스터의 턴 온을 유발하는 래치 업 현상의 억제가 무엇보다 중요하다고 할 수 있다. 이 래치 업은 정적 래치 업과 동적 래치 업으로 대별될 수 있다. 정적 래치 업은 게이트에 전압이 인가된 상태에서 소자 내부에서의 고 전류 동작시에 베이스 영역과 에미터 영역 사이의 접합이 순방향 바이어스 되면서 래치 업이 발생되는 현상이다. 그리고 동적 래치 업은 게이트에 전압이 인가되거나 제거되는 시점인 전압 인가 스위칭 동안에 반전층 영역에서 불순물 형태가 반전되는 과정에서 래치 업이 발생되거나, 또는 브레이크다운 모드에서 베이스 영역 내의 변위 전류(displacement current)에 의해 래치 업이 발생되는 현상이다.
도 1은 래치 업을 억제하기 위하여 발라스트 레지스터를 적용한 전력용 반도체 소자를 나타내 보인 단면도이다.
도 1에 도시된 바와 같이, 전력용 반도체 소자, 예컨대 절연 게이트 바이폴라 트랜지스터(10)는 플래너(planar) 공정이 적용된 것으로서, 제1 도전형, 예컨대 p형 반도체 물질로 이루어진 반도체 기판(11)을 포함한다. 이 반도체 기판(11) 위에는 제2 도전형, 예컨대 n형의 버퍼층(13)이 배치된다. 이 버퍼층(13) 위에는 드리프트 영역으로 사용되는 반도체 층(14)이 형성된다. 이 반도체 층(14)은 버퍼층(13)과 동일한 n형이지만, 그 불순물 농도에 있어서는 버퍼층(13)보다 더 낮게 도핑된다. 상기 반도체 층(14)의 일부 영역에는 상기 반도체 층(14)의 일부 상부 표면으로부터 연장된 p형의 베이스 영역(16)들이 형성된다. 이 베이스 영역(16)들은 수평 방향으로 상호 이격되도록 형성된다.
고농도의 n형의 에미터 영역(17)들은 베이스 영역(16)의 일부 영역에서 반도체 층(14)의 상부 표면으로부터 연장되어 형성된다. 상기 에미터 영역(17)들은 베이스 영역의 일부분(26)에 의해 상호 이격된다. 반전층은 에미터 영역(17)과 베이스 영역(16) 가장자리 사이에 형성된다. 게이트 전극(22)은 게이트 절연막(21)에 의해 반도체 층(14)과 절연된다. 에미터 전극(23)은 에미터 컨택 개구부(32)에서 에미터 영역(17)과 전기적으로 연결되도록 형성된다. 그리고 컬렉터 전극(24)은 반도체 기판(12)과 전기적으로 연결되도록 형성된다.
도 2a 내지 도 2c는 상기 도 1에 나타낸 전력용 반도체 소자에서의 상부 표면에서의 에미터 영역(17)들과 베이스 영역의 일부분(26)의 여러 구성을 나타내 보인 레이아웃도들이다. 도 2a 내지 도 2c에서 도 1과 동일한 참조 부호는 동일한영역 또는 층을 나타내므로 경우에 따라서 그에 대한 설명은 생략하기로 한다.
먼저 도 2a 내지 도 2c를 참조하면, 게이트(22)는 중앙에 개구부를 갖는 형태로 형성된다. 도 2a의 레이아웃에서, 베이스 영역의 일부분(26)은 에미터 영역(17)에 의해 둘러싸인 두 개의 인접한 영역들을 포함한다. 따라서 발라스트 레지스터(41)가 베이스 영역의 일부분(26)의 두 인접한 영역들 사이의 에미터 영역(17) 내에 형성된다. 이와 같은 발라스트 레지스터(40)는 베이스 영역(16)과 에미터 영역(17) 사이의 접합이 순방향 바이어스 되는 것을 억제시켜 줌으로써 기생 트랜지스터의 턴 온을 억제시킨다. 도 2b의 레이아웃에서, 에미터 컨택 개구부(32)는 "K" 형태로 형성되며, 베이스 영역의 일부분(26)은 세 개의 분리된 영역들을 포함한다. 에미터 영역(17)은 이 베이스 영역의 일부분(26)의 분리된 영역들을 둘러싼다. 따라서 발라스트 레지스터(42)가 베이스 영역의 일부분(26)의 분리된 영역들 사이의 에미터 영역(17) 내에 형성된다. 그리고 도 2c의 레이아웃에서, 에미터 컨택 개구부(32)는 "X" 형태로 형성되며, 베이스 영역(26)은 네 개의 분리된 영역들을 포함한다. 에미터 영역(17)은 이 베이스 영역(26)의 분리된 영역들을 둘러싼다. 따라서 발라스트 레지스터(43)가 베이스 영역(26)의 분리된 영역들 사이의 에미터 영역(17) 내에 형성된다.
그러나 이와 같이 발라스트 레지스터를 적용하여 래치 업을 억제하는 방법은 앞서 설명한 정적 래치 업을 억제시키는데는 효과적이지만, 동적 래치 업을 억제시키는데는 효과적이지 못하다는 문제가 있다. 비록 정적 래치 업에 의해서 소자의 안정성이 저하되는 비율이 동적 래치 업에 의한 경우보다 높지만, 무엇보다도 소자의 안정성이 중요시되는 전력용 반도체 소자에 있어서 동적 래치 업에 의한 소자의 파괴도 무시할 수 없으므로 이에 대한 대처가 요구되고 있는 실정이다.
한편, 최근에는 상기 플래너 공정이 적용된 전력용 반도체 소자보다 트랜치 공정이 적용된 전력용 반도체 소자가 각광받고 있다. 이 트랜치 공정이 적용된 전력용 반도체 소자는 플래너 공정이 적용된 전력용 반도체 소자에 비하여 집적도 측면에서 유리한 점을 가지고 있으며, 또한 플래너 공정이 적용된 전력용 반도체 소자에서의 특성 개선의 장해가 되어 왔던 기생 접합형 FET(Field Effect Transistor) 효과에 의한 저항 성분이 존재하지 않아 소자의 온-저항이 작다는 이점을 가진다. 그러나 트랜치 공정이 적용된 전력용 반도체 소자에 있어서도, 여전히 래치 업에 관한 문제점은 여전히 존재한다.
트랜치 공정이 적용된 전력용 반도체 소자에 있어서, 상술한 래치 업 억제 방법을 적용시키는데는 몇 가지 문제점들이 존재한다.
즉 도 2a 내지 도 2c에 도시된 바와 같이, 플래너 공정을 적용한 전력용 반도체 소자에 있어서, 게이트(22)에 의해 형성된 개구부(31)의 사각 모서리 부분은 대략 45°의 경사를 갖도록 비스듬히 형성되는데, 그 이유는 베이스 영역(16)과 에미터 영역(17) 사이의 저항을 낮추기 위하여 셀의 중심 부분에 형성하는 고농도의 p형 영역(미도시)의 분포가 전 반전층에 걸쳐서 일정하게 유지되도록 하기 위한 것이다. 그러나 이와 같이 게이트(22)의 모서리를 비스듬한 형상으로 형성하는 방법은 트랜치 공정을 적용한 전력용 반도체 소자에 적용하기가 용이하지 않다. 그 이유는 트랜치 모서리에서의 방향성이 다른 부분과 다르게 되며, 이로 인하여 게이트산화막이 열화되는 현상이 발생하기 때문이다. 따라서 비록 발라스트 레지스터를 트랜치 게이트 구조의 전력용 반도체 소자에 적용하더라도 셀의 모서리 부분에서 베이스 영역(16)과 에미터 영역(17) 사이의 저항이 커진다면 소자의 래치 업을 억제하는데 있어서 부정적인 영향을 끼치므로 이에 대한 개선도 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 발라스트 레지스터를 적용하여 래치 업이 억제된 트랜치 게이트 구조의 전력용 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 래치 업이 억제된 트랜치 게이트 구조의 전력용 반도체 소자를 제공하는 방법을 제공하는 것이다.
도 1은 래치 업을 억제하기 위하여 종래에 제안된 전력용 반도체 소자를 나타내 보인 단면도이다.
도 2a 내지 도 2c는 도 1의 전력용 반도체 소자에서의 상부 표면에서의 에미터 영역들과 베이스 영역의 일부분의 여러 구성을 나타내 보인 레이아웃도들이다.
도 3은 본 발명의 제1 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자를 나타내 보인 레이아웃도이다.
도 4a는 도 3의 선 4A-4A'를 따라 도시한 단면도이다.
도 4b는 도 3의 선 4B-4B'를 따라 도시한 단면도이다.
도 5는 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자에서 반전층 길이와 제1 에미터 영역이 존재하지 않는 반전층 길이의 상대비에 따른 단락 회로 전류와 단락 회로 시간을 나타내 보인 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자를 나타내 보인 레이아웃도이다.
도 7은 도 6의 선 7-7'를 따라 도시한 단면도이다.
도 8 내지 도 15는 본 발명의 제1 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 도면들이다.
도 16은 본 발명의 제2 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 도면들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자는 컬렉터 영역으로 사용되는 제1 도전형의 반도체 기판을 포함한다. 상기 반도체 기판 위에는 제2 도전형의 버퍼층과, 도전형의 드리프트 영역이 순차적으로 배치되며, 상기 드리프트 영역 위에는 제1 도전형의 베이스 영역이 형성된다. 게이트 절연막은 트랜치 표면 위에 형성되는데, 상기 트랜치는 상기 베이스 영역을 둘러싸면서 상기 드리프트 영역의 일정 깊이까지 형성된다. 게이트 전극은 상기 게이트 절연막 위에서 상기 트랜치를 채우면서 형성된다. 제2 도전형의 에미터 영역은 상기 베이스 영역 내에서 상기 베이스 영역의 표면과 상기 트랜치의 상부 측벽과 동시에 접하되, 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되어 상기 베이스 영역과 교대로 배치되도록 형성되는 제1 에미터 영역과, 상기제1 에미터 영역으로부터 상기 베이스 영역의 중심부를 향하여 일정 길이만큼 연장되는 제2 에미터 영역을 포함한다. 에미터 전극은 상기 제2 에미터 영역의 일부를 통하여 상기 제1 에미터 영역에 전기적으로 연결되도록 형성되며, 컬렉터 전극은 상기 반도체 기판에 전기적으로 연결된다.
여기서, 상기 트랜치에 의해 둘러싸이는 베이스 영역은 사각 형태인 것이 바람직하다.
본 발명에 있어서, 상기 베이스 영역 내에서 상기 제2 에미터 영역의 일부와 중첩되도록 형성되되, 상기 베이스 영역에서의 불순물 농도보다 높은 불순물 농도를 갖는 고농도의 제1 도전형 영역을 더 포함하는 것이 바람직하다. 이때 상기 고농도의 제1 도전형 영역은 상기 베이스 영역에 의해 둘러싸이는 사각 형태일 수 있으며, 각 모서리 부분은 둥근 형태로 대응되는 트랜치 모서리를 향하여 연장되는 것이 바람직하다. 또는 상기 고농도의 제1 도전형 영역의 서로 마주보는 두 모서리 부분은 둥근 형태로 트랜치의 대응되는 모서리를 향하여 연장되며, 나머지 마주보는 두 모서리 부분은 트랜치의 일 변을 향하여 연장되는 동시에 상기 트랜치의 측벽을 따라 배치된 상기 베이스 영역 내에서 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법은, 제1 도전형의 반도체 기판 위에 제2 도전형의 버퍼층을 형성하는 단계; 상기 버퍼층 위에 제2 도전형의 반도체 층을 형성하는 단계; 상기 반도체 층의 표면으로부터 일정 깊이까지 제1 도전형의 베이스영역 및 고농도의 제1 도전형 영역을 형성하되, 상기 베이스 영역이 상기 고농도의 제1 도전형 영역을 둘러싸도록 하는 단계; 상기 베이스 영역을 둘러싸면서 상기 베이스 영역을 관통하여 상기 반도체 층의 일정 깊이까지 침투하는 트랜치를 형성하는 단계; 상기 트랜치 표면 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 상기 트랜치를 채우도록 게이트 전극을 형성하는 단계; 상기 베이스 영역 표면으로부터 일정 깊이까지 상기 트랜치의 측벽을 따라 제2 도전형의 에미터 영역을 형성하되, 상기 에미터 영역이 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되어 상기 베이스 영역과 교대로 배치되도록 하고, 상기 연장된 부분으로부터 상기 베이스 영역의 중심부를 향하여 일정 길이만큼 연장되도록 하는 단계; 상기 에미터 영역과 전기적으로 연결되도록 에미터 전극을 형성하는 단계; 및 상기 반도체 기판과 전기적으로 연결되도록 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼층 및 반도체 층은 에피택셜 성장법에 의해 형성할 수 있다.
상기 고농도의 제1 도전형 영역은, 사각 형태인 것이 바람직하다. 이때 상기 고농도의 제1 도전형 영역의 모서리는 원형 형태로 상기 트랜치를 향하여 연장되도록 형성될 수 있다. 또는 상기 고농도의 제1 도전형 영역은 사각 형태로 형성하되, 서로 마주보는 두 모서리 부분은 둥근 형태로 트랜치의 대응되는 모서리를 향하여 연장되며, 나머지 마주보는 두 모서리 부분은 트랜치의 일 변을 향하여 연장되는 동시에 상기 트랜치의 측벽을 따라 배치된 상기 베이스 영역 내에서 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되도록 형성할 수도 있다.
상기 버퍼층에서의 불순물 농도는 상기 반도체 층에서의 불순물 농도보다 더 높도록 하는 것이 바람직하다.
본 발명에 있어서, 상기 단계 (다)는, 상기 반도체 층 위에 이온 주입 패드용 산화막을 형성하는 단계와, 상기 산화막 위에 중심부에 개구부를 갖는 제1 마스크막 패턴을 형성하는 단계와, 상기 제1 마스크막 패턴을 이온 주입 마스크로 하여 제1 도전형의 불순물 이온을 주입하는 단계와, 상기 제1 마스크막 패턴을 제거하는 단계와, 상기 산화막 위에, 상기 제1 도전형의 불순물 이온이 주입된 영역에 의해 둘러싸이는 개구부를 갖는 제2 마스크막 패턴을 형성하는 단계와, 상기 제2 마스크막 패턴을 이온 주입 마스크로 하여 제1 도전형의 불순물 이온을 고농도로 주입하는 단계와, 상기 제2 마스크막 패턴을 제거하는 단계, 및 상기 제1 도전형의 불순물 이온을 드라이브 인 확산시켜 베이스 영역 및 고농도의 제1 도전형 영역을 형성하는 단계를 포함하는 것이 바람직하다.
상기 에미터 전극은 상기 베이스 영역의 중심을 향하여 연장된 에미터 영역의 단부와 직접 접촉되도록 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 3은 본 발명의 제1 실시예에 따른 트랜치 게이트 구조의 전력용 반도체소자를 나타내 보인 레이아웃도이다. 그리고 도 4a 및 도 4b는 각각 도 3의 선 4A-4A' 및 선 4B-4B'를 따라 도시한 단면도들이다.
도 3 및 도 4를 참조하면, 고농도의 제1 도전형, 예컨대 p+형 반도체 기판(100) 위에 고농도의 제2 도전형, 예컨대 n+형의 버퍼층(101)이 배치된다. p+형 반도체 기판(100)은 컬렉터 영역으로 사용된다. 버퍼층(101) 위에는 드리프트 영역으로 사용되는 n형의 반도체 층(102)이 배치된다. 이 반도체 층(102)에서의 불순물 농도는 버퍼층(101)에서의 불순물 농도보다 낮다. 반도체 층(102)의 상부 표면에서부터 반도체 층(102)이 일정 영역까지에는 p형의 베이스 영역(103)이 배치되며, 베이스 영역(103)의 중심 부분에는 p+형 영역(104)이 배치된다.
트랜치(T)는 베이스 영역(103)을 둘러싸면서 반도체 층(102)의 일정 깊이까지 형성되며, 이 트랜치(T) 위에 게이트 절연막(105)이 형성된다. 게이트 전극(106)은 게이트 절연막(105) 위에서 상기 트랜치(T)를 채우면서 형성된다.
n+형의 에미터 영역(107, 108)은 상기 베이스 영역(103) 내에서 베이스 영역(103)의 표면과 트랜치(T)의 상부 측벽에 동시에 접하되, 베이스 영역(103) 양 단부의 트랜치(T) 중에서 하나의 트랜치(T)에만 접하는 제1 에미터 영역(107)을 포함한다. 이 제1 에미터 영역(107)은 트랜치(T)의 측벽을 따라 일정 길이만큼 형성된다. 또한 상기 에미터 영역(107, 108)은 상기 제1 에미터 영역(107)으로부터 트랜치(T)에 의해 둘러싸인 부분의 중심 방향으로 일정 길이만큼 연장된 제2 에미터영역(108)을 포함된다. 이 제2 에미터 영역(108)의 중심 방향으로의 단부는 p+형 영역(104)과 중첩된다. 또한 제2 에미터 영역(108)의 중심 방향으로의 단부는 에미터 컨택 개구부(109)와 역시 중첩된다. 즉 제2 에미터 영역(108)의 중심 방향으로의 단부는 에미터 컨택 개구부(109)에 의해 노출된다.
에미터 전극(110)은 에미터 컨택 개구부(109)를 통해 제2 에미터 영역(108) 및 p+형 영역(104)과 전기적으로 연결된다. 상기 제2 에미터 영역(108)은 제1 에미터 영역(107)으로부터 연장되므로, 결국 에미터 전극(110)은 제1 에미터 영역(107)과도 전기적으로 연결된다. 에미터 전극(110)과 게이트 전극(106)은 절연막(111)에 의해 상호 절연된다. 컬렉터 전극(112)은 반도체 기판(100)에 전기적으로 연결된다.
이와 같은 트랜치 게이트 구조의 전력용 반도체 소자는, 게이트 전극(106)에 전압이 인가되면 트랜치(T)의 측벽을 따라 베이스 영역(103)에 반전층(inversion layer)이 형성된다. 그러나 하나의 베이스 영역(103) 양쪽에 형성된 두 개의 트랜치(T) 중에서 제1 에미터 영역(107)은 하나만 존재하므로 캐리어(carrier)의 이동은 제1 에미터 영역(107)이 존재하는 반전층에서만 발생한다. 즉 제1 에미터 영역(107)이 존재하지 않는 반전층에서는 캐리어의 이동이 일어나지 않는다. 따라서 이 부분에서 변위 전류의 발생이 현저히 감소하게 되며, 이로 인하여 동적 래치 업의 발생이 억제되어 전체적으로 동적 래치 업이 발생할 확률도 반으로 줄어든다.
그리고 제1 에미터 영역(107)이 존재하더라도, 제1 에미터 영역(107)이 제2에미터 영역(108)을 통하여 에미터 전극(110)과 연결되므로, 에미터 영역(107, 108)에서의 캐리어의 이동 거리가 증가하게 되며, 이는 에미터 영역(107, 108) 하단부의 베이스 영역(103)에서의 캐리어, 예컨대 홀(hole)의 이동에 의해 에미터 영역(107, 108)과 베이스 영역(103) 사이의 접합이 순방향 바이어스 되는 것을 억제시키는 에미터 발라스트 효과를 나타내므로, 여전히 정적 래치 업을 억제시키는 효과도 동시에 나타낸다.
또한, 도 3에서 알 수 있듯이, 상기 p+형 영역(104)은 사각 형태이면서 그 모서리 부분은 원형으로 확장된 형상으로 형성된다. 이는 상기 베이스 영역(103)이 p+형 영역(104)의 모서리 부분에서는 원형으로 축소된 형상인 것을 의미한다. 즉 내부의 사각의 활성 영역을 한정하는 트랜치(T) 측벽으로부터 사각 형태의 p+형 영역(104)의 가장 가까운 변까지의 수직 거리(a)와 상기 트랜치(T) 모서리로부터 p+형 영역(104)의 모서리까지의 대각 거리(b)가 동일하다. 따라서 베이스 영역(103) 내에서 p+형 영역(104)의 끝부분과 반전층이 형성되는 트랜치(T) 측벽까지의 거리가 거의 동일하므로 기생 트랜지스터의 베이스-에미터 사이의 저항이 특별히 증가되는 부분이 없으므로, 기생 트랜지스터의 베이스-에미터 사이의 큰 저항을 갖는 부분이 존재함으로써 발생되는 래치 업을 억제시킬 수 있다.
도 5는 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자에서 반전층 길이와 제1 에미터 영역이 존재하지 않는 반전층 길이의 상대비(γ)에 따른 단락 회로 전류(short circuit current)(ISC)와 단락 회로 시간(short circuit time)(TSC)을 나타내 보인 그래프이다.
여기서 반전층 길이와 제1 에미터 영역이 존재하지 않는 반전층 길이의 상대비(γ)는 아래의 수학식 1에 의해 나타낼 수 있다.
여기서 A는 트랜치(T)의 측벽을 따라 형성되는 반전층 길이이며, B는 트랜치(T)의 측벽을 따라 형성되는 제1 에미터 영역(107)의 길이이다(도 3 참조).
한편 단락 회로 전류(ISC)는 게이트 전극(106)에 인가되는 전압이 정격 전압의 크기만큼 인가된 상태에서 무부하 상태로 소자가 생존하는 동안의 전류값이며, 단락 회로 시간(TSC)은 게이트 전극(106)에 인가되는 전압이 정격 전압의 크기만큼 인가된 상태에서 무부하 상태로 소자가 생존하는 시간을 의미한다.
도 5에서 알 수 있듯이, 반전층 길이와 제1 에미터 영역이 존재하지 않는 반전층 길이의 상대비(γ)가 크면 클수록, 단락 회로 전류(ISC)는 작아지며 단락 회로 시간(TSC)은 커지며, 이에 따라 단락 회로 전류(ISC)와 단락 회로 시간(TSC)은 서로 트레이드 오프(trade off) 관계이다. 따라서 반전층 길이와 제1 에미터 영역이 존재하지 않는 반전층 길이의 상대비(γ)의 적절한 값은 단락 회로 전류(ISC) 곡선(201)과 단락 회로 시간(TSC) 곡선(202)이 일치하는 점(C)에서의 상대비(γ)가적절한 값이다.
도 6은 본 발명의 제2 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자를 나타내 보인 그래프이다. 그리고 도 7은 각각 도 3의 선 7-7'를 따라 도시한 단면도이다. 한편 도 7의 선 4A-4A' 및 선 4B-4B'를 따라 도시한 단면도들은 도 4a 및 도 4b에 나타낸 단면도들과 동일하다.
도 6 및 도 7을 참조하면, 고농도의 제1 도전형, 예컨대 p+형 반도체 기판(200) 위에 고농도의 제2 도전형, 예컨대 n+형의 버퍼층(201)이 배치된다. p+형 반도체 기판(200)은 컬렉터 영역으로 사용된다. 버퍼층(201) 위에는 드리프트 영역으로 사용되는 n형의 반도체 층(202)이 배치된다. 이 반도체 층(202)에서의 불순물 농도는 버퍼층(201)에서의 불순물 농도보다 낮다. 반도체 층(202)의 상부 표면에서부터 반도체 층(202)이 일정 영역까지에는 p형의 베이스 영역(203)이 배치된다.
트랜치(T)는 베이스 영역(203)을 둘러싸면서 반도체 층(202)의 일정 깊이까지 형성되며, 이 트랜치(T) 위에 게이트 절연막(205)이 형성된다. 게이트 전극(206)은 게이트 절연막(205) 위에서 상기 트랜치(T)를 채우면서 형성된다.
n+형의 에미터 영역(207, 208)은 상기 베이스 영역(203) 내에서 베이스 영역(203)의 표면과 트랜치(T)의 상부 측벽에 동시에 접하되, 베이스 영역(203) 양 단부의 트랜치(T) 중에서 하나의 트랜치(T)에만 접하는 제1 에미터 영역(207)을 포함한다. 이 제1 에미터 영역(207)은 트랜치(T)의 측벽을 따라 일정 길이만큼 형성된다. 또한 상기 에미터 영역(207, 208)은 상기 제1 에미터 영역(207)으로부터 트랜치(T)에 의해 둘러싸인 부분의 중심 방향으로 일정 길이만큼 연장된 제2 에미터 영역(208)을 포함된다. 이 제2 에미터 영역(208)의 중심 방향으로의 단부는 p+형 영역(204)과 중첩된다. 또한 제2 에미터 영역(208)의 중심 방향으로의 단부는 에미터 컨택 개구부(209)와 역시 중첩된다. 즉 제2 에미터 영역(208)의 중심 방향으로의 단부는 에미터 컨택 개구부(209)에 의해 노출된다.
에미터 전극(210)은 에미터 컨택 개구부(209)를 통해 제2 에미터 영역(208) 및 제1 p+형 영역(204)과 전기적으로 연결된다. 상기 제2 에미터 영역(208)은 제1 에미터 영역(207)으로부터 연장되므로, 결국 에미터 전극(210)은 제1 에미터 영역(207)과도 전기적으로 연결된다. 마찬가지로 제2 p+형 영역(204')은 제1 p+형 영역(204)으로부터 연장되므로, 결국 제2 p+형 영역(204')은 제1 p+형 영역(204)과도 전기적으로 연결된다. 에미터 전극(210)과 게이트 전극(206)은 절연막(211)에 의해 상호 절연된다. 컬렉터 전극(212)은 반도체 기판(200)에 전기적으로 연결된다.
한편, 상기 베이스 영역(203) 내의 일정 부분에는 p+형 영역(204, 204')이 형성된다. 이 p+형 영역(204, 204')은 사각 형태이면서 그 모서리의 일 부분은 원형으로 확장된 형상의 제1 p+형 영역(204)을 포함한다. 또한 상기 p+형 영역(204,204')은 상기 원형으로 확장된 모서리 이외의 모서리로부터 트랜치(T)의 측벽까지 연장된 꺽어진 스트라이프 형태의 제2 p+형 영역(204')을 포함한다. 상기 제1 p+형 영역(204)의 원형으로 확장된 모서리는 서로 마주보도록 형성되며, 상기 제2 p+형 영역(204')은 상기 원형으로 확장된 모서리 이외의 다른 마주보는 모서리로부터 연장되어 형성된다. 따라서 내부의 사각의 활성 영역을 한정하는 트랜치(T) 측벽을 따라서 제1 에미터 영역(207)과 제2 p+형 영역(204')이 상호 이격되어 배치된다.
이에 따라 게이트 전극(206)에 전압이 인가됨에 따라, 트랜치(T)의 측벽을 따라 베이스 영역(203)에 형성되는 반전층(inversion layer)은 트랜치(T)의 일부 측벽 주위에서만 형성된다. 즉 제2 p+형 영역(204')은 고농도의 불순물 농도를 가지므로, 트랜치(T)의 측벽을 따라 베이스 영역(203) 내에 형성되는 반전층은 제2 p+형 영역(204')이 존재하는 부분에서는 형성되지 않는다.
이와 같이 트랜치(T) 측벽을 따라 베이스 영역(203) 내의 일부분에만 반전층이 형성되고, 트랜치(T) 측벽을 따라 제2 p+형 영역(204')이 형성된 부분에서는 반전층이 형성되지 않으므로 정적 래치 업이 발생할 확률이 제2 p+형 영역(204')이 존재하지 않는 경우보다 감소하게 된다.
그리고, 앞서 설명한 제1 실시예의 경우에서와 같이, 하나의 베이스 영역(203) 양쪽에 형성된 두 개의 트랜치(T) 중에서 제1 에미터 영역(207)은 하나만 존재하므로 캐리어(carrier)의 이동은 제1 에미터 영역(207)이 존재하는 반전층에서만 발생하며, 제1 에미터 영역(207)이 존재하지 않는 반전층에서는 캐리어의 이동이 일어나지 않는다. 따라서 이 부분에서 변위 전류의 발생이 현저히 감소하게 되며, 이로 인하여 동적 래치 업의 발생이 억제되어 전체적으로 동적 래치 업이 발생할 확률도 역시 반으로 줄어든다.
또한 제1 에미터 영역(207)이 존재하더라도, 제1 에미터 영역(207)이 제2 에미터 영역(208)을 통하여 에미터 전극(210)과 연결되므로, 에미터 영역(207, 208)에서의 캐리어의 이동 거리가 증가하게 되며, 이는 에미터 영역(207, 208) 하단부의 베이스 영역(203)에서의 캐리어, 예컨대 홀(hole)의 이동에 의해 에미터 영역(207, 208)과 베이스 영역(203) 사이의 접합이 순방향 바이어스 되는 것을 억제시키는 에미터 발라스트 효과를 나타내므로, 정적 래치 업을 보다 더 효과적으로 억제시킨다.
한편, 도 6에서 알 수 있듯이, 상기 제1 p+형 영역(204)의 모서리중 일부는 사각 형태이며, 일부는 제2 p+형 영역(204')으로 연장되는데, 상기 사각 형태의 모서리 부분은 원형으로 확장된 형상으로 형성된다. 이는 베이스 영역(203) 내에서 제1 p+형 영역(204)의 모서리 끝부분과 반전층이 형성되는 트랜치(T) 측벽까지의 거리가 거의 동일하도록 하여, 기생 트랜지스터의 베이스-에미터 사이의 저항이 특별히 증가되는 부분이 없도록 하기 위한 것으로서, 기생 트랜지스터의 베이스-에미터 사이의 큰 저항을 갖는 부분이 있음으로써 발생되는 래치 업을 억제시킬 수 있다.
도 8 내지 도 15는 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 8을 참조하면, 컬렉터 영역으로 사용될 p+형 반도체 기판(100) 위에 n+형 버퍼층(101)을 형성한다. 상기 반도체 기판(100)의 비저항은 대략 0.005-0.5Ω㎝이고, 버퍼층(101)의 비저항은 대략 0.06-0.2Ω㎝이다. 이어서 상기 버퍼층(101) 위에 드리프트 영역으로 사용될 반도체 층(102)을 형성한다. 이 반도체 층(102)은 에피택셜 성장법을 사용하여 형성할 수 있다.
다음에 도 9를 참조하면, 상기 반도체 층(102) 위에 이온 주입 패드용 산화막(300)을 대략 600-1000Å의 두께로 형성한 후에 p형 불순물 이온을 주입한다.
다음에 도 10 및 도 11을 참조하면, 소정의 마스크막 패턴(301)을 사용하여 셀 중심 부분에 p형 불순물 이온들을 고농도로 주입한다. 이때 사용되는 마스크막 패턴(301)은 포토레지스트막 패턴을 사용할 수 있으며, 각 모서리 부분이 원형으로 확장된 사각 형태의 개구부(302)를 갖는다.
다음에 도 12를 참조하면, 주입된 p형 불순물 이온들을 드라이브 인 확산하여 p형 베이스 영역(103)과 p+형 영역(104)을 형성한다. 이어서 산화막(300)을 제거한 후에 통상의 리소그라피 공정 및 식각 공정을 통하여 트랜치(T)를 형성한다. 상기 리소그라피 공정 및 식각 공정에 의해 상기 트랜치(T)로 둘러싸인 영역에는 베이스 영역(103)이 위치되며, 베이스 영역(103)의 중심부에는 p+형 영역(104)이 위치된다. 상기 트랜치(T) 바닥은 베이스 영역(103)을 관통하여 실리콘 층(102)의 일정 깊이에 위치하도록 한다. 트랜치(T)를 형성한 후에는, 트랜치(T) 형성을 위한 상기 식각 공정 도중에 발생한 결함들 및 불순물들을 제거하기 위하여 통상의 희생 산화 공정 및 세정 공정을 수행한다.
다음에 도 13을 참조하면, 트랜치(T) 내부 표면 위에 게이트 산화막(105)을 형성한 후에 트랜치(T)가 채워지도록 게이트 전극(106)을 형성한다. 상기 게이트 전극(106)을 형성하기 위해서 먼저 도전막, 예컨대 폴리실리콘막(미도시)을 전면에 형성한다. 이때 트랜치(T) 내부는 상기 폴리실리콘막에 의해 완전히 채워지도록 한다. 다음에 통상의 리소그라피 공정 및 식각 공정을 수행하여, 트랜치(T)를 채우는 게이트 전극용 폴리실리콘막을 제외하고 나머지 폴리실리콘막을 제거한다. 도면에는 나타내지 않았지만, 상기 폴리실리콘막 중 플로팅 전극으로 사용할 폴리실리콘막은 제거되지 않는다.
다음에 도 14 및 도 15를 참조하면, 도 13의 결과물 전면에 마스크막 패턴(303)을 형성한다. 이 마스크막 패턴(303)은 상호 분리된 네 개의 개구부들을 갖는데, 각 개구부들은 제1 에미터 영역 및 제2 에미터 영역을 형성하기 위하여 오픈(open)된 부분들을 포함한다. 즉 상기 개구부들은 각각 제1 에미터 영역을 형성하기 위하여 트랜치(T)의 측벽을 따라 베이스 영역(103)을 오픈시키도록 형성된 제1 개구부(307)와, 제2 에미터 영역을 형성하기 위하여 상기 제1 개구부(307)로부터 셀의 중심 부분으로 연장되도록 형성된 제2 개구부(308)를 포함한다. 이어서 상기 마스크막 패턴(303)을 이온 주입 마스크로 하여 n형 불순물 이온들을 고농도로 주입한다.
다음에 도 3 및 도 4에 도시된 바와 같이, 상기 마스크막 패턴(303)을 제거하고, 주입된 상기 n형 불순물 이온들을 드라이브 인 확산시켜 n+형 제1 에미터 영역(107) 및 제2 에미터 영역(108)으로 이루어진 에미터 영역(107, 108)을 형성한다. 이어서 게이트 전극(106)과 절연되고, 제2 에미터 영역(108)과 연결되도록 에미터 전극(110)을 형성하고, 반도체 기판(100)과 연결되도록 컬렉터 전극(112)을 형성하면 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자가 완성된다.
도 16은 본 발명의 제2 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 도면들이다. 본 발명의 제2 실시예에서는, p+형 영역 형성을 위한 이온 주입에서 사용되는 마스크막 패턴의 형상이 도 10 및 도 11을 참조하여 설명한 p+형 영역 형성을 위한 이온 주입에서 사용되는 마스크막 패턴(도 10 및 도 11의 301)의 형상과 다르다는 점을 제외하고는, 도 8 내지 도 15를 참조하여 설명한 본 발명의 제1 실시예에 따른 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법과 동일하다. 따라서 앞서 설명한 내용과 중복되는 부분에 대한 설명은 생략하기로 한다.
도 16을 참조하면, p+형 영역 형성을 위한 이온 주입에서 사용되는 마스크막 패턴(401)은 사각 형태이면서 그 모서리의 일 부분은 원형으로 확장된 형상의 제1 오픈 영역(404)과, 상기 원형으로 확장된 모서리 이외의 모서리로부터 트랜치의 측벽 부근까지 연장된 후 트랜치의 측벽을 따라 연장되는 꺽어진 스트라이프 형태의 제2 오픈 영역(404')을 포함한다. 제1 오픈 영역(404)의 둥근 연장 부분은 마주보는 모서리에 형성되며, 제2 오픈 영역(404') 또한 마주보는 모서리로부터 각각 형성된다. 이와 같은 형상의 마스크막 패턴(401)을 마스크로 하여 p형 불순물 이온들을 주입시킨 후에 드라이브 인 확산 공정을 수행하면, 도 6 및 도 7에 도시된 바와 같은 p+형 영역(204, 204')이 형성된다. 이 이후의 공정은 도 12 내지 도 15를 참조하여 설명한 바와 같다.
이상의 설명에서와 같이, 본 발명에 따른 트랜치 게이트 구조의 전력용 반도체 소자 및 그 제조 방법에 의하면, 트랜치의 측벽을 따라 반전층이 형성되는 부분에서 에미터 영역과 베이스 영역이 교대로 배치되므로 베이스 영역이 존재하는 부분에서 변위 전류의 발생이 현저히 감소하게 되고, 이로 인하여 동적 래치 업이 억제되는 이점이 있다. 그리고 에미터 영역이 트랜치 측벽을 따라 형성된 제1 에미터 영역과 제1 에미터 영역으로부터 에미터 전극과 연결되는 부분까지 연장된 제2 에미터 영역을 포함하므로 발라스트 레지스터에 의한 정적 래치 업도 억제된다. 또한 상기 채널 측벽을 따라 형성된 베이스 영역의 일부에 고농도 영역을 배치시킴으로써 이 부분에서 반전층이 형성되지 않도록 하여 정적 래치 업의 발생 확률을 더욱 낮출 수 있다는 이점도 또한 있다.
이상 설명한 트랜치 게이트 구조의 전력용 반도체 소자는 절연 게이트 바이폴라 트랜지스터 구조를 예를 들어 설명하였지만 유사한 구조의 다른 트랜치 게이트 구조의 전력용 반도체 소자에게도 적용될 수 있다는 것은 당연하다. 예컨대 전력용 모스 전계 효과 트랜지스터의 경우 반도체 기판의 도전형을 절연 게이트 바이폴라 트랜지스터의 도전형과 반대로 형성시키면 본 발명에 따른 구조 및 제조 방법을 동일하게 적용시킬 수 있다.

Claims (16)

  1. 컬렉터 영역으로 사용되는 제1 도전형의 반도체 기판;
    상기 반도체 기판 위에 형성된 제2 도전형의 버퍼층;
    상기 버퍼층 위에 형성된 제2 도전형의 드리프트 영역;
    상기 드리프트 영역 위에 형성된 제1 도전형의 베이스 영역;
    상기 베이스 영역을 둘러싸면서 상기 드리프트 영역의 일정 깊이까지 형성되는 트랜치 표면 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에서 상기 트랜치를 채우면서 형성된 게이트 전극;
    상기 베이스 영역 내에서 상기 베이스 영역의 표면과 상기 트랜치의 상부 측벽과 동시에 접하되, 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되어 상기 베이스 영역과 교대로 배치되도록 형성되는 제1 에미터 영역과, 상기 제1 에미터 영역으로부터 상기 베이스 영역의 중심부를 향하여 일정 길이만큼 연장되는 제2 에미터 영역을 포함하는 제2 도전형의 에미터 영역;
    상기 제2 에미터 영역의 일부를 통하여 상기 제1 에미터 영역에 전기적으로 연결되도록 형성된 에미터 전극; 및
    상기 반도체 기판에 전기적으로 연결되도록 형성된 컬렉터 전극을 포함하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  2. 제1항에 있어서,
    상기 트랜치에 의해 둘러싸이는 베이스 영역은 사각 형태인 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  3. 제1항에 있어서,
    상기 베이스 영역 내에서 상기 제2 에미터 영역의 일부와 중첩되도록 형성되되, 상기 베이스 영역에서의 불순물 농도보다 높은 불순물 농도를 갖는 고농도의 제1 도전형 영역을 더 포함하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  4. 제3항에 있어서,
    상기 고농도의 제1 도전형 영역은 상기 베이스 영역에 의해 둘러싸이는 사각 형태인 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  5. 제4항에 있어서,
    상기 고농도의 제1 도전형 영역의 각 모서리 부분은 둥근 형태로 대응되는 트랜치 모서리를 향하여 연장되는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  6. 제4항에 있어서,
    상기 고농도의 제1 도전형 영역의 서로 마주보는 두 모서리 부분은 둥근 형태로 트랜치의 대응되는 모서리를 향하여 연장되며, 나머지 마주보는 두 모서리 부분은 트랜치의 일 변을 향하여 연장되는 동시에 상기 트랜치의 측벽을 따라 배치된 상기 베이스 영역 내에서 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자.
  8. (가) 제1 도전형의 반도체 기판 위에 제2 도전형의 버퍼층을 형성하는 단계;
    (나) 상기 버퍼층 위에 제2 도전형의 반도체 층을 형성하는 단계;
    (다) 상기 반도체 층의 표면으로부터 일정 깊이까지 제1 도전형의 베이스 영역 및 고농도의 제1 도전형 영역을 형성하되, 상기 베이스 영역이 상기 고농도의 제1 도전형 영역을 둘러싸도록 하는 단계;
    (라) 상기 베이스 영역을 둘러싸면서 상기 베이스 영역을 관통하여 상기 반도체 층의 일정 깊이까지 침투하는 트랜치를 형성하는 단계;
    (마) 상기 트랜치 표면 위에 게이트 절연막을 형성하는 단계;
    (바) 상기 게이트 절연막 위에 상기 트랜치를 채우도록 게이트 전극을 형성하는 단계;
    (사) 상기 베이스 영역 표면으로부터 일정 깊이까지 상기 트랜치의 측벽을 따라 제2 도전형의 에미터 영역을 형성하되, 상기 에미터 영역이 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되어 상기 베이스 영역과 교대로 배치되도록 하고, 상기 연장된 부분으로부터 상기 베이스 영역의 중심부를 향하여 일정 길이만큼 연장되도록 하는 단계;
    (아) 상기 에미터 영역과 전기적으로 연결되도록 에미터 전극을 형성하는 단계; 및
    (자) 상기 반도체 기판과 전기적으로 연결되도록 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 버퍼층 및 반도체 층은 에피택셜 성장법에 의해 형성하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 고농도의 제1 도전형 영역은, 사각 형태인 것을 특징으로 하는 트랜치게이트 구조의 전력용 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 고농도의 제1 도전형 영역의 모서리는 원형 형태로 상기 트랜치를 향하여 연장되도록 형성되는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 고농도의 제1 도전형 영역은 사각 형태로 형성하되, 서로 마주보는 두 모서리 부분은 둥근 형태로 트랜치의 대응되는 모서리를 향하여 연장되며, 나머지 마주보는 두 모서리 부분은 트랜치의 일 변을 향하여 연장되는 동시에 상기 트랜치의 측벽을 따라 배치된 상기 베이스 영역 내에서 상기 트랜치의 측벽을 따라 일정 길이만큼 연장되도록 형성하는 것을 특징으로 하는 트랜치 구조의 전력용 반도체 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 버퍼층에서의 불순물 농도는 상기 반도체 층에서의 불순물 농도보다 더 높도록 하는 것을 특징으로 하는 트랜치 구조의 전력용 반도체 소자의 제조 방법.
  14. 제8항에 있어서, 상기 단계 (다)는,
    상기 반도체 층 위에 이온 주입 패드용 산화막을 형성하는 단계;
    상기 산화막 위에 중심부에 개구부를 갖는 제1 마스크막 패턴을 형성하는 단계;
    상기 제1 마스크막 패턴을 이온 주입 마스크로 하여 제1 도전형의 불순물 이온을 주입하는 단계;
    상기 제1 마스크막 패턴을 제거하는 단계;
    상기 산화막 위에, 상기 제1 도전형의 불순물 이온이 주입된 영역에 의해 둘러싸이는 개구부를 갖는 제2 마스크막 패턴을 형성하는 단계;
    상기 제2 마스크막 패턴을 이온 주입 마스크로 하여 제1 도전형의 불순물 이온을 고농도로 주입하는 단계;
    상기 제2 마스크막 패턴을 제거하는 단계; 및
    상기 제1 도전형의 불순물 이온을 드라이브 인 확산시켜 베이스 영역 및 고농도의 제1 도전형 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
  15. 제8항에 있어서,
    상기 에미터 전극은 상기 베이스 영역의 중심을 향하여 연장된 에미터 영역의 단부와 직접 접촉되도록 형성하는 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
  16. 제8항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 트랜치 게이트 구조의 전력용 반도체 소자의 제조 방법.
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