JPH1187690A - 半導体素子 - Google Patents
半導体素子Info
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- JPH1187690A JPH1187690A JP24794497A JP24794497A JPH1187690A JP H1187690 A JPH1187690 A JP H1187690A JP 24794497 A JP24794497 A JP 24794497A JP 24794497 A JP24794497 A JP 24794497A JP H1187690 A JPH1187690 A JP H1187690A
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Abstract
(57)【要約】
【課題】 電力用の半導体素子を高耐圧化させる。
【解決手段】 半導体基板であるＮ-型ベース層１の下
面側にＰ型コレクタ層２を形成する。そして、前記Ｎ-
型ベース層１の上面側において、最外Ｐ型ウェル層４ａ
が形成される部分とＰ型ガードリング層９ａが形成され
る部分(素子端部)とに、トレンチ溝１０ａをあらかじめ
形成する。Ｐ型ウェル層４を形成する部分と前記トレン
チ溝１０ａとを同時に熱処理によりＰ型拡散させて、そ
れぞれＰ型ウェル層４(最外Ｐ型ウェル層４ａを含む)と
Ｐ型ガードリング層９ａを形成すると、Ｐ型ウェル層４
よりも最外Ｐ型ウェル層４ａとＰ型ガードリング層９ａ
とが深く形成される。そして、Ｐ型ウェル層４にソース
層５ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ａにソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、ＭＯＳ制御トラ
ンジスタ２０ａが構成される。
面側にＰ型コレクタ層２を形成する。そして、前記Ｎ-
型ベース層１の上面側において、最外Ｐ型ウェル層４ａ
が形成される部分とＰ型ガードリング層９ａが形成され
る部分(素子端部)とに、トレンチ溝１０ａをあらかじめ
形成する。Ｐ型ウェル層４を形成する部分と前記トレン
チ溝１０ａとを同時に熱処理によりＰ型拡散させて、そ
れぞれＰ型ウェル層４(最外Ｐ型ウェル層４ａを含む)と
Ｐ型ガードリング層９ａを形成すると、Ｐ型ウェル層４
よりも最外Ｐ型ウェル層４ａとＰ型ガードリング層９ａ
とが深く形成される。そして、Ｐ型ウェル層４にソース
層５ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ａにソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、ＭＯＳ制御トラ
ンジスタ２０ａが構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、主に電力分野に用
いられるＭＯＳ制御トランジスタ等の半導体素子に関す
るものである。
いられるＭＯＳ制御トランジスタ等の半導体素子に関す
るものである。
【０００２】
【従来の技術】自己消弧型の半導体デバイスは、電力変
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。半導体デバイスの
うちＭＯＳ制御トランジスタは、高周波動作・低電力駆
動が可能な次世代の電力用半導体デバイスとして注目さ
れ、高耐圧・大電流化にする研究が行われている。
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。半導体デバイスの
うちＭＯＳ制御トランジスタは、高周波動作・低電力駆
動が可能な次世代の電力用半導体デバイスとして注目さ
れ、高耐圧・大電流化にする研究が行われている。
【０００３】図１１は、現在用いられているＭＯＳ制御
トランジスタの端部付近の断面構造を説明するための概
略図を示すものである。
トランジスタの端部付近の断面構造を説明するための概
略図を示すものである。
【０００４】図１１において、符号１は半導体基板(例
えば、円盤状)であるＮ-型半導体のベース層(以下、Ｎ-
型ベース層と称する)、符号２は前記Ｎ-型ベース層１の
一方の主面側(以下、下面側と称する)に形成されたＰ型
半導体のコレクタ層(以下、Ｐ型コレクタ層と称する)を
示すものであり、Ｐ型コレクタ層２の表面にはドレイン
電極３が設けられる。
えば、円盤状)であるＮ-型半導体のベース層(以下、Ｎ-
型ベース層と称する)、符号２は前記Ｎ-型ベース層１の
一方の主面側(以下、下面側と称する)に形成されたＰ型
半導体のコレクタ層(以下、Ｐ型コレクタ層と称する)を
示すものであり、Ｐ型コレクタ層２の表面にはドレイン
電極３が設けられる。
【０００５】符号４は前記Ｎ-型ベース層１の他方の主
面側(以下、上面側と称する)に所定の間隔を隔てて(ス
リット状)所定の深さに形成されたＰ型半導体から成る
ウェル層、符号５ａ，５ｂは前記Ｐ型ウェル層４に形成
されたＮ型半導体から成るソース層(以下、Ｎ型ソース
層と称する)を示すものである。なお、符号４ｊは素子
の外周部に最も近いＰ型半導体から成るウェル層(以
下、最外Ｐ型ウェル層と称する)を示すものである。
面側(以下、上面側と称する)に所定の間隔を隔てて(ス
リット状)所定の深さに形成されたＰ型半導体から成る
ウェル層、符号５ａ，５ｂは前記Ｐ型ウェル層４に形成
されたＮ型半導体から成るソース層(以下、Ｎ型ソース
層と称する)を示すものである。なお、符号４ｊは素子
の外周部に最も近いＰ型半導体から成るウェル層(以
下、最外Ｐ型ウェル層と称する)を示すものである。
【０００６】符号６は絶縁膜を示すものであり、隣り合
うＮ型ソース層５ａ，５ｂとＮ-型ベース層１の隣り合
う両Ｐ型ウェル層４，４間とに沿って設けられている。
符号７は前記絶縁膜６に覆われたゲート電極を示すもの
であり、そのゲート電極７と前記絶縁膜６とにより絶縁
ゲート電極が形成される。符号８は、ゲート電極７とは
絶縁されＰ型ウェル層４の表面の一部とＮ型ソース層５
ａ，５ｂの表面の一部にわたって設けられたソース電極
を示すものである。Ｎ-型ベース層１，Ｐ型コレクタ層
２，ドレイン電極３，Ｐ型ウェル層４，Ｎ型ソース層５
ａ，５ｂ，絶縁膜６，ゲート電極７，ソース電極８によ
りＭＯＳ制御トランジスタ部(以下、チャネル部と称す
る)Ａが形成される。なお、符号２１は単位ＭＯＳ制御
トランジスタチャネル部(単位チャネル部)を示すもので
ある。
うＮ型ソース層５ａ，５ｂとＮ-型ベース層１の隣り合
う両Ｐ型ウェル層４，４間とに沿って設けられている。
符号７は前記絶縁膜６に覆われたゲート電極を示すもの
であり、そのゲート電極７と前記絶縁膜６とにより絶縁
ゲート電極が形成される。符号８は、ゲート電極７とは
絶縁されＰ型ウェル層４の表面の一部とＮ型ソース層５
ａ，５ｂの表面の一部にわたって設けられたソース電極
を示すものである。Ｎ-型ベース層１，Ｐ型コレクタ層
２，ドレイン電極３，Ｐ型ウェル層４，Ｎ型ソース層５
ａ，５ｂ，絶縁膜６，ゲート電極７，ソース電極８によ
りＭＯＳ制御トランジスタ部(以下、チャネル部と称す
る)Ａが形成される。なお、符号２１は単位ＭＯＳ制御
トランジスタチャネル部(単位チャネル部)を示すもので
ある。
【０００７】符号９ｊは、前記最外Ｐ型ウェル層４ｊの
外周側から所定の間隔を隔ててＮ−型ベース層１の上面
側に複数個形成されるＰ型半導体から成る拡散層（以
下、Ｐ型ガードリング層と称する)を示すものである。
Ｎ-型ベース層１，Ｐ型コレクタ層２，ドレイン電極
３，Ｐ型ガードリング層９ｊによりガードリングＢを形
成する。
外周側から所定の間隔を隔ててＮ−型ベース層１の上面
側に複数個形成されるＰ型半導体から成る拡散層（以
下、Ｐ型ガードリング層と称する)を示すものである。
Ｎ-型ベース層１，Ｐ型コレクタ層２，ドレイン電極
３，Ｐ型ガードリング層９ｊによりガードリングＢを形
成する。
【０００８】以上示したように、チャネル部Ａとガード
リング部Ｂとから構成されたＭＯＳ制御トランジスタ２
０ｊは、他の電力用半導体素子と比較して変換効率が高
い。そのため、高圧大容量のＭＯＳ制御トランジスタ２
０ｊの作製が可能となれば、エネルギー応用分野におけ
る進歩が期待できる。
リング部Ｂとから構成されたＭＯＳ制御トランジスタ２
０ｊは、他の電力用半導体素子と比較して変換効率が高
い。そのため、高圧大容量のＭＯＳ制御トランジスタ２
０ｊの作製が可能となれば、エネルギー応用分野におけ
る進歩が期待できる。
【０００９】
【発明が解決しようとする課題】図１１に示したような
ＭＯＳ制御トランジスタを高耐圧化させるにはベース領
域を厚く、かつガードリング部のＰ型ガードリング層を
深く形成することが考えられるが、そのＰ型ガードリン
グ層を深く形成する必要性として、以下に示す２つの理
由がある。
ＭＯＳ制御トランジスタを高耐圧化させるにはベース領
域を厚く、かつガードリング部のＰ型ガードリング層を
深く形成することが考えられるが、そのＰ型ガードリン
グ層を深く形成する必要性として、以下に示す２つの理
由がある。
【００１０】理由１；ガードリング部の電圧阻止能力が
向上する。
向上する。
【００１１】理由２；Ｐ型ガードリング層に形成される
空乏層を広げることが可能となる。
空乏層を広げることが可能となる。
【００１２】前記理由１において、接合の拡散深さ(曲
率／空乏層幅)の比が小さくなるほど(実際の耐圧／理論
耐圧)の比が小さくなるとされている。すなわち、素子
が高耐圧化になるほど空乏層が広くなり、それに伴い接
合の拡散深さを深くする必要性があることを示してい
る。ガードリング部に分担される電圧は素子全体にかか
る耐圧と比較して小さいが、Ｐ型ガードリング層１つ当
たりの電圧阻止能力が低い場合、必要なＰ型ガードリン
グ層の数が増えてしまい現実的ではない。前記理由２に
おいては、より多くのＰ型ガードリング層に電圧を分担
することができれば、その分だけ素子を高耐圧化にする
ことが容易となることを示している。
率／空乏層幅)の比が小さくなるほど(実際の耐圧／理論
耐圧)の比が小さくなるとされている。すなわち、素子
が高耐圧化になるほど空乏層が広くなり、それに伴い接
合の拡散深さを深くする必要性があることを示してい
る。ガードリング部に分担される電圧は素子全体にかか
る耐圧と比較して小さいが、Ｐ型ガードリング層１つ当
たりの電圧阻止能力が低い場合、必要なＰ型ガードリン
グ層の数が増えてしまい現実的ではない。前記理由２に
おいては、より多くのＰ型ガードリング層に電圧を分担
することができれば、その分だけ素子を高耐圧化にする
ことが容易となることを示している。
【００１３】しかし、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ウェル層とは同時に拡散させて
形成されるため、それらＰ型ガードリング層の深さとＰ
型ウェル層との深さが同じになってしまう。また、拡散
は等方的な現象であるため、例えばＰ型ウェル層が深く
形成されると、そのＰ型ウェル層の幅も広くなってしま
う。ゆえに、単位チャネル部の面積が増加してしまい、
その単位チャネル部の個数が減少し、半導体素子の電流
容量を低下させてしまうことになる。
グ層とチャネル部のＰ型ウェル層とは同時に拡散させて
形成されるため、それらＰ型ガードリング層の深さとＰ
型ウェル層との深さが同じになってしまう。また、拡散
は等方的な現象であるため、例えばＰ型ウェル層が深く
形成されると、そのＰ型ウェル層の幅も広くなってしま
う。ゆえに、単位チャネル部の面積が増加してしまい、
その単位チャネル部の個数が減少し、半導体素子の電流
容量を低下させてしまうことになる。
【００１４】そこで、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ウェル層とをそれぞれ異なる熱
処理工程により形成する方法が考えられる。この方法に
より、図１２に示すＭＯＳ制御トランジスタ２０ｋのよ
うに、たとえガードリング部ＢのＰ型ガードリング層９
ｋが深く形成されても、トランジスタ部ＡのＰ型ウェル
層４の深さに影響を及ぼすことがなくなるが、熱処理工
程数が増えてしまう問題が生じる。なお、図１２に示す
符号４ｋは、素子の高耐圧化のためにＰ型ガードリング
層９ｋと同じ深さに形成された最外Ｐ型ウェル層を示す
ものである。図１３は、図１２に示したＭＯＳ制御トラ
ンジスタ２０ｋにおけるガードリング部Ｂを上面からみ
た１／４平面図を示すものである。図１３に示すよう
に、Ｎ-型ベース層１の上面側に連続した(例えば、リン
グ状)Ｐ型ガードリング層９ｋが形成される。
グ層とチャネル部のＰ型ウェル層とをそれぞれ異なる熱
処理工程により形成する方法が考えられる。この方法に
より、図１２に示すＭＯＳ制御トランジスタ２０ｋのよ
うに、たとえガードリング部ＢのＰ型ガードリング層９
ｋが深く形成されても、トランジスタ部ＡのＰ型ウェル
層４の深さに影響を及ぼすことがなくなるが、熱処理工
程数が増えてしまう問題が生じる。なお、図１２に示す
符号４ｋは、素子の高耐圧化のためにＰ型ガードリング
層９ｋと同じ深さに形成された最外Ｐ型ウェル層を示す
ものである。図１３は、図１２に示したＭＯＳ制御トラ
ンジスタ２０ｋにおけるガードリング部Ｂを上面からみ
た１／４平面図を示すものである。図１３に示すよう
に、Ｎ-型ベース層１の上面側に連続した(例えば、リン
グ状)Ｐ型ガードリング層９ｋが形成される。
【００１５】通常、高耐圧の半導体素子におけるガード
リング部のＰ型ガードリング層を形成するためのＰ型拡
散は、１０００℃以上の温度で数時間熱処理により行わ
れている。半導体素子は、高純度で結晶性の高い半導体
結晶ウェハーに対して種々の熱処理を行うことにより作
製されるため、その熱処理工程を経るにつれて前記半導
体結晶ウェハーの結晶性が損なわれてしまう。その結
果、半導体素子の性能を劣化させて歩留まりを低下させ
てしまう。また、熱処理工程数の増加に伴い、製造コス
トが上昇する問題が生じる。ゆえに、高性能で歩留まり
の高い半導体素子を作製するには、熱処理工程数を減ら
すことが重要となる。
リング部のＰ型ガードリング層を形成するためのＰ型拡
散は、１０００℃以上の温度で数時間熱処理により行わ
れている。半導体素子は、高純度で結晶性の高い半導体
結晶ウェハーに対して種々の熱処理を行うことにより作
製されるため、その熱処理工程を経るにつれて前記半導
体結晶ウェハーの結晶性が損なわれてしまう。その結
果、半導体素子の性能を劣化させて歩留まりを低下させ
てしまう。また、熱処理工程数の増加に伴い、製造コス
トが上昇する問題が生じる。ゆえに、高性能で歩留まり
の高い半導体素子を作製するには、熱処理工程数を減ら
すことが重要となる。
【００１６】本発明は、前記課題に基づいて成されたも
のであり、単位チャネル部の面積を縮小させることな
く、チャネル部のＰ型ウェル層の深さと比較してガード
リング部のＰ型ガードリング層を深く形成して高性能・
高耐圧化させたことを特徴とする半導体素子を提供する
ことにある。
のであり、単位チャネル部の面積を縮小させることな
く、チャネル部のＰ型ウェル層の深さと比較してガード
リング部のＰ型ガードリング層を深く形成して高性能・
高耐圧化させたことを特徴とする半導体素子を提供する
ことにある。
【００１７】
【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明は半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れ、前記Ｐ型半導体のコレクタ層の表面にはドレイン電
極を設け、前記Ｎ型半導体のソース層と隣り合う２つの
Ｐ型半導体のウェル層間とに沿って絶縁ゲート電極をそ
れぞれ設けるとともに、前記絶縁ゲート電極を覆うよう
に前記Ｎ型半導体のベース層の他方の主面側で中央部に
ソース電極を設けた半導体素子において、前記Ｐ型半導
体のガードリング層には、あらかじめ半導体基板の表面
にエッチングにより同じ深さの溝を形成しておき、前記
Ｐ型半導体のウェル層と同じ熱処理によりＰ型半導体の
ガードリング層を拡散させて、Ｐ型半導体のウェル層よ
りＰ型半導体のガードリング層が深く形成されることを
特徴とする。
決を図るために、第１発明は半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れ、前記Ｐ型半導体のコレクタ層の表面にはドレイン電
極を設け、前記Ｎ型半導体のソース層と隣り合う２つの
Ｐ型半導体のウェル層間とに沿って絶縁ゲート電極をそ
れぞれ設けるとともに、前記絶縁ゲート電極を覆うよう
に前記Ｎ型半導体のベース層の他方の主面側で中央部に
ソース電極を設けた半導体素子において、前記Ｐ型半導
体のガードリング層には、あらかじめ半導体基板の表面
にエッチングにより同じ深さの溝を形成しておき、前記
Ｐ型半導体のウェル層と同じ熱処理によりＰ型半導体の
ガードリング層を拡散させて、Ｐ型半導体のウェル層よ
りＰ型半導体のガードリング層が深く形成されることを
特徴とする。
【００１８】第２発明は、前記第１発明において、前記
ガードリング層は外周部に近づくにつれてそのガードリ
ング層の間隔が広くなることを特徴とする。
ガードリング層は外周部に近づくにつれてそのガードリ
ング層の間隔が広くなることを特徴とする。
【００１９】第３発明は、前記第１，２発明において、
前記ガードリング層は前記溝の底部から拡散させて形成
されることを特徴とする。
前記ガードリング層は前記溝の底部から拡散させて形成
されることを特徴とする。
【００２０】第４発明は、前記第１〜第３発明におい
て、前記溝は素子の外周部に近づくにつれて深さが浅く
なるように形成されることを特徴とする。
て、前記溝は素子の外周部に近づくにつれて深さが浅く
なるように形成されることを特徴とする。
【００２１】第５発明は、前記第１〜第４発明におい
て、前記溝は不連続に形成し、その不連続部分が隣り合
うガードリング層の不連続部分と重ならないように形成
したことを特徴とする。
て、前記溝は不連続に形成し、その不連続部分が隣り合
うガードリング層の不連続部分と重ならないように形成
したことを特徴とする。
【００２２】第６発明は、半導体基板であるＮ型半導体
のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れたガードリング部を構成し、前記Ｐ型半導体のコレク
タ層の表面にはドレイン電極を設け、前記Ｎ型半導体の
ソース層と隣り合う２つのＰ型半導体のウェル層間とに
沿って絶縁ゲート電極をそれぞれ設けるとともに、前記
絶縁ゲート電極を覆うように前記Ｎ型半導体のベース層
の他方の主面側で中央部にソース電極を設けた半導体素
子において、前記ガードリング部は、エッチングにより
段部を形成しそのエッチングした面にＰ型半導体のガー
ドリング層を形成して、Ｐ型半導体のウェル層よりＰ型
半導体のガードリング層が深く形成されることを特徴と
する。
のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れたガードリング部を構成し、前記Ｐ型半導体のコレク
タ層の表面にはドレイン電極を設け、前記Ｎ型半導体の
ソース層と隣り合う２つのＰ型半導体のウェル層間とに
沿って絶縁ゲート電極をそれぞれ設けるとともに、前記
絶縁ゲート電極を覆うように前記Ｎ型半導体のベース層
の他方の主面側で中央部にソース電極を設けた半導体素
子において、前記ガードリング部は、エッチングにより
段部を形成しそのエッチングした面にＰ型半導体のガー
ドリング層を形成して、Ｐ型半導体のウェル層よりＰ型
半導体のガードリング層が深く形成されることを特徴と
する。
【００２３】第７発明は、前記第６発明において、前記
エッチングした面は、素子の外周部に近づくにつれて深
さが浅くなるように形成したことを特徴とする。
エッチングした面は、素子の外周部に近づくにつれて深
さが浅くなるように形成したことを特徴とする。
【００２４】第８発明は、前記第６，７発明において、
前記ガードリング層を不連続に形成し、その不連続部分
が隣り合うガードリング層の不連続部分と重ならないよ
うに形成したことを特徴とする。
前記ガードリング層を不連続に形成し、その不連続部分
が隣り合うガードリング層の不連続部分と重ならないよ
うに形成したことを特徴とする。
【００２５】第９発明は、前記第１〜第８発明におい
て、前記ガードリング層に形成された溝に、フィールド
プレートを挿設し、そのガードリング層が形成された素
子の端部の表面を、半絶縁性膜と絶縁膜とから成る多層
膜で被覆したことを特徴とする。
て、前記ガードリング層に形成された溝に、フィールド
プレートを挿設し、そのガードリング層が形成された素
子の端部の表面を、半絶縁性膜と絶縁膜とから成る多層
膜で被覆したことを特徴とする。
【００２６】第１０発明は、前記第９発明において、前
記ガードリング層のうち素子の外周部に最も近いガード
リング層の外周側にＮ型半導体の拡散層を形成し、この
Ｎ型半導体の拡散層に形成された溝にプレートを挿設し
たことを特徴とする。
記ガードリング層のうち素子の外周部に最も近いガード
リング層の外周側にＮ型半導体の拡散層を形成し、この
Ｎ型半導体の拡散層に形成された溝にプレートを挿設し
たことを特徴とする。
【００２７】第１１発明は、前記第１〜第１０発明にお
いて、前記Ｎ型半導体のベース層とＰ型半導体のコレク
タ層との間にＮバッファ層を設けた構造にしたことを特
徴とする。
いて、前記Ｎ型半導体のベース層とＰ型半導体のコレク
タ層との間にＮバッファ層を設けた構造にしたことを特
徴とする。
【００２８】第１２発明は、前記第１１発明において、
前記Ｎ型半導体のベース層または前記Ｎバッファ層とＰ
型半導体のコレクタ層に設けられたドレイン電極とに、
Ｎ型半導体の短絡層を設けたことを特徴とする。
前記Ｎ型半導体のベース層または前記Ｎバッファ層とＰ
型半導体のコレクタ層に設けられたドレイン電極とに、
Ｎ型半導体の短絡層を設けたことを特徴とする。
【００２９】第１３発明は、半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に、
Ｐ型半導体のガードリング層が前記Ｐ型半導体のウェル
層から所定間隔を隔てて少なくとも一つ以上形成された
ガードリング部を構成し、前記Ｐ型半導体のコレクタ層
の表面にはドレイン電極を設け、前記Ｎ型半導体のソー
ス層と隣り合う２つのＰ型半導体のウェル層間とに沿っ
て絶縁ゲート電極をそれぞれ設けるとともに、前記絶縁
ゲート電極を覆うように前記Ｎ型半導体のベース層の他
方の主面側で中央部にソース電極を設けた半導体素子に
おいて、前記Ｐ型半導体のウェル層と前記ガードリング
部との間にダイオードを設け、そのダイオードと前記Ｐ
型半導体のウェル層との間には、前記Ｐ型半導体のガー
ドリング層を有する分離部を設けたことを特徴とする。
体のベース層の一方の主面側にはＰ型半導体のコレクタ
層、その他方の主面側で中央部にはＰ型半導体のウェル
層を複数個それぞれ所定間隔を隔てて形成し、前記ウェ
ル層の両端にそれぞれＮ型半導体のソース層を形成し、
前記Ｎ型半導体のベース層の他方の主面側で外周部に、
Ｐ型半導体のガードリング層が前記Ｐ型半導体のウェル
層から所定間隔を隔てて少なくとも一つ以上形成された
ガードリング部を構成し、前記Ｐ型半導体のコレクタ層
の表面にはドレイン電極を設け、前記Ｎ型半導体のソー
ス層と隣り合う２つのＰ型半導体のウェル層間とに沿っ
て絶縁ゲート電極をそれぞれ設けるとともに、前記絶縁
ゲート電極を覆うように前記Ｎ型半導体のベース層の他
方の主面側で中央部にソース電極を設けた半導体素子に
おいて、前記Ｐ型半導体のウェル層と前記ガードリング
部との間にダイオードを設け、そのダイオードと前記Ｐ
型半導体のウェル層との間には、前記Ｐ型半導体のガー
ドリング層を有する分離部を設けたことを特徴とする。
【００３０】第１４発明は、前記第１３発明中の分離部
あるいはガードリング部に前記第１〜第１０発明のいず
れかを適用させたことを特徴とする。
あるいはガードリング部に前記第１〜第１０発明のいず
れかを適用させたことを特徴とする。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、図１１〜図１３と同様なも
のには、同一符号を付してその詳細な説明を省略する。
に基づいて説明する。なお、図１１〜図１３と同様なも
のには、同一符号を付してその詳細な説明を省略する。
【００３２】図１は、本発明の実施の第１形態における
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図１において、半導体
基板であるＮ-型ベース層１の下面側にＰ型コレクタ層
２を形成する。そして、前記Ｎ-型ベース層１の上面側
において、後述する最外Ｐ型ウェル層４ａが形成される
部分とＰ型ガードリング層９ａが形成される部分(素子
端部)とに、図示しないマスク酸化膜を用いてトレンチ
エッチング等により溝(トレンチ溝)１０ａをあらかじめ
形成する。
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図１において、半導体
基板であるＮ-型ベース層１の下面側にＰ型コレクタ層
２を形成する。そして、前記Ｎ-型ベース層１の上面側
において、後述する最外Ｐ型ウェル層４ａが形成される
部分とＰ型ガードリング層９ａが形成される部分(素子
端部)とに、図示しないマスク酸化膜を用いてトレンチ
エッチング等により溝(トレンチ溝)１０ａをあらかじめ
形成する。
【００３３】Ｐ型ウェル層４を形成する部分と前記トレ
ンチ溝１０ａとを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ａを含む)
とＰ型ガードリング層９ａとを形成すると、Ｐ型ウェル
層４よりも最外Ｐ型ウェル層４ａとＰ型ガードリング層
９ａとが深く形成される。
ンチ溝１０ａとを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ａを含む)
とＰ型ガードリング層９ａとを形成すると、Ｐ型ウェル
層４よりも最外Ｐ型ウェル層４ａとＰ型ガードリング層
９ａとが深く形成される。
【００３４】そして、図１１に示すＭＯＳ制御トランジ
スタ２０ｊのように、Ｐ型ウェル層４にＮ型ソース層５
ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ａにＮ型ソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、素子中央部がチ
ャネル部Ａ、素子外周部がガードリング部Ｂから成るＭ
ＯＳ制御トランジスタ２０ａが構成される。
スタ２０ｊのように、Ｐ型ウェル層４にＮ型ソース層５
ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ａにＮ型ソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、素子中央部がチ
ャネル部Ａ、素子外周部がガードリング部Ｂから成るＭ
ＯＳ制御トランジスタ２０ａが構成される。
【００３５】前記熱処理において、トレンチエッチング
した際に用いたマスク酸化膜を使用することができるた
め、余分な酸化膜形成工程数を削減することができる。
なお、図１に示す各々のＰ型ガードリング層９ａの間隔
は等間隔に記載されているが、その間隔を例えば素子の
外周部に近くなるにつれて広げるような不等間隔にして
作製したＭＯＳ制御トランジスタにおいても、本実施の
第１形態は有効である。
した際に用いたマスク酸化膜を使用することができるた
め、余分な酸化膜形成工程数を削減することができる。
なお、図１に示す各々のＰ型ガードリング層９ａの間隔
は等間隔に記載されているが、その間隔を例えば素子の
外周部に近くなるにつれて広げるような不等間隔にして
作製したＭＯＳ制御トランジスタにおいても、本実施の
第１形態は有効である。
【００３６】図２は、図１に示すＭＯＳ制御トランジス
タ２０ａのガードリング部Ｂの１／４平面図を示すもの
である。図２に示すように、前記トレンチ溝１０ａは連
続した溝(リング状)に形成され、そのトレンチ溝１０ａ
をＰ型拡散することにより、Ｐ型ガードリング層９ａが
形成される。
タ２０ａのガードリング部Ｂの１／４平面図を示すもの
である。図２に示すように、前記トレンチ溝１０ａは連
続した溝(リング状)に形成され、そのトレンチ溝１０ａ
をＰ型拡散することにより、Ｐ型ガードリング層９ａが
形成される。
【００３７】図３は、本発明の実施の第２形態における
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図３において、実施の
第１形態と同じくＮ-型ベース層１の下面側にＰ型コレ
クタ層２を形成する。そして、Ｎ-型ベース層１の上面
側において、あらかじめ最外Ｐ型ウェル層４ｂが形成さ
れる部分とＰ型ガードリング層９ｂが形成される部分
(素子端部)とに、マスク酸化膜を用いてトレンチエッチ
ングしてトレンチ溝１０ｂを形成する。
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図３において、実施の
第１形態と同じくＮ-型ベース層１の下面側にＰ型コレ
クタ層２を形成する。そして、Ｎ-型ベース層１の上面
側において、あらかじめ最外Ｐ型ウェル層４ｂが形成さ
れる部分とＰ型ガードリング層９ｂが形成される部分
(素子端部)とに、マスク酸化膜を用いてトレンチエッチ
ングしてトレンチ溝１０ｂを形成する。
【００３８】Ｐ型ウェル層４を設ける部分とトレンチ溝
１０ｂの底部とを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｂを含む)
とＰ型ガードリング層９ｂを形成する。以下、実施の第
１形態同様に、Ｐ型ウェル層４にＮ型ソース層５ａ，５
ｂ、最外Ｐ型ウェル層４ｂにＮ型ソース層５ａをそれぞ
れ形成し、絶縁膜６，ゲート電極７，ソース電極８をそ
れぞれ所定の位置に設けて、素子中央部がチャネル部
Ａ、素子外周部がガードリング部Ｂから成るＭＯＳ制御
トランジスタ２０ｂが構成される。
１０ｂの底部とを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｂを含む)
とＰ型ガードリング層９ｂを形成する。以下、実施の第
１形態同様に、Ｐ型ウェル層４にＮ型ソース層５ａ，５
ｂ、最外Ｐ型ウェル層４ｂにＮ型ソース層５ａをそれぞ
れ形成し、絶縁膜６，ゲート電極７，ソース電極８をそ
れぞれ所定の位置に設けて、素子中央部がチャネル部
Ａ、素子外周部がガードリング部Ｂから成るＭＯＳ制御
トランジスタ２０ｂが構成される。
【００３９】トレンチ溝１０ｂの底部から拡散させたこ
とにより、実施の第１形態と比較して、Ｐ型ガードリン
グ層９ｂの幅を狭くすることができるため、その狭くし
た分だけガードリング部Ｂの有効面積を改善することが
できる。
とにより、実施の第１形態と比較して、Ｐ型ガードリン
グ層９ｂの幅を狭くすることができるため、その狭くし
た分だけガードリング部Ｂの有効面積を改善することが
できる。
【００４０】図４は、実施の第３形態におけるＭＯＳ制
御トランジスタの一部分の断面構造を説明するための概
略図を示すものである。図４において、実施の第１形態
と同じく、Ｎ-型ベース層１の下面側にＰ型コレクタ層
２を形成する。Ｎ-型半導体基板１の上面側において、
あらかじめ最外Ｐ型ウェル層４ｃが形成される部分とＰ
型ガードリング層９ｃが形成される部分とをトレンチエ
ッチングして、トレンチ溝１０ｃを形成する。その際、
前記トレンチ溝１０ｃの深さが、素子の外周部に近くな
るにつれて浅くなるようにトレンチエッチングする。
御トランジスタの一部分の断面構造を説明するための概
略図を示すものである。図４において、実施の第１形態
と同じく、Ｎ-型ベース層１の下面側にＰ型コレクタ層
２を形成する。Ｎ-型半導体基板１の上面側において、
あらかじめ最外Ｐ型ウェル層４ｃが形成される部分とＰ
型ガードリング層９ｃが形成される部分とをトレンチエ
ッチングして、トレンチ溝１０ｃを形成する。その際、
前記トレンチ溝１０ｃの深さが、素子の外周部に近くな
るにつれて浅くなるようにトレンチエッチングする。
【００４１】そして、Ｐ型ウェル層４を設ける部分とト
レンチ溝１０ｃとを同時に熱処理によりＰ型拡散させ
て、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｃを
含む)とＰ型ガードリング層９ｃを形成する。以下、実
施の第１形態同様に、Ｐ型ウェル層４にＮ型ソース層５
ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ｃにＮ型ソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、素子中央部がチ
ャネル部Ａ、素子外周部がガードリング部Ｂから成るＭ
ＯＳ制御トランジスタ２０ｃが構成される。
レンチ溝１０ｃとを同時に熱処理によりＰ型拡散させ
て、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｃを
含む)とＰ型ガードリング層９ｃを形成する。以下、実
施の第１形態同様に、Ｐ型ウェル層４にＮ型ソース層５
ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ｃにＮ型ソ
ース層５ａを形成し、絶縁膜６，ゲート電極７，ソース
電極８をそれぞれ所定の位置に設けて、素子中央部がチ
ャネル部Ａ、素子外周部がガードリング部Ｂから成るＭ
ＯＳ制御トランジスタ２０ｃが構成される。
【００４２】素子を耐圧印加させると、Ｐ型ウェル層４
に生じる空乏層の幅は素子の外周部に近くなるにつれて
実質的に狭くなるとともに、Ｐ型ガードリング層９ｃに
広がる空乏層の幅も素子の外周部に近くなるにつれて実
質的に狭くなる。本実施の第３形態のようにＰ型ガード
リング層９ｃの深さを素子の外周部に近くなるにつれて
逐次浅くなるように形成することにより、電界緩和効果
が向上して素子をより高耐圧化させることが可能とな
る。
に生じる空乏層の幅は素子の外周部に近くなるにつれて
実質的に狭くなるとともに、Ｐ型ガードリング層９ｃに
広がる空乏層の幅も素子の外周部に近くなるにつれて実
質的に狭くなる。本実施の第３形態のようにＰ型ガード
リング層９ｃの深さを素子の外周部に近くなるにつれて
逐次浅くなるように形成することにより、電界緩和効果
が向上して素子をより高耐圧化させることが可能とな
る。
【００４３】図５は、本発明の実施の第４形態における
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図５において、Ｎ-型
ベース層１の上面側にトレンチ溝を形成する代わりに、
あらかじめＮ-型ベース層１の上面における最外Ｐ型ウ
ェル層４ｄが形成される部分から素子外周部にかけてト
レンチエッチングして、最外Ｐ型ウェル層４ｄに段部１
０ｄを形成する。
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図５において、Ｎ-型
ベース層１の上面側にトレンチ溝を形成する代わりに、
あらかじめＮ-型ベース層１の上面における最外Ｐ型ウ
ェル層４ｄが形成される部分から素子外周部にかけてト
レンチエッチングして、最外Ｐ型ウェル層４ｄに段部１
０ｄを形成する。
【００４４】そして、Ｐ型ウェル層４を形成する部分と
Ｐ型ガードリング層９ｄを形成する部分とを同時に熱処
理してＰ型拡散させて、それぞれＰ型ウェル層４(最外
Ｐ型ウェル層４ｄを含む)とＰ型ガードリング層９ｄを
形成する。以下、実施の第１形態同様に、Ｐ型ウェル層
４にＮ型ソース層５ａ，５ｂを各々形成し、最外Ｐ型ウ
ェル層４ｄにＮ型ソース層５ａを形成し、絶縁膜６，ゲ
ート電極７，ソース電極８をそれぞれ所定の位置に設け
て、素子中央部がチャネル部Ａ、素子外周部がガードリ
ング部Ｂから成るＭＯＳ制御トランジスタ２０ｄが構成
される。
Ｐ型ガードリング層９ｄを形成する部分とを同時に熱処
理してＰ型拡散させて、それぞれＰ型ウェル層４(最外
Ｐ型ウェル層４ｄを含む)とＰ型ガードリング層９ｄを
形成する。以下、実施の第１形態同様に、Ｐ型ウェル層
４にＮ型ソース層５ａ，５ｂを各々形成し、最外Ｐ型ウ
ェル層４ｄにＮ型ソース層５ａを形成し、絶縁膜６，ゲ
ート電極７，ソース電極８をそれぞれ所定の位置に設け
て、素子中央部がチャネル部Ａ、素子外周部がガードリ
ング部Ｂから成るＭＯＳ制御トランジスタ２０ｄが構成
される。
【００４５】前記トレンチエッチングで用いたマスク酸
化膜を前記熱処理で共用することはできないが、例えば
実施の第１形態のようにトレンチ溝１０ａとＰ型ガード
リング層９ａに対してマスク酸化膜を微細に重ね合わせ
る必要がなくなる利点がある。
化膜を前記熱処理で共用することはできないが、例えば
実施の第１形態のようにトレンチ溝１０ａとＰ型ガード
リング層９ａに対してマスク酸化膜を微細に重ね合わせ
る必要がなくなる利点がある。
【００４６】図６は、本発明の実施の第５形態における
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図６において、Ｎ-型
ベース層１の上面側にトレンチ溝を形成する代わりに、
最外Ｐ型ウェル層４ｅが形成される部分から素子外周部
にかけて、かつ素子外周部に近くなるにつれて浅くトレ
ンチエッチングして、最外Ｐ型ウェル層４ｅに段部１１
ｅを形成する。
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図６において、Ｎ-型
ベース層１の上面側にトレンチ溝を形成する代わりに、
最外Ｐ型ウェル層４ｅが形成される部分から素子外周部
にかけて、かつ素子外周部に近くなるにつれて浅くトレ
ンチエッチングして、最外Ｐ型ウェル層４ｅに段部１１
ｅを形成する。
【００４７】そして、Ｐ型ウェル層４(最外Ｐ型ウェル
層４ｅを含む)が形成される部分とＰ型ガードリング層
９ｅが形成される部分とを同時に熱処理してＰ型拡散さ
せて、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｅ
を含む)とＰ型ガードリング層９ｅを形成する。以下、
実施の第１形態同様に、Ｐ型ウェル層４にＮ型ソース層
５ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ｅにＮ型
ソース層５ａを形成し、絶縁膜６，ゲート電極７，ソー
ス電極８をそれぞれ所定の位置に設けて、素子中央部が
チャネル部Ａ、素子外周部がガードリング部Ｂから成る
ＭＯＳ制御トランジスタ２０ｅが構成される。
層４ｅを含む)が形成される部分とＰ型ガードリング層
９ｅが形成される部分とを同時に熱処理してＰ型拡散さ
せて、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｅ
を含む)とＰ型ガードリング層９ｅを形成する。以下、
実施の第１形態同様に、Ｐ型ウェル層４にＮ型ソース層
５ａ，５ｂを各々形成し、最外Ｐ型ウェル層４ｅにＮ型
ソース層５ａを形成し、絶縁膜６，ゲート電極７，ソー
ス電極８をそれぞれ所定の位置に設けて、素子中央部が
チャネル部Ａ、素子外周部がガードリング部Ｂから成る
ＭＯＳ制御トランジスタ２０ｅが構成される。
【００４８】以上示したように本実施の第５形態におい
て、Ｐ型ガードリング層９ｅが素子外周部に近くなるに
つれて浅くなるように形成されるため、前記実施の第３
形態同様に電界緩和効果が向上して素子をより高耐圧化
させることが可能となる。
て、Ｐ型ガードリング層９ｅが素子外周部に近くなるに
つれて浅くなるように形成されるため、前記実施の第３
形態同様に電界緩和効果が向上して素子をより高耐圧化
させることが可能となる。
【００４９】半導体素子を製造する際、ナトリウムイオ
ン等の可動イオンが素子表面に付着することが知られて
いる。その可動イオンの影響により、耐圧印加時の素子
表面近辺における空乏層の形状が変化して、素子の耐圧
を不安定にさせてしまう問題が生じる。前記可動イオン
の影響を緩和させる方法として、フィールドプレート構
造およびＳＩＰＯＳ構造等が一般的に知られている。そ
こで、本発明の実施の第６形態により、フィールドプレ
ート構造およびＳＩＰＯＳ構造等を組み合わせたものを
用いて構成したＭＯＳ制御トランジスタを下記の図７に
基づいて説明する。
ン等の可動イオンが素子表面に付着することが知られて
いる。その可動イオンの影響により、耐圧印加時の素子
表面近辺における空乏層の形状が変化して、素子の耐圧
を不安定にさせてしまう問題が生じる。前記可動イオン
の影響を緩和させる方法として、フィールドプレート構
造およびＳＩＰＯＳ構造等が一般的に知られている。そ
こで、本発明の実施の第６形態により、フィールドプレ
ート構造およびＳＩＰＯＳ構造等を組み合わせたものを
用いて構成したＭＯＳ制御トランジスタを下記の図７に
基づいて説明する。
【００５０】図７は、本発明の実施の第６形態における
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図７において、まず実
施の第１形態同様に、Ｎ-型ベース層１の下面側にＰ型
コレクタ層２を形成する。Ｎ-型ベース層１の上面側に
おいて、あらかじめ最外Ｐ型ウェル層４ｆが形成される
部分とＰ型ガードリング層９ｆが形成される部分とにト
レンチ溝１０ｆを形成する。
ＭＯＳ制御トランジスタの一部分の断面構造を説明する
ための概略図を示すものである。図７において、まず実
施の第１形態同様に、Ｎ-型ベース層１の下面側にＰ型
コレクタ層２を形成する。Ｎ-型ベース層１の上面側に
おいて、あらかじめ最外Ｐ型ウェル層４ｆが形成される
部分とＰ型ガードリング層９ｆが形成される部分とにト
レンチ溝１０ｆを形成する。
【００５１】そして、Ｐ型ウェル層４(最外Ｐ型ウェル
層ｆを含む)が形成される部分とＰ型ガードリング層９
ｆが形成される部分とを同時に熱処理してＰ型拡散させ
て、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｆを
含む)とＰ型ガードリング層９ｆとを形成する。そし
て、前記実施の第１形態のＭＯＳ制御トランジスタ２０
ａのように、素子中央部において、Ｐ型ウェル層４にＮ
型ソース層５ａ，５ｂを各々形成し、最外Ｐ型ウェル層
４ａにＮ型ソース層５ａを形成し、絶縁膜６，ゲート電
極７，ソース電極８をそれぞれ所定の位置に設ける。
層ｆを含む)が形成される部分とＰ型ガードリング層９
ｆが形成される部分とを同時に熱処理してＰ型拡散させ
て、それぞれＰ型ウェル層４(最外Ｐ型ウェル層４ｆを
含む)とＰ型ガードリング層９ｆとを形成する。そし
て、前記実施の第１形態のＭＯＳ制御トランジスタ２０
ａのように、素子中央部において、Ｐ型ウェル層４にＮ
型ソース層５ａ，５ｂを各々形成し、最外Ｐ型ウェル層
４ａにＮ型ソース層５ａを形成し、絶縁膜６，ゲート電
極７，ソース電極８をそれぞれ所定の位置に設ける。
【００５２】素子の外周部に最も近いＰ型ガードリング
層(以下、最外Ｐ型ガードリング層と称する)６ｆ1の外
周側には、空乏層の広がりを制御するためのＮ型拡散層
１２を形成する。次に、最外Ｐ型ウェル層４ｆの表面の
中央部付近から素子外周部にかけて酸化膜等の絶縁膜１
３を被覆し、後述するフィールドプレート１４，後述す
るプレート１５を設ける部分に対して前記絶縁膜１３を
エッチングする。
層(以下、最外Ｐ型ガードリング層と称する)６ｆ1の外
周側には、空乏層の広がりを制御するためのＮ型拡散層
１２を形成する。次に、最外Ｐ型ウェル層４ｆの表面の
中央部付近から素子外周部にかけて酸化膜等の絶縁膜１
３を被覆し、後述するフィールドプレート１４，後述す
るプレート１５を設ける部分に対して前記絶縁膜１３を
エッチングする。
【００５３】前記トレンチ溝１０ｆには、印加電界によ
り素子表面の性質を制御する金属電極から成る断面Ｌ字
形状のフィールドプレート１４を設ける。前記Ｎ型拡散
層１２には、空乏層の広がりを制御する断面Ｌ字形状の
プレート１５を設ける。前記プレート１５により、空乏
層の広がりによる素子の耐圧の劣化を防ぐことができ
る。なお前記プレート１５には、等電位リング(Equi Po
tential Ring)を用いることが好ましい。そして、前記
フィールドプレート１４，プレート１５を覆うように、
前記絶縁膜１３にシリコン窒化膜等の半絶縁膜とシリコ
ン酸化膜等の絶縁膜とから成る多層膜１６を被覆してＭ
ＯＳ制御トランジスタ２０ｆを構成する。
り素子表面の性質を制御する金属電極から成る断面Ｌ字
形状のフィールドプレート１４を設ける。前記Ｎ型拡散
層１２には、空乏層の広がりを制御する断面Ｌ字形状の
プレート１５を設ける。前記プレート１５により、空乏
層の広がりによる素子の耐圧の劣化を防ぐことができ
る。なお前記プレート１５には、等電位リング(Equi Po
tential Ring)を用いることが好ましい。そして、前記
フィールドプレート１４，プレート１５を覆うように、
前記絶縁膜１３にシリコン窒化膜等の半絶縁膜とシリコ
ン酸化膜等の絶縁膜とから成る多層膜１６を被覆してＭ
ＯＳ制御トランジスタ２０ｆを構成する。
【００５４】このようにＭＯＳ制御トランジスタ２０ｆ
を構成することにより、素子表面の可動イオンの耐圧に
より起こる素子の劣化を防ぐことができ、その素子を高
信頼性化させることができる。
を構成することにより、素子表面の可動イオンの耐圧に
より起こる素子の劣化を防ぐことができ、その素子を高
信頼性化させることができる。
【００５５】図８は、本発明の実施の第７形態における
ＭＯＳ制御トランジスタのガードリング部の１／４平面
図を示すものである。図８において、Ｎ-型ベース層１
の上面側、かつ最外Ｐ型ウェル層４ｇおよびその外周側
には、不連続にトレンチ溝１０ｇを形成する。なお、不
連続に形成された前記トレンチ溝１０ｇは、後述するＰ
型ガードリング層９ｇのトレンチ溝１０ｇと重ならない
ように形成される。すなわち、各々のトレンチ溝１０ｇ
が放射方向に見て重ならないように形成される。そし
て、図２に示す最外Ｐ型ウェル層４ａとＰ型ガードリン
グ層９ａとを形成するように、最外Ｐ型ウェル層４ｇお
よびその外周側をＰ型拡散して最外Ｐ型ウェル層４ｇと
Ｐ型ガードリング層９ｇを形成する。
ＭＯＳ制御トランジスタのガードリング部の１／４平面
図を示すものである。図８において、Ｎ-型ベース層１
の上面側、かつ最外Ｐ型ウェル層４ｇおよびその外周側
には、不連続にトレンチ溝１０ｇを形成する。なお、不
連続に形成された前記トレンチ溝１０ｇは、後述するＰ
型ガードリング層９ｇのトレンチ溝１０ｇと重ならない
ように形成される。すなわち、各々のトレンチ溝１０ｇ
が放射方向に見て重ならないように形成される。そし
て、図２に示す最外Ｐ型ウェル層４ａとＰ型ガードリン
グ層９ａとを形成するように、最外Ｐ型ウェル層４ｇお
よびその外周側をＰ型拡散して最外Ｐ型ウェル層４ｇと
Ｐ型ガードリング層９ｇを形成する。
【００５６】このように各々のトレンチ溝１０ｇが放射
方向に見て重ならないように形成したことにより、前記
実施の第１形態におけるＭＯＳ制御トランジスタ２０ａ
と同様に耐圧印加時における素子の端面電界緩和効果が
得られるとともに、トレンチ溝を形成したことにより発
生する応力(半導体ウェハーを変形させる原因となる力)
を、ＭＯＳ制御トランジスタ２０ａと比較して約半分に
低減させることができる。なお、本実施の第７形態を、
前記実施の第２，第４，第６形態に対して適用できるこ
とが確認されている。
方向に見て重ならないように形成したことにより、前記
実施の第１形態におけるＭＯＳ制御トランジスタ２０ａ
と同様に耐圧印加時における素子の端面電界緩和効果が
得られるとともに、トレンチ溝を形成したことにより発
生する応力(半導体ウェハーを変形させる原因となる力)
を、ＭＯＳ制御トランジスタ２０ａと比較して約半分に
低減させることができる。なお、本実施の第７形態を、
前記実施の第２，第４，第６形態に対して適用できるこ
とが確認されている。
【００５７】図９は、本発明の実施の第８形態における
ＭＯＳ制御トランジスタのガードリング部Ｂの１／４平
面図を示すものである。図９において、前記実施の第４
形態に示すようにＮ-型ベース層１の上面側、かつ最外
Ｐ型ウェル層４ｈの外周側をトレンチエッチングして、
最外Ｐ型ウェル層４ｈに段部１１ｈを形成し、Ｐ型ガー
ドリング層９ｈを不連続に形成する。なお、不連続に形
成された前記Ｐ型ガードリング層９ｈは、隣り合うＰ型
ガードリング層９ｈと重ならないように形成される。す
なわち、各々のＰ型ガードリング層９ｈが放射方向に見
て重ならないように形成される。
ＭＯＳ制御トランジスタのガードリング部Ｂの１／４平
面図を示すものである。図９において、前記実施の第４
形態に示すようにＮ-型ベース層１の上面側、かつ最外
Ｐ型ウェル層４ｈの外周側をトレンチエッチングして、
最外Ｐ型ウェル層４ｈに段部１１ｈを形成し、Ｐ型ガー
ドリング層９ｈを不連続に形成する。なお、不連続に形
成された前記Ｐ型ガードリング層９ｈは、隣り合うＰ型
ガードリング層９ｈと重ならないように形成される。す
なわち、各々のＰ型ガードリング層９ｈが放射方向に見
て重ならないように形成される。
【００５８】このように、各々のＰ型ガードリング層９
ｈが放射方向に見て重ならないように形成したことによ
り、前記実施の第１形態におけるＭＯＳ制御トランジス
タ２０ａおよび第７形態におけるＭＯＳ制御トランジス
タと同様に耐圧印加時における素子の端面電界緩和効果
が得られるとともに、Ｐ型ガードリング層９ｈを形成す
る際のＰ型拡散により発生するＰ型不純物による半導体
素子の結晶歪みを、ＭＯＳ制御トランジスタ２０ａおよ
び第７形態におけるＭＯＳ制御トランジスタと比較して
約半分に低減させることができる。
ｈが放射方向に見て重ならないように形成したことによ
り、前記実施の第１形態におけるＭＯＳ制御トランジス
タ２０ａおよび第７形態におけるＭＯＳ制御トランジス
タと同様に耐圧印加時における素子の端面電界緩和効果
が得られるとともに、Ｐ型ガードリング層９ｈを形成す
る際のＰ型拡散により発生するＰ型不純物による半導体
素子の結晶歪みを、ＭＯＳ制御トランジスタ２０ａおよ
び第７形態におけるＭＯＳ制御トランジスタと比較して
約半分に低減させることができる。
【００５９】以上、本実施の第１〜第８形態に示したガ
ードリング層はリング状であるが、矩形状の素子のコー
ナー部に対して曲率を有する矩形状のガードリング層を
形成する際に本実施の第１〜第８形態を適用することが
できる。また、Ｎ-型ベース層にＮバッファ層を付加し
た構造，Ｐ型コレクタ層とＮ-型ベース層が短絡されて
いる構造の素子や、ガードリング部を構成する電力用ダ
イオードにおいても前記実施の第１〜８形態を適用でき
ることは明らかである。
ードリング層はリング状であるが、矩形状の素子のコー
ナー部に対して曲率を有する矩形状のガードリング層を
形成する際に本実施の第１〜第８形態を適用することが
できる。また、Ｎ-型ベース層にＮバッファ層を付加し
た構造，Ｐ型コレクタ層とＮ-型ベース層が短絡されて
いる構造の素子や、ガードリング部を構成する電力用ダ
イオードにおいても前記実施の第１〜８形態を適用でき
ることは明らかである。
【００６０】図１０は、本発明の実施の第９形態におけ
るＭＯＳ制御トランジスタとダイオードとを組み合わせ
た半導体素子の一部分の断面構造を説明するための概略
図を示すものである。図１０において、本実施の形態に
おける半導体素子は、その素子の中央部から端部にかけ
て、チャネル部Ａ，分離部Ｃ，ダイオード部Ｄ，ガード
リング部Ｂにより構成され、前記分離部Ｃをガードリン
グが設けられた構造にすることにより、チャネル部Ａの
Ｐ型ウェル層とダイオード部ＤのＰ型アノード層とを分
離したものである。
るＭＯＳ制御トランジスタとダイオードとを組み合わせ
た半導体素子の一部分の断面構造を説明するための概略
図を示すものである。図１０において、本実施の形態に
おける半導体素子は、その素子の中央部から端部にかけ
て、チャネル部Ａ，分離部Ｃ，ダイオード部Ｄ，ガード
リング部Ｂにより構成され、前記分離部Ｃをガードリン
グが設けられた構造にすることにより、チャネル部Ａの
Ｐ型ウェル層とダイオード部ＤのＰ型アノード層とを分
離したものである。
【００６１】まず、半導体基板であるＮ-型ベース層１
の下面側にＰ型コレクタ層２を形成する。前記Ｎ-型ベ
ース層１の上面側において、分離部Ｃとガードリング部
Ｂを構成する部分にトレンチエッチングによりトレンチ
溝１０ｉを形成してから、Ｎ-型ベース層１の上面側を
同時に熱処理により拡散させて、チャネル部Ａを構成す
る部分にＰ型ウェル層４を、分離部Ｃを構成する部分に
Ｐ型ガードリング層９ｉを、ダイオード部Ｄを構成する
部分にＰ型アノード層１７を、ガードリング部Ｂを構成
する部分にＰ型ガードリング層９ｉをそれぞれ形成す
る。なお、チャネル部Ａを構成する部分に形成された各
Ｐ型ウェル層４(最外Ｐ型ウェル層４ｉを含む)には、そ
れぞれＮ型ソース層５ａ，５ｂが形成される。
の下面側にＰ型コレクタ層２を形成する。前記Ｎ-型ベ
ース層１の上面側において、分離部Ｃとガードリング部
Ｂを構成する部分にトレンチエッチングによりトレンチ
溝１０ｉを形成してから、Ｎ-型ベース層１の上面側を
同時に熱処理により拡散させて、チャネル部Ａを構成す
る部分にＰ型ウェル層４を、分離部Ｃを構成する部分に
Ｐ型ガードリング層９ｉを、ダイオード部Ｄを構成する
部分にＰ型アノード層１７を、ガードリング部Ｂを構成
する部分にＰ型ガードリング層９ｉをそれぞれ形成す
る。なお、チャネル部Ａを構成する部分に形成された各
Ｐ型ウェル層４(最外Ｐ型ウェル層４ｉを含む)には、そ
れぞれＮ型ソース層５ａ，５ｂが形成される。
【００６２】そして、前記Ｐ型コレクタ層２にはＭＯＳ
制御トランジスタのドレイン電極とダイオードのカソー
ド電極とを兼ねる共通電極１８を、Ｐ型アノード層１７
にはアノード電極１９をそれぞれ設ける。以下、実施の
第１形態同様に、Ｐ型ウェル層４にＮ型ソース層５ａ，
５ｂを各々形成し、最外Ｐ型ウェル層４ｅにＮ型ソース
層５ａを形成し、絶縁膜６，ゲート電極７，ソース電極
８をそれぞれ所定の位置に設けて、チャネル部Ａ，分離
部Ｃ，ダイオード部Ｄ，ガードリング部Ｂから成るＭＯ
Ｓ制御トランジスタとダイオードとを組み合わせた半導
体素子２０ｉが構成される。
制御トランジスタのドレイン電極とダイオードのカソー
ド電極とを兼ねる共通電極１８を、Ｐ型アノード層１７
にはアノード電極１９をそれぞれ設ける。以下、実施の
第１形態同様に、Ｐ型ウェル層４にＮ型ソース層５ａ，
５ｂを各々形成し、最外Ｐ型ウェル層４ｅにＮ型ソース
層５ａを形成し、絶縁膜６，ゲート電極７，ソース電極
８をそれぞれ所定の位置に設けて、チャネル部Ａ，分離
部Ｃ，ダイオード部Ｄ，ガードリング部Ｂから成るＭＯ
Ｓ制御トランジスタとダイオードとを組み合わせた半導
体素子２０ｉが構成される。
【００６３】
【発明の効果】以上示したように本発明によれば、ＭＯ
Ｓ制御トランジスタのチャネル部の単位面積を損なうこ
となく、高耐圧に適したガードリング層とウェル層とを
同じ熱処理により拡散させて形成することができるた
め、結晶欠陥が比較的少ない、かつ高耐圧・高性能で歩
留まりの高い素子を得ることができる。また、熱処理工
程数を削減することができるため、製造コストを低減さ
せて経済的に有利となる。
Ｓ制御トランジスタのチャネル部の単位面積を損なうこ
となく、高耐圧に適したガードリング層とウェル層とを
同じ熱処理により拡散させて形成することができるた
め、結晶欠陥が比較的少ない、かつ高耐圧・高性能で歩
留まりの高い素子を得ることができる。また、熱処理工
程数を削減することができるため、製造コストを低減さ
せて経済的に有利となる。
【図１】本発明の実施の第１形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図２】図１に示すＭＯＳ制御トランジスタのガードリ
ング部の１／４平面図。
ング部の１／４平面図。
【図３】本発明の実施の第２形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図４】本発明の実施の第３形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図５】本発明の実施の第４形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図６】本発明の実施の第５形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図７】本発明の実施の第６形態におけるＭＯＳ制御ト
ランジスタの一部分の断面構造を説明するための概略
図。
ランジスタの一部分の断面構造を説明するための概略
図。
【図８】本発明の実施の第７形態におけるＭＯＳ制御ト
ランジスタのガードリング部の１／４平面図。
ランジスタのガードリング部の１／４平面図。
【図９】本発明の実施の第８形態におけるＭＯＳ制御ト
ランジスタのガードリング部の１／４平面図。
ランジスタのガードリング部の１／４平面図。
【図１０】本発明の実施の第９形態におけるＭＯＳ制御
トランジスタとダイオードとを組み合わせた半導体素子
の一部分の断面構造を説明するための概略図。
トランジスタとダイオードとを組み合わせた半導体素子
の一部分の断面構造を説明するための概略図。
【図１１】従来周知のＭＯＳ制御トランジスタの一部分
の断面構造を説明するための概略図。
の断面構造を説明するための概略図。
【図１２】Ｐ型ウェル層の深さとＰ型ガードリング層の
深さとが異なる従来周知のＭＯＳ制御トランジスタの一
部分の断面構造を説明するための概略図。
深さとが異なる従来周知のＭＯＳ制御トランジスタの一
部分の断面構造を説明するための概略図。
【図１３】図１２に示すＭＯＳ制御トランジスタのガー
ドリング部の１／４平面図。
ドリング部の１／４平面図。
１…Ｎ-型ベース層(半導体基板) ２…Ｐ型コレクタ層 ３…ドレイン電極 ４…Ｐ型ウェル層 ４ａ〜４ｋ…最外Ｐ型ウェル層 ５ａ，５ｂ…Ｎ型ソース層 ６…絶縁膜 ７…ゲート電極 ８…ソース電極 ９ａ〜９ｉ…Ｐ型ガードリング層 １０ａ〜１０ｃ，１０ｆ，１０ｇ，１０ｉ…トレンチ溝 １１ｄ，１１ｅ，１１ｈ…段部 １２…Ｎ型拡散層 １３…絶縁膜 １４…フィールドプレート １５…プレート １６…多層膜 １７…Ｐ型アノード層(ダイオード部Ｄ) １８…共通電極(ＳＩトランジスタとダイオード) １９…アノード電極(ダイオード) ２０ａ〜２０ｆ，２０ｊ，２０ｋ…ＭＯＳ制御トランジ
スタ ２０ｉ…ＭＯＳ制御トランジスタとダイオードとを組み
合わせた半導体素子 ２１…単位ＭＯＳ制御トランジスタチャネル部 Ａ…チャネル部 Ｂ…ガードリング部 Ｃ…分離部 Ｄ…ダイオード部
スタ ２０ｉ…ＭＯＳ制御トランジスタとダイオードとを組み
合わせた半導体素子 ２１…単位ＭＯＳ制御トランジスタチャネル部 Ａ…チャネル部 Ｂ…ガードリング部 Ｃ…分離部 Ｄ…ダイオード部
Claims (14)
- 【請求項１】 半導体基板であるＮ型半導体のベース層
の一方の主面側にはＰ型半導体のコレクタ層、その他方
の主面側で中央部にはＰ型半導体のウェル層を複数個そ
れぞれ所定間隔を隔てて形成し、前記ウェル層の両端に
それぞれＮ型半導体のソース層を形成し、 前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れ、 前記Ｐ型半導体のコレクタ層の表面にはドレイン電極を
設け、前記Ｎ型半導体のソース層と隣り合う２つのＰ型
半導体のウェル層間とに沿って絶縁ゲート電極をそれぞ
れ設けるとともに、前記絶縁ゲート電極を覆うように前
記Ｎ型半導体のベース層の他方の主面側で中央部にソー
ス電極を設けた半導体素子において、前記Ｐ型半導体の
ガードリング層には、あらかじめ半導体基板の表面にエ
ッチングにより同じ深さの溝を形成しておき、前記Ｐ型
半導体のウェル層と同じ熱処理によりＰ型半導体のガー
ドリング層を拡散させて、Ｐ型半導体のウェル層よりＰ
型半導体のガードリング層が深く形成されることを特徴
とする半導体素子。 - 【請求項２】 前記ガードリング層は、外周部に近づく
につれてそのガードリング層の間隔が広くなることを特
徴とする請求項１記載の半導体素子。 - 【請求項３】 前記ガードリング層は、前記溝の底部か
ら拡散させて形成されることを特徴とする請求項１，２
記載の半導体素子。 - 【請求項４】 前記溝は、素子の外周部に近づくにつれ
て深さが浅くなるように形成されることを特徴とする請
求項１〜３記載の半導体素子。 - 【請求項５】 前記溝は不連続に形成し、その不連続部
分が隣り合うガードリング層の不連続部分と重ならない
ように形成したことを特徴とする請求項１〜４記載の半
導体素子。 - 【請求項６】 半導体基板であるＮ型半導体のベース層
の一方の主面側にはＰ型半導体のコレクタ層、その他方
の主面側で中央部にはＰ型半導体のウェル層を複数個そ
れぞれ所定間隔を隔てて形成し、前記ウェル層の両端に
それぞれＮ型半導体のソース層を形成し、 前記Ｎ型半導体のベース層の他方の主面側で外周部に
は、Ｐ型半導体のガードリング層が前記Ｐ型半導体のウ
ェル層から所定間隔を隔てて少なくとも一つ以上形成さ
れたガードリング部を構成し、 前記Ｐ型半導体のコレクタ層の表面にはドレイン電極を
設け、前記Ｎ型半導体のソース層と隣り合う２つのＰ型
半導体のウェル層間とに沿って絶縁ゲート電極をそれぞ
れ設けるとともに、前記絶縁ゲート電極を覆うように前
記Ｎ型半導体のベース層の他方の主面側で中央部にソー
ス電極を設けた半導体素子において、 前記ガードリング部は、エッチングにより段部を形成し
そのエッチングした面にＰ型半導体のガードリング層を
形成して、Ｐ型半導体のウェル層よりＰ型半導体のガー
ドリング層が深く形成されることを特徴とする半導体素
子。 - 【請求項７】 前記エッチングした面は、素子の外周部
に近づくにつれて深さが浅くなるように形成したことを
特徴とする請求項６記載の半導体素子。 - 【請求項８】 前記ガードリング層を不連続に形成し、
その不連続部分が隣り合うガードリング層の不連続部分
と重ならないように形成したことを特徴とする請求項
６，７記載の半導体素子。 - 【請求項９】 前記ガードリング層に形成された溝に、
フィールドプレートを挿設し、そのガードリング層が形
成された素子の端部の表面を、半絶縁性膜と絶縁膜とか
ら成る多層膜で被覆したことを特徴とする請求項１〜８
記載の半導体素子。 - 【請求項１０】 前記ガードリング層のうち素子の外周
部に最も近いガードリング層の外周側にＮ型半導体の拡
散層を形成し、このＮ型半導体の拡散層に形成された溝
にプレートを挿設したことを特徴とする請求項９記載の
半導体素子。 - 【請求項１１】 前記Ｎ型半導体のベース層とＰ型半導
体のコレクタ層との間にＮバッファ層を設けた構造にし
たことを特徴とする請求項１〜１０記載の半導体素子。 - 【請求項１２】 前記Ｎ型半導体のベース層または前記
Ｎバッファ層とＰ型半導体のコレクタ層に設けられたド
レイン電極とに、Ｎ型半導体の短絡層を設けたことを特
徴とする請求項１１記載の半導体素子。 - 【請求項１３】 半導体基板であるＮ型半導体のベース
層の一方の主面側にはＰ型半導体のコレクタ層、その他
方の主面側で中央部にはＰ型半導体のウェル層を複数個
それぞれ所定間隔を隔てて形成し、前記ウェル層の両端
にそれぞれＮ型半導体のソース層を形成し、 前記Ｎ型半導体のベース層の他方の主面側で外周部に、
Ｐ型半導体のガードリング層が前記Ｐ型半導体のウェル
層から所定間隔を隔てて少なくとも一つ以上形成された
ガードリング部を構成し、 前記Ｐ型半導体のコレクタ層の表面にはドレイン電極を
設け、前記Ｎ型半導体のソース層と隣り合う２つのＰ型
半導体のウェル層間とに沿って絶縁ゲート電極をそれぞ
れ設けるとともに、前記絶縁ゲート電極を覆うように前
記Ｎ型半導体のベース層の他方の主面側で中央部にソー
ス電極を設けた半導体素子において、 前記Ｐ型半導体のウェル層と前記ガードリング部との間
にダイオードを設け、そのダイオードと前記Ｐ型半導体
のウェル層との間には、前記Ｐ型半導体のガードリング
層を有する分離部を設けたことを特徴とする半導体素
子。 - 【請求項１４】 前記分離部あるいはガードリング部に
前記請求項１〜１０のいずれかを適用させたことを特徴
とする請求項１３記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24794497A JPH1187690A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24794497A JPH1187690A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187690A true JPH1187690A (ja) | 1999-03-30 |
Family
ID=17170877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24794497A Pending JPH1187690A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187690A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135819A (ja) * | 1999-08-23 | 2001-05-18 | Fuji Electric Co Ltd | 超接合半導体素子 |
| US6518624B2 (en) * | 2000-05-30 | 2003-02-11 | Fairchild Korea Semiconductor Ltd. | Trench-gate power semiconductor device preventing latch-up and method for fabricating the same |
| JP2006310782A (ja) * | 2005-03-04 | 2006-11-09 | Internatl Rectifier Corp | 炭化シリコントレンチ装置の端部構造 |
| CN1309093C (zh) * | 2002-12-03 | 2007-04-04 | 株式会社东芝 | 半导体器件 |
| US9412880B2 (en) | 2004-10-21 | 2016-08-09 | Vishay-Siliconix | Schottky diode with improved surge capability |
| US9496421B2 (en) | 2004-10-21 | 2016-11-15 | Siliconix Technology C.V. | Solderable top metal for silicon carbide semiconductor devices |
| US9627553B2 (en) | 2005-10-20 | 2017-04-18 | Siliconix Technology C.V. | Silicon carbide schottky diode |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
| CN109560122A (zh) * | 2019-01-24 | 2019-04-02 | 派恩杰半导体（杭州）有限公司 | 一种带有沟槽结构的高压宽禁带二极管芯片 |
-
1997
- 1997-09-12 JP JP24794497A patent/JPH1187690A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135819A (ja) * | 1999-08-23 | 2001-05-18 | Fuji Electric Co Ltd | 超接合半導体素子 |
| US6518624B2 (en) * | 2000-05-30 | 2003-02-11 | Fairchild Korea Semiconductor Ltd. | Trench-gate power semiconductor device preventing latch-up and method for fabricating the same |
| CN1309093C (zh) * | 2002-12-03 | 2007-04-04 | 株式会社东芝 | 半导体器件 |
| US9412880B2 (en) | 2004-10-21 | 2016-08-09 | Vishay-Siliconix | Schottky diode with improved surge capability |
| US9496421B2 (en) | 2004-10-21 | 2016-11-15 | Siliconix Technology C.V. | Solderable top metal for silicon carbide semiconductor devices |
| JP2006310782A (ja) * | 2005-03-04 | 2006-11-09 | Internatl Rectifier Corp | 炭化シリコントレンチ装置の端部構造 |
| US9419092B2 (en) | 2005-03-04 | 2016-08-16 | Vishay-Siliconix | Termination for SiC trench devices |
| US9627553B2 (en) | 2005-10-20 | 2017-04-18 | Siliconix Technology C.V. | Silicon carbide schottky diode |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
| CN109560122A (zh) * | 2019-01-24 | 2019-04-02 | 派恩杰半导体（杭州）有限公司 | 一种带有沟槽结构的高压宽禁带二极管芯片 |
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