JPH1187691A - 半導体素子 - Google Patents
半導体素子Info
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- JPH1187691A JPH1187691A JP24794597A JP24794597A JPH1187691A JP H1187691 A JPH1187691 A JP H1187691A JP 24794597 A JP24794597 A JP 24794597A JP 24794597 A JP24794597 A JP 24794597A JP H1187691 A JPH1187691 A JP H1187691A
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- type semiconductor
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Abstract
(57)【要約】
【課題】 電力用の半導体素子を高耐圧化させる。
【解決手段】 半導体基板であるＮ-型ベース層１の下
面側にＰ型アノード層２を形成する。そして、前記Ｎ-
型ベース層１の上面側において、最外Ｐ型ベース層４ａ
が形成される部分とＰ型ガードリング層１１ａが形成さ
れる部分とにトレンチ溝１２ａをあらかじめ形成する。
Ｐ型ベース層４を形成する部分と前記トレンチ溝１２ａ
とを同時にＰ型拡散させて、それぞれＰ型ベース層４
(最外Ｐ型ベース層４ａを含む)とＰ型ガードリング層１
１ａとを形成する。そして、Ｐ型ベース層４に低濃度Ｎ
型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ、
最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ型エミッタ
層６，高濃度Ｐ型層７ａを形成し、アノード電極３，絶
縁膜８，ゲート電極９，カソード電極１０をそれぞれ所
定の位置に設けて、ＭＯＳ制御サイリスタ２２ａが構成
される。
面側にＰ型アノード層２を形成する。そして、前記Ｎ-
型ベース層１の上面側において、最外Ｐ型ベース層４ａ
が形成される部分とＰ型ガードリング層１１ａが形成さ
れる部分とにトレンチ溝１２ａをあらかじめ形成する。
Ｐ型ベース層４を形成する部分と前記トレンチ溝１２ａ
とを同時にＰ型拡散させて、それぞれＰ型ベース層４
(最外Ｐ型ベース層４ａを含む)とＰ型ガードリング層１
１ａとを形成する。そして、Ｐ型ベース層４に低濃度Ｎ
型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ、
最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ型エミッタ
層６，高濃度Ｐ型層７ａを形成し、アノード電極３，絶
縁膜８，ゲート電極９，カソード電極１０をそれぞれ所
定の位置に設けて、ＭＯＳ制御サイリスタ２２ａが構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、主に電力分野に用
いられるＭＯＳ制御サイリスタ等の半導体素子に関する
ものである。
いられるＭＯＳ制御サイリスタ等の半導体素子に関する
ものである。
【０００２】
【従来の技術】自己消弧型の半導体デバイスは、電力変
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。半導体デバイスの
うちＭＯＳ制御サイリスタは、高周波動作・低電力駆動
が可能な次世代の電力用半導体デバイスとして注目さ
れ、高耐圧・大電流化にする研究が行われている。
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。半導体デバイスの
うちＭＯＳ制御サイリスタは、高周波動作・低電力駆動
が可能な次世代の電力用半導体デバイスとして注目さ
れ、高耐圧・大電流化にする研究が行われている。
【０００３】図１１は、現在用いられているＭＯＳ制御
サイリスタの端部付近の断面構造を説明するための概略
図を示すものである。図１１において、符号１は半導体
基板(例えば、円盤状)であるＮ-型半導体のベース層(以
下、Ｎ-型ベース層と称する)、符号２は前記Ｎ-型ベー
ス層１の一方の主面側(以下、下面側と称する)に形成さ
れたＰ型半導体のアノード層(以下、Ｐ型アノード層と
称する)を示すものであり、Ｐ型アノード層２の表面に
はアノード電極３が設けられる。
サイリスタの端部付近の断面構造を説明するための概略
図を示すものである。図１１において、符号１は半導体
基板(例えば、円盤状)であるＮ-型半導体のベース層(以
下、Ｎ-型ベース層と称する)、符号２は前記Ｎ-型ベー
ス層１の一方の主面側(以下、下面側と称する)に形成さ
れたＰ型半導体のアノード層(以下、Ｐ型アノード層と
称する)を示すものであり、Ｐ型アノード層２の表面に
はアノード電極３が設けられる。
【０００４】符号４は前記Ｎ-型ベース層１の他方の主
面側(以下、上面側と称する)に所定の間隔を隔てて(ス
リット状)所定の深さに形成されたＰ型半導体のベース
層(以下、Ｐ型ベース層と称する)、符号５は前記Ｐ型ベ
ース層４の上面側の中央部に形成された比較的低濃度の
Ｎ型層(以下、低濃度Ｎ型層と称する)、符号６は前記Ｐ
型ベース層４の上面側の中央部に形成された比較的高濃
度のＮ型半導体のエミッタ層(以下、Ｎ型エミッタ層と
称する)を示すものである。なお、符号４ｊは、素子の
外周部に最も近いＰ型半導体のベース層(以下、最外Ｐ
型ベース層と称する)を示すものである。
面側(以下、上面側と称する)に所定の間隔を隔てて(ス
リット状)所定の深さに形成されたＰ型半導体のベース
層(以下、Ｐ型ベース層と称する)、符号５は前記Ｐ型ベ
ース層４の上面側の中央部に形成された比較的低濃度の
Ｎ型層(以下、低濃度Ｎ型層と称する)、符号６は前記Ｐ
型ベース層４の上面側の中央部に形成された比較的高濃
度のＮ型半導体のエミッタ層(以下、Ｎ型エミッタ層と
称する)を示すものである。なお、符号４ｊは、素子の
外周部に最も近いＰ型半導体のベース層(以下、最外Ｐ
型ベース層と称する)を示すものである。
【０００５】符号７ａ，７ｂは前記Ｐ型ベース層４の上
面側の中央部で、かつＮ型エミッタ層６の両端に形成さ
れた比較的高濃度のＰ型層(以下、高濃度Ｐ型層と称す
る)を示すものである。符号８は絶縁膜を示すものであ
り、隣り合う高濃度Ｐ型層７ａ，７ｂおよび低濃度Ｎ型
層５とＮ-型ベース層１の隣り合う両Ｐ型ベース層４，
４間とに沿って設けられている。符号９は前記絶縁膜８
に覆われたゲート電極を示すものであり、そのゲート電
極９と前記絶縁膜８とにより絶縁ゲート電極が形成され
る。
面側の中央部で、かつＮ型エミッタ層６の両端に形成さ
れた比較的高濃度のＰ型層(以下、高濃度Ｐ型層と称す
る)を示すものである。符号８は絶縁膜を示すものであ
り、隣り合う高濃度Ｐ型層７ａ，７ｂおよび低濃度Ｎ型
層５とＮ-型ベース層１の隣り合う両Ｐ型ベース層４，
４間とに沿って設けられている。符号９は前記絶縁膜８
に覆われたゲート電極を示すものであり、そのゲート電
極９と前記絶縁膜８とにより絶縁ゲート電極が形成され
る。
【０００６】符号１０は、前記ゲート電極９とは絶縁さ
れＮ型エミッタ層６の表面の一部と高濃度Ｐ型層７ａ，
７ｂの表面の一部とにわたって設けられたカソード電極
を示すものである。Ｎ-型ベース層１，Ｐ型アノード層
２，アノード電極３，Ｐ型ベース層４，低濃度Ｎ型層
５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ，絶縁
膜８，ゲート電極９，カソード電極１０によりＭＯＳ制
御サイリスタ部(以下、チャネル部と称する)Ａが構成さ
れる。なお、符号２３は単位ＭＯＳ制御サイリスタチャ
ネル部(単位チャネル部)を示すものである。
れＮ型エミッタ層６の表面の一部と高濃度Ｐ型層７ａ，
７ｂの表面の一部とにわたって設けられたカソード電極
を示すものである。Ｎ-型ベース層１，Ｐ型アノード層
２，アノード電極３，Ｐ型ベース層４，低濃度Ｎ型層
５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ，絶縁
膜８，ゲート電極９，カソード電極１０によりＭＯＳ制
御サイリスタ部(以下、チャネル部と称する)Ａが構成さ
れる。なお、符号２３は単位ＭＯＳ制御サイリスタチャ
ネル部(単位チャネル部)を示すものである。
【０００７】符号１１ｊは、前記最外Ｐ型ベース層４ｊ
の外周側から所定の間隔を隔ててＮ-型ベース層１の上
面側に複数個形成されるＰ型半導体の拡散層(以下、Ｐ
型ガードリング層と称する)を示すものである。Ｎ-型ベ
ース層１，Ｐ型アノード層２，アノード電極３，Ｐ型ガ
ードリング層１１ｊによりガードリングＢが構成され
る。
の外周側から所定の間隔を隔ててＮ-型ベース層１の上
面側に複数個形成されるＰ型半導体の拡散層(以下、Ｐ
型ガードリング層と称する)を示すものである。Ｎ-型ベ
ース層１，Ｐ型アノード層２，アノード電極３，Ｐ型ガ
ードリング層１１ｊによりガードリングＢが構成され
る。
【０００８】以上示したように、チャネル部Ａとガード
リング部Ｂとから構成されたＭＯＳ制御サイリスタ２２
ｊは、他の電力用半導体素子と比較してオン電圧が小さ
くスイッチング速度が速い。そのため、高圧大容量のＭ
ＯＳ制御サイリスタ２２ｊの作製が可能となれば、エネ
ルギー応用分野における進歩が期待できる。
リング部Ｂとから構成されたＭＯＳ制御サイリスタ２２
ｊは、他の電力用半導体素子と比較してオン電圧が小さ
くスイッチング速度が速い。そのため、高圧大容量のＭ
ＯＳ制御サイリスタ２２ｊの作製が可能となれば、エネ
ルギー応用分野における進歩が期待できる。
【０００９】
【発明が解決しようとする課題】図１１に示したような
ＭＯＳ制御サイリスタを高耐圧化させるにはベース領域
を厚く、かつガードリング部のＰ型ガードリング層を深
く形成することが考えられるが、そのＰ型ガードリング
層を深く形成する必要性として、以下に示す２つの理由
がある。
ＭＯＳ制御サイリスタを高耐圧化させるにはベース領域
を厚く、かつガードリング部のＰ型ガードリング層を深
く形成することが考えられるが、そのＰ型ガードリング
層を深く形成する必要性として、以下に示す２つの理由
がある。
【００１０】理由１；ガードリング部の電圧阻止能力が
向上する。
向上する。
【００１１】理由２；Ｐ型ガードリング層に形成される
空乏層を広げることが可能となる。
空乏層を広げることが可能となる。
【００１２】前記理由１において、接合の拡散深さ(曲
率／空乏層幅)の比が小さくなるほど(実際の耐圧／理論
耐圧)の比が小さくなるとされている。すなわち、素子
が高耐圧化になるほど空乏層が広くなり、それに伴い接
合の拡散深さを深くする必要性があることを示してい
る。ガードリング部に分担される電圧は素子全体にかか
る耐圧と比較して小さいが、Ｐ型ガードリング層１つ当
たりの電圧阻止能力が低い場合、必要なＰ型ガードリン
グ層の数が増えてしまい現実的ではない。前記理由２に
おいては、より多くのＰ型ガードリング層に電圧を分担
することができれば、その分だけ素子を高耐圧化にする
ことが容易となることを示している。
率／空乏層幅)の比が小さくなるほど(実際の耐圧／理論
耐圧)の比が小さくなるとされている。すなわち、素子
が高耐圧化になるほど空乏層が広くなり、それに伴い接
合の拡散深さを深くする必要性があることを示してい
る。ガードリング部に分担される電圧は素子全体にかか
る耐圧と比較して小さいが、Ｐ型ガードリング層１つ当
たりの電圧阻止能力が低い場合、必要なＰ型ガードリン
グ層の数が増えてしまい現実的ではない。前記理由２に
おいては、より多くのＰ型ガードリング層に電圧を分担
することができれば、その分だけ素子を高耐圧化にする
ことが容易となることを示している。
【００１３】しかし、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ベース層とは同時に拡散させて
形成されるため、それらＰ型ガードリング層の深さとＰ
型ベース層との深さが同じになってしまう。また、拡散
は等方的な現象であるため、例えばＰ型ベース層が深く
形成されると、そのＰ型ベース層の幅も広くなってしま
う。ゆえに、単位チャネル部の面積が増加してしまい、
その単位チャネル部のＰ型ベース層の個数が減少し、半
導体素子の電流容量を低下させてしまうことになる。
グ層とチャネル部のＰ型ベース層とは同時に拡散させて
形成されるため、それらＰ型ガードリング層の深さとＰ
型ベース層との深さが同じになってしまう。また、拡散
は等方的な現象であるため、例えばＰ型ベース層が深く
形成されると、そのＰ型ベース層の幅も広くなってしま
う。ゆえに、単位チャネル部の面積が増加してしまい、
その単位チャネル部のＰ型ベース層の個数が減少し、半
導体素子の電流容量を低下させてしまうことになる。
【００１４】そこで、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ベース層とをそれぞれ異なる熱
処理工程により形成する方法が考えられる。この方法に
より、図１２に示すＭＯＳ制御サイリスタ２２ｋのよう
に、たとえガードリング部ＢのＰ型ガードリング層１１
ｋが深く形成されても、サイリスタ部ＡのＰ型ベース層
４の深さに影響を及ぼすことがなくなるが、熱処理工程
数が増えてしまう問題が生じる。なお、図１２に示す符
号４ｋは、素子の高耐圧化のためにＰ型ガードリング層
１１ｋと同じ深さに形成された最外Ｐ型ベース層を示す
ものである。図１３は、図１２に示したＭＯＳ制御サイ
リスタ２２ｋにおけるガードリング部Ｂを上面からみた
１／４平面図を示すものである。図１３に示すように、
Ｎ-型ベース層１の上面側に連続した(例えば、リング
状)Ｐ型ガードリング層１１ｋが形成される。
グ層とチャネル部のＰ型ベース層とをそれぞれ異なる熱
処理工程により形成する方法が考えられる。この方法に
より、図１２に示すＭＯＳ制御サイリスタ２２ｋのよう
に、たとえガードリング部ＢのＰ型ガードリング層１１
ｋが深く形成されても、サイリスタ部ＡのＰ型ベース層
４の深さに影響を及ぼすことがなくなるが、熱処理工程
数が増えてしまう問題が生じる。なお、図１２に示す符
号４ｋは、素子の高耐圧化のためにＰ型ガードリング層
１１ｋと同じ深さに形成された最外Ｐ型ベース層を示す
ものである。図１３は、図１２に示したＭＯＳ制御サイ
リスタ２２ｋにおけるガードリング部Ｂを上面からみた
１／４平面図を示すものである。図１３に示すように、
Ｎ-型ベース層１の上面側に連続した(例えば、リング
状)Ｐ型ガードリング層１１ｋが形成される。
【００１５】通常、高耐圧の半導体素子におけるガード
リング部のＰ型ガードリング層を形成するためのＰ型拡
散は、１０００℃以上の温度で数時間熱処理により行わ
れている。半導体素子は、高純度で結晶性の高い半導体
結晶ウェハーに対して種々の熱処理を行うことにより作
製されるため、その熱処理工程を経るにつれて前記半導
体結晶ウェハーの結晶性が損なわれてしまう。その結
果、半導体素子の性能を劣化させて歩留まりを低下させ
てしまう。また、熱処理工程数の増加に伴い、製造コス
トが上昇する問題が生じる。ゆえに、高性能で歩留まり
の高い、かつ製造コストが低い半導体素子を作製するに
は、熱処理工程数を減らすことが重要となる。
リング部のＰ型ガードリング層を形成するためのＰ型拡
散は、１０００℃以上の温度で数時間熱処理により行わ
れている。半導体素子は、高純度で結晶性の高い半導体
結晶ウェハーに対して種々の熱処理を行うことにより作
製されるため、その熱処理工程を経るにつれて前記半導
体結晶ウェハーの結晶性が損なわれてしまう。その結
果、半導体素子の性能を劣化させて歩留まりを低下させ
てしまう。また、熱処理工程数の増加に伴い、製造コス
トが上昇する問題が生じる。ゆえに、高性能で歩留まり
の高い、かつ製造コストが低い半導体素子を作製するに
は、熱処理工程数を減らすことが重要となる。
【００１６】本発明は、前記課題に基づいて成されたも
のであり、単位チャネル部の面積を縮小させることな
く、チャネル部のＰ型ベース層の深さと比較してガード
リング部のＰ型ガードリング層を深く形成して高性能・
高耐圧化させたことを特徴とする半導体素子を提供する
ことにある。
のであり、単位チャネル部の面積を縮小させることな
く、チャネル部のＰ型ベース層の深さと比較してガード
リング部のＰ型ガードリング層を深く形成して高性能・
高耐圧化させたことを特徴とする半導体素子を提供する
ことにある。
【００１７】
【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明は半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成され、前記Ｐ型半導体のアノード層の表面にはアノ
ード電極を設け、前記低濃度Ｎ型層，高濃度Ｐ型層と隣
り合う２つのＰ型半導体のベース層間とに沿って絶縁ゲ
ート電極をそれぞれ設けるとともに、前記絶縁ゲート電
極を覆うように前記Ｎ型半導体のベース層の他方の主面
側で中央部にカソード電極を設けた半導体素子におい
て、前記Ｐ型半導体のガードリング層には、あらかじめ
半導体基板の表面にエッチングにより同じ深さの溝を形
成しておき、前記Ｐ型半導体のベース層と同じ熱処理に
よりＰ型半導体のガードリング層を拡散させて、Ｐ型半
導体のベース層よりＰ型半導体のガードリング層が深く
形成されることを特徴とする。
決を図るために、第１発明は半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成され、前記Ｐ型半導体のアノード層の表面にはアノ
ード電極を設け、前記低濃度Ｎ型層，高濃度Ｐ型層と隣
り合う２つのＰ型半導体のベース層間とに沿って絶縁ゲ
ート電極をそれぞれ設けるとともに、前記絶縁ゲート電
極を覆うように前記Ｎ型半導体のベース層の他方の主面
側で中央部にカソード電極を設けた半導体素子におい
て、前記Ｐ型半導体のガードリング層には、あらかじめ
半導体基板の表面にエッチングにより同じ深さの溝を形
成しておき、前記Ｐ型半導体のベース層と同じ熱処理に
よりＰ型半導体のガードリング層を拡散させて、Ｐ型半
導体のベース層よりＰ型半導体のガードリング層が深く
形成されることを特徴とする。
【００１８】第２発明は、前記第１発明において、前記
ガードリング層は外周部に近づくにつれてそのガードリ
ング層の間隔が広くなることを特徴とする。
ガードリング層は外周部に近づくにつれてそのガードリ
ング層の間隔が広くなることを特徴とする。
【００１９】第３発明は、前記第１，第２発明におい
て、前記ガードリング層は前記溝の底部から拡散させて
形成されることを特徴とする。
て、前記ガードリング層は前記溝の底部から拡散させて
形成されることを特徴とする。
【００２０】第４発明は、前記第１〜第３発明におい
て、前記溝は素子の外周部に近づくにつれて深さが浅く
なるように形成されることを特徴とする。
て、前記溝は素子の外周部に近づくにつれて深さが浅く
なるように形成されることを特徴とする。
【００２１】第５発明は、前記第１〜第４発明におい
て、前記溝は不連続に形成し、その不連続部分が隣り合
うガードリング層の不連続部分と重ならないように形成
したことを特徴とする。
て、前記溝は不連続に形成し、その不連続部分が隣り合
うガードリング層の不連続部分と重ならないように形成
したことを特徴とする。
【００２２】第６発明は、半導体基板であるＮ型半導体
のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成されたガードリング部を構成し、前記Ｐ型半導体の
アノード層の表面にはアノード電極を設け、前記低濃度
Ｎ型層，高濃度Ｐ型層と隣り合う２つのＰ型半導体のベ
ース層間とに沿って絶縁ゲート電極をそれぞれ設けると
ともに、前記絶縁ゲート電極を覆うように前記Ｎ型半導
体のベース層の他方の主面側で中央部にカソード電極を
設けた半導体素子において、前記ガードリング部は、エ
ッチングにより段部を形成しそのエッチングした面にＰ
型半導体のガードリング層を形成して、Ｐ型半導体のベ
ース層よりＰ型半導体のガードリング層が深く形成され
ることを特徴とする。
のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成されたガードリング部を構成し、前記Ｐ型半導体の
アノード層の表面にはアノード電極を設け、前記低濃度
Ｎ型層，高濃度Ｐ型層と隣り合う２つのＰ型半導体のベ
ース層間とに沿って絶縁ゲート電極をそれぞれ設けると
ともに、前記絶縁ゲート電極を覆うように前記Ｎ型半導
体のベース層の他方の主面側で中央部にカソード電極を
設けた半導体素子において、前記ガードリング部は、エ
ッチングにより段部を形成しそのエッチングした面にＰ
型半導体のガードリング層を形成して、Ｐ型半導体のベ
ース層よりＰ型半導体のガードリング層が深く形成され
ることを特徴とする。
【００２３】第７発明は、前記第６発明において、前記
エッチングした面は素子の外周部に近づくにつれて深さ
が浅くなるように形成したことを特徴とする。
エッチングした面は素子の外周部に近づくにつれて深さ
が浅くなるように形成したことを特徴とする。
【００２４】第８発明は、前記第６，第７発明におい
て、前記ガードリング層を不連続に形成し、その不連続
部分が隣り合うガードリング層の不連続部分と重ならな
いように形成したことを特徴とする。
て、前記ガードリング層を不連続に形成し、その不連続
部分が隣り合うガードリング層の不連続部分と重ならな
いように形成したことを特徴とする。
【００２５】第９発明は、前記第１〜第８発明におい
て、前記ガードリング層に形成された溝に、フィールド
プレートを挿設し、そのガードリング層が形成された素
子の端部の表面を、半絶縁性膜と絶縁膜とから成る多層
膜で被覆したことを特徴とする。
て、前記ガードリング層に形成された溝に、フィールド
プレートを挿設し、そのガードリング層が形成された素
子の端部の表面を、半絶縁性膜と絶縁膜とから成る多層
膜で被覆したことを特徴とする。
【００２６】第１０発明は、前記第９発明において、前
記ガードリング層のうち素子の外周部に最も近いガード
リング層の外周側にＮ型半導体の拡散層を形成し、この
Ｎ型半導体の拡散層に形成された溝にプレートを挿設し
たことを特徴とする。
記ガードリング層のうち素子の外周部に最も近いガード
リング層の外周側にＮ型半導体の拡散層を形成し、この
Ｎ型半導体の拡散層に形成された溝にプレートを挿設し
たことを特徴とする。
【００２７】第１１発明は、前記第１〜第１０発明にお
いて、前記Ｎ型半導体のベース層とＰ型半導体のアノー
ド層との間にＮバッファ層を設けた構造にしたことを特
徴とする。
いて、前記Ｎ型半導体のベース層とＰ型半導体のアノー
ド層との間にＮバッファ層を設けた構造にしたことを特
徴とする。
【００２８】第１２発明は、前記第１１発明において、
前記Ｎ型半導体のベース層または前記Ｎバッファ層とＰ
型半導体のアノード層に設けられたアノード電極とに、
Ｎ型半導体の短絡層を設けたことを特徴とする。
前記Ｎ型半導体のベース層または前記Ｎバッファ層とＰ
型半導体のアノード層に設けられたアノード電極とに、
Ｎ型半導体の短絡層を設けたことを特徴とする。
【００２９】第１３発明は、半導体基板であるＮ型半導
体のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成されたガードリング部を構成し、前記Ｐ型半導体の
アノード層の表面にはアノード電極を設け、前記低濃度
Ｎ型層，高濃度Ｐ型層と隣り合う２つのＰ型半導体のベ
ース層間とに沿って絶縁ゲート電極をそれぞれ設けると
ともに、前記絶縁ゲート電極を覆うように前記Ｎ型半導
体のベース層の他方の主面側で中央部にカソード電極を
設けた半導体素子において、前記Ｐ型半導体のベース層
と前記ガードリング部との間にダイオードを設け、その
ダイオードと前記Ｐ型半導体のベース層との間には、前
記Ｐ型半導体のガードリング層を有する分離部を設けた
ことを特徴とする。
体のベース層の一方の主面側にはＰ型半導体のアノード
層、その他方の主面側で中央部にはＰ型半導体のベース
層を複数個それぞれ所定の間隔を隔てて形成し、前記Ｐ
型半導体のベース層にはそれぞれ比較的低濃度のＮ型
層，Ｎ型半導体のエミッタ層，比較的高濃度のＰ型層を
形成し、前記Ｎ型半導体のベース層の他方の主面側で外
周部には、Ｐ型半導体のガードリング層が前記Ｐ型半導
体のベース層から所定間隔を隔てて少なくとも一つ以上
形成されたガードリング部を構成し、前記Ｐ型半導体の
アノード層の表面にはアノード電極を設け、前記低濃度
Ｎ型層，高濃度Ｐ型層と隣り合う２つのＰ型半導体のベ
ース層間とに沿って絶縁ゲート電極をそれぞれ設けると
ともに、前記絶縁ゲート電極を覆うように前記Ｎ型半導
体のベース層の他方の主面側で中央部にカソード電極を
設けた半導体素子において、前記Ｐ型半導体のベース層
と前記ガードリング部との間にダイオードを設け、その
ダイオードと前記Ｐ型半導体のベース層との間には、前
記Ｐ型半導体のガードリング層を有する分離部を設けた
ことを特徴とする。
【００３０】第１４発明は、前記第１３発明において、
前記分離部あるいはガードリング部に前記第１〜第１０
発明のいずれかを適用させたことを特徴とする。
前記分離部あるいはガードリング部に前記第１〜第１０
発明のいずれかを適用させたことを特徴とする。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、図１１〜図１３と同様なも
のには、同一符号を付してその詳細な説明を省略する。
に基づいて説明する。なお、図１１〜図１３と同様なも
のには、同一符号を付してその詳細な説明を省略する。
【００３２】図１は、本発明の実施の第１形態における
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図１において、半導体基
板であるＮ-型ベース層１の下面側にＰ型アノード層２
を形成する。そして、前記Ｎ-型ベース層１の上面側に
おいて、後述する最外Ｐ型ベース層４ａが形成される部
分とＰ型ガードリング層１１ａが形成される部分(素子
端部)とに、図示しないマスク酸化膜を用いてトレンチ
エッチング等により溝(トレンチ溝)１２ａをあらかじめ
形成する。
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図１において、半導体基
板であるＮ-型ベース層１の下面側にＰ型アノード層２
を形成する。そして、前記Ｎ-型ベース層１の上面側に
おいて、後述する最外Ｐ型ベース層４ａが形成される部
分とＰ型ガードリング層１１ａが形成される部分(素子
端部)とに、図示しないマスク酸化膜を用いてトレンチ
エッチング等により溝(トレンチ溝)１２ａをあらかじめ
形成する。
【００３３】Ｐ型ベース層４を形成する部分と前記トレ
ンチ溝１２ａとを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ベース層４(最外Ｐ型ベース層４ａを含む)
とＰ型ガードリング層１１ａとを形成すると、Ｐ型ベー
ス層４よりも最外Ｐ型ベース層４ａとＰ型ガードリング
層１１ａとが深く形成される。
ンチ溝１２ａとを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ベース層４(最外Ｐ型ベース層４ａを含む)
とＰ型ガードリング層１１ａとを形成すると、Ｐ型ベー
ス層４よりも最外Ｐ型ベース層４ａとＰ型ガードリング
層１１ａとが深く形成される。
【００３４】そして、図１１に示すＭＯＳ制御サイリス
タ２２ｊのように、Ｐ型ベース層４に低濃度Ｎ型層５，
Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各々形成
し、最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ型エミ
ッタ層６，高濃度Ｐ型層７ａを形成し、アノード電極
３，絶縁膜８，ゲート電極９，カソード電極１０をそれ
ぞれ所定の位置に設けて、素子中央部がチャネル部Ａ、
素子外周部がガードリング部Ｂから成るＭＯＳ制御サイ
リスタ２２ａが構成される。
タ２２ｊのように、Ｐ型ベース層４に低濃度Ｎ型層５，
Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各々形成
し、最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ型エミ
ッタ層６，高濃度Ｐ型層７ａを形成し、アノード電極
３，絶縁膜８，ゲート電極９，カソード電極１０をそれ
ぞれ所定の位置に設けて、素子中央部がチャネル部Ａ、
素子外周部がガードリング部Ｂから成るＭＯＳ制御サイ
リスタ２２ａが構成される。
【００３５】前記熱処理において、トレンチエッチング
した際に用いたマスク酸化膜を使用することができるた
め、余分な酸化膜形成工程数を削減することができる。
なお、図１に示す各々のＰ型ガードリング層１１ａの間
隔は等間隔に記載されているが、その間隔を例えば素子
の外周部に近くなるにつれて広げるような不等間隔にし
て作製したＭＯＳ制御サイリスタにおいても、本実施の
第１形態は有効である。
した際に用いたマスク酸化膜を使用することができるた
め、余分な酸化膜形成工程数を削減することができる。
なお、図１に示す各々のＰ型ガードリング層１１ａの間
隔は等間隔に記載されているが、その間隔を例えば素子
の外周部に近くなるにつれて広げるような不等間隔にし
て作製したＭＯＳ制御サイリスタにおいても、本実施の
第１形態は有効である。
【００３６】図２は、図１に示すＭＯＳ制御サイリスタ
２２ａのガードリング部Ｂの１／４平面図を示すもので
ある。図２に示すように、前記トレンチ溝１２ａは連続
した溝(リング状)に形成され、そのトレンチ溝１２ａを
Ｐ型拡散することにより、Ｐ型ガードリング層１１ａが
形成される。
２２ａのガードリング部Ｂの１／４平面図を示すもので
ある。図２に示すように、前記トレンチ溝１２ａは連続
した溝(リング状)に形成され、そのトレンチ溝１２ａを
Ｐ型拡散することにより、Ｐ型ガードリング層１１ａが
形成される。
【００３７】図３は、本発明の実施の第２形態における
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図３において、実施の第
１形態と同じくＮ-型ベース層１の下面側にＰ型アノー
ド層２を形成する。そして、Ｎ-型ベース層１の上面側
において、あらかじめ最外Ｐ型ベース層４ｂが形成され
る部分とＰ型ガードリング層１１ｂが形成される部分
(素子端部)とに、マスク酸化膜を用いてトレンチエッチ
ングしてトレンチ溝１２ｂを形成する。
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図３において、実施の第
１形態と同じくＮ-型ベース層１の下面側にＰ型アノー
ド層２を形成する。そして、Ｎ-型ベース層１の上面側
において、あらかじめ最外Ｐ型ベース層４ｂが形成され
る部分とＰ型ガードリング層１１ｂが形成される部分
(素子端部)とに、マスク酸化膜を用いてトレンチエッチ
ングしてトレンチ溝１２ｂを形成する。
【００３８】Ｐ型ベース層４を設ける部分とトレンチ溝
１２ｂの底部とを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ベース層４(最外Ｐ型ベース層４ｂを含む)
とＰ型ガードリング層１１ｂを形成する。以下、実施の
第１形態同様に、Ｐ型ベース層４に低濃度Ｎ型層５，Ｎ
型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ、最外Ｐ型ベ
ース層４ｂに低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃
度Ｐ型層７ａを形成し、アノード電極３，絶縁膜８，ゲ
ート電極９，カソード電極１０をそれぞれ所定の位置に
設けて、素子中央部がチャネル部Ａ、素子外周部がガー
ドリング部Ｂから成るＭＯＳ制御サイリスタ２２ｂが構
成される。
１２ｂの底部とを同時に熱処理によりＰ型拡散させて、
それぞれＰ型ベース層４(最外Ｐ型ベース層４ｂを含む)
とＰ型ガードリング層１１ｂを形成する。以下、実施の
第１形態同様に、Ｐ型ベース層４に低濃度Ｎ型層５，Ｎ
型エミッタ層６，高濃度Ｐ型層７ａ，７ｂ、最外Ｐ型ベ
ース層４ｂに低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃
度Ｐ型層７ａを形成し、アノード電極３，絶縁膜８，ゲ
ート電極９，カソード電極１０をそれぞれ所定の位置に
設けて、素子中央部がチャネル部Ａ、素子外周部がガー
ドリング部Ｂから成るＭＯＳ制御サイリスタ２２ｂが構
成される。
【００３９】トレンチ溝１２ｂの底部から拡散させたこ
とにより、実施の第１形態と比較して、Ｐ型ガードリン
グ層１１ｂの幅を狭くすることができるため、その狭く
した分だけガードリング部Ｂの有効面積を改善すること
ができる。
とにより、実施の第１形態と比較して、Ｐ型ガードリン
グ層１１ｂの幅を狭くすることができるため、その狭く
した分だけガードリング部Ｂの有効面積を改善すること
ができる。
【００４０】図４は、実施の第３形態におけるＭＯＳ制
御サイリスタの一部分の断面構造を説明するための概略
図を示すものである。図４において、実施の第１形態と
同じく、Ｎ-型ベース層１の下面側にＰ型アノード層２
を形成する。Ｎ-型半導体基板１の上面側において、あ
らかじめ最外Ｐ型ベース層４ｃが形成される部分とＰ型
ガードリング層１１ｃが形成される部分とをトレンチエ
ッチングして、トレンチ溝１２ｃを形成する。その際、
前記トレンチ溝１２ｃの深さが、素子の外周部に近くな
るにつれて浅くなるようにトレンチエッチングする。
御サイリスタの一部分の断面構造を説明するための概略
図を示すものである。図４において、実施の第１形態と
同じく、Ｎ-型ベース層１の下面側にＰ型アノード層２
を形成する。Ｎ-型半導体基板１の上面側において、あ
らかじめ最外Ｐ型ベース層４ｃが形成される部分とＰ型
ガードリング層１１ｃが形成される部分とをトレンチエ
ッチングして、トレンチ溝１２ｃを形成する。その際、
前記トレンチ溝１２ｃの深さが、素子の外周部に近くな
るにつれて浅くなるようにトレンチエッチングする。
【００４１】そして、Ｐ型ベース層４を設ける部分とト
レンチ溝１２ｃとを同時に熱処理によりＰ型拡散させ
て、それぞれＰ型ベース層４(最外Ｐ型ベース層４ｃを
含む)とＰ型ガードリング層１１ｃを形成する。以下、
実施の第１形態同様に、Ｐ型ベース層４に低濃度Ｎ型層
５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各々
形成し、最外Ｐ型ベース層４ｃに低濃度Ｎ型層５，Ｎ型
エミッタ層６，高濃度Ｐ型層７ａを形成し、アノード電
極３，絶縁膜８，ゲート電極９，カソード電極１０をそ
れぞれ所定の位置に設けて、素子中央部がチャネル部
Ａ、素子外周部がガードリング部Ｂから成るＭＯＳ制御
サイリスタ２２ｃが構成される。
レンチ溝１２ｃとを同時に熱処理によりＰ型拡散させ
て、それぞれＰ型ベース層４(最外Ｐ型ベース層４ｃを
含む)とＰ型ガードリング層１１ｃを形成する。以下、
実施の第１形態同様に、Ｐ型ベース層４に低濃度Ｎ型層
５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各々
形成し、最外Ｐ型ベース層４ｃに低濃度Ｎ型層５，Ｎ型
エミッタ層６，高濃度Ｐ型層７ａを形成し、アノード電
極３，絶縁膜８，ゲート電極９，カソード電極１０をそ
れぞれ所定の位置に設けて、素子中央部がチャネル部
Ａ、素子外周部がガードリング部Ｂから成るＭＯＳ制御
サイリスタ２２ｃが構成される。
【００４２】素子を耐圧印加させると、Ｐ型ベース層４
に生じる空乏層の幅は素子の外周部に近くなるにつれて
実質的に狭くなるとともに、Ｐ型ガードリング層１１ｃ
に広がる空乏層の幅も素子の外周部に近くなるにつれて
実質的に狭くなる。本実施の第３形態のようにＰ型ガー
ドリング層１１ｃの深さを素子の外周部に近くなるにつ
れて逐次浅くなるように形成することにより、電界緩和
効果が向上して素子をより高耐圧化させることが可能と
なる。
に生じる空乏層の幅は素子の外周部に近くなるにつれて
実質的に狭くなるとともに、Ｐ型ガードリング層１１ｃ
に広がる空乏層の幅も素子の外周部に近くなるにつれて
実質的に狭くなる。本実施の第３形態のようにＰ型ガー
ドリング層１１ｃの深さを素子の外周部に近くなるにつ
れて逐次浅くなるように形成することにより、電界緩和
効果が向上して素子をより高耐圧化させることが可能と
なる。
【００４３】図５は、本発明の実施の第４形態における
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図５において、Ｎ-型ベ
ース層１の上面側にトレンチ溝を形成する代わりに、あ
らかじめＮ-型ベース層１の上面における最外Ｐ型ベー
ス層４ｄが形成される部分から素子外周部にかけてトレ
ンチエッチングして、最外Ｐ型ベース層４ｄに段部１３
ｄを形成する。
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図５において、Ｎ-型ベ
ース層１の上面側にトレンチ溝を形成する代わりに、あ
らかじめＮ-型ベース層１の上面における最外Ｐ型ベー
ス層４ｄが形成される部分から素子外周部にかけてトレ
ンチエッチングして、最外Ｐ型ベース層４ｄに段部１３
ｄを形成する。
【００４４】そして、Ｐ型ベース層４を形成する部分と
Ｐ型ガードリング層１１ｄを形成する部分とを同時に熱
処理してＰ型拡散させて、それぞれＰ型ベース層４(最
外Ｐ型ベース層４ｄを含む)とＰ型ガードリング層１１
ｄを形成する。以下、実施の第１形態同様に、Ｐ型ベー
ス層４に低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ
型層７ａ，７ｂを各々形成し、最外Ｐ型ベース層４ｄに
低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ
を形成し、アノード電極３，絶縁膜８，ゲート電極９，
カソード電極１０をそれぞれ所定の位置に設けて、素子
中央部がチャネル部Ａ、素子外周部がガードリング部Ｂ
から成るＭＯＳ制御サイリスタ２２ｄが構成される。
Ｐ型ガードリング層１１ｄを形成する部分とを同時に熱
処理してＰ型拡散させて、それぞれＰ型ベース層４(最
外Ｐ型ベース層４ｄを含む)とＰ型ガードリング層１１
ｄを形成する。以下、実施の第１形態同様に、Ｐ型ベー
ス層４に低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ
型層７ａ，７ｂを各々形成し、最外Ｐ型ベース層４ｄに
低濃度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ
を形成し、アノード電極３，絶縁膜８，ゲート電極９，
カソード電極１０をそれぞれ所定の位置に設けて、素子
中央部がチャネル部Ａ、素子外周部がガードリング部Ｂ
から成るＭＯＳ制御サイリスタ２２ｄが構成される。
【００４５】前記トレンチエッチングで用いたマスク酸
化膜を前記熱処理で用いることはできないが、例えば実
施の第１形態のようにトレンチ溝１２ａとＰ型ガードリ
ング層１１ａに対してマスク酸化膜を微細に重ね合わせ
る必要がなくなる利点がある。
化膜を前記熱処理で用いることはできないが、例えば実
施の第１形態のようにトレンチ溝１２ａとＰ型ガードリ
ング層１１ａに対してマスク酸化膜を微細に重ね合わせ
る必要がなくなる利点がある。
【００４６】図６は、本発明の実施の第５形態における
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図６において、Ｎ-型ベ
ース層１の上面側にトレンチ溝を形成する代わりに、最
外Ｐ型ベース層４ｅが形成される部分から素子外周部に
かけて、かつ素子外周部に近くなるにつれて浅くトレン
チエッチングして、最外Ｐ型ベース層４ｅに段部１３ｅ
を形成する。
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図６において、Ｎ-型ベ
ース層１の上面側にトレンチ溝を形成する代わりに、最
外Ｐ型ベース層４ｅが形成される部分から素子外周部に
かけて、かつ素子外周部に近くなるにつれて浅くトレン
チエッチングして、最外Ｐ型ベース層４ｅに段部１３ｅ
を形成する。
【００４７】そして、Ｐ型ベース層４(最外Ｐ型ベース
層４ｅを含む)が形成される部分とＰ型ガードリング層
１１ｅが形成される部分とを同時に熱処理してＰ型拡散
させて、それぞれＰ型ベース層４(最外Ｐ型ベース層４
ｅを含む)とＰ型ガードリング層１１ｅを形成する。以
下、実施の第１形態同様に、Ｐ型ベース層４に低濃度Ｎ
型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを
各々形成し、最外Ｐ型ベース層４ｅに低濃度Ｎ型層５，
Ｎ型エミッタ層６，高濃度Ｐ型層７ａを形成し、絶縁膜
８，ゲート電極９，カソード電極１０をそれぞれ所定の
位置に設けて、素子中央部がチャネル部Ａ、素子外周部
がガードリング部Ｂから成るＭＯＳ制御サイリスタ２２
ｅが構成される。
層４ｅを含む)が形成される部分とＰ型ガードリング層
１１ｅが形成される部分とを同時に熱処理してＰ型拡散
させて、それぞれＰ型ベース層４(最外Ｐ型ベース層４
ｅを含む)とＰ型ガードリング層１１ｅを形成する。以
下、実施の第１形態同様に、Ｐ型ベース層４に低濃度Ｎ
型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを
各々形成し、最外Ｐ型ベース層４ｅに低濃度Ｎ型層５，
Ｎ型エミッタ層６，高濃度Ｐ型層７ａを形成し、絶縁膜
８，ゲート電極９，カソード電極１０をそれぞれ所定の
位置に設けて、素子中央部がチャネル部Ａ、素子外周部
がガードリング部Ｂから成るＭＯＳ制御サイリスタ２２
ｅが構成される。
【００４８】以上示したように本実施の第５形態におい
て、Ｐ型ガードリング層１１ｅが素子外周部に近くなる
につれて浅くなるように形成されるため、前記実施の第
３形態同様に電界緩和効果が向上して素子をより高耐圧
化させることが可能となる。
て、Ｐ型ガードリング層１１ｅが素子外周部に近くなる
につれて浅くなるように形成されるため、前記実施の第
３形態同様に電界緩和効果が向上して素子をより高耐圧
化させることが可能となる。
【００４９】半導体素子を製造する際、ナトリウムイオ
ン等の可動イオンが素子表面に付着することが知られて
いる。その可動イオンの影響により、耐圧印加時の素子
表面近辺における空乏層の形状が変化して、素子の耐圧
を不安定にさせてしまう問題が生じる。前記可動イオン
の影響を緩和させる方法として、フィールドプレート構
造およびＳＩＰＯＳ構造等が一般的に知られている。そ
こで、本発明の実施の第６形態により、フィールドプレ
ート構造およびＳＩＰＯＳ構造等を組み合わせたものを
用いて構成したＭＯＳ制御サイリスタを下記の図７に基
づいて説明する。
ン等の可動イオンが素子表面に付着することが知られて
いる。その可動イオンの影響により、耐圧印加時の素子
表面近辺における空乏層の形状が変化して、素子の耐圧
を不安定にさせてしまう問題が生じる。前記可動イオン
の影響を緩和させる方法として、フィールドプレート構
造およびＳＩＰＯＳ構造等が一般的に知られている。そ
こで、本発明の実施の第６形態により、フィールドプレ
ート構造およびＳＩＰＯＳ構造等を組み合わせたものを
用いて構成したＭＯＳ制御サイリスタを下記の図７に基
づいて説明する。
【００５０】図７は、本発明の実施の第６形態における
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図７において、まず実施
の第１形態同様に、Ｎ-型ベース層１の下面側にＰ型ア
ノード層２を形成する。Ｎ-型ベース層１の上面側にお
いて、あらかじめ最外Ｐ型ベース層４ｆが形成される部
分とＰ型ガードリング層１１ｆが形成される部分とにト
レンチ溝１２ｆを形成する。
ＭＯＳ制御サイリスタの一部分の断面構造を説明するた
めの概略図を示すものである。図７において、まず実施
の第１形態同様に、Ｎ-型ベース層１の下面側にＰ型ア
ノード層２を形成する。Ｎ-型ベース層１の上面側にお
いて、あらかじめ最外Ｐ型ベース層４ｆが形成される部
分とＰ型ガードリング層１１ｆが形成される部分とにト
レンチ溝１２ｆを形成する。
【００５１】そして、Ｐ型ベース層４(最外Ｐ型ベース
層ｆを含む)が形成される部分とＰ型ガードリング層１
１ｆが形成される部分とを同時に熱処理してＰ型拡散さ
せて、それぞれＰ型ベース層４(最外Ｐ型ベース層４ｆ
を含む)とＰ型ガードリング層１１ｆとを形成する。素
子中央部において、前記実施の第１形態のＭＯＳ制御サ
イリスタ２２ａのように、Ｐ型ベース層４に低濃度Ｎ型
層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各
々形成し、最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ
型エミッタ層６，高濃度Ｐ型層７ａを形成し、アノード
電極３，絶縁膜８，ゲート電極９，カソード電極１０を
それぞれ所定の位置に設ける。
層ｆを含む)が形成される部分とＰ型ガードリング層１
１ｆが形成される部分とを同時に熱処理してＰ型拡散さ
せて、それぞれＰ型ベース層４(最外Ｐ型ベース層４ｆ
を含む)とＰ型ガードリング層１１ｆとを形成する。素
子中央部において、前記実施の第１形態のＭＯＳ制御サ
イリスタ２２ａのように、Ｐ型ベース層４に低濃度Ｎ型
層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７ｂを各
々形成し、最外Ｐ型ベース層４ａに低濃度Ｎ型層５，Ｎ
型エミッタ層６，高濃度Ｐ型層７ａを形成し、アノード
電極３，絶縁膜８，ゲート電極９，カソード電極１０を
それぞれ所定の位置に設ける。
【００５２】素子の外周部に最も近いＰ型ガードリング
層(以下、最外Ｐ型ガードリング層と称する)１１ｆ1の
外周側には、空乏層の広がりを制御するためのＮ型拡散
層１４を形成する。次に、最外Ｐ型ベース層４ｆの表面
の中央部付近から素子外周部にかけて酸化膜等の絶縁膜
１５を被覆し、後述するフィールドプレート１６，後述
するプレート１７を設ける部分に対して前記絶縁膜１５
をエッチングする。
層(以下、最外Ｐ型ガードリング層と称する)１１ｆ1の
外周側には、空乏層の広がりを制御するためのＮ型拡散
層１４を形成する。次に、最外Ｐ型ベース層４ｆの表面
の中央部付近から素子外周部にかけて酸化膜等の絶縁膜
１５を被覆し、後述するフィールドプレート１６，後述
するプレート１７を設ける部分に対して前記絶縁膜１５
をエッチングする。
【００５３】前記Ｐ型ガードリング層１１ｆ(最外Ｐ型
ガードリング層１１ｆ1を含む)におけるトレンチ溝１２
ｆには、印加電界により素子表面の性質を制御する金属
電極から成る断面Ｌ字形状のフィールドプレート１６を
設ける。前記Ｎ型拡散層１４におけるトレンチ溝１２ｆ
には、空乏層の広がりを制御する断面Ｌ字形状のプレー
ト１７を設ける。前記プレート１７により、空乏層の広
がりによる素子の耐圧の劣化を防ぐことができる。な
お、前記プレート１７には、等電位リング(EquiPotenti
al Ring)を用いることが好ましい。そして、前記フィー
ルドプレート１６，プレート１７を覆うように、前記絶
縁膜１５にシリコン窒化膜等の半絶縁膜とシリコン酸化
膜等の絶縁膜とから成る多層膜１８を被覆してＭＯＳ制
御サイリスタ２２ｆを構成する。
ガードリング層１１ｆ1を含む)におけるトレンチ溝１２
ｆには、印加電界により素子表面の性質を制御する金属
電極から成る断面Ｌ字形状のフィールドプレート１６を
設ける。前記Ｎ型拡散層１４におけるトレンチ溝１２ｆ
には、空乏層の広がりを制御する断面Ｌ字形状のプレー
ト１７を設ける。前記プレート１７により、空乏層の広
がりによる素子の耐圧の劣化を防ぐことができる。な
お、前記プレート１７には、等電位リング(EquiPotenti
al Ring)を用いることが好ましい。そして、前記フィー
ルドプレート１６，プレート１７を覆うように、前記絶
縁膜１５にシリコン窒化膜等の半絶縁膜とシリコン酸化
膜等の絶縁膜とから成る多層膜１８を被覆してＭＯＳ制
御サイリスタ２２ｆを構成する。
【００５４】このようにＭＯＳ制御サイリスタ２２ｆを
構成することにより、素子表面の可動イオンの耐圧によ
り起こる素子の劣化を防ぐことができ、その素子を高信
頼性化させることができる。
構成することにより、素子表面の可動イオンの耐圧によ
り起こる素子の劣化を防ぐことができ、その素子を高信
頼性化させることができる。
【００５５】図８は、本発明の実施の第７形態における
ＭＯＳ制御サイリスタのガードリング部の１／４平面図
を示すものである。図８において、Ｎ-型ソース層１の
上面側、かつ最外Ｐ型ベース層４ｇおよびその外周側に
は、不連続にトレンチ溝１２ｇを複数個形成する。な
お、不連続に形成された前記トレンチ溝１２ｇは、後述
するＰ型ガードリング層１１ｇのトレンチ溝１２ｇと重
ならないように形成される。すなわち、各々のトレンチ
溝１２ｇが放射方向に見て重ならないように形成され
る。そして、図２に示す最外Ｐ型ベース層４ａとＰ型ガ
ードリング層１１ａとを形成するように、最外Ｐ型ベー
ス層４ｇおよびその外周側をＰ型拡散して最外Ｐ型ベー
ス層４ｇとＰ型ガードリング層１１ｇを形成する。
ＭＯＳ制御サイリスタのガードリング部の１／４平面図
を示すものである。図８において、Ｎ-型ソース層１の
上面側、かつ最外Ｐ型ベース層４ｇおよびその外周側に
は、不連続にトレンチ溝１２ｇを複数個形成する。な
お、不連続に形成された前記トレンチ溝１２ｇは、後述
するＰ型ガードリング層１１ｇのトレンチ溝１２ｇと重
ならないように形成される。すなわち、各々のトレンチ
溝１２ｇが放射方向に見て重ならないように形成され
る。そして、図２に示す最外Ｐ型ベース層４ａとＰ型ガ
ードリング層１１ａとを形成するように、最外Ｐ型ベー
ス層４ｇおよびその外周側をＰ型拡散して最外Ｐ型ベー
ス層４ｇとＰ型ガードリング層１１ｇを形成する。
【００５６】このように各々のトレンチ溝１２ｇを放射
方向に見て重ならないように形成したことにより、前記
実施の第１形態におけるＭＯＳ制御サイリスタ２２ａと
同様に耐圧印加時における素子の端面電界緩和効果が得
られるとともに、トレンチ溝を形成したことにより発生
する応力(半導体ウェハーを変形させる原因となる力)
を、ＭＯＳ制御サイリスタ２２ａと比較して約半分に低
減させることができる。なお、本実施の第７形態を、前
記実施の第２，第４，第６形態に対して適用できること
が確認されている。
方向に見て重ならないように形成したことにより、前記
実施の第１形態におけるＭＯＳ制御サイリスタ２２ａと
同様に耐圧印加時における素子の端面電界緩和効果が得
られるとともに、トレンチ溝を形成したことにより発生
する応力(半導体ウェハーを変形させる原因となる力)
を、ＭＯＳ制御サイリスタ２２ａと比較して約半分に低
減させることができる。なお、本実施の第７形態を、前
記実施の第２，第４，第６形態に対して適用できること
が確認されている。
【００５７】図９は、本発明の実施の第８形態における
ＭＯＳ制御サイリスタのガードリング部Ｂの１／４平面
図を示すものである。図９において、前記実施の第４形
態に示すようにＮ-型ベース層１の上面側、かつ最外Ｐ
型ベース層４ｈの外周側をトレンチエッチングして、最
外Ｐ型ベース層４ｈに段部１３ｈを形成し、Ｐ型ガード
リング層１１ｈを不連続に形成する。なお、不連続に形
成された前記Ｐ型ガードリング層１１ｈは、隣り合うＰ
型ガードリング層１１ｈと重ならないように形成され
る。すなわち、各々のＰ型ガードリング層１１ｈが放射
方向に見て重ならないように形成される。
ＭＯＳ制御サイリスタのガードリング部Ｂの１／４平面
図を示すものである。図９において、前記実施の第４形
態に示すようにＮ-型ベース層１の上面側、かつ最外Ｐ
型ベース層４ｈの外周側をトレンチエッチングして、最
外Ｐ型ベース層４ｈに段部１３ｈを形成し、Ｐ型ガード
リング層１１ｈを不連続に形成する。なお、不連続に形
成された前記Ｐ型ガードリング層１１ｈは、隣り合うＰ
型ガードリング層１１ｈと重ならないように形成され
る。すなわち、各々のＰ型ガードリング層１１ｈが放射
方向に見て重ならないように形成される。
【００５８】このように、各々のＰ型ガードリング層１
１ｈを放射方向に見て重ならないように形成したことに
より、前記実施の第１形態におけるＭＯＳ制御サイリス
タ２２ａおよび第７形態におけるＭＯＳ制御サイリスタ
と同様に耐圧印加時における素子の端面電界緩和効果が
得られるとともに、Ｐ型ガードリング層１１ｈを形成す
る際のＰ型拡散により発生するＰ型不純物による半導体
素子の結晶歪みを、ＭＯＳ制御サイリスタ２２ａおよび
第７形態におけるＭＯＳ制御サイリスタ比較して約半分
に低減させることができる。
１ｈを放射方向に見て重ならないように形成したことに
より、前記実施の第１形態におけるＭＯＳ制御サイリス
タ２２ａおよび第７形態におけるＭＯＳ制御サイリスタ
と同様に耐圧印加時における素子の端面電界緩和効果が
得られるとともに、Ｐ型ガードリング層１１ｈを形成す
る際のＰ型拡散により発生するＰ型不純物による半導体
素子の結晶歪みを、ＭＯＳ制御サイリスタ２２ａおよび
第７形態におけるＭＯＳ制御サイリスタ比較して約半分
に低減させることができる。
【００５９】以上、本実施の第１〜第８形態に示したＰ
型ガードリング層はリング状であるが、矩形状の素子の
コーナー部に対して曲率を有する矩形状のＰ型ガードリ
ング層を形成する際に本実施の第１〜第８形態を適用す
ることができる。また、Ｎ-型ベース層にＮバッファ層
を付加した構造，Ｐ型アノード層とＮ-型ベース層が短
絡されている構造の素子や、ガードリング部を構成する
電力用ダイオードにおいても前記実施の第１〜８形態を
適用できることは明らかである。
型ガードリング層はリング状であるが、矩形状の素子の
コーナー部に対して曲率を有する矩形状のＰ型ガードリ
ング層を形成する際に本実施の第１〜第８形態を適用す
ることができる。また、Ｎ-型ベース層にＮバッファ層
を付加した構造，Ｐ型アノード層とＮ-型ベース層が短
絡されている構造の素子や、ガードリング部を構成する
電力用ダイオードにおいても前記実施の第１〜８形態を
適用できることは明らかである。
【００６０】図１０は、本発明の実施の第９形態におけ
るＭＯＳ制御サイリスタとダイオードとを組み合わせた
半導体素子の一部分の断面構造を説明するための概略図
を示すものである。図１０において、本実施の第９形態
における半導体素子は、その素子の中央部から端部にか
けて、チャネル部Ａ，分離部Ｃ，ダイオード部Ｄ，ガー
ドリング部Ｂにより構成され、前記分離部Ｃをガードリ
ングが設けられた構造にすることにより、チャネル部Ａ
のＰ型ベース層とダイオード部ＤのＰ型アノード層とを
分離したものである。
るＭＯＳ制御サイリスタとダイオードとを組み合わせた
半導体素子の一部分の断面構造を説明するための概略図
を示すものである。図１０において、本実施の第９形態
における半導体素子は、その素子の中央部から端部にか
けて、チャネル部Ａ，分離部Ｃ，ダイオード部Ｄ，ガー
ドリング部Ｂにより構成され、前記分離部Ｃをガードリ
ングが設けられた構造にすることにより、チャネル部Ａ
のＰ型ベース層とダイオード部ＤのＰ型アノード層とを
分離したものである。
【００６１】まず、半導体基板であるＮ-型ベース層１
の下面側にＰ型アノード層２を形成する。前記Ｎ-型ベ
ース層１の上面側において、分離部Ｃとガードリング部
Ｂを構成する部分にトレンチエッチングによりトレンチ
溝１２ｉを形成してから、Ｎ-型ベース層１の上面側を
同時に熱処理により拡散させて、チャネル部Ａを構成す
る部分にＰ型ベース層４を、分離部Ｃを構成する部分に
Ｐ型ガードリング層１１ｉを、ダイオード部Ｄを構成す
る部分にＰ型アノード層１９を、ガードリング部Ｂを構
成する部分にＰ型ガードリング層１１ｉをそれぞれ形成
する。なお、チャネル部Ａを構成する部分に形成された
各Ｐ型ベース層４には、実施の第１形態と同様に、低濃
度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７
ｂをそれぞれ形成し、最外Ｐ型ベース層４ｉには低濃度
Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａを形成
する。
の下面側にＰ型アノード層２を形成する。前記Ｎ-型ベ
ース層１の上面側において、分離部Ｃとガードリング部
Ｂを構成する部分にトレンチエッチングによりトレンチ
溝１２ｉを形成してから、Ｎ-型ベース層１の上面側を
同時に熱処理により拡散させて、チャネル部Ａを構成す
る部分にＰ型ベース層４を、分離部Ｃを構成する部分に
Ｐ型ガードリング層１１ｉを、ダイオード部Ｄを構成す
る部分にＰ型アノード層１９を、ガードリング部Ｂを構
成する部分にＰ型ガードリング層１１ｉをそれぞれ形成
する。なお、チャネル部Ａを構成する部分に形成された
各Ｐ型ベース層４には、実施の第１形態と同様に、低濃
度Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａ，７
ｂをそれぞれ形成し、最外Ｐ型ベース層４ｉには低濃度
Ｎ型層５，Ｎ型エミッタ層６，高濃度Ｐ型層７ａを形成
する。
【００６２】そして、前記Ｐ型アノード層２にはＭＯＳ
制御サイリスタのアノード電極とダイオードのカソード
電極とを兼ねる共通電極２０を、Ｐ型アノード層１９に
はアノード電極２１をそれぞれ設ける。以下、実施の第
１形態同様に、絶縁膜８，ゲート電極９，カソード電極
１０をそれぞれ所定の位置に設けて、チャネル部Ａ，分
離部Ｃ，ダイオード部Ｄ，ガードリング部Ｂから成るＭ
ＯＳ制御サイリスタとダイオードとを組み合わせた半導
体素子２２ｉが構成される。
制御サイリスタのアノード電極とダイオードのカソード
電極とを兼ねる共通電極２０を、Ｐ型アノード層１９に
はアノード電極２１をそれぞれ設ける。以下、実施の第
１形態同様に、絶縁膜８，ゲート電極９，カソード電極
１０をそれぞれ所定の位置に設けて、チャネル部Ａ，分
離部Ｃ，ダイオード部Ｄ，ガードリング部Ｂから成るＭ
ＯＳ制御サイリスタとダイオードとを組み合わせた半導
体素子２２ｉが構成される。
【００６３】
【発明の効果】以上示したように本発明によれば、ＭＯ
Ｓ制御サイリスタのチャネル部の単位面積を損なうこと
なく、高耐圧に適したガードリング部のガードリング層
とチャネル部のベース層とを同じ熱処理により拡散させ
て形成することができるため、結晶欠陥が比較的少な
い、かつ高耐圧・高性能で歩留まりの高い素子を得るこ
とができる。また、熱処理工程数を削減することができ
るため、製造コストを低減させて経済的に有利となる。
Ｓ制御サイリスタのチャネル部の単位面積を損なうこと
なく、高耐圧に適したガードリング部のガードリング層
とチャネル部のベース層とを同じ熱処理により拡散させ
て形成することができるため、結晶欠陥が比較的少な
い、かつ高耐圧・高性能で歩留まりの高い素子を得るこ
とができる。また、熱処理工程数を削減することができ
るため、製造コストを低減させて経済的に有利となる。
【図１】本発明の実施の第１形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図２】図１に示すＭＯＳ制御サイリスタのガードリン
グ部の１／４平面図。
グ部の１／４平面図。
【図３】本発明の実施の第２形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図４】本発明の実施の第３形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図５】本発明の実施の第４形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図６】本発明の実施の第５形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図７】本発明の実施の第６形態におけるＭＯＳ制御サ
イリスタの一部分の断面構造を説明するための概略図。
イリスタの一部分の断面構造を説明するための概略図。
【図８】本発明の実施の第７形態におけるＭＯＳ制御サ
イリスタのガードリング部の１／４平面図。
イリスタのガードリング部の１／４平面図。
【図９】本発明の実施の第８形態におけるＭＯＳ制御サ
イリスタのガードリング部の１／４平面図。
イリスタのガードリング部の１／４平面図。
【図１０】本発明の実施の第９形態におけるＭＯＳ制御
サイリスタとダイオードとを組み合わせた半導体素子の
一部分の断面構造を説明するための概略図。
サイリスタとダイオードとを組み合わせた半導体素子の
一部分の断面構造を説明するための概略図。
【図１１】従来周知のＭＯＳ制御サイリスタの一部分の
断面構造を説明するための概略図。
断面構造を説明するための概略図。
【図１２】Ｐ型ベース層の深さとＰ型ガードリング層の
深さとが異なる従来周知のＭＯＳ制御サイリスタの一部
分の断面構造を説明するための概略図。
深さとが異なる従来周知のＭＯＳ制御サイリスタの一部
分の断面構造を説明するための概略図。
【図１３】図１２に示すＭＯＳ制御サイリスタのガード
リング部の１／４平面図。
リング部の１／４平面図。
１…Ｎ-型ベース層(半導体基板) ２…Ｐ型アノード層 ３…アノード電極 ４…Ｐ型ベース層 ４ａ〜４ｋ…最外Ｐ型ベース層 ５…低濃度Ｎ型層 ６…Ｎ型エミッタ層 ７ａ，７ｂ…高濃度Ｐ型層 ８，１５…絶縁膜 ９…ゲート電極 １０…カソード電極 １１ａ〜１１ｉ…Ｐ型ガードリング層 １２ａ〜１２ｃ，１２ｆ，１２ｇ，１２ｉ…トレンチ溝 １３ｄ，１３ｅ，１３ｈ…段部 １４…Ｎ型拡散層 １６…フィールドプレート １７…プレート １８…多層膜 １９…Ｐ型アノード層(ダイオード部Ｄ） ２０…共通電極（ＭＯＳ制御サイリスタとダイオード) ２１…アノード電極(ダイオード) ２２ａ〜２２ｆ，２２ｊ，２２ｋ…ＭＯＳ制御サイリス
タ ２２ｉ…ＭＯＳ制御サイリスタとダイオードとを組み合
わせた半導体素子 ２３…単位ＭＯＳ制御サイリスタチャネル部(単位チャ
ネル部) Ａ…チャネル部 Ｂ…ガードリング部 Ｃ…分離部 Ｄ…ダイオード部
タ ２２ｉ…ＭＯＳ制御サイリスタとダイオードとを組み合
わせた半導体素子 ２３…単位ＭＯＳ制御サイリスタチャネル部(単位チャ
ネル部) Ａ…チャネル部 Ｂ…ガードリング部 Ｃ…分離部 Ｄ…ダイオード部
Claims (14)
- 【請求項１】 半導体基板であるＮ型半導体のベース層
の一方の主面側にはＰ型半導体のアノード層、その他方
の主面側で中央部にはＰ型半導体のベース層を複数個そ
れぞれ所定の間隔を隔てて形成し、前記Ｐ型半導体のベ
ース層には比較的低濃度のＮ型層，Ｎ型半導体のエミッ
タ層，比較的高濃度のＰ型層をそれぞれ形成し、前記Ｎ
型半導体のベース層の他方の主面側で外周部には、Ｐ型
半導体のガードリング層が前記Ｐ型半導体のベース層か
ら所定間隔を隔てて少なくとも一つ以上形成され、 前記Ｐ型半導体のアノード層の表面にはアノード電極を
設け、前記低濃度Ｎ型層，高濃度Ｐ型層と隣り合う２つ
のＰ型半導体のベース層間とに沿って絶縁ゲート電極を
それぞれ設けるとともに、前記絶縁ゲート電極を覆うよ
うに前記Ｎ型半導体のベース層の他方の主面側で中央部
にカソード電極を設けた半導体素子において、 前記Ｐ型半導体のガードリング層には、あらかじめ半導
体基板の表面にエッチングにより同じ深さの溝を形成し
ておき、前記Ｐ型半導体のベース層と同じ熱処理により
Ｐ型半導体のガードリング層を拡散させて、Ｐ型半導体
のベース層よりＰ型半導体のガードリング層が深く形成
されることを特徴とする半導体素子。 - 【請求項２】 前記ガードリング層は、外周部に近づく
につれてそのガードリング層の間隔が広くなることを特
徴とする請求項１記載の半導体素子。 - 【請求項３】 前記ガードリング層は、前記溝の底部か
ら拡散させて形成されることを特徴とする請求項１，２
記載の半導体素子。 - 【請求項４】 前記溝は、素子の外周部に近づくにつれ
て深さが浅くなるように形成されることを特徴とする請
求項１〜３記載の半導体素子。 - 【請求項５】 前記溝は不連続に形成し、その不連続部
分が隣り合うガードリング層の不連続部分と重ならない
ように形成したことを特徴とする請求項１〜４記載の半
導体素子。 - 【請求項６】 半導体基板であるＮ型半導体のベース層
の一方の主面側にはＰ型半導体のアノード層、その他方
の主面側で中央部にはＰ型半導体のベース層を複数個そ
れぞれ所定の間隔を隔てて形成し、前記Ｐ型半導体のベ
ース層にはそれぞれ比較的低濃度のＮ型層，Ｎ型半導体
のエミッタ層，比較的高濃度のＰ型層を形成し、前記Ｎ
型半導体のベース層の他方の主面側で外周部には、Ｐ型
半導体のガードリング層が前記Ｐ型半導体のベース層か
ら所定間隔を隔てて少なくとも一つ以上形成されたガー
ドリング部を構成し、 前記Ｐ型半導体のアノード層の表面にはアノード電極を
設け、前記低濃度Ｎ型層，高濃度Ｐ型層と隣り合う２つ
のＰ型半導体のベース層間とに沿って絶縁ゲート電極を
それぞれ設けるとともに、前記絶縁ゲート電極を覆うよ
うに前記Ｎ型半導体のベース層の他方の主面側で中央部
にカソード電極を設けた半導体素子において、 前記ガードリング部は、エッチングにより段部を形成し
そのエッチングした面にＰ型半導体のガードリング層を
形成して、Ｐ型半導体のベース層よりＰ型半導体のガー
ドリング層が深く形成されることを特徴とする半導体素
子。 - 【請求項７】 前記エッチングした面は、素子の外周部
に近づくにつれて深さが浅くなるように形成したことを
特徴とする請求項６記載の半導体素子。 - 【請求項８】 前記ガードリング層を不連続に形成し、
その不連続部分が隣り合うガードリング層の不連続部分
と重ならないように形成したことを特徴とする請求項
６，７記載の半導体素子。 - 【請求項９】 前記ガードリング層に形成された溝に、
フィールドプレートを挿設し、そのガードリング層が形
成された素子の端部の表面を、半絶縁性膜と絶縁膜とか
ら成る多層膜で被覆したことを特徴とする請求項１〜８
記載の半導体素子。 - 【請求項１０】 前記ガードリング層のうち素子の外周
部に最も近いガードリング層の外周側にＮ型半導体の拡
散層を形成し、このＮ型半導体の拡散層に形成された溝
にプレートを挿設したことを特徴とする請求項９記載の
半導体素子。 - 【請求項１１】 前記Ｎ型半導体のベース層とＰ型半導
体のアノード層との間にＮバッファ層を設けた構造にし
たことを特徴とする請求項１〜１０記載の半導体素子。 - 【請求項１２】 前記Ｎ型半導体のベース層または前記
Ｎバッファ層とＰ型半導体のアノード層に設けられたア
ノード電極とに、Ｎ型半導体の短絡層を設けたことを特
徴とする請求項１１記載の半導体素子。 - 【請求項１３】 半導体基板であるＮ型半導体のベース
層の一方の主面側にはＰ型半導体のアノード層、その他
方の主面側で中央部にはＰ型半導体のベース層を複数個
それぞれ所定の間隔を隔てて形成し、前記Ｐ型半導体の
ベース層にはそれぞれ比較的低濃度のＮ型層，Ｎ型半導
体のエミッタ層，比較的高濃度のＰ型層を形成し、前記
Ｎ型半導体のベース層の他方の主面側で外周部には、Ｐ
型半導体のガードリング層が前記Ｐ型半導体のベース層
から所定間隔を隔てて少なくとも一つ以上形成されたガ
ードリング部を構成し、 前記Ｐ型半導体のアノード層の表面にはアノード電極を
設け、前記低濃度Ｎ型層，高濃度Ｐ型層と隣り合う２つ
のＰ型半導体のベース層間とに沿って絶縁ゲート電極を
それぞれ設けるとともに、前記絶縁ゲート電極を覆うよ
うに前記Ｎ型半導体のベース層の他方の主面側で中央部
にカソード電極を設けた半導体素子において、 前記Ｐ型半導体のベース層と前記ガードリング部との間
にダイオードを設け、そのダイオードと前記Ｐ型半導体
のベース層との間には、前記Ｐ型半導体のガードリング
層を有する分離部を設けたことを特徴とする半導体素
子。 - 【請求項１４】 前記分離部あるいはガードリング部に
前記請求項１〜１０のいずれかを適用させたことを特徴
とする請求項１３記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24794597A JPH1187691A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24794597A JPH1187691A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187691A true JPH1187691A (ja) | 1999-03-30 |
Family
ID=17170892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24794597A Pending JPH1187691A (ja) | 1997-09-12 | 1997-09-12 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187691A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066207A (ja) * | 2009-09-17 | 2011-03-31 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012504335A (ja) * | 2008-09-30 | 2012-02-16 | ノースロップ グラマン システムズ コーポレーション | ガードリング構造およびその製造方法 |
| WO2014208201A1 (ja) * | 2013-06-27 | 2014-12-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2015185751A (ja) * | 2014-03-25 | 2015-10-22 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置 |
| JP2018046139A (ja) * | 2016-09-14 | 2018-03-22 | 三菱電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
| JP2019012839A (ja) * | 2018-09-14 | 2019-01-24 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2020230349A1 (ja) * | 2019-05-14 | 2020-11-19 | トヨタ自動車株式会社 | 半導体モジュール |
-
1997
- 1997-09-12 JP JP24794597A patent/JPH1187691A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012504335A (ja) * | 2008-09-30 | 2012-02-16 | ノースロップ グラマン システムズ コーポレーション | ガードリング構造およびその製造方法 |
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| US9704947B2 (en) | 2013-06-27 | 2017-07-11 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
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| CN105393363A (zh) * | 2013-06-27 | 2016-03-09 | 三菱电机株式会社 | 半导体器件及其制造方法 |
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| JP2020188107A (ja) * | 2019-05-14 | 2020-11-19 | 株式会社デンソー | 半導体モジュール |
| CN113841233A (zh) * | 2019-05-14 | 2021-12-24 | 株式会社电装 | 半导体模组 |
| CN113841233B (zh) * | 2019-05-14 | 2023-08-15 | 株式会社电装 | 半导体模组 |
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