JP2001168329A - トレンチ型ｍｏｓ半導体装置 - Google Patents
トレンチ型ｍｏｓ半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】トレンチ内に設けられたＭＯＳ構造のゲートを
有するトレンチ型ＭＯＳ半導体装置において、活性面積
を犠牲にすることなく、また耐圧特性を劣化させること
なく、外周にフローティングウェルを作らない構造を提
供する。 【解決手段】チップ端に向かうトレンチ５の終端と、隣
接するトレンチの内の一方の端とを結ぶ、大きな曲率を
もつ連結部５１を、ｐウェル領域２の中に設ける。
有するトレンチ型ＭＯＳ半導体装置において、活性面積
を犠牲にすることなく、また耐圧特性を劣化させること
なく、外周にフローティングウェルを作らない構造を提
供する。 【解決手段】チップ端に向かうトレンチ５の終端と、隣
接するトレンチの内の一方の端とを結ぶ、大きな曲率を
もつ連結部５１を、ｐウェル領域２の中に設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ内に絶縁
膜を介して埋め込まれた制御用のゲート電極を有する、
ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極
を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）、絶縁ゲートサイリスタ、
およびそれらの集合体であるインテリジェントパワーモ
ジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体装置
に関する。
膜を介して埋め込まれた制御用のゲート電極を有する、
ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極
を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）、絶縁ゲートサイリスタ、
およびそれらの集合体であるインテリジェントパワーモ
ジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体装置
に関する。
【０００２】
【従来の技術】トレンチ型ＭＯＳ半導体装置では、トレ
ンチの端に起因する結晶欠陥やその部分の絶縁膜の影響
を防止し、ゲート耐圧の向上を図る等の目的で、チップ
の端に向かうトレンチの先端を、隣接するトレンチの先
端と結ぶ方法が、例えば、特開平８−２９３６０１号、
特開平１０−２１４９６８号、特開平１０−２５６５４
５号、特開平１１−９７６８９号公報に開示されてい
る。
ンチの端に起因する結晶欠陥やその部分の絶縁膜の影響
を防止し、ゲート耐圧の向上を図る等の目的で、チップ
の端に向かうトレンチの先端を、隣接するトレンチの先
端と結ぶ方法が、例えば、特開平８−２９３６０１号、
特開平１０−２１４９６８号、特開平１０−２５６５４
５号、特開平１１−９７６８９号公報に開示されてい
る。
【０００３】図１０（ａ）は、そのような従来のトレン
チ構造を有するＭＯＳ半導体装置の一例であるＭＯＳＦ
ＥＴの主要部の保護膜、電極膜等を透視した半導体基板
表面の透視平面図である。細線は多結晶シリコン膜の位
置、点線はソース電極の接触部分を示している。図１０
（ｂ）は（ａ）図のＡ−Ａ線に沿った断面図である。図
１０（ａ）において、５は格子状のトレンチである。ト
レンチ５に囲まれた方形のセル領域が主電流の流れる活
性領域であり、その表面層には、環状のｎ+ソース領域
３が形成され、その内部にはｐ+ コンタクト領域４が形
成されている。外周に沿ったトレンチ５の外側には、ｐ
ウェル領域２１が見られる。
チ構造を有するＭＯＳ半導体装置の一例であるＭＯＳＦ
ＥＴの主要部の保護膜、電極膜等を透視した半導体基板
表面の透視平面図である。細線は多結晶シリコン膜の位
置、点線はソース電極の接触部分を示している。図１０
（ｂ）は（ａ）図のＡ−Ａ線に沿った断面図である。図
１０（ａ）において、５は格子状のトレンチである。ト
レンチ５に囲まれた方形のセル領域が主電流の流れる活
性領域であり、その表面層には、環状のｎ+ソース領域
３が形成され、その内部にはｐ+ コンタクト領域４が形
成されている。外周に沿ったトレンチ５の外側には、ｐ
ウェル領域２１が見られる。
【０００４】図１０（ｂ）において、ｎ+ ドレイン層１
ａとｎドリフト層１ｂとからなる半導体基板１の、ｎド
リフト層１ｂの表面層にｐウェル領域２が形成され、そ
のｐウェル領域２の表面層にｎ+ ソース領域３が形成さ
れている。ｎ+ ソース領域３の表面からｐウェル領域２
を貫通してｎドリフト層１ｂに達するトレンチ５が形成
され、そのトレンチ５の内部には、ゲート酸化膜６を挟
んで多結晶シリコンからなるゲート電極層７が充填され
ている。ｎ+ ソース領域３およびｐ+ コンタクト領域４
の表面上には、共通に接触するソース電極９が、またｎ
+ ドレイン層１ａの裏面にはドレイン電極１０が設けら
れている。８はゲート電極層７とソース電極９とを絶縁
する層間絶縁膜、１１はソース電極９を覆うパッシベー
ション膜である。
ａとｎドリフト層１ｂとからなる半導体基板１の、ｎド
リフト層１ｂの表面層にｐウェル領域２が形成され、そ
のｐウェル領域２の表面層にｎ+ ソース領域３が形成さ
れている。ｎ+ ソース領域３の表面からｐウェル領域２
を貫通してｎドリフト層１ｂに達するトレンチ５が形成
され、そのトレンチ５の内部には、ゲート酸化膜６を挟
んで多結晶シリコンからなるゲート電極層７が充填され
ている。ｎ+ ソース領域３およびｐ+ コンタクト領域４
の表面上には、共通に接触するソース電極９が、またｎ
+ ドレイン層１ａの裏面にはドレイン電極１０が設けら
れている。８はゲート電極層７とソース電極９とを絶縁
する層間絶縁膜、１１はソース電極９を覆うパッシベー
ション膜である。
【０００５】図１０（ｂ）に示すように、トレンチ５の
終端部は、ゲート電極層７の引出し部にもなっており、
ゲート電極層７はゲート電極層帯１３と接続されてい
る。このゲート電極層７に適当な電圧を印加することに
より、トレンチ５の内壁に沿ったｐウェル領域２の表面
層に反転層（チャネル）を生じ、ドレイン電極１０とソ
ース電極９間が導通して電流が流れる。この例のよう
に、層間絶縁膜８の上にソース電極９が延長されること
が多いが、必ずしもこのようにしなければならないわけ
ではない。
終端部は、ゲート電極層７の引出し部にもなっており、
ゲート電極層７はゲート電極層帯１３と接続されてい
る。このゲート電極層７に適当な電圧を印加することに
より、トレンチ５の内壁に沿ったｐウェル領域２の表面
層に反転層（チャネル）を生じ、ドレイン電極１０とソ
ース電極９間が導通して電流が流れる。この例のよう
に、層間絶縁膜８の上にソース電極９が延長されること
が多いが、必ずしもこのようにしなければならないわけ
ではない。
【０００６】
【発明が解決しようとする課題】図１０（ｂ）の最外周
のトレンチ５の外側には、トレンチ５によりｐウェル領
域２から分離された外周ｐウェル領域２１が残される。
この分離された外周ｐウェル領域２１は、電位的にフロ
ーティングになるため、耐圧（ＭＯＳＦＥＴのドレイン
ソース間耐圧ＢＶdss 、ＩＧＢＴのコレクタエミッタ間
耐圧ＢＶCES 等）が不安定になり、或いは劣化するとい
う問題があった。
のトレンチ５の外側には、トレンチ５によりｐウェル領
域２から分離された外周ｐウェル領域２１が残される。
この分離された外周ｐウェル領域２１は、電位的にフロ
ーティングになるため、耐圧（ＭＯＳＦＥＴのドレイン
ソース間耐圧ＢＶdss 、ＩＧＢＴのコレクタエミッタ間
耐圧ＢＶCES 等）が不安定になり、或いは劣化するとい
う問題があった。
【０００７】この問題を避けるには、外周ｐウェル領域
２１と内側のｐウェル領域２とを同電位にするため、外
周ｐウェル領域２１に図のようにコンタクト２２を設け
なければならず、そのための面積を余分に必要とした。
以上の問題に鑑み本発明の目的は、耐圧の低下を防止す
るために、フローティングウェル領域を作らず、しかも
余分な面積を必要としないトレンチ型ＭＯＳ半導体装置
を提供することにある。
２１と内側のｐウェル領域２とを同電位にするため、外
周ｐウェル領域２１に図のようにコンタクト２２を設け
なければならず、そのための面積を余分に必要とした。
以上の問題に鑑み本発明の目的は、耐圧の低下を防止す
るために、フローティングウェル領域を作らず、しかも
余分な面積を必要としないトレンチ型ＭＯＳ半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型ドレイン層と、その第一導電型ドレイ
ン層の一方に設けられた第二導電型ウェル領域と、第二
導電型ウェル領域の表面層に形成された第一導電型ソー
ス領域と、その第一導電型ソース領域の表面から第二導
電型ウェル領域を貫通し第一導電型ドレイン層に達する
トレンチと、トレンチ内にゲート絶縁膜を介して設けら
れたゲート電極層と、第一導電型ソース領域と第二導電
型ウェル領域との表面に共通に接触して設けられたソー
ス電極と、第一導電型ドレイン層の他方に設けられたド
レイン電極とからなるトレンチ型ＭＯＳ半導体装置にお
いて、チップ端に向かうトレンチが、そのトレンチの終
端と隣接するトレンチの内の一方のトレンチの終端とを
つなぐトレンチ連結部を、第二導電型ウェル領域内に有
するものとする。チップ端に向かうトレンチの一部が、
そのトレンチの終端と隣接するトレンチの内の一方のト
レンチの終端とをつなぐトレンチ連結部を、第二導電型
ウェル領域内に有するものとしても良い。
明は、第一導電型ドレイン層と、その第一導電型ドレイ
ン層の一方に設けられた第二導電型ウェル領域と、第二
導電型ウェル領域の表面層に形成された第一導電型ソー
ス領域と、その第一導電型ソース領域の表面から第二導
電型ウェル領域を貫通し第一導電型ドレイン層に達する
トレンチと、トレンチ内にゲート絶縁膜を介して設けら
れたゲート電極層と、第一導電型ソース領域と第二導電
型ウェル領域との表面に共通に接触して設けられたソー
ス電極と、第一導電型ドレイン層の他方に設けられたド
レイン電極とからなるトレンチ型ＭＯＳ半導体装置にお
いて、チップ端に向かうトレンチが、そのトレンチの終
端と隣接するトレンチの内の一方のトレンチの終端とを
つなぐトレンチ連結部を、第二導電型ウェル領域内に有
するものとする。チップ端に向かうトレンチの一部が、
そのトレンチの終端と隣接するトレンチの内の一方のト
レンチの終端とをつなぐトレンチ連結部を、第二導電型
ウェル領域内に有するものとしても良い。
【０００９】トレンチの終端と隣接するトレンチの内の
一方のトレンチの終端とをトレンチ連結部で結ぶことに
より、トレンチの終端がなくなり、トレンチの終端での
結晶欠陥や絶縁膜の薄膜化等の問題が解決されるだけで
なく、従来問題となっていた周辺部に残される第二導電
型ウェル領域が分離されないので、電位がフローティン
グにならず、また、特別のコンタクト領域を設ける必要
が無い。
一方のトレンチの終端とをトレンチ連結部で結ぶことに
より、トレンチの終端がなくなり、トレンチの終端での
結晶欠陥や絶縁膜の薄膜化等の問題が解決されるだけで
なく、従来問題となっていた周辺部に残される第二導電
型ウェル領域が分離されないので、電位がフローティン
グにならず、また、特別のコンタクト領域を設ける必要
が無い。
【００１０】特に大きな曲率半径をもつトレンチ連結部
を設けることにより、電界が緩和される。トレンチ内の
ゲート電極層と接続するゲート電極層帯は、半導体チッ
プの周辺に設けても、半導体チップの中央部に設けても
良い。また、ゲート電極層帯を半導体チップの中央部に
設けたときは、ゲート電極層帯の下方に大きな曲率を有
するトレンチ連結部があっても、また直線状のトレンチ
があってもよい。
を設けることにより、電界が緩和される。トレンチ内の
ゲート電極層と接続するゲート電極層帯は、半導体チッ
プの周辺に設けても、半導体チップの中央部に設けても
良い。また、ゲート電極層帯を半導体チップの中央部に
設けたときは、ゲート電極層帯の下方に大きな曲率を有
するトレンチ連結部があっても、また直線状のトレンチ
があってもよい。
【００１１】直線状のトレンチであれば、トレンチの湾
曲の影響を免れるので、ゲート耐圧が向上する。
曲の影響を免れるので、ゲート耐圧が向上する。
【００１２】
【発明の実施の形態】以下、実施例にもとづき、図を参
照しながら本発明の実施の形態を説明する。 ［実施例１］図１は、本発明第一の実施例のＭＯＳＦＥ
Ｔのチップ端部の保護膜、電極等を透視した透視平面図
である。
照しながら本発明の実施の形態を説明する。 ［実施例１］図１は、本発明第一の実施例のＭＯＳＦＥ
Ｔのチップ端部の保護膜、電極等を透視した透視平面図
である。
【００１３】内側のセル領域では、トレンチ５に囲まれ
てｎ+ ソース領域３があり、その内部にｐ+ コンタクト
領域４があって、従来と変わっていない。細線は多結晶
シリコン膜の位置、点線はソース電極の接触部分を示し
ている。図９（ａ）の従来のＭＯＳＦＥＴと比較して異
なっているのは、外周に沿ったセル領域の外側のトレン
チ５が連続しておらず、一個置きに隣のトレンチ同士を
曲率をつけたトレンチ連結部５１で繋ぎ、終端が無いよ
うになっている点である。
てｎ+ ソース領域３があり、その内部にｐ+ コンタクト
領域４があって、従来と変わっていない。細線は多結晶
シリコン膜の位置、点線はソース電極の接触部分を示し
ている。図９（ａ）の従来のＭＯＳＦＥＴと比較して異
なっているのは、外周に沿ったセル領域の外側のトレン
チ５が連続しておらず、一個置きに隣のトレンチ同士を
曲率をつけたトレンチ連結部５１で繋ぎ、終端が無いよ
うになっている点である。
【００１４】図２は、トレンチ連結部５１近傍の拡大図
である。トレンチ連結部５１の幅はトレンチ５と同じく
１μm 、深さ３μm 、トレンチ間隔は３μm 、トレンチ
連結部５１の外周の曲率半径は約５μm である。半導体
基板上のゲート電極層帯１３の厚さは約８００nmであ
る。図３（ａ）、（ｂ）は、それぞれ図１のＢ−Ｂ線、
Ｃ−Ｃ線に沿った断面図である。図３（ａ）において
は、ｐウェル領域２の端部がトレンチ５によって分離さ
れたように見えるが、図３（ｂ）においては接続してい
るため、そのｐウェル領域２の端部もフローティングに
はなっていない。従って、このようにすることによっ
て、従来のような耐圧不安定を防止することができる。
或いは、周辺のｐウェル領域２のためのコンタクトをと
る部分の面積を削減できる。
である。トレンチ連結部５１の幅はトレンチ５と同じく
１μm 、深さ３μm 、トレンチ間隔は３μm 、トレンチ
連結部５１の外周の曲率半径は約５μm である。半導体
基板上のゲート電極層帯１３の厚さは約８００nmであ
る。図３（ａ）、（ｂ）は、それぞれ図１のＢ−Ｂ線、
Ｃ−Ｃ線に沿った断面図である。図３（ａ）において
は、ｐウェル領域２の端部がトレンチ５によって分離さ
れたように見えるが、図３（ｂ）においては接続してい
るため、そのｐウェル領域２の端部もフローティングに
はなっていない。従って、このようにすることによっ
て、従来のような耐圧不安定を防止することができる。
或いは、周辺のｐウェル領域２のためのコンタクトをと
る部分の面積を削減できる。
【００１５】実際に試作したトレンチ型ＭＯＳＦＥＴに
おいても、耐圧は７５Ｖ以上であり、従来より約２０％
向上した。しかも、トレンチ５を形成するためのエッチ
ングマスクを変更するだけで済み、特別な工程の付加を
要しない。 ［実施例２］図４は、本発明第二の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。細線は多結晶シリコン
膜の位置、点線はソース電極の接触部分を示している。
おいても、耐圧は７５Ｖ以上であり、従来より約２０％
向上した。しかも、トレンチ５を形成するためのエッチ
ングマスクを変更するだけで済み、特別な工程の付加を
要しない。 ［実施例２］図４は、本発明第二の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。細線は多結晶シリコン
膜の位置、点線はソース電極の接触部分を示している。
【００１６】この例は、活性部がセル状でなく、ストラ
イプ状の例である。ｐウェル領域２は、トレンチ連結部
５１の外側まで形成されている。この場合も、外側のト
レンチ５が連続しておらず、一個置きに隣のトレンチ同
士を曲率をつけたトレンチ連結部５１で繋ぎ、終端が無
いようになっている点が特徴である。例えばトレンチ５
の幅は１．２μm 、トレンチ間隔が２．８μm 、トレン
チ連結部５１の直径は２．８μm である。
イプ状の例である。ｐウェル領域２は、トレンチ連結部
５１の外側まで形成されている。この場合も、外側のト
レンチ５が連続しておらず、一個置きに隣のトレンチ同
士を曲率をつけたトレンチ連結部５１で繋ぎ、終端が無
いようになっている点が特徴である。例えばトレンチ５
の幅は１．２μm 、トレンチ間隔が２．８μm 、トレン
チ連結部５１の直径は２．８μm である。
【００１７】この場合のｐウェル領域２の端部もフロー
ティングにはなっていない。従って、耐圧不安定を引き
起こすようなことは無い。実際に試作したトレンチＭＯ
ＳＦＥＴにおいても、ゲート酸化膜の耐圧は、実施例１
と同様に約２０％向上した。このようにトレンチの終端
に連結部５１を設けた例は、例えば特開平１０−２１４
９６８号公報に開示されている。しかし、この場合、図
１１に示すように、もし最外側のトレンチの外側にｐウ
ェル領域が形成されていると、その部分の電位はフロー
ティングになってしまう。
ティングにはなっていない。従って、耐圧不安定を引き
起こすようなことは無い。実際に試作したトレンチＭＯ
ＳＦＥＴにおいても、ゲート酸化膜の耐圧は、実施例１
と同様に約２０％向上した。このようにトレンチの終端
に連結部５１を設けた例は、例えば特開平１０−２１４
９６８号公報に開示されている。しかし、この場合、図
１１に示すように、もし最外側のトレンチの外側にｐウ
ェル領域が形成されていると、その部分の電位はフロー
ティングになってしまう。
【００１８】すなわち、特開平１０−２１４９６８号公
報の発明は、トレンチの終端を連結することだけである
のに対し、本発明はただ連結するのではなく、チップ端
に向かうトレンチの少なくとも一部が、隣接するトレン
チの一方のみと連結することが特徴である。また、その
公報の図では、ｐウェル領域の端の位置が示されておら
ず、その相対的な位置関係が不明である。これらの点に
おいて、本発明は別の発明であると言える。
報の発明は、トレンチの終端を連結することだけである
のに対し、本発明はただ連結するのではなく、チップ端
に向かうトレンチの少なくとも一部が、隣接するトレン
チの一方のみと連結することが特徴である。また、その
公報の図では、ｐウェル領域の端の位置が示されておら
ず、その相対的な位置関係が不明である。これらの点に
おいて、本発明は別の発明であると言える。
【００１９】なお、この場合も、トレンチエッチングの
ためのマスクパターンを変更するだけで良く、特別に工
程数を増やす必要が無い。 ［実施例３］図５は、本発明第三の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。この例では、トレンチ
５内に埋め込まれたゲート電極層７とゲート電極層帯１
３とのコンタクトをチップの外周部でなく、チップの中
央部でおこなっている点が、実施例２と異なっている。
効果は実施例２と変わらない。
ためのマスクパターンを変更するだけで良く、特別に工
程数を増やす必要が無い。 ［実施例３］図５は、本発明第三の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。この例では、トレンチ
５内に埋め込まれたゲート電極層７とゲート電極層帯１
３とのコンタクトをチップの外周部でなく、チップの中
央部でおこなっている点が、実施例２と異なっている。
効果は実施例２と変わらない。
【００２０】［実施例４］図６は、本発明第三の実施例
のＭＯＳＦＥＴの主要部の透視平面図である。この例
は、トレンチ５内に埋め込まれたゲート電極層７へのコ
ンタクトをチップの外周部でなく、内側でおこなってい
る点は、実施例３と同じである。但し、チップの外側と
内側とで、トレンチ連結部５１の位置が異なっており、
蛇腹状となっているものである。
のＭＯＳＦＥＴの主要部の透視平面図である。この例
は、トレンチ５内に埋め込まれたゲート電極層７へのコ
ンタクトをチップの外周部でなく、内側でおこなってい
る点は、実施例３と同じである。但し、チップの外側と
内側とで、トレンチ連結部５１の位置が異なっており、
蛇腹状となっているものである。
【００２１】この場合も効果は実施例２と変わらない。 ［実施例５］図７は、本発明第五の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。この例でも、トレンチ
５内に埋め込まれたゲート電極層７へのコンタクトをチ
ップの外周部でなく、内側でおこなっている点は前二例
と同じであるが、トレンチ５の直線部分から取り出して
いるものである。
Ｔの主要部の透視平面図である。この例でも、トレンチ
５内に埋め込まれたゲート電極層７へのコンタクトをチ
ップの外周部でなく、内側でおこなっている点は前二例
と同じであるが、トレンチ５の直線部分から取り出して
いるものである。
【００２２】このようにすれば、トレンチ連結部５１の
湾曲部からの取り出しに比べ、電界が均一になるので、
ゲート電極層７、ソース電極９間の耐圧が向上する利点
がある。 ［実施例６］図８は、本発明第六の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。
湾曲部からの取り出しに比べ、電界が均一になるので、
ゲート電極層７、ソース電極９間の耐圧が向上する利点
がある。 ［実施例６］図８は、本発明第六の実施例のＭＯＳＦＥ
Ｔの主要部の透視平面図である。
【００２３】この例では、トレンチ５内に埋め込まれた
ゲート電極層７へのコンタクトをチップの内側の直線部
分でおこなっている点は実施例５と同じであるが、隣接
する両側のトレンチ５と連結がおこなわれたトレンチ５
が見られる。このようにチップ端に向かうトレンチ５の
全部が、必ずしも隣接するトレンチの一方だけと連結さ
れなければならないわけではなく、周辺ｐウェル領域と
十分接続が保たれるのであれば、数本おきにそうしても
良い。但し規則的に配置した方が良いと考えられる。
ゲート電極層７へのコンタクトをチップの内側の直線部
分でおこなっている点は実施例５と同じであるが、隣接
する両側のトレンチ５と連結がおこなわれたトレンチ５
が見られる。このようにチップ端に向かうトレンチ５の
全部が、必ずしも隣接するトレンチの一方だけと連結さ
れなければならないわけではなく、周辺ｐウェル領域と
十分接続が保たれるのであれば、数本おきにそうしても
良い。但し規則的に配置した方が良いと考えられる。
【００２４】［実施例７］実施例１〜６はいずれもＭＯ
ＳＦＥＴの例を示したが、ＩＧＢＴ、絶縁ゲートサイリ
スタ、およびそれらの集合体であるインテリジェントパ
ワーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導
体装置にも適用できる。図９（ａ）、（ｂ）は、ＩＧＢ
Ｔの実施例における断面図であり、それぞれ図３
（ａ）、（ｂ）に対応している。図３との違いは、図３
のｎ+ ドレイン層１ａが、ｐ型導電層１ｃとなる点だけ
である。よって、透視平面図は、図１、図４〜８と同じ
である。
ＳＦＥＴの例を示したが、ＩＧＢＴ、絶縁ゲートサイリ
スタ、およびそれらの集合体であるインテリジェントパ
ワーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導
体装置にも適用できる。図９（ａ）、（ｂ）は、ＩＧＢ
Ｔの実施例における断面図であり、それぞれ図３
（ａ）、（ｂ）に対応している。図３との違いは、図３
のｎ+ ドレイン層１ａが、ｐ型導電層１ｃとなる点だけ
である。よって、透視平面図は、図１、図４〜８と同じ
である。
【００２５】
【発明の効果】以上説明したように本発明によれば、チ
ップ端に向かうトレンチと、隣接するトレンチの一方と
を結ぶトレンチ連結部を設けることにより、従来問題で
あった周辺領域のフローティング電位による耐圧不安定
の問題を解決し、ゲート耐圧、Ｖdss 等を容易に向上さ
せることができる。
ップ端に向かうトレンチと、隣接するトレンチの一方と
を結ぶトレンチ連結部を設けることにより、従来問題で
あった周辺領域のフローティング電位による耐圧不安定
の問題を解決し、ゲート耐圧、Ｖdss 等を容易に向上さ
せることができる。
【００２６】本発明のトレンチ型ＭＯＳ半導体装置の製
造方法としては、トレンチ形成用のエッチングマスクを
変更するだけで、特に工程を増やすことがなく、極めて
容易に実現できる。
造方法としては、トレンチ形成用のエッチングマスクを
変更するだけで、特に工程を増やすことがなく、極めて
容易に実現できる。
【図１】本発明実施例１のＭＯＳＦＥＴの透視平面図
【図２】図１のトレンチ端部の拡大図
【図３】（ａ）は図１のＢ−Ｂ線に沿った断面図、
（ｂ）は図１のＣ−Ｃ線に沿った断面図
（ｂ）は図１のＣ−Ｃ線に沿った断面図
【図４】本発明実施例２のＭＯＳＦＥＴの透視平面図
【図５】本発明実施例３のＭＯＳＦＥＴの透視平面図
【図６】本発明実施例４のＭＯＳＦＥＴの透視平面図
【図７】本発明実施例５のＭＯＳＦＥＴの透視平面図
【図８】本発明実施例６のＭＯＳＦＥＴの透視平面図
【図９】本発明実施例７のＩＧＢＴの断面図、（ａ）は
図１のＢ−Ｂ線に沿った断面図、（ｂ）は図１のＣ−Ｃ
線に沿った断面図
図１のＢ−Ｂ線に沿った断面図、（ｂ）は図１のＣ−Ｃ
線に沿った断面図
【図１０】（ａ）は従来のＭＯＳＦＥＴの平面図、
（ｂ）は（ａ）のＡ−Ａ線に沿った断面図
（ｂ）は（ａ）のＡ−Ａ線に沿った断面図
【図１１】従来のＭＯＳＦＥＴの平面図
１ａ ｎ+ ドレイン層 １ｂ ｎドリフト層 １ｃ ｐ型導電層 ２ ｐウェル領域 ３ ｎソース領域 ４ ｐ+ コンタクト領域 ５ トレンチ ６ ゲート酸化膜 ７ ゲート電極層 ８ 層間絶縁膜 ９ ソース電極 １０ ドレイン電極 １１ パッシベーション膜 １３ ゲート電極層帯 ２１ 外周ｐウェル領域 ２２ コンタクト ５１ 連結部 ５２ 内側連結部
Claims (9)
- 【請求項１】第一導電型ドレイン層と、その第一導電型
ドレイン層の一方に設けられた第二導電型ウェル領域
と、第二導電型ウェル領域の表面層に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第二導電型ウェル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型ウェル領域との表面に共通に接触して設けら
れたソース電極と、第一導電型ドレイン層の他方に設け
られたドレイン電極とからなるトレンチ型ＭＯＳ半導体
装置において、チップ端に向かうトレンチが、そのトレ
ンチの終端と隣接するトレンチの内の一方のトレンチの
終端とをつなぐトレンチ連結部を、第二導電型ウェル領
域内に有することを特徴とするトレンチ型ＭＯＳ半導体
装置。 - 【請求項２】第一導電型ドレイン層と、その第一導電型
ドレイン層の一方に設けられた第二導電型ウェル領域
と、第二導電型ウェル領域の表面層に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第二導電型ウェル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型ウェル領域との表面に共通に接触して設けら
れたソース電極と、第一導電型ドレイン層の他方に設け
られたドレイン電極とからなるトレンチ型ＭＯＳ半導体
装置において、チップ端に向かうトレンチの一部が、そ
のトレンチの終端と隣接するトレンチの内の一方のトレ
ンチの終端とをつなぐトレンチ連結部を、第二導電型ウ
ェル領域内に有することを特徴とするトレンチ型ＭＯＳ
半導体装置。 - 【請求項３】チップ端に向かうトレンチの一部が、トレ
ンチの終端と隣接するトレンチの内の一方のトレンチの
終端とをつなぐトレンチ連結部と、隣接する他方のトレ
ンチの終端とをつなぐトレンチ連結部とを、第二導電型
ウェル領域内に有することを特徴とする請求項２に記載
のトレンチ型ＭＯＳ半導体装置。 - 【請求項４】大きな曲率半径をもつトレンチ連結部を設
けることを特徴とする請求項１ないし３のいずれかに記
載のトレンチ型ＭＯＳ半導体装置。 - 【請求項５】半導体チップの周辺部にトレンチ内のゲー
ト電極層と接続するゲート電極層帯を設けることを特徴
とする請求項４に記載のトレンチ型ＭＯＳ半導体装置。 - 【請求項６】ゲート電極層帯の下方に大きな曲率を有す
るトレンチ連結部を有することを特徴とする請求項５に
記載のトレンチ型ＭＯＳ半導体装置。 - 【請求項７】半導体チップの中央部にトレンチ内のゲー
ト電極層と接続するゲート電極層帯を設けることを特徴
とする請求項４に記載のトレンチ型ＭＯＳ半導体装置。 - 【請求項８】ゲート電極層帯の下方に大きな曲率を有す
るトレンチ連結部を有することを特徴とする請求項７に
記載のトレンチ型ＭＯＳ半導体装置。 - 【請求項９】ゲート電極層帯の下方に直線的なトレンチ
を有することを特徴とする請求項７に記載のトレンチ型
ＭＯＳ半導体装置。
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|---|---|---|---|
| JP35278099A JP4491875B2 (ja) | 1999-12-13 | 1999-12-13 | トレンチ型ｍｏｓ半導体装置 |
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| JP35278099A JP4491875B2 (ja) | 1999-12-13 | 1999-12-13 | トレンチ型ｍｏｓ半導体装置 |
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- 1999-12-13 JP JP35278099A patent/JP4491875B2/ja not_active Expired - Fee Related
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