JP2000200901A - トレンチ型ｍｏｓ半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】トレンチ内に設けられたＭＯＳ構造のゲートを
有するトレンチ型ＭＯＳ半導体装置において、ゲート酸
化膜の耐圧の向上を図る。 【解決手段】隣接するトレンチ５の終端に、大きな曲率
をもつトレンチ連結部５１を設ける。または、トレンチ
５の終端に、大きな曲率をもつ拡大終端部５２を設け
る。これにより、トレンチ終端の上角部１４の尖端化が
抑制され、ゲート酸化膜の耐圧が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ内に絶縁
膜を介して埋め込まれた制御用のゲート電極を有する、
ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極
を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）、絶縁ゲートサイリスタ、
およびそれらの集合体であるインテリジェントパワーモ
ジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体装置
に関する。

【０００２】

【従来の技術】図４（ａ）は、従来のトレンチ構造を有
するＭＯＳ半導体装置の一例であるＭＯＳＦＥＴの主要
部の透視平面図、同図（ｂ）は図４（ａ）でのＡ−Ａ線
に沿った部分断面図、同図（ｃ）は同様にＢ−Ｂ線に沿
った部分断面図である。図４（ａ）において、５はトレ
ンチ、１７はフィールド酸化膜２のエッジであり、１６
はゲート電極４を掘り下げたステップである。

【０００３】図４（ｂ）において、ｎ⁺ 型ドレイン層６
ａとｎ型ドリフト層６ｂからなる半導体基板１の、ｎ型
ドリフト層６ｂの表面層にｐ型チャネル領域７が形成さ
れ、そのｐ型チャネル領域７の表面層にｎ型ソース領域
８が形成されている。ｎ型ソース領域８の表面からｐ型
チャネル領域７を貫通してｎ型ドリフト層６ｂに達する
トレンチ５が形成され、そのトレンチ５の内部には、ゲ
ート酸化膜３を挟んで多結晶シリコンからなるゲート電
極４が充填されている。ｎ型ソース領域８の表面上に
は、（図示しないがｎ型ソース領域８を貫通してｐ型チ
ャネル領域７に達する孔が分散して形成されていて、）
ｐ型チャネル領域７にも共通に接触するソース電極９
が、またｎ⁺ 型ドレイン層６ａの裏面にはドレイン電極
１０が設けられている。１１はゲート電極４を覆う絶縁
膜である。

【０００４】図４（ｃ）に示すように、トレンチ５の終
端部は、ゲート電極４の引出し部にもなっており、ゲー
ト電極４は、半導体基板１の表面上に延長され、フィー
ルド酸化膜２上でゲート金属電極１３と接続されてい
る。

【０００５】このゲート金属電極１３に適当な電圧を印
加することにより、トレンチ５の内壁に沿ったｐ型チャ
ネル領域７の表面層に反転層（チャネル）を生じ、ドレ
イン電極１０とソース電極９間が導通して電流が流れ
る。この例のように、絶縁膜１１の上にソース電極９が
延長されることが多いが、このようにしなければならな
いわけではない。

【０００６】

【発明が解決しようとする課題】図４（ｄ）は、トレン
チ溝終端部の拡大断面図である。この図に見られるよう
に、ゲート電極４と半導体基板１とはゲート酸化膜３で
絶縁されている。トレンチ５は、通常ドライエッチング
で形成されるがその際、トレンチ５の終端部では、上角
部１４で尖り、そのためゲート酸化膜３が薄くなった
り、電界が集中したりして、ゲート酸化膜３の耐圧低下
を招くことがあった。例えば、図の場合、上角部１４で
ゲート酸化膜３の厚さが約３０％薄くなっている。そし
て、この終端上角部１４の尖端は、図４（ａ）のトレン
チ５のコーナー部１８で最も鋭くなり、コーナー部１８
の曲率半径が小さくなる程鋭くなることが知られてい
る。

【０００７】この問題の対策として、例えばトレンチ５
の終端上角部１４の角を削り、或いは、その部分のゲー
ト酸化膜３を厚くするなどの方法が、特開平７−２４９
７６９号公報に開示されている。しかし、その開示され
た方法では、トレンチ５の終端上角部１４を削り落と
し、もしくはこの部分のゲート酸化膜３を厚くするため
の工程を加えなければならない。また、例えそのような
工程を加えたとしてもトレンチ５のコーナー部１８で最
も鋭くなることに変わりは無い。

【０００８】以上の問題に鑑み本発明の目的は、ゲート
酸化膜の耐圧低下を防止し、しかも製造が容易なトレン
チ構造を有するトレンチ型ＭＯＳ半導体装置を提供する
ことにある。

【０００９】

【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型ドレイン層と、その第一導電型ドレイ
ン層上に設けられた第二導電型チャネル領域と、第二導
電型チャネル領域の表面層に形成された第一導電型ソー
ス領域と、その第一導電型ソース領域の表面から第二導
電型チャネル領域を貫通し第一導電型ドレイン層に達す
るトレンチと、トレンチ内にゲート絶縁膜を介して設け
られたゲート電極層と、第一導電型ソース領域と第二導
電型チャネル領域との表面に共通に接触して設けられた
ソース電極と、第一導電型ドレイン層に接触して設けら
れたドレイン電極とからなるトレンチ型ＭＯＳ半導体装
置において、隣接するトレンチの終端を繋ぐトレンチ連
結部を設けるものとする。特に大きな曲率半径をもつト
レンチで結ぶことがよい。

【００１０】トレンチの終端をトレンチ連結部で結ぶこ
とにより、トレンチの終端がなくなり、従来問題となっ
ていたトレンチの終端の上角部での尖端化や、ゲート酸
化膜の薄膜化が抑制される。また、トレンチの終端に半
導体基板の平面方向で円状或いは円環状の幅の広い拡大
終端部を設けても良い。

【００１１】そのようにすれば、トレンチの終端部上角
部でのゲート酸化膜の薄膜化が抑制される。特に、隣接
するトレンチの終端に設ける拡大終端部の位置をトレン
チの長手方向に千鳥状にずらせば、拡大終端部の幅を広
くすることができる。

【００１２】

【発明の実施の形態】以下、実施例にもとづき、図を参
照しながら本発明の実施の形態を説明する。 ［実施例１］図１は、本発明第一の実施例のＭＯＳＦＥ
Ｔの主要部の平面図である。図に示した主要部以外に、
主に周縁領域に耐圧を分担する部分があるが、本発明の
本質に係る部分でないので、省略している。

【００１３】図４（ａ）の従来のＭＯＳＦＥＴと比較し
て異なっているのは、隣のトレンチ溝同士を曲率をつけ
たトレンチ連結部５１で繋ぎ、終端が無いようになって
いる点である。例えばトレンチ連結部５１の幅はトレン
チ５と同じく１．２μｍ、深さ３μｍ、トレンチ間隔は
２．８μｍ、トレンチ連結部５１の外周の曲率半径は
２．６μｍである。１７はフィールド酸化膜２のエッ
ジ、１６はゲート電極のステップである。フィールド酸
化膜２の厚さは約４５０ｎｍ、半導体基板上のゲート電
極４の厚さは約８００ｎｍである。このようにすること
によって、従来のようなトレンチ５の終端上角部での尖
端化を抑制し、その部分でのゲート酸化膜３の薄膜化を
防止することができる。

【００１４】実際に試作したトレンチ型ＭＯＳＦＥＴに
おいても、ゲート酸化膜の厚さを１００ｎｍとしたと
き、ゲート酸化膜の耐圧は、９０Ｖ以上であり、従来の
７０Ｖより約３０％向上した。しかも、トレンチ５を形
成するためのエッチングマスクを変更するだけで済み、
特開平７−２４９７６９号公報の例のような特別な工程
の付加を要しない。

【００１５】［実施例２］図２は、本発明第二の実施例
のＭＯＳＦＥＴの主要部の平面図である。この例では、
トレンチ５の終端にトレンチ５より幅の広い円状の拡大
終端部５２を設けている。例えばトレンチ５の幅は１．
２μｍ、トレンチ間隔が２．８μｍ、拡大終端部５２の
直径は２．８μｍである。

【００１６】トレンチ５の幅が１．２μｍのとき、従来
のトレンチではコーナー部の曲率半径は、大きくしても
最大０．６μｍであるが、この実施例ではそれより曲率
半径を１．４μｍと倍以上に大きくしたことによって、
トレンチの終端上角部の尖端化が抑えられ、ゲート酸化
膜３の耐圧を向上させることができる。

【００１７】実際に試作したトレンチＭＯＳＦＥＴにお
いても、ゲート酸化膜の厚さが１００ｎｍのとき、ゲー
ト酸化膜の耐圧は、８４Ｖ以上であり、従来の７０Ｖよ
り約２０％向上した。

【００１８】拡大終端部５２の直径は最大、トレンチ幅
とトレンチ間隔との和に近い値まで可能である。この場
合も、トレンチエッチングのためのマスクパターンを変
更するだけで良く、特別に工程数を増やす必要が無い。

【００１９】［実施例３］図３は、本発明第三の実施例
のＭＯＳＦＥＴの主要部の平面図である。この例では、
トレンチ５の終端にトレンチ５より幅の広い円状の拡大
終端部５２を設けているのは実施例２と同じであるが、
拡大周端部５２の位置が隣接するトレンチで千鳥状にず
らされている点が異なっている。このようにすることに
より、拡大終端部５２の直径を４．８μｍと大きくして
いる。

【００２０】この場合もトレンチ終端の曲率半径を更に
大きくしたことにより、終端上角部の尖端化を抑え、ゲ
ート酸化膜の耐圧を更に向上させることができる。実際
に試作したトレンチＭＯＳＦＥＴにおいて、ゲート酸化
膜の耐圧は、９０Ｖ以上であった。

【００２１】拡大周端部５２の位置を千鳥状にずらした
場合は、拡大終端部５２の直径は最大、トレンチ幅とト
レンチ間隔との和の２倍に近い値まで可能である。な
お、拡大終端部の形状は、円状に限らず、環状、楕円
状、楕円環状等でも良いことは云うまでも無い。

【００２２】実施例はいずれもＭＯＳＦＥＴの例を示し
たが、ＩＧＢＴ、絶縁ゲートサイリスタ、およびそれら
の集合体であるＩＰＭなどのトレンチ型ＭＯＳ半導体装
置にも適用できる。

【００２３】

【発明の効果】以上説明したように本発明によれば、隣
り合ったトレンチの終端をつなぐトレンチ連結部、また
は終端部のトレンチ溝幅を広げ、大きい曲率を与えた拡
大終端部を設けて、従来問題であったトレンチ終端の上
角部の尖り、およびそれによるゲート酸化膜の薄膜化の
問題を回避することにより、ゲート酸化膜の耐圧を容易
に向上させることができる。

【００２４】本発明のトレンチ型ＭＯＳ半導体装置の製
造方法としては、トレンチ形成用のエッチングマスクを
変更するだけで、特に工程を増やすことがなく、極めて
容易に実現できる。

【図面の簡単な説明】

【図１】本発明実施例１のＭＯＳＦＥＴの平面図

【図２】本発明実施例２のＭＯＳＦＥＴの平面図

【図３】本発明実施例３のＭＯＳＦＥＴの平面図

【図４】（ａ）は従来のＭＯＳＦＥＴの平面図、（ｂ）
は（ａ）のＡ−Ａ線に沿った断面図、（ｃ）は（ａ）の
Ｂ−Ｂ線に沿った断面図、（ｄ）はトレンチ終端部の拡
大断面図

【符号の説明】

１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ トレンチ ６ａ ｎ⁺ 型ドレイン層 ６ｂ ｎ型ドリフト層 ７ ｐ型チャネル領域 ８ ｎ型ソース領域 ９ ソース電極 １０ ドレイン電極 １１ 絶縁膜 １３ ゲート金属電極 １４ トレンチ終端の上角部 １６ ゲート電極ステップ １７ フィールド酸化膜エッジ １８ トレンチのコーナー部 ５１ トレンチ連結部 ５２ 拡大終端部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野沢 勇一 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 杉村 和俊 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5F005 AE09 BA02

Claims (6)

【特許請求の範囲】
1. 【請求項１】第一導電型ドレイン層と、その第一導電型
   ドレイン層上に設けられた第二導電型チャネル領域と、
   第二導電型チャネル領域の表面層に形成された第一導電
   型ソース領域と、その第一導電型ソース領域の表面から
   第二導電型チャネル領域を貫通し第一導電型ドレイン層
   に達するトレンチと、トレンチ内にゲート絶縁膜を介し
   て設けられたゲート電極層と、第一導電型ソース領域と
   第二導電型チャネル領域との表面に共通に接触して設け
   られたソース電極と、第一導電型ドレイン層に接触して
   設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
   導体装置において、隣接するトレンチの終端をつなぐト
   レンチ連結部を設けることを特徴とするトレンチ型ＭＯ
   Ｓ半導体装置。
2. 【請求項２】大きな曲率半径をもつトレンチ連結部を設
   けることを特徴とする請求項１記載のトレンチ型ＭＯＳ
   半導体装置。
3. 【請求項３】第一導電型ドレイン層と、その第一導電型
   ドレイン層上に設けられた第二導電型チャネル領域と、
   第二導電型チャネル領域の表面層に形成された第一導電
   型ソース領域と、その第一導電型ソース領域の表面から
   第二導電型チャネル領域を貫通し第一導電型ドレイン層
   に達するトレンチと、トレンチ内にゲート絶縁膜を介し
   て設けられたゲート電極層と、第一導電型ソース領域と
   第二導電型チャネル領域との表面に共通に接触して設け
   られたソース電極と、第一導電型ドレイン層に接触して
   設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
   導体装置において、トレンチの終端にトレンチ幅より広
   い拡大終端部を設けたことを特徴とするトレンチ型ＭＯ
   Ｓ半導体装置。
4. 【請求項４】拡大終端部が、半導体基板の平面方向で円
   状であることを特徴とする請求項３記載のトレンチ型Ｍ
   ＯＳ半導体装置。
5. 【請求項５】拡大終端部が、半導体基板の平面方向で円
   環状であることを特徴とする請求項３記載のトレンチ型
   ＭＯＳ半導体装置。
6. 【請求項６】隣接するトレンチの拡大終端部の位置をト
   レンチの長手方向にずらした千鳥状としたことを特徴と
   する請求項３ないし５のいずれかに記載のトレンチ型Ｍ
   ＯＳ半導体装置。