JP2021128948A - 半導体装置 - Google Patents

Abstract

【課題】ダブルゲートのトレンチゲート構造のパワーＭＯＳＦＥＴを有する半導体装置において、セル部の耐圧＜外周部の耐圧を実現できる構造を提供する。【解決手段】ゲートトレンチ５の幅を変化させ、セル部と外周部とでメサ幅を変化させてセル部のメサ幅を外周部のメサ幅よりも大きくする。これにより、ドリフト濃度との関係から、セル部の方が外周部よりも耐圧が低くなるようにでき、ダブルゲートのトレンチゲート構造のパワーＭＯＳＦＥＴを有する半導体装置において、セル部の耐圧＜外周部の耐圧を実現できる。【選択図】図４

Description

本発明は、ダブルゲートのトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置に関するものである。

従来、例えば特許文献１に示されるようなダブルゲートのトレンチゲート構造を有するパワーＭＯＳＦＥＴを備えた半導体装置が知られている。この半導体装置では、ｎ^＋型基板の上にｎ⁻型ドリフト層を形成した半導体基板の表層部に、ダブルゲートのトレンチゲート構造が形成される。トレンチゲート構造は、ゲートトレンチの底部側にシールド絶縁膜を介してソース電位とされるシールド電極が配置されると共に、トレンチ内におけるシールド電極の上側にもゲート絶縁膜を介してゲート電極層が配置されることでダブルゲートとされる。シールド電極とゲート電極層との間には層間絶縁膜（以下、中間絶縁膜という）が形成され、中間絶縁膜によってシールド電極とゲート電極層とが絶縁されている。

また、ゲートトレンチは、一方向を長手方向とするライン状で構成され、ゲートトレンチに沿ってシールド電極およびゲート電極層が形成されている。そして、トレンチゲート構造の間に、ｐ型ボディ層やｎ型ソース領域を形成した構造とされる。このようなシールド電極を有するダブルゲートのトレンチゲート構造のパワーＭＯＳＦＥＴでは、トレンチゲート構造の間を二次元的に空乏化することが可能であるため、シングルゲート構造のパワーＭＯＳＦＥＴと比較して、ｎ⁻型ドリフト層の厚みが薄くても所望の耐圧が得られる。そして、ｎ⁻型ドリフト層を薄くできることから、低オン抵抗を実現することが可能となる。

特開２０１３−８４９２２号公報

パワーＭＯＳＦＥＴでは、その構造を素子として機能するセル部と、その外周に位置する外周部とに分けることができる。通常、それぞれの耐圧について、セル部の耐圧＜外周部の耐圧と設計することが一般的である。シングルゲート構造のパワーＭＯＳＦＥＴでは、周辺構造としてＦＬＲ(Field Limiting Ring）構造を備えたり、ＲＥＳＵＲＦ（Reduced Surface Field）構造を用いることで、上記耐圧設計仕様を満たしている。

しかしながら、ダブルゲートのトレンチゲート構造を有するパワーＭＯＳＦＥＴでは、セル部の耐圧を二次元空乏化により維持しているため、セル部の耐圧＜外周部の耐圧とすることが原理的に難しい。

本発明は上記点に鑑みて、ダブルゲートのトレンチゲート構造のパワーＭＯＳＦＥＴを有する半導体装置において、セル部の耐圧＜外周部の耐圧を実現できる構造を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、ダブルゲートのトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のボディ領域（３）と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されてダブルゲートとされた複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、トレンチゲート構造とボディ領域および第１不純物領域の上に配置され、ボディ領域および第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、コンタクトホールを通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１０）と、高濃度層と電気的に接続された下部電極（１５）と、を有している。そして、複数のゲートトレンチそれぞれの両先端位置を外周部、該外周部の内側をセル部として、セル部ではボディ領域および第１不純物領域が形成されることで半導体スイッチング素子が構成されており、複数のゲートトレンチそれぞれの幅が外周部においてセル部よりも大きくされることで、外周部の耐圧よりもセル部の耐圧が低くなっている。

このように、ゲートトレンチの幅を変化させ、セル部と外周部とで隣り合うトレンチゲート構造の間の間隔となるメサ幅を変化させて、セル部のメサ幅が外周部のメサ幅よりも大きくなるようにしている。これにより、ドリフト濃度との関係から、セル部の方が外周部よりも耐圧が低くなるようにでき、ダブルゲートのトレンチゲート構造の半導体スイッチング素子を有する半導体装置において、セル部の耐圧＜外周部の耐圧を実現できる構造となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の上面レイアウト図である。 図１中のII−II断面図である。 図１中のIII−III断面図である。 トレンチゲート構造の先端部の拡大図である。 変形例として示すトレンチゲート構造の先端部の拡大図である。 ｎ⁻型ドリフト層のｎ型不純物濃度とブレークダウン電圧との関係を示した図である。 ｎ⁻型ドリフト層のｎ型不純物濃度とメサ幅とに応じたセル部耐圧と外周部耐圧の関係を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、ダブルゲートのトレンチゲート構造を有するｎチャネルタイプの縦型のパワーＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）が備えられた半導体装置を例に挙げて説明する。以下、図１〜図４に基づいて本実施形態にかかる半導体装置の構造について説明する。

以下では、図１〜図３に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。

図２に示すように、本実施形態にかかる半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ^＋型の半導体基板１を用いて形成されている。ｎ^＋型の半導体基板１の表面上には、ｎ^＋型の半導体基板１よりも不純物濃度が低濃度とされたｎ⁻型ドリフト層２が形成されている。

また、ｎ⁻型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ⁻型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、図１に示すように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。

ｐ型ボディ領域３の表層部には、ｎ⁻型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ型不純物領域４が備えられている。また、ｎ型不純物領域４には、コンタクトトレンチ４ａが形成されており、このコンタクトトレンチ４ａの底面においてｐ型ボディ領域３が露出した状態となっている。ｐ型ボディ領域３のうちの露出した部分には、ボディコンタクトとなるｐ^＋型コンタクト領域３ａが形成されている。さらに、ｎ型不純物領域４のうちのコンタクトトレンチ４ａの側面に、ソースコンタクトとなるｎ^＋型コンタクト領域４ｂが形成されている。

また、ｎ⁻型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に平行に並べられることでストライプ状のレイアウトとされている。

ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり基板表面側からｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ⁻型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。

ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。

また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ−Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されてダブルゲートとなっている。シールド電極７は、ソース電位に固定されることで、ゲート−ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。

シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図１の紙面左右方向となるｙ方向を長手方向として、図１の紙面上下方向となるｘ方向、図２で言えば紙面左右方向に複数本が並べられることでストライプ状のレイアウトとされている。そして、トレンチゲート構造のうちの長手方向の内側の部分にｎ型不純物領域４等が形成され、その部分においてＭＯＳＦＥＴとして機能させられるセル部が構成されている。また、セル部よりも外側となるトレンチゲート構造の先端位置は外周部とされる。図４に示すように、トレンチゲート構造は、ＭＯＳＦＥＴとして機能させるセル部では一定幅の第１幅Ｗ１とされているが、両先端位置の外周部では第１幅Ｗ１よりも大きな一定幅の第２幅Ｗ２とされている。このトレンチゲート構造のうちの長手方向の両先端位置での構造の詳細については後述する。

さらに、図３に示すように、ゲートトレンチ５の長手方向の両端部、すなわち図２の紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、それらの部分がシールドライナー７ａとしてｐ型ボディ領域３やｎ型不純物領域４の表面側から露出させられている。なお、このゲートトレンチ５の長手方向の両端部において、シールド電極７のうちゲート電極層８よりも外側に延設された部分とゲート電極層８の先端との間も中間絶縁膜９のうちの先端部９ａによって絶縁されている。

また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成され、この層間絶縁膜１１の上にソース電極に相当する上部電極１０やゲート配線１２およびシールド配線１３が形成されている。上部電極１０は、図２に示すように、層間絶縁膜１１に形成されたコンタクトホール１１ａ内に埋込まれたタングステン（Ｗ）プラグなどの接続部１０ａを通じてｐ型ボディ領域３やｎ型不純物領域４と接触させられている。これにより、上部電極１０がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。

図３に示すように、ゲート配線１２も、層間絶縁膜１１に形成されたコンタクトホール１１ｂ内のＷプラグなどの接続部１２ａを通じて、ゲート電極層８に電気的に接続されている。また、シールド配線１３も、層間絶縁膜１１に形成されたコンタクトホール１１ｃ内のＷプラグなどの接続部１３ａを通じて、シールド電極７に電気的に接続されている。

また、ｎ^＋型の半導体基板１のうちｎ⁻型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１５が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。

以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。続いて、上記したトレンチゲート構造のうちの長手方向の両先端位置での構造の詳細について、図４を参照して説明する。

図４に示すように、トレンチゲート構造は、外周部となる両先端位置から所定距離の位置において、それよりも内側に位置するセル部よりも幅広とされている。具体的には、ゲートトレンチ５は、ゲートトレンチ５の長手方向において、幅広とされる部分よりも内側の位置を第１領域５ａ、先端側の位置を第２領域５ｂとして、上記したように第１領域５ａでは第１幅Ｗ１、第２領域５ｂでは第２幅Ｗ２とされている。第１領域５ａは、側面にＭＯＳＦＥＴとして機能させられる各部が配置される部分であり、第２領域５ｂは、シールドライナー７ａが配置される部分である。そして、これら第１領域５ａと第２領域５ｂとの境界位置は、幅が変化させられた傾斜部とされ、第１幅Ｗ１から第２幅Ｗ２となるように徐々に幅が拡大されている。

なお、ここでは第１領域５ａは、側面にＭＯＳＦＥＴとして機能させられる各部が配置される部分と説明したが、第１領域５ａの全域がそのような構造とされている必要はない。すなわち、図１に示されるように、少なくとも第１領域５ａのうちの第２領域５ｂから離れた内側部分において、側面にＭＯＳＦＥＴとして機能させられる各部が配置される。同様に、第２領域５ｂについても、全域にシールドライナー７ａが配置されている必要はなく、第２領域５ｂのうちの第１領域５ａ側にはシールドライナー７ａが配置されていなくても良い。

ゲートトレンチ５の幅については、第１幅Ｗ１が例えば０．２〜１．０μｍとされ、第２幅Ｗ２が例えば第１幅Ｗ１よりも０．１μｍ程度が広くされる。例えば第１幅Ｗ１が０．４μｍとされ、第２幅Ｗ２が０．５μｍとされる。また、ｚ方向から見て、第１領域５ａと第２領域５ｂとの境界位置とされた傾斜部がゲートトレンチ５の長手方向となるｙ方向に対してなす角度θについては任意であるが、ここでは３０°≦θ≦６０°としてある。角度θが小さいと、ｙ方向における幅広部５ｃの長さが長くなり、トレンチゲート構造の全体長さが長くなるため、ある程度の角度があった方が好ましい。このため、３０°≦θとしている。角度θが大きすぎると、加工の安定性が低下し得る。また、角部においてゲート電極層８を構成するポリシリコンの結晶性の乱れが発生したり、先端部９ａを含む中間絶縁膜９の付き周り、つまり成膜量にばらつきが生じたりする。このため、θ≦６０°としている。

なお、上記したように、第１領域５ａの側面にはＭＯＳＦＥＴとして機能させられる各部が配置され、第２領域５ｂの側面にはＭＯＳＦＥＴとして機能させられないようにされている。しかしながら、ｐ型ボディ領域３については、第１領域５ａの端部までしか形成せずに第１領域５ａからの突出量を０μｍとする場合に限らず、図５に示すように第２領域５ｂ側まで形成して第１領域５ａから突出させることもできる。このようにすれば、ｐ型ボディ領域３から伸びる空乏層によってトレンチゲート構造の先端側からの等電位線の入り込みを抑制できるため、より的確に当該先端位置での耐圧を確保することが可能になる。

このように、セル部となる第１領域５ａを第１幅Ｗ１とし、外周部となる第２領域５ｂを第１幅Ｗ１よりも大きな第２幅Ｗ２としている。このような構成とすることで、セル部の耐圧＜外周部の耐圧という耐圧設計を行うことを可能にしている。この理由について、以下に説明する。

まず、ゲートトレンチ５の幅をセル部でも外周部でも同じにした状態で、隣り合うトレンチゲート構造のＭＯＳＦＥＴのセルピッチを変化させ、ｎ⁻型ドリフト層２のｎ型不純物濃度（以下、ドリフト濃度という）とブレークダウン電圧との関係について調べた。図６は、その結果を示した図である。なお、この場合、ゲートトレンチ５の幅を一定としているため、セル部でも外周部でも耐圧は概ね同様となる。

この図に示されるように、ドリフト濃度が高くなるにつれて耐圧が増加し、ある不純物濃度となるときを極大値（以下、耐圧が極大値となるときの不純物濃度を極大濃度という）として、極大濃度以上に不純物濃度が高くなると耐圧が低下する。極大濃度はセルピッチに応じて異なっているものの、セルピッチに関わらず同様の特性となった。

このことを利用し、ドリフト濃度が同じであったとしても、セル部においては耐圧が低くなり、外周部においては耐圧が高くなるようにするには、セルピッチを異ならせるのと同様の構造とすれば良い。すなわち、ここではセルピッチと対応する耐圧として記載しているが、実際には、耐圧は、隣り合うトレンチゲート構造の間の間隔となるメサ幅に応じて決まる。したがって、メサ幅を変化させることで耐圧を変化させることができる。

具体的には、ドリフト電圧として高電圧が印加されると、隣り合うトレンチゲート構造の間に等電位線がせり上がってくる。この等電位線のせり上がりがシールド電極７側から伸びる空乏層およびｐ型ボディ領域３側から伸びる空乏層によって抑制されることで耐圧が決まる。しかしながら、メサ幅が広いとシールド電極７側から伸びる空乏層によって隣り合うトレンチゲート構造の間を十分に空乏化できず、等電位線のせり上がりが十分に抑制できなくなる。このため、メサ幅に応じて耐圧を変化させることができる。

メサ幅を変化させるには、ゲートトレンチ５の幅を変化させれば良い。そして、ドリフト濃度が所定値である場合、図６に示すようにセルピッチが小さいほど耐圧が大きくなる。したがって、図７に示すように、耐圧を低くしたいセル部については、ドリフト濃度が極大濃度よりも大きくなっているセルピッチに相当するメサ幅にする。また、耐圧を高くしたい外周部については、ドリフト濃度が極大濃度よりも小さくなっているセルピッチに相当するメサ幅にする。

図７の例で言えば、ドリフト濃度が６．５×１０^１６ｃｍ^−３の場合には、セル部についてはドリフト濃度が極大濃度よりも大きくなっているセルピッチ１．２μｍに相当するメサ幅にする。また、外周部についてはドリフト濃度が極大濃度よりも小さくなっているセルピッチ１．１５μｍに相当するメサ幅にする。つまり、セル部の方が外周部よりもゲートトレンチ５の幅が小さくなるようにし、セル部の方が外周部よりもメサ幅が大きくなるようにする。このようにすれば、図7に示されるようにセル部についてはブレークダウン電圧が４０Ｖ未満となり、外周部についてはブレークダウン電圧が４０Ｖ以上となって、セル部の方が外周部よりも耐圧が低い耐圧設計にできる。

以上説明したように、本実施形態の半導体装置では、ゲートトレンチ５の幅を変化させ、セル部と外周部とでメサ幅を変化させてセル部のメサ幅が外周部のメサ幅よりも大きくなるようにしている。これにより、ドリフト濃度との関係から、セル部の方が外周部よりも耐圧が低くなるようにでき、ダブルゲートのトレンチゲート構造のパワーＭＯＳＦＥＴを有する半導体装置において、セル部の耐圧＜外周部の耐圧を実現できる。そして、このようにセル部の方が外周部よりも耐圧を低くできることから、広面積なセル部側で外周部よりも先にブレークダウンするようにできる。このため、外周部の一部に局所的にブレークダウン電流が流れることが抑制され、半導体装置の破壊を抑制することが可能となる。

なお、ここではドリフト濃度の一例を挙げて、そのドリフト濃度との関係から、セル部の耐圧＜外周部の耐圧となるセルピッチの一例を挙げたが、これはあくまでも一例を挙げたに過ぎず、以下に説明する条件を満たしていれば良い。

上記した極大濃度をＮ_Ｄで表すと、極大濃度Ｎ_Ｄは次の数式１のように示される。なお、数式１において、ε_０は真空誘電率、ε_ｏｘは酸化膜誘電率、すなわちシールド絶縁膜６ａの誘電率、Ｅｃは半導体、ここではシリコンの絶縁破壊電界、ｔ_ｏｘはシールド絶縁膜６ａの膜厚、ε_ｓｉはシリコンの誘電率を表している。また、ｑは電気素量、Ｗ_Ｍはシールド電極７の深さでのメサ幅を表している。

この数式は、極大濃度Ｎ_Ｄ以下のドリフト濃度とブレークダウン電圧との関係を近似した線（以下、第１近似線という）と、極大濃度Ｎ_Ｄ以上のドリフト濃度とブレークダウン電圧との関係を近似した線（以下、第２近似線という）の交点を求めることで得られる。第１近似線は、隣り合うトレンチゲート構造のシールド電極７側からｎ⁻型ドリフト層２に伸びる空乏層によって隣り合うトレンチゲート構造の間のｎ⁻型ドリフト層２を空乏化したときに得られる理想的な耐圧に対応する線である。第２近似線は、ｐ型ボディ領域３とｎ⁻型ドリフト層２とのＰＮジャンクションによって決まる耐圧に対応する線である。これらの交点が極大濃度Ｎ_Ｄとなる。

そして、真空誘電率ε_０、電気素量ｑ、酸化膜誘電率ε_ｏｘ、シリコンの絶縁破壊電界Ｅｃは決まった値である。このため、メサ幅Ｗ_Ｍおよびシールド絶縁膜６ａの膜厚ｔ_ｏｘと極大濃度Ｎ_Ｄとを調整することで、セル部の耐圧＜外周部の耐圧の関係となるようにできる。

例えば、セル部におけるメサ幅をＷ_ＭＳ、シールド絶縁膜６ａの膜厚をｔ_ｏｘＳとすると、これら３つの値が決まれば、それに対応するセル部の極大濃度Ｎ_ＤＳが決まる。同様に、外周部におけるメサ幅をＷ_ＭＯ、シールド絶縁膜６ａの膜厚をｔ_ｏｘＯとすると、これら３つの値が決まれば、それに対応する外周部の極大濃度Ｎ_ＤＯが決まる。ここで、セル部におけるメサ幅Ｗ_ＭＳ＞外周部におけるメサ幅Ｗ_ＭＯである。このため、図７中に示したように、セル部の極大濃度Ｎ_ＤＳ＜外周部の極大濃度Ｎ_ＤＯとなる。

このため、セル部および外周部のメサ幅Ｗ_Ｍおよびシールド絶縁膜６ａの膜厚ｔ_ｏｘを決め、ドリフト濃度がセル部の極大濃度Ｎ_ＤＳより高く、かつ、外周部の極大濃度Ｎ_ＤＯ未満となるようにすれば、セル部の耐圧＜外周部の耐圧となる。

逆に言えば、決められたドリフト濃度を極大濃度Ｎ_Ｄとし、シールド絶縁膜６ａの膜厚ｔ_ｏｘを所望の値に設定した場合に、外周部ではゲートトレンチ幅を極大濃度Ｎ_Ｄに対応するゲートトレンチ幅よりも大きくする。また、セル部ではゲートトレンチ幅を極大濃度Ｎ_Ｄに対応するゲートトレンチ幅よりも小さくする。このようにすれば、セル部の耐圧＜外周部の耐圧となるようにできる。

なお、本実施形態にかかる半導体装置の製造方法については、基本的には従来からのダブルゲートのトレンチゲート構造を有するパワーＭＯＳＦＥＴが備えられた半導体装置の製造方法と同様である。ただし、ゲートトレンチ５を形成する際のトレンチエッチング工程の際に、ゲートトレンチ５のうちの第１領域５ａを第１幅Ｗ１とし、第２領域５ｂを第１幅Ｗ１よりも大きな第２幅Ｗ２となるエッチングマスクを用いるようにする。また、ｐ型ボディ領域３などの不純物層については、例えばトレンチゲート構造を形成してから不純物のイオン注入によって形成することができるが、トレンチゲート構造やシールドライナー７ａがマスクとなって注入される領域が決まってくる。このため、ｐ型ボディ領域３を形成する際に、ｐ型ボディ領域３をゲートトレンチ５の先端のどの位置まで形成するかに合わせて、シールドライナー７ａのうちの第１領域５ａ側の端部の位置を決めれば良い。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）例えば、上記実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ⁻型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ⁻型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。

（２）また、上記実施形態では、複数個のトレンチゲート構造の間に配置されるｐ型ボディ領域３をｙ方向に沿って形成し、ｎ型不純物領域４もｙ方向に沿って形成されるようにしたが、これも一例を示したに過ぎない。例えば、ｎ型不純物領域４をｙ方向において複数個に分断された構造としても良い。すなわち、ｐ型ボディ領域３の一部の表面部にｎ型不純物領域４が形成された構造とされていれば良い。

（３）また、上記実施形態では、ｐ型ボディ領域３におけるｘ方向の中央位置にｐ^＋型コンタクト領域３ａを形成し、ｎ型不純物領域４におけるｘ方向の中央位置にｎ^＋型コンタクト領域４ｂを形成している。しかしながら、これは好ましい形態として記載したのであり、マスクずれ等の影響で配置場所がずれたりしても構わないし、これらが形成されていなくても良い。

（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

３ ｐ型ボディ領域
３ａ ｐ^＋型コンタクト領域
４ ｎ型不純物領域
４ａ ｎ^＋型コンタクト領域
５ ゲートトレンチ
６ 絶縁膜
７ シールド電極
８ ゲート電極層
１０ 上部電極
１２ 下部電極

Claims (4)

1. ダブルゲートのトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
   前記半導体スイッチング素子は、
   第１導電型のドリフト層（２）と、
   前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
   前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
   一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されてダブルゲートとされた複数のトレンチゲート構造と、
   前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
   前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域および前記第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
   前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
   前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
   前記複数のゲートトレンチそれぞれの両先端位置を外周部、該外周部の内側をセル部として、前記セル部では前記ボディ領域および前記第１不純物領域が形成されることで前記半導体スイッチング素子が構成されており、
   前記複数のゲートトレンチそれぞれの幅が前記外周部において前記セル部よりも大きくされることで、前記外周部の耐圧よりも前記セル部の耐圧が低くなっている、半導体装置。
2. 真空誘電率をε_０、前記絶縁膜のうち前記シールド電極を囲む部分をシールド絶縁膜（６ａ）として、該シールド絶縁膜の誘電率をε_ｏｘ、該シールド絶縁膜の膜厚をｔ_ｏｘ、半導体の絶縁破壊電圧をＥｃ、半導体の誘電率をε_ｓｉ、電気素量をｑ、隣り合う前記複数のゲートトレンチの間の間隔であるメサ幅をＷ_Ｍとし、耐圧が最も高くなる前記ドリフト層の濃度である極大濃度をＮ_Ｄとして、該極大濃度Ｎ_Ｄが次式で表される場合において、
   

   

   前記外周部での前記ゲートトレンチの幅が前記極大濃度に対応する前記ゲートトレンチの幅よりも大きく、前記セル部での前記ゲートトレンチの幅が極大濃度Ｎ_Ｄに対応するゲートトレンチ幅よりも小さくされている、請求項１に記載の半導体装置。
3. 前記ゲートトレンチのうち前記両先端位置の幅が大きくされる部分よりも内側の部分を第１領域（５ａ)とし、前記両先端位置の幅が大きくされる部分を第２領域（５ｂ）として、
   前記ボディ領域は、前記第１領域の側面に加えて前記第２領域のうちの前記第１領域側の側面にも形成されている、請求項１または２に記載の半導体装置。
4. 前記ゲートトレンチは、前記第１領域と前記第２領域との境界位置において、徐々に幅が拡大されている、請求項３に記載の半導体装置。
   

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