JP6515484B2 - 半導体装置 - Google Patents

Description

本発明は、ダミートレンチを備えた絶縁ゲートバイポーラトランジスタに関する。

誘導性負荷を駆動するスイッチング素子として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）はしばしば利用される。このとき、誘導性負荷に起因する誘導起電力によってコレクタ電流やコレクタ電圧が発振することがある。特に、短絡などの異常により通常よりも大きなコレクタ電流がＩＧＢＴに流れると、この発振の規模が大きくなり、これが高周波ノイズ源となる。高周波ノイズは短絡保護回路の誤動作や不作動の原因となり得る。

これに対して、特許文献１に記載のＩＧＢＴは、ゲート絶縁膜直下のドリフト領域とゲート電極の間の寄生容量Ｃｇｃと、チャネル形成領域（エミッタ領域）とゲート電極の間の寄生容量Ｃｇｅとの比Ｃｇｃ／Ｃｇｅを大きく設定することにより、所定規模の発振が生じてしまう電流値（短絡電流値）、言い換えれば発振閾値を高くし、発振を生じにくくしている。

特開平７−２２１３０３号公報 特開２０１２−２２７３３５号公報

特許文献１に記載のＩＧＢＴでは、比Ｃｇｃ／Ｃｇｅを大きく設定するための方法として、Ｃｇｅを小さくすることが提案されており、チャネル形成領域の幅（チャネル幅）を小さくすることが提案されている。しかしながら、チャネル幅を小さくするとオン抵抗が増大してしまうという問題がある。また、特許文献１に記載のＩＧＢＴはプレーナ型であり、トレンチ型のＩＧＢＴに比べてもともとオン抵抗が高い構成であり、発振の抑制とオン抵抗とがトレードオフになってしまう。

オン抵抗が比較的低く、且つターンオン時のスイッチング損失の小さい、間引き型のトレンチＩＧＢＴが提案されている（例えば特許文献２）。しかしながら、間引き型のトレンチＩＧＢＴにおいて、チャネル幅の変更のような特許文献１の技術を組み合わせても、発振の抑制とオン抵抗のトレードオフは解消することができない。

本発明は、上記問題点を鑑みてなされたものであり、短絡時の発振を抑制するとともに、低オン抵抗および低スイッチング損失を実現可能なＩＧＢＴを提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、主面側の表層であってトレンチゲートに接触するようにエミッタ領域（１３）が形成され、トレンチゲートに所定の電圧が印加されることによりベース領域にチャネルが形成されるチャネル部と、エミッタ領域が形成されず、トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、トレンチゲートは、チャネル部に形成される主トレンチゲート群と、間引き部に形成されるダミートレンチゲート群を成し、ダミートレンチ群は、主トレンチゲート群を成すトレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、間引き部における、等電位トレンチゲートに隣接しないベース領域は、電気的にフローティングであることを特徴とする。

これによれば、主トレンチゲート群を成すトレンチゲート（主トレンチゲートという）の他に、主トレンチゲートと同電位のダミートレンチである等電位トレンチゲートを有するので、ドリフト領域（ベース領域よりも深い位置に形成される領域に相当）とゲート電極の間の寄生容量Ｃｇｃを大きくすることができる。一方で、これに伴って、チャネル幅を小さくする等のチャネル部への干渉はないから、オン抵抗の増加やスイッチング損失の悪化を抑制できる。すなわち、短絡時の発振を抑制するとともに、低オン抵抗および低スイッチング損失を実現することができる。

第１実施形態に係る半導体装置の概略構成を示す断面図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 第３実施形態の変形例に係る半導体装置の概略構成を示す断面図である。 第４実施形態に係る半導体装置の概略構成を示す断面図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。 第５実施形態の変形例に係る半導体装置の概略構成を示す断面図である。 第６実施形態に係る半導体装置の概略構成を示す断面図である。 その他の実施形態に係る半導体装置の概略構成を示す断面図である。 その他の実施形態に係る半導体装置の概略構成を示す断面図である。 その他の実施形態に係る半導体装置の概略構成を示す断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。なお、各図において、ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向およびｙ方向に対して一次独立なｚ方向を定義する。

（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置の概略構成について説明する。

この半導体装置は、例えば絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）を含む装置であり、以下説明する半導体装置は、特にトレンチ型のゲートを有するＩＧＢＴである。

図１に示すように、この半導体装置１００は、半導体基板１０の主面１０ａ側の表層に半導体領域として、ベース領域１１、ベースコンタクト領域１２、エミッタ領域１３を有している。また、半導体基板１０の主面１０ａと反対の裏面１０ｂ側の表層にコレクタ領域１４を有している。さらに、ベース領域１１とコレクタ領域１４の間にドリフト領域１５を有している。そして、半導体装置１００は、これらの半導体領域に対して所定の電圧を印加する電極として、トレンチゲート２０とコレクタ電極３０とを有している。なお、エミッタ領域１３に電圧を印加するためのエミッタ電極は図１に図示していない。

以下、具体的に説明する。図１に示すように、ｚ方向（半導体基板１０の厚さ方向に相当）に所定の厚さを有し、ｘｙ平面に沿って形成されたｐ導電型のコレクタ領域１４の表面上にｎ導電型のドリフト領域１５が積層されている。そして、ドリフト領域１５の表面上にｐ導電型のベース領域１１が積層されている。ベース領域１１の、ドリフト領域１５と反対の表面は半導体基板１０の主面１０ａとなっている。主面１０ａの表層には、ベース領域１１に周囲を囲まれるように、ベース領域１１よりも高濃度のｐ導電型とされたベースコンタクト領域１２が形成されている。なお、本実施形態では、後述のチャネル部および間引き部におけるベースコンタクト領域１２を区別していないが、チャネル部と間引き部でベースコンタクト領域１２の濃度を変えても良いし、構成によっては間引き部におけるベースコンタクト領域１２を省略しても良い。また、図１に示すように、半導体基板１０の主面１０ａと反対の裏面１０ｂにおいて、コレクタ領域１４に接触するようにコレクタ電極３０が形成されている。

トレンチゲート２０は、半導体基板１０の主面１０ａからｚ方向に向かって延びて形成され、ベース領域１１を貫通してドリフト領域１５に至る。トレンチゲート２０は、内部に例えばポリシリコンより成るゲート電極２０ａと、ゲート電極２０ａと各半導体領域とを隔てる絶縁膜２０ｂを有している。絶縁膜２０ｂは例えば酸化膜であり、主面１０ａに対して上層側に張り出している。

トレンチゲート２０は、図１に示すように、ｘ方向に等間隔に並んで複数形成されている。各トレンチゲート２０は、ｙ方向に延設されている。つまり、トレンチゲート２０は、ｘｙ平面において、ストライプ状に形成されている。トレンチゲート２０は、電圧の印加によりベース領域１１にチャネルを生じさせる機能を有する主トレンチゲート２１と、電圧の印加によってもチャネルを生じないダミートレンチゲート２２とを有している。半導体基板１０の主面１０ａ側表層であって、主トレンチゲート２１に接触する部分にはｎ導電型のエミッタ領域１３が形成されている。

以降、エミッタ領域１３が形成されたベース領域１１をチャネル部と称し、チャネル部に形成された複数の主トレンチゲート２１を主トレンチゲート群と称する。一方、エミッタ領域１３が形成されていないベース領域１１を間引き部と称し、間引き部に形成された複数のダミートレンチゲート２２をダミートレンチゲート群と称する。

ダミートレンチゲート２２は、ゲート電極２０ａが主トレンチゲート２１と等電位とされた等電位トレンチゲート２２ａと、異なる電位とされた非等電位トレンチゲート２２ｂとを有している。すなわち、ダミートレンチゲート群は、等電位トレンチゲート２２ａと非等電位トレンチゲート２２ｂにより構成されている。本実施形態における半導体装置１００では、図１に示すように、ひとつの間引き部、すなわち、ひとつのダミートレンチゲート群に５つのダミートレンチゲート２２が存在し、そのうち１つが等電位トレンチゲート２２ａであり、残る４つが非等電位トレンチゲート２２ｂである。非等電位トレンチゲート２２ｂのゲート電極２０ａは図示しないエミッタ電極と同一の電位（エミッタ電位）とされている。

本実施形態における等電位トレンチゲート２２ａは、間引き部のｘ方向における両端に形成されるチャネル部との境界から、最も離れた位置に形成されている。つまり、ｘ方向において、５つのダミートレンチゲート２２のうち、紙面左から３つ目、また紙面右からも３つ目が等電位トレンチゲート２２ａである。そして、主トレンチゲート２１と等電位トレンチゲート２２ａに挟まれた領域に存在するダミートレンチゲート２２が非等電位トレンチゲート２２ｂに相当する。つまり、等電位トレンチゲート２２ａから見て、隣り合う左右それぞれのダミートレンチゲート２２と、そのさらに外側に隣り合うダミートレンチゲート２２が非等電位トレンチゲート２２ｂである。換言すれば、非等電位トレンチゲート２２ｂは、主トレンチゲート２１が構成する主トレンチゲート群と隣り合って形成されている。

次に、本実施形態に係る半導体装置１００の作用効果について説明する。

ところで、ドリフト領域１５とゲート電極２０ａの間の寄生容量Ｃｇｃは、主トレンチゲート２１にゲート電位が印加された際に、該ゲート電位と等電位になるゲート電極２０ａとドリフト領域１５との対向面積に略比例する。このため、本実施形態のように、ダミートレンチゲート２２のうち、一部を等電位トレンチゲート２２ａとすることによって、従来のように、すべてのダミートレンチゲート２２が非等電位トレンチゲート２２ｂに相当するような態様に較べてＣｇｃを大きくすることができる。従って、Ｃｇｃ／Ｃｇｅを増加させることができるから、短絡時に発振が生じてしまう電流値（発振閾値）を高くし、発振を生じにくくできる。

また、本実施形態に係る半導体装置１００のダミートレンチゲート２２は、そのすべてが等電位トレンチゲート２２ａではなく、非等電位トレンチゲート２２ｂとの混成である。例えば、すべてのダミートレンチゲート２２を等電位トレンチゲート２２ａにしてしまうと、ゲート電荷が想定より大きくなったり、高濃度のホール蓄積領域と絶縁膜２０ｂが接する構成ではＣｇｃが過剰に大きくなる場合がある。また、電気的にフローティングな領域とゲート電極２０ａが接する場合にも同様な現象が発生する。このように、すべてのダミートレンチゲート２２を等電位トレンチゲート２２ａにしてしまうと、Ｃｇｃの制御は困難となる。本実施形態に係る半導体装置１００は、ダミートレンチゲート２２のすべてが等電位トレンチゲート２２ａではなく、非等電位トレンチゲート２２ｂとの混成であるから、上記問題を解決することができる。

（第２実施形態）
本実施形態における半導体装置２００は、図２に示すように、間引き部において、半導体基板１０の主面１０ａ上であって、等電位トレンチゲート２２ａに隣接しないベース領域１１およびベースコンタクト領域１２上に絶縁膜４０を有している。なお、絶縁膜４０を除く構成は第１実施形態と同様であるから詳しい説明を省略する。

この絶縁膜４０は、例えば、トレンチゲート２０を構成する絶縁膜２０ｂと同様に酸化膜であり、主面１０ａを覆うように形成される、例えばエミッタ電極のような電極とベース領域１１およびベースコンタクト領域１２とを絶縁する。すなわち、ベース領域１１あるいはベースコンタクト領域１２は電気的にフローティングである。

これによれば、絶縁膜４０が形成された直下の半導体領域において、電荷の流出を抑制する電荷注入促進（Injection Enhanced）効果によって、オン抵抗を低減することができる。また、ゲート電極２０ａをエミッタ接地することによってスイッチング損失増大を抑制することができる。

なお、本実施形態では、図２に示すように、等電位トレンチゲート２２ａに隣接しないすべてのベース領域１１およびベースコンタクト領域１２上に絶縁膜４０が形成され、その直下の領域がフローティングにされている。しかしながら、フローティングにする領域は任意に設定可能である。例えば、間引き部とチャネル部の境界に隣接するベース領域１１およびベースコンタクト領域１２のみをフローティングにしてもよい。フローティングにする領域を適切に選択することにより、間引き部における電荷蓄積の効力を調整し、ひいてはＣｇｃ／Ｃｇｅを調整することができる。

（第３実施形態）
本実施形態における半導体装置３００は、図３に示すように、間引き部のベース領域１１のうち、等電位トレンチゲート２２ａに隣接するベース領域１１について、チャネル部におけるベース領域１１に比べて、主面１０ａからの厚さが薄く形成されている。なお、ベース領域１１の厚さを除く構成は第１実施形態と同様であるから詳しい説明を省略する。

これによれば、等電位トレンチゲート２２ａにおけるゲート電極２０ａとドリフト領域１５との対向面積が、第１実施形態に比べて大きくなるため、寄生容量Ｃｇｃを大きくすることができる。したがって、Ｃｇｃ／Ｃｇｅの増加により発振を生じにくくできる。

なお、図３には、等電位トレンチゲート２２ａに隣接するベース領域１１のみが、その厚さが薄くされた形態を示したが、間引き部におけるすべてのベース領域１１について、チャネル部におけるベース領域１１に比べて、主面１０ａからの厚さが薄く形成するようにしてもよい。また、図４に示すように、間引き部においてベース領域１１を形成しないようにしてもよい。ただし、間引き部においてベース領域１１を形成しない場合には、ＩＧＢＴとして機能させるための耐圧を確保する必要があるため、ベースコンタクト領域１２の形成は必須である。

（第４実施形態）
本実施形態における半導体装置４００は、図５に示すように、等電位トレンチゲート２２ａを構成する絶縁膜２０ｂであって、ベース領域１１を貫通してドリフト領域１５に露出した絶縁膜２０ｂの厚さが、ベース領域１１に接する絶縁膜２０ｂの厚さよりも薄くされている。なお、絶縁膜２０ｂの厚さを除く構成は第１実施形態と同様であるから詳しい説明を省略する。

ドリフト領域１５とゲート電極２０ａの間の寄生容量Ｃｇｃは、ゲート電極２０ａとドリフト領域１５とを介する絶縁膜２０ｂの厚さに略反比例する。したがって本実施形態のように、ドリフト領域１５に露出した絶縁膜２０ｂの厚さを、ベース領域１１に接する絶縁膜２０ｂの厚さよりも薄くすることにより、第１実施形態の構成に較べて寄生容量Ｃｇｃを大きくすることができる。したがって、Ｃｇｃ／Ｃｇｅの増加により発振を生じにくくできる。

（第５実施形態）
本実施形態における半導体装置５００は、図６に示すように、電荷蓄積領域５０（以下、ＣＳ領域５０と示す）を有している。ＣＳ領域５０は、ドリフト領域１５よりも不純物濃度が高くされたｎ導電型の半導体領域である。本実施形態におけるＣＳ領域５０は、ベース領域１１とドリフト領域１５との間に挟まれるように積層され、トレンチゲート２０に接するように形成されている。なお、ＣＳ領域５０を除く構成は第１実施形態と同様であるから詳しい説明を省略する。

ＣＳ領域５０は、ドリフト領域１５よりも高濃度のｎ導電型とされているので、ドリフト領域１５に較べて電荷蓄積効果が大きい。このため、半導体基板１０の主面１０ａ側において高い正孔濃度を維持することができるから、オン抵抗を低減することができる。

とくに、本実施形態におけるＣＳ領域５０は、等電位トレンチゲート２２ａに接して形成されており、高い電荷蓄積効果は、ゲート電極２０ａへの電圧印加時においてＣＳ領域５０に生じる空乏層の幅を抑制し、寄生容量Ｃｇｃの増大にも寄与する。このため、第１実施形態の構成に較べて寄生容量Ｃｇｃを大きくすることができる。したがって、Ｃｇｃ／Ｃｇｅの増加により発振を生じにくくできる。また、上記空乏層の幅はＣＳ領域５０の不純物濃度に依存するので、この濃度を調整することによって、設計者がＣｇｃの大きさを容易に制御することができる。

なお、寄生容量Ｃｇｃ増大の効果は、ＣＳ領域５０が等電位トレンチゲート２２ａに接触するように形成されていれば、その効果を発揮することができる。換言すれば、ＣＳ領域５０が等電位トレンチゲート２２ａに接触するようになっていればＣＳ領域５０の形成位置は任意である。例えば、図７に示すように、ＣＳ領域５０がベース領域１１の内部に埋め込み層として形成されていても良い。また、図６および図７では、ＣＳ領域５０が半導体基板１０のｘｙ平面全体に形成される例を示したが、これに限定されることはなく、例えば、間引き部のみに形成されていてもよい。さらに、間引き部全体に形成されていなくとも、等電位トレンチゲート２２ａに接触するように、等電位トレンチゲート２２ａの周囲のみに形成されていても良いし、部分的に不純物濃度を変える等しても良い。これにより、スイッチング損失やオン電圧を犠牲にすることなく寄生容量Ｃｇｃの大きさを制御することができる。また、例えば、間引き部における等電位トレンチゲート２２ａに接触するＣＳ領域５０の濃度を、それ以外のＣＳ領域５０の濃度よりも小さくすることによって、オン電圧の上昇を抑制しつつＣｇｃの増大に起因するスイッチング損失の増加を抑制することもできる。逆に、ＣＳ領域５０の濃度の大小関係を反転させてＣｇｃを大きくすることもできる。

（第６実施形態）
本実施形態における半導体装置６００は、図８に示すように、等電位トレンチゲート２２ａに接触するベース領域１１およびベースコンタクト領域１２が所定のインピーダンス素子、本実施形態においては抵抗器６０ａ，６０ｂを介して、グランドに接続されるように構成されている。なお、インピーダンス素子を除く構成は第１実施形態と同様であるから詳しい説明を省略する。

これによれば、スイッチング動作によってコレクタ電極３０の電位、ひいてはコレクタ領域１４の電位が変動したとき、抵抗器６０ａ，６０ｂが形成されていない場合にはベース領域１１の電位はエミッタ電位に固定される。これに対して、抵抗器６０ａ，６０ｂが形成されていると、コレクタ領域１４の電位変動に連動して等電位トレンチゲート２２ａ周辺のベース領域１１の電位が変動するようにでき、寄生容量ＣｇｅをＣｇｃとみなすことができる。よって、要求される低オン抵抗および低スイッチング損失を維持しつつ、短絡時の発振を抑制するように、寄生容量の比Ｃｇｃ／Ｃｇｅができるだけ大きくなるように調整することができる。なお、インピーダンス素子はコンタクト抵抗により形成可能である。具体的には、コンタクトを均等に疎らに構成してコンタクト面積を調整したり、ベースコンタクト領域１２の濃度を調整することでコンタクト抵抗を調整したりできる。また第５実施形態の構成と組み合わせることによって、目標とするＣｇｃとした時の抵抗成分が小さい場合にオン電圧の上昇を最小限に抑えることができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。また、各実施形態における態様を各々組み合わせて実施することが可能である。

上記した各実施形態では、等電位トレンチゲート２２ａが間引き部に対して１つだけ形成される例について説明したが、この例に限定されない。例えば、図９に示すうように、間引き部において、ダミートレンチゲート２２が６つ形成され、そのうち２つが等電位トレンチゲート２２ａである構成でもよい。

さらに、図９に示す例におけるダミートレンチゲート２２は、ｘ方向において、紙面左の２つ、および、紙面右の２つが、それぞれチャネル部に隣接して形成された非等電位トレンチゲート２２ｂであり、中央の２つが等電位トレンチゲート２２ａである。等電位トレンチゲート２２ａは、キャリアの量が多いチャネル部からできるだけ離れた場所に形成されることが望ましく、図９に示す例では、等電位トレンチゲート２２ａは、ダミートレンチゲート２２の並び方向（ｘ方向）において、チャネル部から最も離れた位置に形成されている。

各実施形態における態様を各々組み合わせて実施することが可能である。例えば、図１０および図１１に示すように、第５実施形態と第６実施形態を組み合わせた態様で実施することができる。この半導体装置１００は、ＣＳ領域５０とインピーダンス素子６０ａ，６０ｂを備えている。なお、図１０に示す半導体装置１００では、間引き部に形成された５つのダミートレンチゲート２２のうち、主トレンチゲート２１に隣接する２つのダミートレンチゲート２２が非等電位トレンチゲート２２ｂであり、残る３つは等電位トレンチゲート２２ａとなっている。

一方、図１１では、間引き部に形成された４つのダミートレンチゲート２２のうち、主トレンチゲート２１に隣接する２つのダミートレンチゲート２２が非等電位トレンチゲート２２ｂであり、残る２つは等電位トレンチゲート２２ａとなっている。そして、２つは等電位トレンチゲート２２ａに挟まれたベース領域１１に一つのインピーダンス素子６０ａが接続されている。

なお、上記した各実施形態における各半導体領域は、代表的なＩＧＢＴを例に示したものであって、例えば、一般に知られたフィールドストップ領域などの半導体領域を任意に形成することができる。

１０…半導体基板，１１…ベース領域，１３…エミッタ領域，１４…コレクタ領域，１５…ドリフト領域，２０…トレンチゲート，２１…主トレンチゲート，２２…ダミートレンチゲート，２２ａ…等電位トレンチゲート，２２ｂ…非等電位トレンチゲート，３０…コレクタ電極

Claims (11)

1. 半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、前記ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、
   前記主面側の表層であって前記トレンチゲートに接触するようにエミッタ領域（１３）が形成され、前記トレンチゲートに所定の電圧が印加されることにより前記ベース領域にチャネルが形成されるチャネル部と、
   前記エミッタ領域が形成されず、前記トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、
   前記トレンチゲートは、前記チャネル部に形成される主トレンチゲート群と、前記間引き部に形成されるダミートレンチゲート群を成し、
   前記ダミートレンチゲート群は、前記主トレンチゲート群を成す前記トレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、前記主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、
   前記間引き部における、前記等電位トレンチゲートに隣接しないベース領域は、電気的にフローティングであることを特徴とする半導体装置。
2. 前記間引き部における、少なくとも前記等電位トレンチゲートに隣接するベース領域は、前記チャネル部におけるベース領域に比べて、前記主面からの厚さが薄く形成されることを特徴とする請求項１に記載の半導体装置。
3. 半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、前記ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、
   前記主面側の表層であって前記トレンチゲートに接触するようにエミッタ領域（１３）が形成され、前記トレンチゲートに所定の電圧が印加されることにより前記ベース領域にチャネルが形成されるチャネル部と、
   前記エミッタ領域が形成されず、前記トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、
   前記トレンチゲートは、前記チャネル部に形成される主トレンチゲート群と、前記間引き部に形成されるダミートレンチゲート群を成し、
   前記ダミートレンチゲート群は、前記主トレンチゲート群を成す前記トレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、前記主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、
   前記間引き部における、少なくとも前記等電位トレンチゲートに隣接するベース領域は、前記チャネル部におけるベース領域に比べて、前記主面からの厚さが薄く形成されることを特徴とする半導体装置。
4. 前記等電位トレンチゲートを構成する絶縁膜（２０ｂ）において、前記ベース領域を貫通して前記ベース領域から露出した前記絶縁膜の厚さが、前記ベース領域に接触する前記絶縁膜の厚さよりも薄くされていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、前記ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、
   前記主面側の表層であって前記トレンチゲートに接触するようにエミッタ領域（１３）が形成され、前記トレンチゲートに所定の電圧が印加されることにより前記ベース領域にチャネルが形成されるチャネル部と、
   前記エミッタ領域が形成されず、前記トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、
   前記トレンチゲートは、前記チャネル部に形成される主トレンチゲート群と、前記間引き部に形成されるダミートレンチゲート群を成し、
   前記ダミートレンチゲート群は、前記主トレンチゲート群を成す前記トレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、前記主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、
   前記等電位トレンチゲートを構成する絶縁膜（２０ｂ）において、前記ベース領域を貫通して前記ベース領域から露出した前記絶縁膜の厚さが、前記ベース領域に接触する前記絶縁膜の厚さよりも薄くされていることを特徴とする半導体装置。
6. 前記主面からゼロではない所定の深さに、前記ベース領域に対して導電型の異なる電荷蓄積領域（５０）を有し、
   前記等電位トレンチゲートは一部が前記電荷蓄積領域に接していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、前記ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、
   前記主面側の表層であって前記トレンチゲートに接触するようにエミッタ領域（１３）が形成され、前記トレンチゲートに所定の電圧が印加されることにより前記ベース領域にチャネルが形成されるチャネル部と、
   前記エミッタ領域が形成されず、前記トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、
   前記トレンチゲートは、前記チャネル部に形成される主トレンチゲート群と、前記間引き部に形成されるダミートレンチゲート群を成し、
   前記ダミートレンチゲート群は、前記主トレンチゲート群を成す前記トレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、前記主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、
   前記主面からゼロではない所定の深さに、前記ベース領域に対して導電型の異なる電荷蓄積領域（５０）を有し、
   前記等電位トレンチゲートは一部が前記電荷蓄積領域に接しており、
   前記等電位トレンチゲートに接する前記電荷蓄積領域の濃度が、前記等電位トレンチゲートに接していない前記電荷蓄積領域の濃度と異なることを特徴とする半導体装置。
8. 前記等電位トレンチゲートの接触するベース領域は、所定のインピーダンス素子（６０ａ，６０ｂ）を介してグランドに接続されることにより、前記トレンチゲートに電圧が印加された場合に、前記インピーダンス素子のインピーダンスに規定される電位となることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 半導体基板（１０）の主面（１０ａ）側の表層にベース領域（１１）と、前記ベース領域を貫通する複数のトレンチゲート（２０）と、を有し、
   前記主面側の表層であって前記トレンチゲートに接触するようにエミッタ領域（１３）が形成され、前記トレンチゲートに所定の電圧が印加されることにより前記ベース領域にチャネルが形成されるチャネル部と、
   前記エミッタ領域が形成されず、前記トレンチゲートへの電圧の印加によってチャネルが形成されない間引き部と、を備える半導体装置であって、
   前記トレンチゲートは、前記チャネル部に形成される主トレンチゲート群と、前記間引き部に形成されるダミートレンチゲート群を成し、
   前記ダミートレンチゲート群は、前記主トレンチゲート群を成す前記トレンチゲートと同電位とされた等電位トレンチゲート（２２ａ）と、前記主トレンチゲート群と異なる電位とされた非等電位トレンチゲート（２２ｂ）とを有し、
   前記等電位トレンチゲートの接触するベース領域は、所定のインピーダンス素子（６０ａ，６０ｂ）を介してグランドに接続されることにより、前記トレンチゲートに電圧が印加された場合に、前記インピーダンス素子のインピーダンスに規定される電位となることを特徴とする半導体装置。
10. 前記非等電位トレンチゲートは前記主トレンチゲート群を成す前記トレンチゲートと隣り合うように形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記等電位トレンチゲートは、前記トレンチゲートの並び方向において、前記チャネル部から最も離れた位置に形成されることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。

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