JP7305589B2 - 半導体装置及び半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ形のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ形のドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。
オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。
特開２００２－１６２５２号公報
本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びる第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延びる第２のトレンチと、前記第１の面の側の前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第１のトレンチと隣り合い、前記第１の方向に延びる第３のトレンチと、前記第１の面の側の前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチと隣り合い、前記第１の方向に延びる第４のトレンチと、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチに接し、前記第３のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられ、前記第２のトレンチに接し、前記第４のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、を有する半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第３のトレンチの中に設けられた第３のゲート電極と、前記第４のトレンチの中に設けられた第４のゲート電極と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続され、前記第１のトレンチと前記第３のトレンチとの間の前記半導体層との第１の接触面積が前記第３のトレンチと前記第４のトレンチとの間の前記半導体層との間の第２の接触面積よりも大きく、前記第２のトレンチと前記第４のトレンチとの間の前記半導体層との第３の接触面積が前記第２の接触面積よりも大きい第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極及び前記第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第３のゲート電極と前記第４のゲート電極と電気的に接続され、第２のゲート電圧が印加され、前記第１のゲート電極パッドと電気的に分離された第２のゲート電極パッドと、を備え、前記第１の電極に電気的に接続され、かつ、前記第３のトレンチに接する第２導電形の半導体領域は存在せず、前記第１の電極に電気的に接続され、かつ、前記第４のトレンチに接する第２導電形の半導体領域は存在しない。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の駆動方法の説明図。 第２の実施形態の半導体回路の模式図。 第２の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式上面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体回路の模式図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式上面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられ、第１の面に平行な第１の方向に延びる第１のトレンチと、第１の面の側に設けられ、第１の方向に延びる第２のトレンチと、第１の面の側の第１のトレンチと第２のトレンチとの間に設けられ、第１のトレンチと隣り合い、第１の方向に延びる第３のトレンチと、第１の面の側の第３のトレンチと第２のトレンチとの間に設けられ、第２のトレンチと隣り合い、第１の方向に延びる第４のトレンチと、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第１のトレンチに接し、第３のトレンチと離間し、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第２のトレンチに接し、第４のトレンチと離間し、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、を有する半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチの中に設けられた第３のゲート電極と、第４のトレンチの中に設けられた第４のゲート電極と、半導体層の第１の面の側に設けられ、第４の半導体領域及び第５の半導体領域に電気的に接続され、第１のトレンチと第３のトレンチとの間の半導体層との第１の接触面積が第３のトレンチと第４のトレンチとの間の半導体層との間の第２の接触面積よりも大きく、第２のトレンチと第４のトレンチとの間の半導体層との第３の接触面積が第２の接触面積よりも大きい第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極及び第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第３のゲート電極と第４のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備える。
第１の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１００である。ＩＧＢＴ１００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第１の実施形態の制御回路は、ゲートドライバ回路１５０である。
図１は、第１の実施形態の半導体回路の模式図である。図１は、メインゲートトレンチ、コントロールゲートトレンチ、ダミーゲートトレンチ、メインゲート電極、コントロールゲート電極、ダミーゲート電極、メインゲート絶縁膜、コントロールゲート絶縁膜、ダミーゲート絶縁膜、第１のゲート電極パッド、第２のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図２は、第１の実施形態の半導体装置の一部の模式断面図である。図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｐ１における上面図である。図２は、図３のＡＡ’断面である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート絶縁膜１６、コントロールゲート絶縁膜１７、ダミーゲート絶縁膜１８、メインゲート電極２１ａ（第１のゲート電極）、メインゲート電極２１ｂ（第２のゲート電極）、コントロールゲート電極２２ａ（第３のゲート電極）、コントロールゲート電極２２ｂ（第４のゲート電極）、コントロールゲート電極２２ｃ（第６のゲート電極）、コントロールゲート電極２２ｄ、ダミーゲート電極２３ａ（第５のゲート電極）、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃ、層間絶縁層２８、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。
以下、メインゲート電極２１ａ、メインゲート電極２１ｂを総称して、メインゲート電極２１と称する場合がある。また、コントロールゲート電極２２ａ、コントロールゲート電極２２ｂ、コントロールゲート電極２２ｃ、コントロールゲート電極２２ｄを総称して、コントロールゲート電極２２と称する場合がある。また、ダミーゲート電極２３ａ、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃを総称して、ダミーゲート電極２３と称する場合がある。
半導体層１０の中には、メインゲートトレンチ３１ａ（第１のトレンチ）、メインゲートトレンチ３１ｂ（第２のトレンチ）、コントロールゲートトレンチ３２ａ（第３のトレンチ）、コントロールゲートトレンチ３２ｂ（第４のトレンチ）、コントロールゲートトレンチ３２ｃ（第６のトレンチ）、コントロールゲートトレンチ３２ｄ、ダミーゲートトレンチ３３ａ（第５のトレンチ）、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃ、コレクタ領域３６（第１の半導体領域）、バッファ領域３８、ドリフト領域４０（第２の半導体領域）、バリア領域４２、ベース領域４４（第３の半導体領域）、エミッタ領域４６ａ（第４の半導体領域）、エミッタ領域４６ｂ（第５の半導体領域）、エミッタ領域４６ｃ（第６の半導体領域）、エミッタ領域４６ｄ、コンタクト領域４８（第７の半導体領域）、ｐ形領域５０（第８の半導体領域）が設けられる。
以下、メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂを総称して、メインゲートトレンチ３１と称する場合がある。また、コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｂ、コントロールゲートトレンチ３２ｃ、コントロールゲートトレンチ３２ｄを総称して、コントロールゲートトレンチ３２と称する場合がある。また、ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃを総称して、ダミーゲートトレンチ３３と称する場合がある。また、エミッタ領域４６ａ、エミッタ領域４６ｂ、エミッタ領域４６ｃ、エミッタ領域４６ｄを総称して、エミッタ領域４６と称する場合がある。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域４６、コンタクト領域４８、及び、ベース領域４４に電気的に接続される。エミッタ電極１２は、エミッタ領域４６ａ、エミッタ領域４６ｂ、エミッタ領域４６ｃ、エミッタ領域４６ｄに電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第１の接触面積と定義する。また、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義する。
第１の接触面積は、第２の接触面積よりも大きい。第１の接触面積は、第２の接触面積の、例えば、１０倍以上である。例えば、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域では、半導体層１０とエミッタ電極１２とは接触しない。
メインゲートトレンチ３１ｂとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第３の接触面積と定義する。第３の接触面積は、第２の接触面積よりも大きい。第３の接触面積は、第２の接触面積の、例えば、１０倍以上である。
図２の断面では、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが、まったく接していない。コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の一部で、半導体層１０とエミッタ電極１２とが接する構成とすることも可能である。コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の全域で、半導体層１０とエミッタ電極１２とが、まったく接しない構成とすることも可能である。この場合、第２の接触面積はゼロである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、ｐ形のコレクタ領域３６に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
コレクタ領域３６は、ｐ形の半導体領域である。コレクタ領域３６は、コレクタ電極１４に電気的に接続される。コレクタ領域３６は、コレクタ電極１４に接する。
コレクタ領域３６は、ＩＧＢＴ１００のオン状態の際にホール（正孔）の供給源となる。
バッファ領域３８は、ｎ形の半導体領域である。バッファ領域３８は、コレクタ領域３６と第１の面Ｐ１との間に設けられる。バッファ領域３８は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３８を設けない構成とすることも可能である。
ドリフト領域４０は、ｎ－形の半導体領域である。ドリフト領域４０は、コレクタ領域３６と第１の面Ｐ１との間に設けられる。ドリフト領域４０は、バッファ領域３８と第１の面Ｐ１との間に設けられる。ドリフト領域４０のｎ形不純物濃度は、バッファ領域３８のｎ形不純物濃度より低い。
ドリフト領域４０は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域４０は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
バリア領域４２は、ｎ形の半導体領域である。バリア領域４２は、ドリフト領域４０と第１の面Ｐ１との間に設けられる。バリア領域４２は、ドリフト領域４０とベース領域４４との間に設けられる。
バリア領域４２のｎ形不純物濃度は、ドリフト領域４０のｎ形不純物濃度より高い。バリア領域４２のｎ形不純物の最大濃度は、例えば、ドリフト領域４０のｎ形不純物濃度の１００倍以上である。
ドリフト領域４０よりもｎ形不純物濃度の高いバリア領域４２を、第１の面Ｐ１側に設けることにより、ＩＧＢＴ１００がオン状態の際に、ドリフト領域４０の中のホールのエミッタ電極１２への排出が制限される。したがって、ドリフト領域４０の第１の面Ｐ１側のキャリア濃度が高くなる。よって、バリア領域４２は、ＩＧＢＴ１００のオン抵抗を低減する機能を有する。
なお、ドリフト領域４０とバリア領域４２とは、同じｎ形不純物領域であり、ｎ形不純物濃度はドリフト領域４０からバリア領域４２に向かって連続的に高くなる。なお、バリア領域４２を設けない構成とすることも可能である。
ベース領域４４は、ｐ形の半導体領域である。ベース領域４４は、ドリフト領域４０と第１の面Ｐ１との間に設けられる。ベース領域４４は、バリア領域４２と第１の面Ｐ１との間に設けられる。
ベース領域４４の深さは、例えば、４μｍ以下である。ベース領域４４のメインゲート電極２１と対向する領域には、ＩＧＢＴ１００のオン状態の際に反転層が形成される。ベース領域４４はトランジスタのチャネル領域として機能する。
エミッタ領域４６は、ｎ＋形の半導体領域である。エミッタ領域４６は、ベース領域４４と第１の面Ｐ１との間に設けられる。エミッタ領域４６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域４６は、メインゲートトレンチ３１に接する。エミッタ領域４６は、メインゲート絶縁膜１６に接する。エミッタ領域４６は、コントロールゲートトレンチ３２と離間する。エミッタ領域４６は、コントロールゲートトレンチ３２と接していない。エミッタ領域４６は、コントロールゲート絶縁膜１７と離間する。エミッタ領域４６は、コントロールゲート絶縁膜１７と接していない。
エミッタ領域４６ａは、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間に設けられる。エミッタ領域４６ａは、メインゲートトレンチ３１ａに接する。エミッタ領域４６ａは、コントロールゲートトレンチ３２ａと離間する。
エミッタ領域４６ｂは、メインゲートトレンチ３１ｂとコントロールゲートトレンチ３２ｂとの間に設けられる。エミッタ領域４６ｂは、メインゲートトレンチ３１ｂに接する。エミッタ領域４６ａは、コントロールゲートトレンチ３２ｂと離間する。
エミッタ領域４６ｃは、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ｃとの間に設けられる。エミッタ領域４６ｃは、メインゲートトレンチ３１ａに接する。エミッタ領域４６ａは、コントロールゲートトレンチ３２ｃと離間する。
エミッタ領域４６のｎ形不純物濃度は、ドリフト領域４０のｎ形不純物濃度より高い。
エミッタ領域４６は、エミッタ電極１２に電気的に接続される。エミッタ領域４６は、エミッタ電極１２に接する。エミッタ領域４６は、メインゲート電極２１を有するトランジスタのオン状態の際に電子の供給源となる。
コンタクト領域４８は、ｐ＋形の半導体領域である。コンタクト領域４８は、ベース領域４４と第１の面Ｐ１との間に設けられる。コンタクト領域４８は、第１の面Ｐ１において、第１の方向に延伸する。
コンタクト領域４８は、エミッタ電極１２に電気的に接続される。コンタクト領域４８とエミッタ電極１２との接触領域は、第１の方向に連続的に延びる。コンタクト領域４８のｐ形不純物濃度は、ベース領域４４のｐ形不純物濃度よりも高い。
ｐ形領域５０は、ｐ＋形の半導体領域である。ｐ形領域５０は、ベース領域４４と第１の面Ｐ１との間に設けられる。ｐ形領域５０は、第１の面Ｐ１において、第１の方向に延伸する。ｐ形領域５０は、例えば、図示しない領域でエミッタ電極１２に電気的に接続される。コンタクト領域４８のｐ形不純物濃度は、ベース領域４４のｐ形不純物濃度よりも高い。
ｐ形領域５０は、例えば、図示しないコンタクト部分でエミッタ電極１２に電気的に接続される。コンタクト部分で、ｐ形領域５０とエミッタ電極１２が接触する。コンタクト部分は、例えば、コントロールゲートトレンチ３２やダミーゲートトレンチ３３の端部より外側の領域に設けられる。コンタクト部分は、例えば、コントロールゲートトレンチ３２とダミーゲートトレンチ３３の間の領域に、第１の方向に断続的に設けられる。
ｐ形領域５０は、コンタクト部分とベース領域４４との間の抵抗を低減し、ベース領域４４からのホールの排出を促進する機能を有する。
なお、ｐ形領域５０を設けない構成とすることも可能である。
メインゲートトレンチ３１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
メインゲートトレンチ３１は、ストライプ形状を有する。複数のメインゲートトレンチ３１は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
メインゲートトレンチ３１は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。メインゲートトレンチ３１の深さは、例えば、４μｍ以上８μｍ以下である。
メインゲート電極２１は、メインゲートトレンチ３１の中に設けられる。メインゲート電極２１ａは、メインゲートトレンチ３１ａの中に設けられる。メインゲート電極２１ｂは、メインゲートトレンチ３１ｂの中に設けられる。
メインゲート電極２１は、例えば、半導体又は金属である。メインゲート電極２１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。
メインゲート電極２１は、第１のゲート電極パッド１０１に電気的に接続される。メインゲート電極２１ａ及びメインゲート電極２１ｂは、第１のゲート電極パッド１０１に電気的に接続される。
メインゲート絶縁膜１６は、メインゲート電極２１と半導体層１０との間に設けられる。メインゲート絶縁膜１６は、メインゲート電極２１とドリフト領域４０との間、メインゲート電極２１とバリア領域４２との間、メインゲート電極２１とベース領域４４との間、及び、メインゲート電極２１とエミッタ領域４６との間に設けられる。メインゲート絶縁膜１６は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、エミッタ領域４６に接する。メインゲート絶縁膜１６は、例えば、酸化シリコンである。
コントロールゲートトレンチ３２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｂ、コントロールゲートトレンチ３２ｃ、コントロールゲートトレンチ３２ｄは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
コントロールゲートトレンチ３２は、ストライプ形状を有する。複数のコントロールゲートトレンチ３２は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
コントロールゲートトレンチ３２は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。コントロールゲートトレンチ３２の深さは、例えば、４μｍ以上８μｍ以下である。
コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｃとの間に、メインゲートトレンチ３１ａが位置する。
コントロールゲート電極２２は、コントロールゲートトレンチ３２の中に設けられる。コントロールゲート電極２２ａは、コントロールゲートトレンチ３２ａの中に設けられる。コントロールゲート電極２２ｂは、コントロールゲートトレンチ３２ｂの中に設けられる。コントロールゲート電極２２ｃは、コントロールゲートトレンチ３２ｃの中に設けられる。コントロールゲート電極２２ｄは、コントロールゲートトレンチ３２ｄの中に設けられる。
コントロールゲート電極２２は、例えば、半導体又は金属である。コントロールゲート電極２２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。
コントロールゲート電極２２は、第２のゲート電極パッド１０２に電気的に接続される。コントロールゲート電極２２ａ、コントロールゲート電極２２ｂ、コントロールゲート電極２２ｃ、及び、コントロールゲート電極２２ｄは、第２のゲート電極パッド１０２に電気的に接続される。
コントロールゲート絶縁膜１７は、コントロールゲート電極２２と半導体層１０との間に設けられる。コントロールゲート絶縁膜１７は、コントロールゲート電極２２とドリフト領域４０との間、コントロールゲート電極２２とバリア領域４２との間、コントロールゲート電極２２とベース領域４４との間、及び、コントロールゲート電極２２とコンタクト領域４８との間に設けられる。コントロールゲート絶縁膜１７は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、コンタクト領域４８に接する。コントロールゲート絶縁膜１７は、エミッタ領域４６に接しない。コントロールゲート絶縁膜１７は、エミッタ領域４６と離間する。コントロールゲート絶縁膜１７は、例えば、酸化シリコンである。
ダミーゲートトレンチ３３は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
ダミーゲートトレンチ３３は、ストライプ形状を有する。複数のダミーゲートトレンチ３３は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
ダミーゲートトレンチ３３は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。ダミーゲートトレンチ３３の深さは、例えば、４μｍ以上８μｍ以下である。
ダミーゲート電極２３は、ダミーゲートトレンチ３３の中に設けられる。ダミーゲート電極２３ａは、ダミーゲートトレンチ３３ａの中に設けられる。ダミーゲート電極２３ｂは、ダミーゲートトレンチ３３ｂの中に設けられる。ダミーゲート電極２３ｃは、ダミーゲートトレンチ３３ｃの中に設けられる。
ダミーゲート電極２３は、例えば、半導体又は金属である。ダミーゲート電極２３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。
ダミーゲート電極２３は、例えば、エミッタ電極１２に電気的に接続される。ダミーゲート電極２３ａ、ダミーゲート電極２３ｂ、及び、ダミーゲート電極２３ｃは、例えば、エミッタ電極１２に電気的に接続される。
ダミーゲート絶縁膜１８は、ダミーゲート電極２３と半導体層１０との間に設けられる。ダミーゲート絶縁膜１８は、ダミーゲート電極２３とドリフト領域４０との間、ダミーゲート電極２３とバリア領域４２との間、ダミーゲート電極２３とベース領域４４との間、及び、ダミーゲート電極２３とｐ形領域５０との間に設けられる。ダミーゲート絶縁膜１８は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、ｐ形領域５０に接する。ダミーゲート絶縁膜１８は、エミッタ領域４６に接しない。ダミーゲート絶縁膜１８は、例えば、酸化シリコンである。
ＩＧＢＴ１００では、コントロールゲートトレンチ３２に隣り合ってメインゲートトレンチ３１が設けられる。ＩＧＢＴ１００では、コントロールゲート電極２２に隣り合ってメインゲート電極２１が設けられる。
ＩＧＢＴ１００では、２つのコントロールゲートトレンチ３２の間に、少なくとも一つのダミーゲートトレンチ３３が設けられる。２つのコントロールゲート電極２２の間に、少なくとも一つのダミーゲート電極２３が設けられる。
層間絶縁層２８は、メインゲート電極２１とエミッタ電極１２との間、コントロールゲート電極２２とエミッタ電極１２との間、及び、ダミーゲート電極２３とエミッタ電極１２との間に設けられる。層間絶縁層２８は、メインゲート電極２１とエミッタ電極１２との間、コントロールゲート電極２２とエミッタ電極１２との間、及び、ダミーゲート電極２３とエミッタ電極１２との間を電気的に分離する。
層間絶縁層２８は、ｐ形領域５０とエミッタ電極１２との間に設けられる。層間絶縁層２８は、ｐ形領域５０と、ｐ形領域５０の直上のエミッタ電極１２との間を電気的に分離する。
第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、メインゲート電極２１に電気的に接続される。第１のゲート電極パッド１０１とメインゲート電極２１は、例えば、図示しない金属配線で接続される。第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。
第２のゲート電極パッド１０２は、コントロールゲート電極２２に電気的に接続される。第２のゲート電極パッド１０２とコントロールゲート電極２２は、例えば、図示しない金属配線で接続される。第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。
ゲートドライバ回路１５０は、例えば、ＩＧＢＴ１００と同一のモジュール内、又は、ＩＧＢＴ１００と同一の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０１及び第２のゲート電極パッド１０２に、所望の第１のゲート電圧（Ｖｇ１）及び所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる。第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。
次に、ＩＧＢＴ１００の駆動方法について説明する。
図４は、第１の実施形態の半導体装置の駆動方法の説明図である。図４は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。
以下、メインゲート電極２１を有するトランジスタの構造と、コントロールゲート電極２２を有する構造は、明確に分離された構造ではないが、動作説明の便宜上、メインゲート電極２１を有するトランジスタという記載をするものとする。
ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、メインゲート電極２１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。
ターンオフ電圧（Ｖｏｆｆ）は、メインゲート電極２１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、メインゲート電極２１と対向し、メインゲート絶縁膜１６に接するベース領域４４には、ｎ形反転層は形成されない。
ＩＧＢＴ１００のオフ状態では、第２のゲート電極パッド１０２には、初期電圧（Ｖ０）が印加されている。初期電圧（Ｖ０）は、例えば、コントロールゲート電極２２と対向し、コントロールゲート絶縁膜１７に接するドリフト領域４０にｐ形反転層が形成されない電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。
ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。メインゲート電極２１にもターンオン電圧（Ｖｏｎ）が印加される。
ターンオン電圧（Ｖｏｎ）とは、メインゲート電極２１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。メインゲート電極２１へのターンオン電圧（Ｖｏｎ）の印加により、メインゲート電極２１を有するトランジスタがオン状態になる。
ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加される。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。
第１の電圧（Ｖ１）は、例えば、初期電圧（Ｖ０）よりも高い正電圧である。第１の電圧（Ｖ１）は、例えば、ターンオン電圧（Ｖｏｎ）に等しい。第２のゲート電極パッド１０２に第１の電圧（Ｖ１）が印加されることにより、コントロールゲート電極２２に対向し、コントロールゲート絶縁膜１７に接するバリア領域４２にｎ形蓄積層が形成される。
ＩＧＢＴ１００をオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。
第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、コントロールゲート電極２２に対向し、コントロールゲート絶縁膜１７に接するドリフト領域４０及びコントロールゲート絶縁膜１７に接するバリア領域４２にｐ形反転層が形成される。
時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上３マイクロ秒以下である。時刻ｔ２と時刻ｔ３との間は、例えば、１マイクロ秒である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが望まれる。
第１の実施形態のＩＧＢＴ１００は、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第１の接触面積と定義し、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義した場合に、第１の接触面積が第２の接触面積よりも大きい。言い換えれば、第２の接触面積は、第１の接触面積以下である。
第１の実施形態のＩＧＢＴ１００は、メインゲートトレンチ３１ｂとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第３の接触面積と定義し、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義した場合に、第３の接触面積が第２の接触面積よりも大きい。言い換えれば、第２の接触面積は、第３の接触面積以下である。
ＩＧＢＴ１００では、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域でエミッタ電極１２が半導体層１０に接する面積が、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の領域で半導体層１０とエミッタ電極１２とが接触する面積と比較して小さくなる。また、ＩＧＢＴ１００では、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域でエミッタ電極１２が半導体層１０に接する面積が、メインゲートトレンチ３１ｂとコントロールゲートトレンチ３２ｂとの間の半導体層１０との間の領域でエミッタ電極１２とが接触する面積と比較して小さくなる。したがって、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域では、オン状態の際に、ドリフト領域４０からエミッタ電極１２へのホールの排出が抑制される。したがって、ＩＧＢＴ１００のオン抵抗が低減される。
オン抵抗を低減する観点から、第１の接触面積は第２の接触面積の１０倍以上であることが好ましい。オン抵抗を低減する観点から、第３の接触面積は第２の接触面積の１０倍以上であることが好ましい。
また、オン抵抗を低減する観点から、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域では、半導体層１０とエミッタ電極１２は接触しないことが好ましい。すなわち、第２の接触面積がゼロであることが好ましい。
また、ＩＧＢＴ１００は、バリア領域４２を設けることで、オン状態の際に、ドリフト領域４０の中のホールがエミッタ電極１２へ排出されることが制限される。したがって、ＩＧＢＴ１００のオン抵抗が低減する。更に、ＩＧＢＴ１００では、オン状態の際に、第２のゲート電極パッド１０２に正の電圧である第１の電圧（Ｖ１）が印加されることにより、コントロールゲート絶縁膜１７に接するバリア領域４２にｎ形蓄積層が形成される。ｎ形蓄積層が形成されることで、更に、バリア領域４２を通ってエミッタ電極１２へホールが排出されることが制限される。したがって、更にＩＧＢＴ１００のオン抵抗が低減する。
上述のように、ＩＧＢＴ１００ではオン抵抗が低減する。しかし、ＩＧＢＴ１００のオン状態でのドリフト領域４０のキャリア濃度が大きくなるため、ＩＧＢＴ１００をオフ状態にする際にドリフト領域４０からのホールの排出が遅くなり、ターンオフ時間が長くなるおそれがある。
第１の実施形態のＩＧＢＴ１００は、メインゲートトレンチ３１内のメインゲート電極２１と、コントロールゲートトレンチ３２内のコントロールゲート電極２２とを備える。メインゲート電極２１に印加される第１のゲート電圧（Ｖｇ１）と、コントロールゲート電極２２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。
ＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、コントロールゲート電極２２と対向し、コントロールゲート絶縁膜１７に接するドリフト領域４０及びコントロールゲート絶縁膜１７に接するバリア領域４２にｐ形反転層が形成される。
第２のゲート電圧（Ｖｇ２）を負電圧にすることで、ドリフト領域４０よりもｎ形不純物濃度が高いバリア領域４２にもｐ形反転層を形成することが可能となる。
ドリフト領域４０のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域４０の第１の面Ｐ１側のキャリア蓄積量が少なくなる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際（図４の時刻ｔ３）には、既に、ドリフト領域４０の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のスイッチング損失を低減することが可能となる。
第１の実施形態のＩＧＢＴ１００では、ターンオフ時にバリア領域４２にｐ形反転層を形成することで、ドリフト領域４０からのホールの排出が促進され、ターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
なお、第１の電圧（Ｖ１）を、例えば、０Ｖとすることも可能である。
ＩＧＢＴ１００では、ターンオフ時に、コントロールゲート電極２２に負電圧を印加してコントロールゲートトレンチ３２の近傍にｐ形反転層が形成され、ホールの排出経路が形成される。このため、コントロールゲートトレンチ３２の近傍の電界強度が高くなり、ダイナミックアバランシェ現象が発生し、ＩＧＢＴ１００の破壊や長期的な特性変動が起こるおそれがある。長期的な特性変動とは、例えば、ＩＧＢＴ１００の長期的な使用によって生じるスイッチング特性の変動である。
ＩＧＢＴ１００では、コントロールゲートトレンチ３２に隣り合ってメインゲートトレンチ３１が設けられる。ＩＧＢＴ１００では、コントロールゲート電極２２に隣り合ってメインゲート電極２１が設けられる。
メインゲート電極２１を有するトランジスタは、エミッタ電極１２からドリフト領域４０に電子を注入する。このため、ＩＧＢＴ１００では、ホールの排出経路に隣り合って電子の注入経路が存在することになる。したがって、コントロールゲートトレンチ３２の近傍の電界強度が低くなる。よって、ダイナミックアバランシェ現象に起因するＩＧＢＴ１００の破壊や長期的な特性変動が抑制される。
また、ＩＧＢＴ１００では、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間に、ダミーゲートトレンチ３３ａが設けられる。コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間に、ダミーゲートトレンチ３３ａを設けることで、半導体層１０にトレンチを一定の周期的で設けることが可能となる。したがって、トレンチのパターンを安定して形成することが可能となる。
また、ダミーゲートトレンチ３３ａを設けることにより、ＩＧＢＴ１００のオフ状態での、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域での電界強度が緩和され、ＩＧＢＴ１００の耐圧が向上する。
以上、第１の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。また、第１の実施形態のＩＧＢＴによれば、アバランシェブレークダウンに起因する破壊が抑制される。
（第２の実施形態）
第２の実施形態の半導体装置は、半導体層は、第１の面の側に、第３のトレンチとの間に第１のトレンチが位置し、第１の方向に延びる第７のトレンチと、第７のトレンチの中に設けられ、第１のゲート電極パッドに電気的に接続された第７のゲート電極と、を有し、第４の半導体領域は、第１のトレンチと第７のトレンチとの間に設けられる点で、第１の実施形態と異なっている。
第２の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ２００である。ＩＧＢＴ２００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第２の実施形態の制御回路は、ゲートドライバ回路１５０である。
図５は、第２の実施形態の半導体回路の模式図である。図５は、メインゲートトレンチ、コントロールゲートトレンチ、ダミーゲートトレンチ、メインゲート電極、コントロールゲート電極、ダミーゲート電極、メインゲート絶縁膜、コントロールゲート絶縁膜、ダミーゲート絶縁膜、第１のゲート電極パッド、第２のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図６は、第２の実施形態の半導体装置の一部の模式断面図である。図７は、第２の実施形態の半導体装置の一部の模式上面図である。図７は、第１の面Ｐ１における上面図である。図６は、図７のＢＢ’断面である。
第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート絶縁膜１６、コントロールゲート絶縁膜１７、ダミーゲート絶縁膜１８、メインゲート電極２１ａ（第１のゲート電極）、メインゲート電極２１ｂ（第２のゲート電極）、メインゲート電極２１ｃ（第７のゲート電極）、メインゲート電極２１ｄ、コントロールゲート電極２２ａ（第３のゲート電極）、コントロールゲート電極２２ｂ（第４のゲート電極）、ダミーゲート電極２３ａ（第５のゲート電極）、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃ、層間絶縁層２８、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。
以下、メインゲート電極２１ａ、メインゲート電極２１ｂ、メインゲート電極２１ｃ、メインゲート電極２１ｄを総称して、メインゲート電極２１と記載する場合がある。また、コントロールゲート電極２２ａ、コントロールゲート電極２２ｂを総称して、コントロールゲート電極２２と記載する場合がある。また、ダミーゲート電極２３ａ、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃを総称して、ダミーゲート電極２３と称する場合がある。
半導体層１０の中には、メインゲートトレンチ３１ａ（第１のトレンチ）、メインゲートトレンチ３１ｂ（第２のトレンチ）、メインゲートトレンチ３１ｃ（第７のトレンチ）、メインゲートトレンチ３１ｄ、コントロールゲートトレンチ３２ａ（第３のトレンチ）、コントロールゲートトレンチ３２ｂ（第４のトレンチ）、ダミーゲートトレンチ３３ａ（第５のトレンチ）、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃ、コレクタ領域３６（第１の半導体領域）、バッファ領域３８、ドリフト領域４０（第２の半導体領域）、バリア領域４２、ベース領域４４（第３の半導体領域）、エミッタ領域４６ａ（第４の半導体領域）、エミッタ領域４６ｂ（第５の半導体領域）、コンタクト領域４８（第７の半導体領域）、ｐ形領域５０（第８の半導体領域）が設けられる。
以下、メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂ、メインゲートトレンチ３１ｃを総称して、メインゲートトレンチ３１と称する場合がある。また、コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｂを総称して、コントロールゲートトレンチ３２と称する場合がある。また、ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃを総称して、ダミーゲートトレンチ３３と称する場合がある。また、エミッタ領域４６ａ、エミッタ領域４６ｂを総称して、エミッタ領域４６と称する場合がある。
エミッタ電極１２は、エミッタ領域４６、コンタクト領域４８、及び、ベース領域４４に電気的に接続される。エミッタ電極１２は、エミッタ領域４６ａ、エミッタ領域４６ｂに電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第１の接触面積と定義する。また、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義する。また、メインゲートトレンチ３１ｂとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第３の接触面積と定義する。
第１の接触面積は、第２の接触面積よりも大きい。第１の接触面積は第２の接触面積の、例えば、１０倍以上である。第３の接触面積は、第２の接触面積よりも大きい。第３の接触面積は第２の接触面積の、例えば、１０倍以上である。例えば、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域では、半導体層１０とエミッタ電極１２とは接触しない。
図６の断面では、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の半導体層１０とエミッタ電極１２とが、まったく接していない。コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間で、半導体層１０とエミッタ電極１２とが、まったく接しない構成とすることも可能である。
エミッタ領域４６は、ｎ＋形の半導体領域である。エミッタ領域４６は、ベース領域４４と第１の面Ｐ１との間に設けられる。エミッタ領域４６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域４６は、メインゲートトレンチ３１に接する。エミッタ領域４６は、メインゲート絶縁膜１６に接する。エミッタ領域４６は、コントロールゲートトレンチ３２と離間する。エミッタ領域４６は、コントロールゲート絶縁膜１７と離間する。エミッタ領域４６は、コントロールゲート絶縁膜１７と接していない。
エミッタ領域４６ａは、メインゲートトレンチ３１ａとメインゲートトレンチ３１ｃとの間に設けられる。エミッタ領域４６ａは、メインゲートトレンチ３１ａ及びメインゲートトレンチ３１ｃに接する。エミッタ領域４６ａは、コントロールゲートトレンチ３２ａと離間する。
コンタクト領域４８は、ｐ＋形の半導体領域である。コンタクト領域４８は、ベース領域４４と第１の面Ｐ１との間に設けられる。コンタクト領域４８は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域４８は、メインゲートトレンチ３１とコントロールゲートトレンチ３２との間に設けられる。
メインゲートトレンチ３１は、図７に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂ、メインゲートトレンチ３１ｃ、メインゲートトレンチ３１ｄは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
メインゲートトレンチ３１は、ストライプ形状を有する。複数のメインゲートトレンチ３１は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
メインゲート電極２１は、メインゲートトレンチ３１の中に設けられる。メインゲート電極２１ａは、メインゲートトレンチ３１ａの中に設けられる。メインゲート電極２１ｂは、メインゲートトレンチ３１ｂの中に設けられる。メインゲート電極２１ｃは、メインゲートトレンチ３１ｃの中に設けられる。メインゲート電極２１ｄは、メインゲートトレンチ３１ｄの中に設けられる。
メインゲート電極２１は、第１のゲート電極パッド１０１に電気的に接続される。メインゲート電極２１ａ、メインゲート電極２１ｂ、メインゲート電極２１ｃ、及び、メインゲート電極２１ｄは、第１のゲート電極パッド１０１に電気的に接続される。
コントロールゲートトレンチ３２は、図７に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｂは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
コントロールゲートトレンチ３２は、ストライプ形状を有する。複数のコントロールゲートトレンチ３２は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
コントロールゲートトレンチ３２ａとメインゲートトレンチ３１ｃとの間に、メインゲートトレンチ３１ａが位置する。
コントロールゲート電極２２は、コントロールゲートトレンチ３２の中に設けられる。コントロールゲート電極２２ａは、コントロールゲートトレンチ３２ａの中に設けられる。コントロールゲート電極２２ｂは、コントロールゲートトレンチ３２ｂの中に設けられる。
コントロールゲート電極２２は、第２のゲート電極パッド１０２に電気的に接続される。コントロールゲート電極２２ａ、コントロールゲート電極２２ｂは、第２のゲート電極パッド１０２に電気的に接続される。
ダミーゲートトレンチ３３は、図７に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
ダミーゲートトレンチ３３は、ストライプ形状を有する。複数のダミーゲートトレンチ３３は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
ＩＧＢＴ２００では、コントロールゲートトレンチ３２に隣り合ってメインゲートトレンチ３１が設けられる。ＩＧＢＴ２００では、コントロールゲート電極２２に隣り合ってメインゲート電極２１が設けられる。
ＩＧＢＴ２００では、２つのコントロールゲートトレンチ３２の間に、少なくとも一つのダミーゲートトレンチ３３が設けられる。２つのコントロールゲート電極２２の間に、少なくとも一つのダミーゲート電極２３が設けられる。
ＩＧＢＴ２００の駆動方法は、ＩＧＢＴ１００の駆動方法と同様である。
ＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と同様、オン抵抗の低減と、スイッチング損失の低減が可能となる。また、アバランシェブレークダウンに起因する破壊が抑制される。
さらに、ＩＧＢＴ２００は、エミッタ領域４６ａを、メインゲートトレンチ３１ａとメインゲートトレンチ３１ｃとの間に設ける。したがって、トレンチとトレンチとの間に、エミッタ領域４６とコンタクト領域４８の境界が設けられない。よって、エミッタ領域４６のパターン形成が容易となる。
以上、第２の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。また、第２の実施形態のＩＧＢＴによれば、アバランシェブレークダウンに起因する破壊が抑制される。また、第２の実施形態のＩＧＢＴによれば、エミッタ領域のパターン形成が容易となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第５のトレンチを備えない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ３００である。
図８は、第３の実施形態の半導体装置の一部の模式断面図である。
ＩＧＢＴ３００は、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間に、ダミーゲートトレンチが設けられない。
ＩＧＢＴ３００は、第１の実施形態のＩＧＢＴ１００と同様、オン抵抗の低減と、スイッチング損失の低減が可能となる。また、アバランシェブレークダウンに起因する破壊が抑制される。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられ、第１の面に平行な第１の方向に延びる第１のトレンチと、第１の面の側に設けられ、第１の方向に延びる第２のトレンチと、第１の面の側の第１のトレンチと第２のトレンチとの間に設けられ、第１のトレンチと隣り合い、第１の方向に延びる第３のトレンチと、第１の面の側の第３のトレンチと第２のトレンチとの間に設けられ、第２のトレンチと隣り合い、第１の方向に延びる第４のトレンチと、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第１のトレンチに接し、第３のトレンチと離間し、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第２のトレンチに接し、第４のトレンチと離間し、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、を有する半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチの中に設けられた第３のゲート電極と、第４のトレンチの中に設けられた第４のゲート電極と、半導体層の第１の面の側に設けられ、第４の半導体領域及び第５の半導体領域に電気的に接続され、第１のトレンチと第３のトレンチとの間の半導体層との第１の接触面積が第３のトレンチと第４のトレンチとの間の半導体層との間の第２の接触面積よりも大きく、第２のトレンチと第４のトレンチとの間の半導体層との第３の接触面積が第２の接触面積よりも大きい第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極及び第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第３のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、第４のゲート電極は、第１の電極に電気的に接続される。
第４の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
第４の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
第４の実施形態の半導体装置は、第４のトレンチがコントロールゲートトレンチではなく、ダミートレンチである点で、第１の実施形態の半導体装置と異なる。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ４００である。ＩＧＢＴ４００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第４の実施形態の制御回路は、ゲートドライバ回路１５０である。
図９は、第４の実施形態の半導体回路の模式図である。図９は、メインゲートトレンチ、コントロールゲートトレンチ、ダミーゲートトレンチ、メインゲート電極、コントロールゲート電極、ダミーゲート電極、メインゲート絶縁膜、コントロールゲート絶縁膜、ダミーゲート絶縁膜、第１のゲート電極パッド、第２のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図１０は、第４の実施形態の半導体装置の一部の模式断面図である。図１１は、第４の実施形態の半導体装置の一部の模式上面図である。図１１は、第１の面Ｐ１における上面図である。図１０は、図１１のＢＢ’断面である。
第４の実施形態のＩＧＢＴ４００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート絶縁膜１６、コントロールゲート絶縁膜１７、ダミーゲート絶縁膜１８、メインゲート電極２１ａ（第１のゲート電極）、メインゲート電極２１ｂ（第２のゲート電極）、コントロールゲート電極２２ａ（第３のゲート電極）、コントロールゲート電極２２ｄ、ダミーゲート電極２３ａ（第５のゲート電極）、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃ、ダミーゲート電極２３ｄ（第４のゲート電極）、ダミーゲート電極２３ｅ、層間絶縁層２８、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。
以下、メインゲート電極２１ａ、メインゲート電極２１ｂを総称して、メインゲート電極２１と称する場合がある。また、コントロールゲート電極２２ａ、コントロールゲート電極２２ｄを総称して、コントロールゲート電極２２と称する場合がある。また、ダミーゲート電極２３ａ、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃ、ダミーゲート電極２３ｄ、ダミーゲート電極２３ｅを総称して、ダミーゲート電極２３と称する場合がある。
半導体層１０の中には、メインゲートトレンチ３１ａ（第１のトレンチ）、メインゲートトレンチ３１ｂ（第２のトレンチ）、コントロールゲートトレンチ３２ａ（第３のトレンチ）、コントロールゲートトレンチ３２ｄ、ダミーゲートトレンチ３３ａ（第５のトレンチ）、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃ、ダミーゲートトレンチ３３ｄ（第４のトレンチ）、ダミーゲートトレンチ３３ｅ、コレクタ領域３６（第１の半導体領域）、バッファ領域３８、ドリフト領域４０（第２の半導体領域）、バリア領域４２、ベース領域４４（第３の半導体領域）、エミッタ領域４６ａ（第４の半導体領域）、エミッタ領域４６ｂ（第５の半導体領域）、エミッタ領域４６ｃ（第６の半導体領域）、エミッタ領域４６ｄ、コンタクト領域４８（第７の半導体領域）、ｐ形領域５０（第８の半導体領域）が設けられる。
以下、メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂを総称して、メインゲートトレンチ３１と称する場合がある。また、コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｄを総称して、コントロールゲートトレンチ３２と称する場合がある。また、ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃを総称して、ダミーゲートトレンチ３３と称する場合がある。また、エミッタ領域４６ａ、エミッタ領域４６ｂ、エミッタ領域４６ｃ、エミッタ領域４６ｄを総称して、エミッタ領域４６と称する場合がある。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域４６、コンタクト領域４８、及び、ベース領域４４に電気的に接続される。エミッタ電極１２は、エミッタ領域４６ａ、エミッタ領域４６ｂ、エミッタ領域４６ｃ、エミッタ領域４６ｄに電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第１の接触面積と定義する。また、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義する。
第１の接触面積は、第２の接触面積よりも大きい。第１の接触面積は、第２の接触面積の、例えば、１０倍以上である。例えば、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の領域では、半導体層１０とエミッタ電極１２とは接触しない。
メインゲートトレンチ３１ｂとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第３の接触面積と定義する。第３の接触面積は、第２の接触面積よりも大きい。第３の接触面積は、第２の接触面積の、例えば、１０倍以上である。
図１０の断面では、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが、まったく接していない。コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の一部で、半導体層１０とエミッタ電極１２とが接する構成とすることも可能である。コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の全域で、半導体層１０とエミッタ電極１２とが、まったく接しない構成とすることも可能である。この場合、第２の接触面積はゼロである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、ｐ形のコレクタ領域３６に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
コレクタ領域３６は、ｐ形の半導体領域である。コレクタ領域３６は、コレクタ電極１４に電気的に接続される。コレクタ領域３６は、コレクタ電極１４に接する。
コレクタ領域３６は、ＩＧＢＴ４００のオン状態の際にホール（正孔）の供給源となる。
バッファ領域３８は、ｎ形の半導体領域である。バッファ領域３８は、コレクタ領域３６と第１の面Ｐ１との間に設けられる。バッファ領域３８は、ＩＧＢＴ４００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３８を設けない構成とすることも可能である。
ドリフト領域４０は、ｎ－形の半導体領域である。ドリフト領域４０は、コレクタ領域３６と第１の面Ｐ１との間に設けられる。ドリフト領域４０は、バッファ領域３８と第１の面Ｐ１との間に設けられる。ドリフト領域４０のｎ形不純物濃度は、バッファ領域３８のｎ形不純物濃度より低い。
ドリフト領域４０は、ＩＧＢＴ４００のオン状態の際にオン電流の経路となる。ドリフト領域４０は、ＩＧＢＴ４００のオフ状態の際に空乏化し、ＩＧＢＴ４００の耐圧を維持する機能を有する。
バリア領域４２は、ｎ形の半導体領域である。バリア領域４２は、ドリフト領域４０と第１の面Ｐ１との間に設けられる。バリア領域４２は、ドリフト領域４０とベース領域４４との間に設けられる。
バリア領域４２のｎ形不純物濃度は、ドリフト領域４０のｎ形不純物濃度より高い。バリア領域４２のｎ形不純物の最大濃度は、例えば、ドリフト領域４０のｎ形不純物濃度の１００倍以上である。
ドリフト領域４０よりもｎ形不純物濃度の高いバリア領域４２を、第１の面Ｐ１側に設けることにより、ＩＧＢＴ１００がオン状態の際に、ドリフト領域４０の中のホールのエミッタ電極１２への排出が制限される。したがって、ドリフト領域４０の第１の面Ｐ１側のキャリア濃度が高くなる。よって、バリア領域４２は、ＩＧＢＴ４００のオン抵抗を低減する機能を有する。
なお、ドリフト領域４０とバリア領域４２とは、同じｎ形不純物領域であり、ｎ形不純物濃度はドリフト領域４０からバリア領域４２に向かって連続的に高くなる。なお、バリア領域４２を設けない構成とすることも可能である。
ベース領域４４は、ｐ形の半導体領域である。ベース領域４４は、ドリフト領域４０と第１の面Ｐ１との間に設けられる。ベース領域４４は、バリア領域４２と第１の面Ｐ１との間に設けられる。
ベース領域４４の深さは、例えば、４μｍ以下である。ベース領域４４のメインゲート電極２１と対向する領域には、ＩＧＢＴ４００のオン状態の際に反転層が形成される。ベース領域４４はトランジスタのチャネル領域として機能する。
エミッタ領域４６は、ｎ＋形の半導体領域である。エミッタ領域４６は、ベース領域４４と第１の面Ｐ１との間に設けられる。エミッタ領域４６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域４６は、メインゲートトレンチ３１に接する。エミッタ領域４６は、メインゲート絶縁膜１６に接する。エミッタ領域４６は、コントロールゲートトレンチ３２と離間する。エミッタ領域４６は、コントロールゲートトレンチ３２と接していない。エミッタ領域４６は、コントロールゲート絶縁膜１７と離間する。エミッタ領域４６は、コントロールゲート絶縁膜１７と接していない。
エミッタ領域４６ａは、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間に設けられる。エミッタ領域４６ａは、メインゲートトレンチ３１ａに接する。エミッタ領域４６ａは、コントロールゲートトレンチ３２ａと離間する。
エミッタ領域４６ｂは、メインゲートトレンチ３１ｂとダミーゲートトレンチ３３ｄとの間に設けられる。エミッタ領域４６ｂは、メインゲートトレンチ３１ｂに接する。エミッタ領域４６ａは、ダミーゲートトレンチ３３ｄと離間する。
エミッタ領域４６ｃは、メインゲートトレンチ３１ａとダミーゲートトレンチ３３ｅとの間に設けられる。エミッタ領域４６ｃは、メインゲートトレンチ３１ａに接する。エミッタ領域４６ａは、ダミーゲートトレンチ３３ｅと離間する。
エミッタ領域４６のｎ形不純物濃度は、ドリフト領域４０のｎ形不純物濃度より高い。
エミッタ領域４６は、エミッタ電極１２に電気的に接続される。エミッタ領域４６は、エミッタ電極１２に接する。エミッタ領域４６は、メインゲート電極２１を有するトランジスタのオン状態の際に電子の供給源となる。
コンタクト領域４８は、ｐ＋形の半導体領域である。コンタクト領域４８は、ベース領域４４と第１の面Ｐ１との間に設けられる。コンタクト領域４８は、第１の面Ｐ１において、第１の方向に延伸する。
コンタクト領域４８は、エミッタ電極１２に電気的に接続される。コンタクト領域４８とエミッタ電極１２との接触領域は、第１の方向に連続的に延びる。コンタクト領域４８のｐ形不純物濃度は、ベース領域４４のｐ形不純物濃度よりも高い。
ｐ形領域５０は、ｐ＋形の半導体領域である。ｐ形領域５０は、ベース領域４４と第１の面Ｐ１との間に設けられる。ｐ形領域５０は、第１の面Ｐ１において、第１の方向に延伸する。ｐ形領域５０は、例えば、図示しない領域でエミッタ電極１２に電気的に接続される。コンタクト領域４８のｐ形不純物濃度は、ベース領域４４のｐ形不純物濃度よりも高い。
ｐ形領域５０は、例えば、図示しないコンタクト部分でエミッタ電極１２に電気的に接続される。コンタクト部分で、ｐ形領域５０とエミッタ電極１２が接触する。コンタクト部分は、例えば、コントロールゲートトレンチ３２やダミーゲートトレンチ３３の端部より外側の領域に設けられる。コンタクト部分は、例えば、コントロールゲートトレンチ３２とダミーゲートトレンチ３３の間の領域に、第１の方向に断続的に設けられる。
ｐ形領域５０は、コンタクト部分とベース領域４４との間の抵抗を低減し、ベース領域４４からのホールの排出を促進する機能を有する。
なお、ｐ形領域５０を設けない構成とすることも可能である。
メインゲートトレンチ３１は、図１１に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。メインゲートトレンチ３１ａ、メインゲートトレンチ３１ｂは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
メインゲートトレンチ３１は、ストライプ形状を有する。複数のメインゲートトレンチ３１は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
メインゲートトレンチ３１は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。メインゲートトレンチ３１の深さは、例えば、４μｍ以上８μｍ以下である。
メインゲート電極２１は、メインゲートトレンチ３１の中に設けられる。メインゲート電極２１ａは、メインゲートトレンチ３１ａの中に設けられる。メインゲート電極２１ｂは、メインゲートトレンチ３１ｂの中に設けられる。
メインゲート電極２１は、例えば、半導体又は金属である。メインゲート電極２１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。
メインゲート電極２１は、第１のゲート電極パッド１０１に電気的に接続される。メインゲート電極２１ａ及びメインゲート電極２１ｂは、第１のゲート電極パッド１０１に電気的に接続される。
メインゲート絶縁膜１６は、メインゲート電極２１と半導体層１０との間に設けられる。メインゲート絶縁膜１６は、メインゲート電極２１とドリフト領域４０との間、メインゲート電極２１とバリア領域４２との間、メインゲート電極２１とベース領域４４との間、及び、メインゲート電極２１とエミッタ領域４６との間に設けられる。メインゲート絶縁膜１６は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、エミッタ領域４６に接する。メインゲート絶縁膜１６は、例えば、酸化シリコンである。
コントロールゲートトレンチ３２は、図１１に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。コントロールゲートトレンチ３２ａ、コントロールゲートトレンチ３２ｄは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
コントロールゲートトレンチ３２は、ストライプ形状を有する。複数のコントロールゲートトレンチ３２は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
コントロールゲートトレンチ３２は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。コントロールゲートトレンチ３２の深さは、例えば、４μｍ以上８μｍ以下である。
コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｃとの間に、メインゲートトレンチ３１ａが位置する。
コントロールゲート電極２２は、コントロールゲートトレンチ３２の中に設けられる。コントロールゲート電極２２ａは、コントロールゲートトレンチ３２ａの中に設けられる。コントロールゲート電極２２ｄは、コントロールゲートトレンチ３２ｄの中に設けられる。
コントロールゲート電極２２は、例えば、半導体又は金属である。コントロールゲート電極２２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。
コントロールゲート電極２２は、第２のゲート電極パッド１０２に電気的に接続される。コントロールゲート電極２２ａ、及び、コントロールゲート電極２２ｄは、第２のゲート電極パッド１０２に電気的に接続される。
コントロールゲート絶縁膜１７は、コントロールゲート電極２２と半導体層１０との間に設けられる。コントロールゲート絶縁膜１７は、コントロールゲート電極２２とドリフト領域４０との間、コントロールゲート電極２２とバリア領域４２との間、コントロールゲート電極２２とベース領域４４との間、及び、コントロールゲート電極２２とコンタクト領域４８との間に設けられる。コントロールゲート絶縁膜１７は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、コンタクト領域４８に接する。コントロールゲート絶縁膜１７は、エミッタ領域４６に接しない。コントロールゲート絶縁膜１７は、エミッタ領域４６と離間する。コントロールゲート絶縁膜１７は、例えば、酸化シリコンである。
ダミーゲートトレンチ３３は、図１１に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ３３ａ、ダミーゲートトレンチ３３ｂ、ダミーゲートトレンチ３３ｃ、ダミーゲートトレンチ３３ｄ、ダミーゲートトレンチ３３ｅは、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。
ダミーゲートトレンチ３３は、ストライプ形状を有する。複数のダミーゲートトレンチ３３は、例えば、第１の方向に直交する第２の方向に繰り返し配置される。
ダミーゲートトレンチ３３は、ベース領域４４及びバリア領域４２を貫通し、ドリフト領域４０に達する。ダミーゲートトレンチ３３の深さは、例えば、４μｍ以上８μｍ以下である。
ダミーゲート電極２３は、ダミーゲートトレンチ３３の中に設けられる。ダミーゲート電極２３ａは、ダミーゲートトレンチ３３ａの中に設けられる。ダミーゲート電極２３ｂは、ダミーゲートトレンチ３３ｂの中に設けられる。ダミーゲート電極２３ｃは、ダミーゲートトレンチ３３ｃの中に設けられる。
ダミーゲート電極２３は、例えば、半導体又は金属である。ダミーゲート電極２３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。
ダミーゲート電極２３は、例えば、エミッタ電極１２に電気的に接続される。ダミーゲート電極２３ａ、ダミーゲート電極２３ｂ、ダミーゲート電極２３ｃ、ダミーゲート電極２３ｄ、及び、ダミーゲート電極２３ｅは、エミッタ電極１２に電気的に接続される。
ダミーゲート絶縁膜１８は、ダミーゲート電極２３と半導体層１０との間に設けられる。ダミーゲート絶縁膜１８は、ダミーゲート電極２３とドリフト領域４０との間、ダミーゲート電極２３とバリア領域４２との間、ダミーゲート電極２３とベース領域４４との間、及び、ダミーゲート電極２３とｐ形領域５０との間に設けられる。ダミーゲート絶縁膜１８は、ドリフト領域４０、バリア領域４２、ベース領域４４、及び、ｐ形領域５０に接する。ダミーゲート絶縁膜１８は、エミッタ領域４６に接しない。ダミーゲート絶縁膜１８は、例えば、酸化シリコンである。
ＩＧＢＴ４００では、コントロールゲートトレンチ３２に隣り合ってメインゲートトレンチ３１が設けられる。ＩＧＢＴ４００では、コントロールゲート電極２２に隣り合ってメインゲート電極２１が設けられる。
ＩＧＢＴ４００では、２つのコントロールゲートトレンチ３２の間に、少なくとも一つのダミーゲートトレンチ３３が設けられる。２つのコントロールゲート電極２２の間に、少なくとも一つのダミーゲート電極２３が設けられる。
層間絶縁層２８は、メインゲート電極２１とエミッタ電極１２との間、コントロールゲート電極２２とエミッタ電極１２との間、及び、ダミーゲート電極２３とエミッタ電極１２との間に設けられる。層間絶縁層２８は、メインゲート電極２１とエミッタ電極１２との間、コントロールゲート電極２２とエミッタ電極１２との間、及び、ダミーゲート電極２３とエミッタ電極１２との間を電気的に分離する。
層間絶縁層２８は、ｐ形領域５０とエミッタ電極１２との間に設けられる。層間絶縁層２８は、ｐ形領域５０と、ｐ形領域５０の直上のエミッタ電極１２との間を電気的に分離する。
第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、メインゲート電極２１に電気的に接続される。第１のゲート電極パッド１０１とメインゲート電極２１は、例えば、図示しない金属配線で接続される。第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。
第２のゲート電極パッド１０２は、コントロールゲート電極２２に電気的に接続される。第２のゲート電極パッド１０２とコントロールゲート電極２２は、例えば、図示しない金属配線で接続される。第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。
ゲートドライバ回路１５０は、例えば、ＩＧＢＴ４００と同一のモジュール内、又は、ＩＧＢＴ４００と同一の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ４００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０１及び第２のゲート電極パッド１０２に、所望の第１のゲート電圧（Ｖｇ１）及び所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる。第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。
次に、ＩＧＢＴ４００の駆動方法は、ＩＧＢＴ１００の駆動方法と同様である。したがって、ＩＧＢＴ４００の駆動方法については記述を省略する。
次に、第４の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが望まれる。
第４の実施形態のＩＧＢＴ４００は、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第１の接触面積と定義し、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義した場合に、第１の接触面積が第２の接触面積よりも大きい。言い換えれば、第２の接触面積は、第１の接触面積以下である。
第４の実施形態のＩＧＢＴ４００は、メインゲートトレンチ３１ｂとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第３の接触面積と定義し、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の半導体層１０とエミッタ電極１２とが接触する領域の面積を、第２の接触面積と定義した場合に、第３の接触面積が第２の接触面積よりも大きい。言い換えれば、第２の接触面積は、第３の接触面積以下である。
ＩＧＢＴ４００では、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の領域でエミッタ電極１２が半導体層１０に接する面積が、メインゲートトレンチ３１ａとコントロールゲートトレンチ３２ａとの間の領域で半導体層１０とエミッタ電極１２とが接触する面積と比較して小さくなる。また、ＩＧＢＴ４００では、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の領域でエミッタ電極１２が半導体層１０に接する面積が、メインゲートトレンチ３１ｂとダミーゲートトレンチ３３ｄとの間の半導体層１０との間の領域でエミッタ電極１２とが接触する面積と比較して小さくなる。したがって、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の領域では、オン状態の際に、ドリフト領域４０からエミッタ電極１２へのホールの排出が抑制される。したがって、ＩＧＢＴ４００のオン抵抗が低減される。
オン抵抗を低減する観点から、第１の接触面積は第２の接触面積の１０倍以上であることが好ましい。オン抵抗を低減する観点から、第３の接触面積は第２の接触面積の１０倍以上であることが好ましい。
また、オン抵抗を低減する観点から、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間の領域では、半導体層１０とエミッタ電極１２は接触しないことが好ましい。すなわち、第２の接触面積がゼロであることが好ましい。
また、ＩＧＢＴ４００は、バリア領域４２を設けることで、オン状態の際に、ドリフト領域４０の中のホールがエミッタ電極１２へ排出されることが制限される。したがって、ＩＧＢＴ４００のオン抵抗が低減する。更に、ＩＧＢＴ４００では、オン状態の際に、第２のゲート電極パッド１０２に正の電圧である第１の電圧（Ｖ１）が印加されることにより、コントロールゲート絶縁膜１７に接するバリア領域４２にｎ形蓄積層が形成される。ｎ形蓄積層が形成されることで、更に、バリア領域４２を通ってエミッタ電極１２へホールが排出されることが制限される。したがって、更にＩＧＢＴ４００のオン抵抗が低減する。
上述のように、ＩＧＢＴ４００ではオン抵抗が低減する。しかし、ＩＧＢＴ４００のオン状態でのドリフト領域４０のキャリア濃度が大きくなるため、ＩＧＢＴ４００をオフ状態にする際にドリフト領域４０からのホールの排出が遅くなり、ターンオフ時間が長くなるおそれがある。
第４の実施形態のＩＧＢＴ４００は、メインゲートトレンチ３１内のメインゲート電極２１と、コントロールゲートトレンチ３２内のコントロールゲート電極２２とを備える。メインゲート電極２１に印加される第１のゲート電圧（Ｖｇ１）と、コントロールゲート電極２２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。
ＩＧＢＴ４００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、コントロールゲート電極２２と対向し、コントロールゲート絶縁膜１７に接するドリフト領域４０及びコントロールゲート絶縁膜１７に接するバリア領域４２にｐ形反転層が形成される。
第２のゲート電圧（Ｖｇ２）を負電圧にすることで、ドリフト領域４０よりもｎ形不純物濃度が高いバリア領域４２にもｐ形反転層を形成することが可能となる。
ドリフト領域４０のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域４０の第１の面Ｐ１側のキャリア蓄積量が少なくなる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際には、既に、ドリフト領域４０の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ４００のスイッチング損失を低減することが可能となる。
第４の実施形態のＩＧＢＴ４００では、ターンオフ時にバリア領域４２にｐ形反転層を形成することで、ドリフト領域４０からのホールの排出が促進され、ターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
なお、第１の電圧（Ｖ１）を、例えば、０Ｖとすることも可能である。
ＩＧＢＴ４００では、ターンオフ時に、コントロールゲート電極２２に負電圧を印加してコントロールゲートトレンチ３２の近傍にｐ形反転層が形成され、ホールの排出経路が形成される。このため、コントロールゲートトレンチ３２の近傍の電界強度が高くなり、ダイナミックアバランシェ現象が発生し、ＩＧＢＴ４００の破壊や長期的な特性変動が起こるおそれがある。長期的な特性変動とは、例えば、ＩＧＢＴ４００の長期的な使用によって生じるスイッチング特性の変動である。
ＩＧＢＴ４００では、コントロールゲートトレンチ３２に隣り合ってメインゲートトレンチ３１が設けられる。ＩＧＢＴ４００では、コントロールゲート電極２２に隣り合ってメインゲート電極２１が設けられる。
メインゲート電極２１を有するトランジスタは、エミッタ電極１２からドリフト領域４０に電子を注入する。このため、ＩＧＢＴ４００では、ホールの排出経路に隣り合って電子の注入経路が存在することになる。したがって、コントロールゲートトレンチ３２の近傍の電界強度が低くなる。よって、ダイナミックアバランシェ現象に起因するＩＧＢＴ４００の破壊や長期的な特性変動が抑制される。
また、ＩＧＢＴ４００では、コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間に、ダミーゲートトレンチ３３ａが設けられる。コントロールゲートトレンチ３２ａとダミーゲートトレンチ３３ｄとの間に、更にダミーゲートトレンチ３３ａを設けることで、半導体層１０にトレンチを一定の周期的で設けることが可能となる。したがって、トレンチのパターンを安定して形成することが可能となる。
また、ダミーゲートトレンチ３３ａを設けることにより、ＩＧＢＴ４００のオフ状態での、コントロールゲートトレンチ３２ａとコントロールゲートトレンチ３２ｂとの間の領域での電界強度が緩和され、ＩＧＢＴ４００の耐圧が向上する。
以上、第４の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。また、第４の実施形態のＩＧＢＴによれば、アバランシェブレークダウンに起因する破壊が抑制される。
第１ないし第４の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第４の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。
第１及び第２の実施形態においては、２つのコントロールゲートトレンチ３２の間に、１つのダミーゲートトレンチ３３が挟まれる場合を例に説明したが、ダミーゲートトレンチ３３の数は２つ以上であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ａ メインゲート電極（第１のゲート電極）
２１ｂ メインゲート電極（第２のゲート電極）
２１ｃ メインゲート電極（第７のゲート電極）
２２ａ コントロールゲート電極（第３のゲート電極）
２２ｂ コントロールゲート電極（第４のゲート電極）
２２ｃ コントロールゲート電極（第６のゲート電極）
２３ａ ダミーゲート電極（第５のゲート電極）
２３ｄ ダミーゲート電極（第４のゲート電極）
２８ 層間絶縁層
３１ａ メインゲートトレンチ（第１のトレンチ）
３１ｂ メインゲートトレンチ（第２のトレンチ）
３１ｃ メインゲートトレンチ（第７のトレンチ）
３２ａ コントロールゲートトレンチ（第３のトレンチ）
３２ｂ コントロールゲートトレンチ（第４のトレンチ）
３２ｃ コントロールゲートトレンチ（第６のトレンチ）
３３ａ ダミーゲートトレンチ（第５のトレンチ）
３３ｄ ダミーゲートトレンチ（第４のトレンチ）
３６ コレクタ領域（第１の半導体領域）
４０ ドリフト領域（第２の半導体領域）
４４ ベース領域（第３の半導体領域）
４６ａ エミッタ領域（第４の半導体領域）
４６ｂ エミッタ領域（第５の半導体領域）
４６ｃ エミッタ領域（第６の半導体領域）
４８ コンタクト領域（第７の半導体領域）
５０ ｐ形領域（第８の半導体領域）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１のゲート電極パッド
１０２ 第２のゲート電極パッド
１５０ ゲートドライバ回路（制御回路）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (11)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びる第１のトレンチと、
    前記第１の面の側に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１の面の側の前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第１のトレンチと隣り合い、前記第１の方向に延びる第３のトレンチと、
    前記第１の面の側の前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチと隣り合い、前記第１の方向に延びる第４のトレンチと、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチに接し、前記第３のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第２のトレンチに接し、前記第４のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続され、前記第１のトレンチと前記第３のトレンチとの間の前記半導体層との第１の接触面積が前記第３のトレンチと前記第４のトレンチとの間の前記半導体層との間の第２の接触面積よりも大きく、前記第２のトレンチと前記第４のトレンチとの間の前記半導体層との第３の接触面積が前記第２の接触面積よりも大きい第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極及び前記第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第３のゲート電極と前記第４のゲート電極と電気的に接続され、第２のゲート電圧が印加され、前記第１のゲート電極パッドと電気的に分離された第２のゲート電極パッドと、
    を備え、
    前記第１の電極に電気的に接続され、かつ、前記第３のトレンチに接する第２導電形の半導体領域は存在せず、
    前記第１の電極に電気的に接続され、かつ、前記第４のトレンチに接する第２導電形の半導体領域は存在しない、半導体装置。
  2. 前記半導体層は、前記第１の面の側の前記第３のトレンチと前記第４のトレンチとの間に設けられ、前記第１の方向に延びる第５のトレンチと、
    前記第５のトレンチの中に設けられた第５のゲート電極と、を有する請求項１記載の半導体装置。
  3. 前記第５のゲート電極は前記第１の電極に電気的に接続される請求項２記載の半導体装置。
  4. 前記半導体層は、前記第１の面の側に、前記第３のトレンチとの間に前記第１のトレンチが位置し、前記第１の方向に延びる第６のトレンチと、
    前記第６のトレンチの中に設けられ、前記第２のゲート電極パッドに電気的に接続された第６のゲート電極と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチに接し、前記第６のトレンチと離間し、前記第１のトレンチと前記第６のトレンチとの間に設けられ、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第６の半導体領域と、を有し、
    前記第４の半導体領域は、前記第１のトレンチと前記第３のトレンチとの間に設けられる請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びる第１のトレンチと、
    前記第１の面の側に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１の面の側の前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第１のトレンチと隣り合い、前記第１の方向に延びる第３のトレンチと、
    前記第１の面の側の前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチと隣り合い、前記第１の方向に延びる第４のトレンチと、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチに接し、前記第３のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第２のトレンチに接し、前記第４のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続され、前記第１のトレンチと前記第３のトレンチとの間の前記半導体層との第１の接触面積が前記第３のトレンチと前記第４のトレンチとの間の前記半導体層との間の第２の接触面積よりも大きく、前記第２のトレンチと前記第４のトレンチとの間の前記半導体層との第３の接触面積が前記第２の接触面積よりも大きい第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極及び前記第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第３のゲート電極と前記第４のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、
    を備え、
    前記半導体層は、前記第１の面の側に、前記第３のトレンチとの間に前記第１のトレンチが位置し、前記第１の方向に延びる第７のトレンチと、
    前記第７のトレンチの中に設けられ、前記第１のゲート電極パッドに電気的に接続された第７のゲート電極と、を有し、
    前記第４の半導体領域は、前記第１のトレンチと前記第７のトレンチとの間に設けられる、半導体装置。
  6. 前記半導体層は、前記第３の半導体領域と前記第１の面との間に設けられ、前記第３のトレンチに接し、前記第３の半導体領域よりも第１導電形不純物濃度の高い第１導電形の第７の半導体領域とを有する請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記半導体層は、前記第３の半導体領域と前記第１の面との間に設けられ、前記第３のトレンチと前記第４のトレンチとの間に設けられ、前記第３の半導体領域よりも第１導電形不純物濃度の高い第１導電形の第８の半導体領域とを有する請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びる第１のトレンチと、
    前記第１の面の側に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１の面の側の前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第１のトレンチと隣り合い、前記第１の方向に延びる第３のトレンチと、
    前記第１の面の側の前記第３のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチと隣り合い、前記第１の方向に延びる第４のトレンチと、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチに接し、前記第３のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第４の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第２のトレンチに接し、前記第４のトレンチと離間し、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続され、前記第１のトレンチと前記第３のトレンチとの間の前記半導体層との第１の接触面積が前記第３のトレンチと前記第４のトレンチとの間の前記半導体層との間の第２の接触面積よりも大きく、前記第２のトレンチと前記第４のトレンチとの間の前記半導体層との第３の接触面積が前記第２の接触面積よりも大きい第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極及び前記第２のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、
    を備え、
    前記第４のゲート電極は、前記第１の電極に電気的に接続される半導体装置。
  9. 前記半導体層は、前記第１の面の側の前記第３のトレンチと前記第４のトレンチとの間に設けられ、前記第１の方向に延びる第５のトレンチと、
    前記第５のトレンチの中に設けられ、前記第１の電極に電気的に接続される第５のゲート電極と、を有する請求項８記載の半導体装置。
  10. 前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、
    を備えた半導体回路。
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