CN113497134A - 半导体装置以及半导体电路 - Google Patents

半导体装置以及半导体电路 Download PDF

Info

Publication number
CN113497134A
CN113497134A CN202010614637.5A CN202010614637A CN113497134A CN 113497134 A CN113497134 A CN 113497134A CN 202010614637 A CN202010614637 A CN 202010614637A CN 113497134 A CN113497134 A CN 113497134A
Authority
CN
China
Prior art keywords
trench
region
gate electrode
voltage
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010614637.5A
Other languages
English (en)
Other versions
CN113497134B (zh
Inventor
岩鍜治阳子
末代知子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN113497134A publication Critical patent/CN113497134A/zh
Application granted granted Critical
Publication of CN113497134B publication Critical patent/CN113497134B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

实施方式提供能够降低开关损耗的半导体装置以及半导体电路。实施方式的半导体装置具备：半导体层，具有第一及第二面、第一及第二沟槽、与第一沟槽相邻的第三沟槽、与第二沟槽相邻的第四沟槽及第一至第四半导体区域；第一至第四栅极电极，分别设置于第一至第四沟槽中；第一面侧的第一电极，其与第一沟槽和第三沟槽间的半导体层的第一接触面积大于其与第三沟槽和第四沟槽间的半导体层之间的第二接触面积，其与第二沟槽和第四沟槽间的半导体层的第三接触面积大于第二接触面积；第二面侧的第二电极；与第一及第二栅极电极连接的第一栅极电极焊盘；以及与第三以及第四栅极电极连接的第二栅极电极焊盘。

Description

半导体装置以及半导体电路
【关联申请】
本申请享受以日本专利申请2020-50273号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置以及半导体电路。
背景技术
作为电力用的半导体装置的一例，有Insulated Gate Bipolar Transistor(IGBT)。IGBT例如在集电极电极上设置有p型的集电极区域、n型的漂移区域、p型的基极区域。而且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，中间隔着栅极绝缘膜而设置栅极电极。并且，在与p型的基极区域表面的沟槽邻接的区域，设置有与发射极电极连接的n型的发射极区域。
在IGBT中，通过对栅极电极施加阈值电压以上的正电压，由此在p型的基极区域形成沟道。然后，在从n型的发射极区域向n型的漂移区域注入电子的同时，从集电极区域向n型的漂移区域注入空穴。由此，在集电极电极与发射极电极间流过以电子和空穴为载流子的电流。
为了降低IGBT的导通电阻，增大导通状态的n型的漂移区域的载流子浓度是有效的。另一方面，在IGBT关断时，若n型的漂移区域的载流子的排出变慢，则关断时间变长，开关损失增大。
作为实现导通电阻的降低和开关损失的降低的兼顾的方法，提出了双栅极驱动。双栅极驱动是将栅极的驱动系统设为2系统，通过改变2个栅极的驱动定时来缩短IGBT的开关时间，降低开关损耗的技术。因此，能够实现导通电阻的降低和开关损耗的降低的兼顾。
发明内容
本发明的实施方式提供能够降低开关损耗的半导体装置以及半导体电路。
实施方式的半导体装置具备：半导体层，具有第一面和与所述第一面对置的第二面，所述半导体层具有：第一沟槽，设置于所述第一面侧，在与所述第一面平行的第一方向上延伸；第二沟槽，设置于所述第一面侧，在所述第一方向上延伸；第三沟槽，设置于所述第一面侧的所述第一沟槽与所述第二沟槽之间，与所述第一沟槽相邻，在所述第一方向上延伸；第四沟槽，设置于所述第一面侧的所述第三沟槽与所述第二沟槽之间，与所述第二沟槽相邻，在所述第一方向上延伸；第一导电型的第一半导体区域；第二导电型的第二半导体区域，设置于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，设置于所述第二半导体区域与所述第一面之间；第二导电型的第四半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第一沟槽接触，与所述第三沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；及第二导电型的第五半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第二沟槽接触，与所述第四沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；第一栅极电极，设置于所述第一沟槽中；第二栅极电极，设置于所述第二沟槽中；第三栅极电极，设置于所述第三沟槽中；第四栅极电极，设置于所述第四沟槽中，第一电极，设置于所述半导体层的所述第一面侧，与所述第四半导体区域及所述第五半导体区域电连接，所述第一电极与所述第一沟槽和所述第三沟槽间的所述半导体层的第一接触面积，大于所述第一电极与所述第三沟槽和所述第四沟槽间的所述半导体层之间的第二接触面积，所述第一电极与所述第二沟槽和所述第四沟槽间的所述半导体层的第三接触面积大于所述第二接触面积；第二电极，设置于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；第一栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第一栅极电极及所述第二栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第三栅极电极及所述第四栅极电极电连接，被施加第二栅极电压。
附图说明
图1第一实施方式的半导体电路的示意图。
图2是第一实施方式的半导体装置的一部分的示意剖视图。
图3是第一实施方式的半导体装置的一部分的示意俯视图。
图4是第一实施方式的半导体装置的驱动方法的说明图。
图5是第二实施方式的半导体电路的示意图。
图6是第二实施方式的半导体装置的一部分的示意剖视图。
图7是第二实施方式的半导体装置的一部分的示意俯视图。
图8是第三实施方式的半导体装置的一部分的示意剖视图。
图9是第四实施方式的半导体电路的示意图。
图10是第四实施方式的半导体装置的一部分的示意剖视图。
图11是第四实施方式的半导体装置的一部分的示意俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的部件等标注相同的附图标记，对已说明过一次的部件等适当地省略其说明。
在本说明书中，在有n+型、n型、n-型的标记的情况下，意味着n型的杂质浓度按照n+型、n型、n-型的顺序变低。另外，在有p+型、p型、p-型的标记的情况下，意味着p型的杂质浓度按照p+型、p型、p-型的顺序变低。
在本说明书中，半导体区域的杂质浓度的分布及绝对值，例如能够使用二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)进行测定。另外，两个半导体区域的杂质浓度的相对大小关系例如能够使用扫描型静电电容显微镜法(ScanningCapacitance Microscopy：SCM)进行判定。另外，杂质浓度的分布及绝对值能够使用例如扩展电阻测定法(Spreading Resistance Analysis：SRA)进行测定。在SCM以及SRA中，求出半导体区域的载流子浓度的相对的大小关系或绝对值。通过假定杂质的活化率，从而能够根据SCM及SRA的测定结果，求出2个半导体区域的杂质浓度之间的相对的大小关系、杂质浓度的分布及杂质浓度的绝对值。
(第一实施方式)
第一实施方式的半导体装置具备：半导体层，具有第一面和与第一面对置的第二面，所述半导体层具有：第一沟槽，设置于第一面侧，在与第一面平行的第一方向上延伸；第二沟槽，设置于第一面侧，在第一方向上延伸；第三沟槽，设置于第一面侧的第一沟槽与第二沟槽之间，与第一沟槽相邻，在第一方向上延伸；第四沟槽，设置于第一面侧的第三沟槽与第二沟槽之间，与第二沟槽相邻，在第一方向上延伸；第一导电型的第一半导体区域；第二导电型的第二半导体区域，设置于第一半导体区域与第一面之间；第一导电型的第三半导体区域，设置于第二半导体区域与第一面之间；第二导电型的第四半导体区域，设置于第三半导体区域与第一面之间，与第一沟槽接触，与第三沟槽分离，与第二半导体区域相比第二导电型杂质浓度高；以及第二导电型的第五半导体区域，设置于第三半导体区域与第一面之间，与第二沟槽接触，与第四沟槽分离，与第二半导体区域相比第二导电型杂质浓度高；设置于第一沟槽中的第一栅极电极；设置于第二沟槽中的第三栅极电极；设置于第三沟槽中的第三栅极电极；设置于第四沟槽中的第四栅极电极；第一电极，设置于半导体层的第一面侧，与第四半导体区域及第五半导体区域电连接，与第一沟槽和第三沟槽间的半导体层之间的第一接触面积大于与第三沟槽和第四沟槽间的半导体层之间的第二接触面积，与第二沟槽和第四沟槽间的半导体层之间的第三接触面积大于第二接触面积；第二电极，设置于半导体层的第二面侧，与第一半导体区域电连接；第一栅极电极焊盘，设置于半导体层的第一面侧，与第一栅极电极及第二栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设置于半导体层的第一面侧，与第三栅极电极及第四栅极电极电连接，被施加第二栅极电压。
第一实施方式的半导体电路，具备：所述半导体装置；以及控制电路，驱动所述半导体装置，在使第一栅极电压从导通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，在第一导电型为p型的情况下第二电压为负电压，在第一导电型为n型的情况下第二电压为正电压。
第一实施方式的半导体电路由半导体装置和控制半导体装置的控制电路构成。
第一实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT100。IGBT100是能够进行双栅极驱动的IGBT。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第一实施方式的控制电路是栅极驱动电路150。
图1是第一实施方式的半导体电路的示意图。图1示出主栅极沟槽、控制栅极沟槽、虚设栅极沟槽、主栅极电极，控制栅极电极、虚设栅极电极、主栅极绝缘膜、控制栅极绝缘膜，虚设栅极绝缘膜、第一栅极电极焊盘、第二栅极电极焊盘、以及控制电路的配置及连接关系。图2是第一实施方式的半导体装置的一部分的示意剖视图。图3是第一实施方式的半导体装置的一部分的示意俯视图。图3是第一面P1的俯视图。图2是图3的AA’剖面。
第一实施方式的IGBT100，具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极绝缘膜16、控制栅极绝缘膜17、虚设栅极绝缘膜18、主栅极电极21a(第一栅极电极)、主栅极电极21b(第二栅极电极)、控制栅极电极22a(第三栅极电极)、控制栅极电极22b(第四栅极电极)、控制栅极电极22c(第六栅极电极)、控制栅极电极22d、虚设栅极电极23a(第五栅极电极)、虚设栅极电极23b、虚设栅极电极23c、层间绝缘层28、第一栅极电极焊盘101、第二栅极电极焊盘102。
以下，有时将主栅极电极21a、主栅极电极21b统称而称为主栅极电极21。另外，有时将控制栅极电极22a、控制栅极电极22b、控制栅极电极22c、控制栅极电极22d统称而称为控制栅极电极22。另外，有时将虚设栅极电极23a、虚设栅极电极23b、虚设栅极电极23c统称而称为虚设栅极电极23。
在半导体层10中，设置有主栅极沟槽31a(第一沟槽)、主栅极沟槽31b(第二沟槽)、控制栅极沟槽32a(第三沟槽)、控制栅极沟槽32b(第四沟槽)、控制栅极沟槽32c(第六沟槽)、控制栅极沟槽32d、虚设栅极沟槽33a(第五沟槽)、虚设栅极沟槽33b、虚设栅极沟槽33c、集电极区域36(第一半导体区域)、缓冲区域38、漂移区域40(第二半导体区域)、势垒区域42、基极区域44(第三半导体区域)、发射极区域46a(第四半导体区域)、发射极区域46b(第五半导体区域)、发射极区域46c(第六半导体区域)、发射极区域46d、接触区域48(第七半导体区域)、以及p型区域50(第八半导体区域)。
以下，有时将主栅极沟槽31a、主栅极沟槽31b统称而称为主栅极沟槽31。另外，有时将控制栅极沟槽32a、控制栅极沟槽32b、控制栅极沟槽32c、控制栅极沟槽32d统称而称为控制栅极沟槽32。另外，有时将虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c统称而称为虚设栅极沟槽33。另外，有时将发射极区域46a、发射极区域46b、发射极区域46c、发射极区域46d统称而称为发射极区域46。
半导体层10具有第一面P1和与第一面P1对置的第二面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如为40μm以上700μm以下。
在本说明书中，将与第一面P1平行的一个方向称为第一方向。另外，将与第一面P1平行且与第一方向正交的方向称为第二方向。另外，将第一面P1的法线方向称为第三方向。另外，在本说明书中，“深度”定义为以第一面P1为基准的第三方向的距离。
发射极电极12设置于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1接触。发射极电极12例如是金属。
发射极电极12与发射极区域46、接触区域48以及基极区域44电连接。发射极电极12与发射极区域46a、发射极区域46b、发射极区域46c、发射极区域46d电连接。发射极电极12被施加发射极电压。发射极电压例如为0V。
将主栅极沟槽31a和控制栅极沟槽32a间的半导体层10与发射极电极12接触的区域的面积定义为第一接触面积。另外，将控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积。
第一接触面积比第二接触面积大。第一接触面积是第二接触面积的例如10倍以上。例如，在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中，半导体层10与发射极电极12不接触。
将主栅极沟槽31b和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第三接触面积。第三接触面积比第二接触面积大。第三接触面积是第二接触面积的例如10倍以上。
在图2的剖面中，控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12完全不接触。也可以采用在控制栅极沟槽32a和控制栅极沟槽32b间的一部分，半导体层10与发射极电极12接触的构成。也可以采用在控制栅极沟槽32a和控制栅极沟槽32b间的整个区域，半导体层10与发射极电极12完全不接触的构成。在该情况下，第二接触面积为零。
集电极电极14设置于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2接触。集电极电极14例如是金属。
集电极电极14与p型的集电极区域36电连接。集电极电极14被施加集电极电压。集电极电压例如为200V以上且6500V以下。
集电极区域36为p型的半导体区域。集电极区域36与集电极电极14电连接。集电极区域36与集电极电极14接触。
集电极区域36在IGBT100的导通状态时成为空穴(空穴)的供给源。
缓冲区域38是n型的半导体区域。缓冲区域38被设置于集电极区域36与第一面P1之间。缓冲区域38具有在IGBT100的断开状态时抑制耗尽层的延伸的功能。也可以采用不设置缓冲区域38的构成。
漂移区域40是n-型的半导体区域。漂移区域40被设置于集电极区域36与第一面P1之间。漂移区域40被设置于缓冲区域38与第一面P1之间。漂移区域40的n型杂质浓度低于缓冲区域38的n型杂质浓度。
漂移区域40在IGBT100的导通状态时成为导通电流的路径。漂移区域40具有在IGBT100的断开状态时被耗尽从而维持IGBT100的耐压的功能。
势垒区域42是n型的半导体区域。势垒区域42被设置于漂移区域40与第一面P1之间。势垒区域42被设置于漂移区域40与基极区域44之间。
势垒区域42的n型杂质浓度高于漂移区域40的n型杂质浓度。势垒区域42的n型杂质的最大浓度例如为漂移区域40的n型杂质浓度的100倍以上。
通过将与漂移区域40相比n型杂质浓度高的势垒区域42设置于第一面P1侧，从而在IGBT100为导通状态时，漂移区域40中的空穴向发射电极12的排出被限制。因此，漂移区域40的第一面P1侧的载流子浓度变高。因此，势垒区域42具有降低IGBT100的导通电阻的功能。
另外，漂移区域40和势垒区域42同样是n型杂质区域，n型杂质浓度从漂移区域40向势垒区域42连续地变高。另外，也可以采用不设置势垒区域42的构成。
基极区域44是p型的半导体区域。基极区域44设置于漂移区域40与第一面P1之间。基极区域44设置于势垒区域42与第一面P1之间。
基极区域44的深度例如为4μm以下。在基极区域44的与主栅极电极21对置的区域，在IGBT100的导通状态时形成反型层。基极区域44作为晶体管的沟道区域发挥功能。
发射极区域46是n+型的半导体区域。发射极区域46设置于基极区域44与第一面P1之间。发射极区域46在第一面P1上在第一方向上延伸。
发射极区域46与主栅极沟槽31接触。发射极区域46与主栅极绝缘膜16接触。发射极区域46与控制栅极沟槽32分离。发射极区域46与控制栅极沟槽32不接触。发射极区域46与控制栅极绝缘膜17分离。发射极区域46与控制栅极绝缘膜17不接触。
发射极区域46a设置于主栅极沟槽31a与控制栅极沟槽32a之间。发射极区域46a与主栅极沟槽31a接触。发射极区域46a与控制栅极沟槽32a分离。
发射极区域46b设置于主栅极沟槽31b与控制栅极沟槽32b之间。发射极区域46b与主栅极沟槽31b接触。发射极区域46a与控制栅极沟槽32b分离。
发射极区域46c设置于主栅极沟槽31a与控制栅极沟槽32c之间。发射极区域46c与主栅极沟槽31a接触。发射极区域46a与控制栅极沟槽32c分离。
发射极区域46的n型杂质浓度高于漂移区域40的n型杂质浓度。
发射极区域46与发射极电极12电连接。发射极区域46与发射极电极12接触。发射极区域46在具有主栅极电极21的晶体管的导通状态时成为电子的供给源。
接触区域48是p+型的半导体区域。接触区域48设置于基极区域44与第一面P1之间。接触区域48在第一面P1上在第一方向上延伸。
接触区域48与发射极电极12电连接。接触区域48与发射极电极12的接触区域在第一方向上连续地延伸。接触区域48的p型杂质浓度高于基极区域44的p型杂质浓度。
p型区域50是p+型的半导体区域。p型区域50设置于基极区域44与第一面P1之间。p型区域50在第一面P1上在第一方向上延伸。p型区域50例如在未图示的区域与发射极电极12电连接。接触区域48的p型杂质浓度高于基极区域44的p型杂质浓度。
p型区域50例如在未图示的接触部分与发射极电极12电连接。在接触部分，p型区域50与发射极电极12接触。接触部分例如设置于比控制栅极沟槽32、虚设栅极沟槽33的端部靠外侧的区域。接触部分例如在控制栅极沟槽32与虚设栅极沟槽33之间的区域在第一方向上断续地设置。
p型区域50具有降低接触部分与基极区域44之间的电阻，而促进空穴从基极区域44排出的功能。
另外，也可以采用不设置p型区域50的构成。
如图3所示，主栅极沟槽31在第一面P1上在与第一面P1平行的第一方向上延伸。主栅极沟槽31a、主栅极沟槽31b在第一面P1上在与第一面P1平行的第一方向上延伸。
主栅极沟槽31具有条纹形状。多个主栅极沟槽31例如在与第一方向正交的第二方向上反复配置。
主栅极沟槽31贯通基极区域44和势垒区域42，并到达漂移区域40。主栅极沟槽31的深度例如为4μm以上且8μm以下。
主栅极电极21设置于主栅极沟槽31中。主栅极电极21a设置于主栅极沟槽31a中。主栅极电极21b设置于主栅极沟槽31b中。
主栅极电极21例如是半导体或金属。主栅极电极21例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
主栅极电极21与第一栅极电极焊盘101电连接。主栅极电极21a和主栅极电极21b与第一栅极电极焊盘101电连接。
主栅极绝缘膜16设置于主栅极电极21与半导体层10之间。主栅极绝缘膜16设置于主栅极电极21与漂移区域40之间、主栅极电极21与势垒区域42之间、主栅极电极21与基极区域44之间、以及主栅极电极21与发射极区域46之间。主栅极绝缘膜16与漂移区域40、势垒区域42、基极区域44以及发射极区域46接触。主栅极绝缘膜16例如是氧化硅。
如图3所示，控制栅极沟槽32在第一面P1上在与第一面P1平行的第一方向上延伸。控制栅极沟槽32a、控制栅极沟槽32b、控制栅极沟槽32c、控制栅极沟槽32d在第一面P1上，在与第一面P1平行的第一方向上延伸。
控制栅极沟槽32具有条纹形状。多个控制栅极沟槽32例如在与第一方向正交的第二方向上反复配置。
控制栅极沟槽32贯通基极区域44和势垒区域42，并到达漂移区域40。控制栅极沟槽32的深度例如为4μm以上且8μm以下。
主栅极沟槽31a位于控制栅极沟槽32a与控制栅极沟槽32c之间。
控制栅极电极22设置于控制栅极沟槽32中。控制栅极电极22a设置于控制栅极沟槽32a中。控制栅极电极22b设置于控制栅极沟槽32b中。控制栅极电极22c设置于控制栅极沟槽32c中。控制栅极电极22d设置于控制栅极沟槽32d中。
控制栅极电极22例如是半导体或金属。控制栅极电极22例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
控制栅极电极22与第二栅极电极焊盘102电连接。控制栅极电极22a、控制栅极电极22b、控制栅极电极22c以及控制栅极电极22d与第二栅极电极焊盘102电连接。
控制栅极绝缘膜17设置于控制栅极电极22与半导体层10之间。控制栅极绝缘膜17设置于控制栅极电极22与漂移区域40之间、控制栅极电极22与势垒区域42之间、控制栅极电极22与基极区域44之间、以及控制栅极电极22与接触区域48之间。控制栅极绝缘膜17与漂移区域40、势垒区域42、基极区域44以及接触区域48接触。控制栅极绝缘膜17与发射极区域46不接触。控制栅极绝缘膜17与发射极区域46分离。控制栅极绝缘膜17例如是氧化硅。
虚设栅极沟槽33如图3所示那样，在第一面P1上，在与第一面P1平行的第一方向上延伸。虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c在第一面P1上，在与第一面P1平行的第一方向延伸。
虚设栅极沟槽33具有条纹形状。多个虚设栅极沟槽33例如在与第一方向正交的第二方向上反复配置。
虚设栅极沟槽33贯通基极区域44以及势垒区域42，并到达漂移区域40。虚设栅极沟槽33的深度例如为4μm以上且8μm以下。
虚设栅极电极23设置于虚设栅极沟槽33中。虚设栅极电极23a设置于虚设栅极沟槽33a中。虚设栅极电极23b设置于虚设栅极沟槽33b中。虚设栅极电极23c设置于虚设栅极沟槽33c中。
虚设栅极电极23例如是半导体或金属。虚设栅极电极23例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
虚拟栅极电极23例如与发射极电极12电连接。虚设栅极电极23a、虚设栅极电极23b以及虚设栅极电极23c例如与发射极电极12电连接。
虚设栅极绝缘膜18设置于虚设栅极电极23与半导体层10之间。虚设栅极绝缘膜18设置于虚设栅极电极23与漂移区域40之间、虚设栅极电极23与势垒区域42之间、虚设栅极电极23与基极区域44之间、以及虚设栅极电极23与p型区域50之间。虚设栅极绝缘膜18与漂移区域40、势垒区域42、基极区域44以及p型区域50接触。虚设栅极绝缘膜18与发射极区域46不接触。虚设栅极绝缘膜18例如是氧化硅。
在IGBT100中，与控制栅极沟槽32相邻地设置有主栅极沟槽31。在IGBT100中，与控制栅极电极22相邻地设置有主栅极电极21。
在IGBT100中，在两个控制栅极沟槽32之间设置有至少一个虚设栅极沟槽33。在两个控制栅极电极22之间设置有至少一个虚拟栅极电极23。
层间绝缘层28设置于主栅极电极21与发射极电极12之间、控制栅极电极22与发射极电极12之间、以及虚设栅极电极23与发射极电极12之间。层间绝缘层28将主栅极电极21与发射极电极12之间、控制栅极电极22与发射极电极12之间、以及虚设栅极电极23与发射极电极12之间电分离。
层间绝缘层28设置于p型区域50与发射极电极12之间。层间绝缘层28将p型区域50与p型区域50的正上方的发射极电极12之间电分离。
第一栅极电极焊盘101设置于半导体层10的第一面P1侧。第一栅极电极焊盘101与主栅极电极21电连接。第一栅极电极焊盘101和主栅极电极21例如通过未图示的金属布线连接。对第一栅极电极焊盘101施加第一栅极电压(Vg1)。
第二栅极电极焊盘102与控制栅极电极22电连接。第二栅极电极焊盘102和控制栅极电极22例如通过未图示的金属布线连接。对第二栅极电极焊盘102施加第二栅极电压(Vg2)。
栅极驱动电路150例如设置于与IGBT100相同的模块内或者与IGBT100相同的电路基板上。栅极驱动电路150具有驱动IGBT100的功能。
栅极驱动电路150具有在期望的定时向第一栅极电极焊盘101及第二栅极电极焊盘102施加期望的第一栅极电压(Vg1)及期望的第二栅极电压(Vg2)的功能。
栅极驱动电路150在使第一栅极电压(Vg1)从导通电压变化为关断电压之前，使第二栅极电压(Vg2)从第一电压变化为第二电压。在第一导电型为p型的情况下为第二电压负电压，在第一导电型为n型的情况下第二电压为正电压。
接着，对IGBT100的驱动方法进行说明。
图4是第一实施方式的半导体装置的驱动方法的说明图。图4是对第一栅极电极焊盘101施加的第一栅极电压(Vg1)和对第二栅极电极焊盘102施加的第二栅极电压(Vg2)的时序图。
以下，具有主栅极电极21的晶体管的构造和具有控制栅极电极22的构造并不是被明确地分离的构造，但为了便于说明动作，设为具有主栅极电极21的晶体管的记载。
在IGBT100的断开状态下，例如对发射极电极12施加发射极电压。发射极电压例如为0V。集电极电极14被施加集电极电压。集电极电压例如为200V以上且6500V以下。
在IGBT100的断开状态下，对第一栅极电极焊盘101施加关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。因此，对主栅极电极21也施加关断电压(Voff)。
关断电压(Voff)是比具有主栅极电极21的晶体管未成为导通状态的阈值电压小的电压，例如为0V或负电压。
在断开状态下，与主栅极电极21对置且与主栅极绝缘膜16接触的基极区域44并未形成n型反型层。
在IGBT100的断开状态下，对第二栅极电极焊盘102施加初始电压(V0)。初始电压(V0)例如是在与控制栅极电极22对置、并与控制栅极绝缘膜17接触的漂移区域40不形成p型反型层的电压。初始电压(V0)例如为0V或正电压。
在使IGBT100为导通状态时(图4的时刻t1)，对第一栅极电极焊盘101施加导通电压(Von)。第一栅极电压(Vg1)成为导通电压(Von)。对主栅极电极21也施加导通电压(Von)。
导通电压(Von)是指超过具有主栅极电极21的晶体管的阈值电压的正电压。导通电压(Von)例如为15V。通过向主栅极电极21施加导通电压(Von)，由此具有主栅极电极21的晶体管成为导通状态。
在使IGBT100为导通状态时(图4的时刻t1)，对第二栅极电极焊盘102施加第一电压(V1)。第二栅极电压(Vg2)成为第一电压(V1)。
第一电压(V1)例如是比初始电压(V0)高的正电压。第一电压(V1)例如与导通电压(Von)相等。通过对第二栅极电极焊盘102施加第一电压(V1)，由此在与控制栅极电极22对置并与控制栅极绝缘膜17接触的势垒区域42形成n型蓄积层。
在使IGBT100成为断开状态时(图4的时刻t3)，对第一栅极电极焊盘101施加关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。
在使第一栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)之前，即在时刻t3之前，使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)。使施加于第二栅极电极焊盘102的电压在时刻t2从第一电压(V1)变化为第二电压(V2)。
第二电压(V2)是负电压。第二电压(V2)例如为-15V以上且小于0V。通过对第二栅极电极焊盘102施加第二电压(V2)，在与控制栅极电极22对置并与控制栅极绝缘膜17接触的漂移区域40及与控制栅极绝缘膜17接触的势垒区域42形成p型反型层。
时刻t2与时刻t3之间例如为0.1微秒以上且3微秒以下。时刻t2与时刻t3之间例如为1微秒。
接着，对第一实施方式的半导体装置的作用及效果进行说明。
为了降低IGBT的导通电阻，增大导通状态的漂移区域的载流子浓度是有效的。另一方面，在IGBT的关断时，载流子从漂移区域的排出变慢，则关断时间变长，开关损失增大。因此，期望兼顾导通电阻的降低和开关损耗的降低。
第一实施方式的IGBT100，在将主栅极沟槽31a和控制栅极沟槽32a间的半导体层10与发射极电极12接触的区域的面积定义为第一接触面积，并将控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积的情况下，第一接触面积大于第二接触面积。换言之，第二接触面积为第一接触面积以下。
第一实施方式的IGBT100，在将主栅极沟槽31b和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第三接触面积，并将控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积的情况下，第三接触面积比第二接触面积大。换言之，第二接触面积为第三接触面积以下。
在IGBT100中，在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中发射极电极12与半导体层10接触的面积，与在主栅极沟槽31a与控制栅极沟槽32a之间的区域中半导体层10与发射极电极12接触的面积相比变小。另外，在IGBT100中，在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中发射极电极12与半导体层10接触的面积，在与在主栅极沟槽31b和控制栅极沟槽32b间的半导体层10之间的区域中与发射极电极12接触的面积相比变小。因此，在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中，在导通状态时，从漂移区域40向发射极电极12的空穴的排出得到抑制。因此，IGBT100的导通电阻被降低。
从降低导通电阻的观点出发，第一接触面积优选为第二接触面积的10倍以上。从降低导通电阻的观点出发，第三接触面积优选为第二接触面积的10倍以上。
另外，从降低导通电阻的观点出发，优选在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中，半导体层10与发射极电极12不接触。即，优选第二接触面积为零。
另外，IGBT100通过设置势垒区域42，从而在导通状态时，漂移区域40中的空穴向发射极电极12排出被限制。因此，IGBT100的导通电阻降低。进而，在IGBT100中，在导通状态时，对第二栅极电极焊盘102施加正的电压即第一电压(V1)，由此在与控制栅极绝缘膜17接触的势垒区域42形成n型蓄积层。通过形成n型蓄积层，从而进一步限制空穴通过势垒区域42向发射极电极12排出。因此，IGBT100的导通电阻进一步降低。
如上所述，在IGBT100中，导通电阻降低。但是，由于IGBT100的导通状态下的漂移区域40的载流子浓度变大，所以在使IGBT100成为断开状态时，来自漂移区域40的空穴的排出变慢，关断时间有可能变长。
第一实施方式的IGBT100具备主栅极沟槽31内的主栅极电极21和控制栅极沟槽32内的控制栅极电极22。施加到主栅极电极21的第一栅极电压(Vg1)和施加到控制栅极电极22的第二栅极电压(Vg2)被独立地控制。
IGBT100在使第一栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)之前，使第二栅极电压(Vg2)为负电压。通过将第二栅极电压(Vg2)设置为负电压，由此在与控制栅极电极22对置并与控制栅极绝缘膜17接触的漂移区域40和与控制栅极绝缘膜17接触的势垒区域42中形成p型反型层。
通过使第二栅极电压(Vg2)为负电压，从而在n型杂质浓度比漂移区域40高的势垒区域42也能够形成p型反型层。
漂移区域40的空穴通过该p型反型层而向发射极电极12排出。因此，漂移区域40的第一面P1侧的载流子蓄积量变少。
在使第一栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)时(图4的时刻t3)，漂移区域40的第一面P1侧的载流子蓄积量变少，所以关断时间变短。因此，能够降低IGBT100的开关损失。
在第一实施方式的IGBT100中，在关断时在势垒区域42形成p型反型层，从而空穴从漂移区域40的排出被促进，能够缩短关断时间。因此，能够降低开关损耗。
另外，也可以将第一电压(V1)设为例如0V。
在IGBT100中，在关断时，对控制栅极电极22施加负电压而在控制栅极沟槽32的附近形成p型反型层，形成空穴的排出路径。因此，有可能控制栅极沟槽32附近的电场强度变高，发生动态雪崩现象，引起IGBT100的破坏或长期的特性变动。长期的特性变动是指例如因IGBT100的长期使用而产生的开关特性的变动。
在IGBT100中，与控制栅极沟槽32相邻地设置有主栅极沟槽31。在IGBT100中，与控制栅极电极22相邻地设置有主栅极电极21。
具有主栅极电极21的晶体管从发射极电极12向漂移区域40注入电子。因此，在IGBT100中，与空穴的排出路径相邻地存在电子的注入路径。因此，控制栅极沟槽32附近的电场强度变低。因此，由动态雪崩现象引起的IGBT100的破坏或长期的特性变动得到抑制。
另外，在IGBT100中，在控制栅极沟槽32a与控制栅极沟槽32b之间设置有虚设栅极沟槽33a。通过在控制栅极沟槽32a与控制栅极沟槽32b之间设置虚设栅极沟槽33a，由此能够在半导体层10上以一定的周期设置沟槽。因此，能够稳定地形成沟槽的图案。
另外，通过设置虚设栅极沟槽33a，从而IGBT100的断开状态下的控制栅极沟槽32a与控制栅极沟槽32b之间的区域中的电场强度被缓和，IGBT100的耐压提高。
以上，根据第一实施方式的IGBT，能够实现导通电阻的降低和开关损耗的降低。另外，根据第一实施方式的IGBT，雪崩击穿所引起的破坏得到抑制。
(第二实施方式)
第二实施方式的半导体装置与第一实施方式的不同点在于，半导体层具有：第七沟槽，在第一面侧第一沟槽位于第七沟槽与第三沟槽之间，该第七沟槽在第一方向上延伸；以及设置于第七沟槽中、并与第一栅极电极焊盘电连接的第七栅极电极，第四半导体区域设置于第一沟槽与第七沟槽之间。
第二实施方式的半导体电路，具备：所述半导体装置；以及控制电路，驱动所述半导体装置，在使第一栅极电压从导通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，在第一导电型为p型的情况下第二电压为负电压，在第一导电型为n型的情况下第二电压为正电压。
以下，对于与第一实施方式重复的内容，省略一部分记述。
第二实施方式的半导体电路由半导体装置和控制半导体装置的控制电路构成。
第二实施方式的半导体装置，是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT200。IGBT200是能够进行双栅极驱动的IGBT。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第二实施方式的控制电路是栅极驱动电路150。
图5是第二实施方式的半导体电路的示意图。图5示出主栅极沟槽、控制栅极沟槽、虚设栅极沟槽、主栅极电极、控制栅极电极、虚设栅极电极、主栅极绝缘膜、控制栅极绝缘膜、虚设栅极绝缘膜、第一栅极电极焊盘、第二栅极电极焊盘、以及控制电路的配置及连接关系。图6是第二实施方式的半导体装置的一部分的示意剖视图。图7是第二实施方式的半导体装置的一部分的示意俯视图。图7是第一面P1的俯视图。图6是图7的BB’剖面。
第二实施方式的IGBT200，具备：半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极绝缘膜16、控制栅极绝缘膜17、虚设栅极绝缘膜18、主栅极电极21a(第一栅极电极)、主栅极电极21b(第二栅极电极)、主栅极电极21c(第七栅极电极)、主栅极电极21d、控制栅极电极22a(第三栅极电极)、控制栅极电极22b(第四栅极电极)、控制栅极电极22b(第四栅极电极)、虚设栅极电极23a(第五栅极电极)、虚设栅极电极23b、虚设栅极电极23c、层间绝缘层28、第一栅极电极焊盘101、以及第二栅极电极焊盘102。
以下，有时将主栅极电极21a、主栅极电极21b、主栅极电极21c、主栅极电极21d统称而称为主栅极电极21。另外，有时将控制栅极电极22a、控制栅极电极22b统称而称为控制栅极电极22。另外，有时将虚设栅极电极23a、虚设栅极电极23b、虚设栅极电极23c统称而称为虚设栅极电极23。
在半导体层10中，设置有主栅极沟槽31a(第一沟槽)、主栅极沟槽31b(第二沟槽)、主栅极沟槽31c(第七沟槽)、主栅极沟槽31d、控制栅极沟槽32a(第三沟槽)、控制栅极沟槽32b(第四沟槽)、虚设栅极沟槽33a(第五沟槽)、虚设栅极沟槽33b、虚设栅极沟槽33c、集电极区域36(第一半导体区域)、缓冲区域38、漂移区域40(第二半导体区域)、势垒区域42、基极区域44(第三半导体区域)、发射极区域46a(第四半导体区域)、发射极区域46b(第五半导体区域)、接触区域48(第七半导体区域)、以及p型区域50(第八半导体区域)。
以下，有时将主栅极沟槽31a、主栅极沟槽31b、主栅极沟槽31c统称而称为主栅极沟槽31。另外，有时将控制栅极沟槽32a、控制栅极沟槽32b统称而称为控制栅极沟槽32。另外，有时将虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c统称而称为虚设栅极沟槽33。另外，有时将发射极区域46a、发射极区域46b统称而称为发射极区域46。
发射极电极12与发射极区域46、接触区域48以及基极区域44电连接。发射极电极12与发射极区域46a、发射极区域46b电连接。发射极电极12被施加发射极电压。发射极电压例如为0V。
将主栅极沟槽31a和控制栅极沟槽32a间的半导体层10与发射极电极12接触的区域的面积定义为第一接触面积。另外，将控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积。另外，将主栅极沟槽31b和控制栅极沟槽32b间的半导体层10与发射极电极12接触的区域的面积定义为第三接触面积。
第一接触面积比第二接触面积大。第一接触面积为第二接触面积的例如10倍以上。第三接触面积比第二接触面积大。第三接触面积例如为第二接触面积的10倍以上。例如，在控制栅极沟槽32a与控制栅极沟槽32b之间的区域中，半导体层10与发射极电极12不接触。
在图6的剖面中，控制栅极沟槽32a和控制栅极沟槽32b间的半导体层10与发射极电极12完全不接触。也可以采用在控制栅极沟槽32a与控制栅极沟槽32b之间，半导体层10与发射极电极12完全不接触的构成。
发射极区域46是n+型的半导体区域。发射极区域46设置于基极区域44与第一面P1之间。发射极区域46在第一面P1上在第一方向上延伸。
发射极区域46与主栅极沟槽31接触。发射极区域46与主栅极绝缘膜16接触。发射极区域46与控制栅极沟槽32分离。发射极区域46与控制栅极绝缘膜17分离。发射极区域46与控制栅极绝缘膜17不接触。
发射极区域46a设置于主栅极沟槽31a与主栅极沟槽31c之间。发射极区域46a与主栅极沟槽31a以及主栅极沟槽31c接触。发射极区域46a与控制栅极沟槽32a分离。
接触区域48是p+型的半导体区域。接触区域48设置于基极区域44与第一面P1之间。接触区域48在第一面P1上在第一方向上延伸。接触区域48设置于主栅极沟槽31与控制栅极沟槽32之间。
如图7所示，主栅极沟槽31在第一面P1上在与第一面P1平行的第一方向上延伸。主栅极沟槽31a、主栅极沟槽31b、主栅极沟槽31c、主栅极沟槽31d在第一面P1上在与第一面P1平行的第一方向上延伸。
主栅极沟槽31具有条纹形状。多个主栅极沟槽31例如在与第一方向正交的第二方向上反复配置。
主栅极电极21设置于主栅极沟槽31中。主栅极电极21a设置于主栅极沟槽31a中。主栅极电极21b设置于主栅极沟槽31b中。主栅极电极21c设置于主栅极沟槽31c中。主栅极电极21d设置于主栅极沟槽31d中。
主栅极电极21与第一栅极电极焊盘101电连接。主栅极电极21a、主栅极电极21b、主栅极电极21c及主栅极电极21d电连接到第一栅极电极焊盘101。
如图7所示，控制栅极沟槽32在第一面P1上在与第一面P1平行的第一方向上延伸。控制栅极沟槽32a、控制栅极沟槽32b在第一面P1上，在与第一面P1平行的第一方向上延伸。
控制栅极沟槽32具有条纹形状。多个控制栅极沟槽32例如在与第一方向正交的第二方向上反复配置。
主栅极沟槽31a位于控制栅极沟槽32a与主栅极沟槽31c之间。
控制栅极电极22设置于控制栅极沟槽32中。控制栅极电极22a设置于控制栅极沟槽32a中。控制栅极电极22b设置于控制栅极沟槽32b中。
控制栅极电极22与第二栅极电极焊盘102电连接。控制栅极电极22a、控制栅极电极22b与第二栅极电极焊盘102电连接。
如图7所示，虚拟栅极沟槽33在第一面P1上在与第一面P1平行的第一方向上延伸。虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c在第一面P1上在与第一面P1平行的第一方向上延伸。
虚设栅极沟槽33具有条纹形状。多个虚设栅极沟槽33例如在与第一方向正交的第二方向上反复配置。
在IGBT200中，与控制栅极沟槽32相邻地设置有主栅极沟槽31。在IGBT200中，与控制栅极电极22相邻地设置有主栅极电极21。
在IGBT200中，在两个控制栅极沟槽32之间设置有至少一个虚设栅极沟槽33。在两个控制栅极电极22之间设置有至少一个虚拟栅极电极23。
IGBT200的驱动方法与IGBT100的驱动方法相同。
IGBT200与第一实施方式的IGBT100同样地、能够实现导通电阻的降低和开关损耗的降低。另外，雪崩击穿所引起的破坏得到抑制。
进而，IGBT200将发射极区域46a设置于主栅极沟槽31a与主栅极沟槽31c之间。因此，在沟槽与沟槽之间不设置发射极区域46与接触区域48的边界。因此，发射极区域46的图案形成变得容易。
以上，根据第二实施方式的IGBT，能够实现导通电阻的降低和开关损耗的降低。另外，根据第二实施方式的IGBT，雪崩击穿所引起的破坏得到抑制。另外，根据第二实施方式的IGBT，发射极区域的图案形成变得容易。
(第三实施方式)
第三实施方式的半导体装置，与第一实施方式不同点在于，不具备第五沟槽。以下，对于与第一实施方式重复的内容，省略一部分记述。
第三实施方式的半导体装置，是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT300。
图8是第三实施方式的半导体装置的一部分的示意剖视图。
IGBT300在控制栅极沟槽32a与控制栅极沟槽32b之间不设置虚设栅极沟槽。
IGBT300与第一实施方式的IGBT10同样地、能够实现导通电阻的降低和开关损耗的降低。另外，雪崩击穿所引起的破坏得到抑制。
(第四实施方式)
第四实施方式的半导体装置，具备：半导体层，具有第一面和与所述第一面对置的第二面，所述半导体层具有：第一沟槽，设置于第一面侧，在与第一面平行的第一方向上延伸；第二沟槽，设置于第一面侧，在第一方向上延伸；第三沟槽，设置于第一面侧的第一沟槽与第二沟槽之间，与第一沟槽相邻，在第一方向上延伸；第四沟槽，设置于第一面侧的第三沟槽与第二沟槽之间，与第二沟槽相邻，在第一方向上延伸；第一导电型的第一半导体区域；第二导电型的第二半导体区域，设置于第一半导体区域与第一面之间；第一导电型的第三半导体区域，设置于第二半导体区域与第一面之间；第二导电型的第四半导体区域，设置于第三半导体区域与第一面之间，与第一沟槽接触，与第三沟槽分离，与第二半导体区域相比第二导电型杂质浓度高；第二导电型的第五半导体区域，设置于第三半导体区域与第一面之间，与第二沟槽接触，与第四沟槽分离，与第二半导体区域相比第二导电型杂质浓度高；设置于第一沟槽中的第一栅极电极；设置于第二沟槽中的第二栅极电极；设置于第三沟槽中的第三栅极电极；设置于第四沟槽中的第四栅极电极；第一电极，设置于半导体层的第一面侧，与第四半导体区域及第五半导体区域电连接，与第一沟槽和第三沟槽间的半导体层的第一接触面积大于与第三沟槽和第四沟槽间的半导体层之间的第二接触面积，与第二沟槽和第四沟槽间的半导体层的第三接触面积大于第二接触面积；第二电极，设置于半导体层的第二面侧，与第一半导体区域电连接；第一栅极电极焊盘，设置于半导体层的第一面侧，与第一栅极电极及第二栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设置于半导体层的第一面侧，与第三栅极电极电连接，被施加第二栅极电压，第四栅极电极与第一电极电连接。
第四实施方式的半导体电路，具备：所述半导体装置；以及控制电路，驱动所述半导体装置，在使第一栅极电压从导通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，在第一导电型为p型的情况下第二电压为负电压，在第一导电型为n型的情况下第二电压为正电压。
第四实施方式的半导体电路由半导体装置和控制半导体装置的控制电路构成。
第四实施方式的半导体装置与第一实施方式的半导体装置的不同点在于，第四沟槽不是控制栅极沟槽，而是虚设沟槽。
以下，对于与第一实施方式重复的内容，省略一部分记述。
第四实施方式的半导体装置，是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT400。IGBT400是能够进行双栅极驱动的IGBT。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第四实施方式的控制电路是栅极驱动电路150。
图9是第四实施方式的半导体电路的示意图。图9示出主栅极沟槽、控制栅极沟槽、虚设栅极沟槽、主栅极电极、控制栅极电极、虚设栅极电极、主栅极绝缘膜、控制栅极绝缘膜、虚设栅极绝缘膜、第一栅极电极焊盘、第二栅极电极焊盘、以及控制电路的配置及连接关系。图10是第四实施方式的半导体装置的一部分的示意剖视图。图11是第四实施方式的半导体装置的一部分的示意俯视图。图11是第一面P1的俯视图。图10是图11的BB’剖面。
第四实施方式的IGBT400具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极绝缘膜16、控制栅极绝缘膜17、虚设栅极绝缘膜18、主栅极电极21a(第一栅极电极)、主栅极电极21b(第二栅极电极)、控制栅极电极22a(第三栅极电极)、控制栅极电极22d、虚设栅极电极23a(第五栅极电极)、虚设栅极电极23b、虚设栅极电极23c、虚设栅极电极23d(第四栅极电极)、虚设栅极电极23e、层间绝缘层28、第一栅极电极焊盘101及第二栅极电极焊盘102。
以下，有时将主栅极电极21a、主栅极电极21b统称而称为主栅极电极21。另外，有时将控制栅极电极22a、控制栅极电极22d统称而称为控制栅极电极22。另外，有时将虚设栅极电极23a、虚设栅极电极23b、虚设栅极电极23c、虚设栅极电极23d、虚设栅极电极23e统称而称为虚设栅极电极23。
在半导体层10中，设置有主栅极沟槽31a(第一沟槽)、主栅极沟槽31b(第二沟槽)、控制栅极沟槽32a(第三沟槽)、控制栅极沟槽32d、控制栅极沟槽32d、虚设栅极沟槽33a(第五沟槽)、虚设栅极沟槽33b、虚设栅极沟槽33c、虚设栅极沟槽33d(第四沟槽)、虚设栅极沟槽33e、集电极区域36(第一半导体区域)、缓冲区域38、漂移区域40(第二半导体区域)、势垒区域42、基极区域44(第三半导体区域)、发射极区域46a(第四半导体区域)、发射极区域46b(第五半导体区域)、发射极区域46c(第六半导体区域)、发射极区域46d、接触区域48(第七半导体区域)、以及p型区域50(第八半导体区域)。
以下，有时将主栅极沟槽31a、主栅极沟槽31b统称而称为主栅极沟槽31。另外，有时将控制栅极沟槽32a、控制栅极沟槽32d统称而称为控制栅极沟槽32。另外，有时将虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c统称而称为虚设栅极沟槽33。另外，有时将发射极区域46a、发射极区域46b、发射极区域46c、发射极区域46d统称而称为发射极区域46。
半导体层10具有第一面P1和与第一面P1对置的第二面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如为40μm以上700μm以下。
在本说明书中，将与第一面P1平行的一个方向称为第一方向。另外，将与第一面P1平行且与第一方向正交的方向称为第二方向。另外，将第一面P1的法线方向称为第三方向。另外，在本说明书中，“深度”定义为以第一面P1为基准的第三方向的距离。
发射极电极12设置于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1接触。发射极电极12例如是金属。
发射极电极12与发射极区域46、接触区域48以及基极区域44电连接。发射极电极12与发射极区域46a、发射极区域46b、发射极区域46c、发射极区域46d电连接。发射极电极12被施加发射极电压。发射极电压例如为0V。
将主栅极沟槽31a和控制栅极沟槽32a间的半导体层10与发射极电极12接触的区域的面积定义为第一接触面积。另外，将控制栅极沟槽32a和虚设栅极沟槽33d间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积。
第一接触面积比第二接触面积大。第一接触面积为第二接触面积的例如10倍以上。例如，在控制栅极沟槽32a与虚设栅极沟槽33d之间的区域中，半导体层10与发射极电极12不接触。
将主栅极沟槽31b和虚设栅极沟槽33d间的半导体层10与发射极电极12接触的区域的面积定义为第三接触面积。第三接触面积比第二接触面积大。第三接触面积是第二接触面积的例如10倍以上。
在图10的剖面中，控制栅极沟槽32a和虚设栅极沟槽33d之间的半导体层10与发射极电极12完全不接触。也可以采用在控制栅极沟槽32a与虚设栅极沟槽33d之间的一部分，半导体层10与发射极电极12接触的构成。也可以采用在控制栅极沟槽32a与虚设栅极沟槽33d之间的整个区域，半导体层10与发射极电极12完全不接触的构成。在这种情况下，第二接触面积为零。
集电极电极14设置于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2接触。集电极电极14例如是金属。
集电极电极14与p型的集电极区域36电连接。集电极电极14被施加集电极电压。集电极电压例如为200V以上且6500V以下。
集电极区域36为p型的半导体区域。集电极区域36与集电极电极14电连接。集电极区域36与集电极电极14接触。
集电极区域36在IGBT400的导通状态时成为空穴(空穴)的供给源。
缓冲区域38是n型的半导体区域。缓冲区域38被设置于集电极区域36与第一面P1之间。缓冲区域38具有在IGBT400的断开状态时抑制耗尽层的延伸的功能。也可以采用不设置缓冲区域38的构成。
漂移区域40是n-型的半导体区域。漂移区域40被设置于集电极区域36与第一面P1之间。漂移区域40被设置于缓冲区域38与第一面P1之间。漂移区域40的n型杂质浓度低于缓冲区域38的n型杂质浓度。
漂移区域40在IGBT400的导通状态时成为导通电流的路径。漂移区域40具有在IGBT400的断开状态时被耗尽，从而维持IGBT400的耐压的功能。
势垒区域42是n型的半导体区域。势垒区域42被设置于漂移区域40与第一面P1之间。势垒区域42被设置于漂移区域40与基极区域44之间。
势垒区域42的n型杂质浓度高于漂移区域40的n型杂质浓度。势垒区域42的n型杂质的最大浓度例如为漂移区域40的n型杂质浓度的100倍以上。
通过将与漂移区域40相比n型杂质浓度高的势垒区域42设置于第一面P1侧，从而在IGBT100为导通状态时，漂移区域40中的空穴向发射电极12的排出被限制。因此，漂移区域40的第一面P1侧的载流子浓度变高。因此，势垒区域42具有降低IGBT400的导通电阻的功能。
另外，漂移区域40和势垒区域42是相同的n型杂质区域，n型杂质浓度从漂移区域40向势垒区域42连续地变高。另外，也可以采用不设置势垒区域42的构成。
基极区域44是p型的半导体区域。基极区域44设置于漂移区域40与第一面P1之间。基极区域44设置于势垒区域42与第一面P1之间。
基极区域44的深度例如为4μm以下。在基极区域44的与主栅极电极21对置的区域，在IGBT400的导通状态时形成反型层。基极区域44作为晶体管的沟道区域发挥功能。
发射极区域46是n+型的半导体区域。发射极区域46设置于基极区域44与第一面P1之间。发射极区域46在第一面P1上在第一方向上延伸。
发射极区域46与主栅极沟槽31接触。发射极区域46与主栅极绝缘膜16接触。发射极区域46与控制栅极沟槽32分离。发射极区域46与控制栅极沟槽32不接触。发射极区域46与控制栅极绝缘膜17分离。发射极区域46与控制栅极绝缘膜17不接触。
发射极区域46a设置于主栅极沟槽31a与控制栅极沟槽32a之间。发射极区域46a与主栅极沟槽31a接触。发射极区域46a与控制栅极沟槽32a分离。
发射极区域46b设置于主栅极沟槽31b与虚设栅极沟槽33d之间。发射极区域46b与主栅极沟槽31b接触。发射极区域46a与虚设栅极沟槽33d分离。
发射极区域46c设置于主栅极沟槽31a与虚设栅极沟槽33e之间。发射极区域46c与主栅极沟槽31a接触。发射极区域46a与虚设栅极沟槽33e分离。
发射极区域46的n型杂质浓度高于漂移区域40的n型杂质浓度。
发射极区域46与发射极电极12电连接。发射极区域46与发射极电极12接触。发射极区域46在具有主栅极电极21的晶体管的导通状态时成为电子的供给源。
接触区域48是p+型的半导体区域。接触区域48设置于基极区域44与第一面P1之间。接触区域48在第一面P1上在第一方向上延伸。
接触区域48与发射极电极12电连接。接触区域48与发射极电极12的接触区域在第一方向上连续地延伸。接触区域48的p型杂质浓度高于基极区域44的p型杂质浓度。
p型区域50是p+型的半导体区域。p型区域50设置于基极区域44与第一面P1之间。p型区域50在第一面P1在第一方向上延伸。p型区域50例如在未图示的区域与发射极电极12电连接。接触区域48的p型杂质浓度高于基极区域44的p型杂质浓度。
p型区域50例如在未图示的接触部分与发射极电极12电连接。在接触部分，p型区域50与发射极电极12接触。接触部分例如设置于比控制栅极沟槽32、虚设栅极沟槽33的端部靠外侧的区域。接触部分例如在控制栅极沟槽32与虚设栅极沟槽33之间的区域在第一方向上断续地设置。
p型区域50具有降低接触部分与基极区域44之间的电阻、促进空穴从基极区域44排出的功能。
另外，也可以采用不设置p型区域50的构成。
如图11所示，主栅极沟槽31在第一面P1上在与第一面P1平行的第一方向上延伸。主栅极沟槽31a、主栅极沟槽31b在第一面P1上在与第一面P1平行的第一方向上延伸。
主栅极沟槽31具有条纹形状。多个主栅极沟槽31例如在与第一方向正交的第二方向上反复配置。
主栅极沟槽31贯通基极区域44和势垒区域42，并到达漂移区域40。主栅极沟槽31的深度例如为4μm以上且8μm以下。
主栅极电极21设置于主栅极沟槽31中。主栅极电极21a设置于主栅极沟槽31a中。主栅极电极21b设置于主栅极沟槽31b中。
主栅极电极21例如是半导体或金属。主栅极电极21例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
主栅极电极21与第一栅极电极焊盘101电连接。主栅极电极21a和主栅极电极21b电连接到第一栅极电极焊盘101。
主栅极绝缘膜16设置于主栅极电极21与半导体层10之间。主栅极绝缘膜16设置于主栅极电极21与漂移区域40之间、主栅极电极21与势垒区域42之间、主栅极电极21与基极区域44之间、以及主栅极电极21与发射极区域46之间。主栅极绝缘膜16与漂移区域40、势垒区域42、基极区域44以及发射极区域46接触。主栅极绝缘膜16例如是氧化硅。
如图11所示，控制栅极沟槽32在第一面P1上在与第一面P1平行的第一方向上延伸。控制栅极沟槽32a、控制栅极沟槽32d在第一面P1上在与第一面P1平行的第一方向上延伸。
控制栅极沟槽32具有条纹形状。多个控制栅极沟槽32例如在与第一方向正交的第二方向上反复配置。
控制栅极沟槽32贯通基极区域44和势垒区域42，并到达漂移区域40。控制栅极沟槽32的深度例如为4μm以上且8μm以下。
主栅极沟槽31a位于控制栅极沟槽32a与控制栅极沟槽32c之间。
控制栅极电极22设置于控制栅极沟槽32中。控制栅极电极22a设置于控制栅极沟槽32a中。控制栅极电极22d设置于控制栅极沟槽32d中。
控制栅极电极22例如是半导体或金属。控制栅极电极22例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
控制栅极电极22与第二栅极电极焊盘102电连接。控制栅极电极22a和控制栅极电极22d与第二栅极电极焊盘102电连接。
控制栅极绝缘膜17设置于控制栅极电极22与半导体层10之间。控制栅极绝缘膜17设置于控制栅极电极22与漂移区域40之间、控制栅极电极22与势垒区域42之间、控制栅极电极22与基极区域44之间、以及控制栅极电极22与接触区域48之间。控制栅极绝缘膜17与漂移区域40、势垒区域42、基极区域44以及接触区域48接触。控制栅极绝缘膜17与发射极区域46不接触。控制栅极绝缘膜17与发射极区域46分离。控制栅极绝缘膜17例如是氧化硅。
如图11所示，虚拟栅极沟槽33在第一面P1上在与第一面P1平行的第一方向上延伸。虚设栅极沟槽33a、虚设栅极沟槽33b、虚设栅极沟槽33c、虚设栅极沟槽33d、虚设栅极沟槽33e在第一面P1上在与第一面P1平行的第一方向上延伸。
虚设栅极沟槽33具有条纹形状。多个虚设栅极沟槽33例如在与第一方向正交的第二方向上反复配置。
虚设栅极沟槽33贯通基极区域44以及势垒区域42，并到达漂移区域40。虚设栅极沟槽33的深度例如为4μm以上且8μm以下。
虚设栅极电极23设置于虚设栅极沟槽33中。虚设栅极电极23a设置在虚设栅极沟槽33a中。虚设栅极电极23b设置在虚设栅极沟槽33b中。虚设栅极电极23c设置在虚设栅极沟槽33c中。
虚设栅极电极23例如是半导体或金属。虚设栅极电极23例如是包含n型杂质或p型杂质的非晶硅或多晶硅。
虚拟栅极电极23例如与发射极电极12电连接。虚设栅极电极23a、虚设栅极电极23b、虚设栅极电极23c、虚设栅极电极23d以及虚设栅极电极23e与发射极电极12电连接。
虚设栅极绝缘膜18设置于虚设栅极电极23与半导体层10之间。虚设栅极绝缘膜18设置于虚设栅极电极23与漂移区域40之间、虚设栅极电极23与势垒区域42之间、虚设栅极电极23与基极区域44之间、以及虚设栅极电极23与p型区域50之间。虚设栅极绝缘膜18与漂移区域40、势垒区域42、基极区域44以及p型区域50接触。虚设栅极绝缘膜18与发射极区域46不接触。虚设栅极绝缘膜18例如是氧化硅。
在IGBT400中，与控制栅极沟槽32相邻地设置有主栅极沟槽31。在IGBT400中，与控制栅极电极22相邻地设置有主栅极电极21。
在IGBT400中，在两个控制栅极沟槽32之间设置有至少一个虚设栅极沟槽33。在两个控制栅极电极22之间设置有至少一个虚拟栅极电极23。
层间绝缘层28设置于主栅极电极21与发射极电极12之间、控制栅极电极22与发射极电极12之间、以及虚设栅极电极23与发射极电极12之间。层间绝缘层28将主栅极电极21与发射极电极12之间、控制栅极电极22与发射极电极12之间、以及虚设栅极电极23与发射极电极12之间电分离。
层间绝缘层28设置于p型区域50与发射极电极12之间。层间绝缘层28将p型区域50与p型区域50的正上方的发射极电极12之间电分离。
第一栅极电极焊盘101设置于半导体层10的第一面P1侧。第一栅极电极焊盘101与主栅极电极21电连接。第一栅极电极焊盘101和主栅极电极21例如通过未图示的金属布线连接。对第一栅极电极焊盘101施加第一栅极电压(Vg1)。
第二栅极电极焊盘102与控制栅极电极22电连接。第二栅极电极焊盘102和控制栅极电极22例如通过未图示的金属布线连接。对第二栅极电极焊盘102施加第二栅极电压(Vg2)。
栅极驱动电路150例如设置于与IGBT400相同的模块内或者与IGBT400相同的电路基板上。栅极驱动电路150具有驱动IGBT400的功能。
栅极驱动电路150具有在期望的定时向第一栅极电极焊盘101和第二栅极电极焊盘102施加期望的第一栅极电压(Vg1)和期望的第二栅极电压(Vg2)的功能。
栅极驱动电路150在使第一栅极电压(Vg1)从导通电压变化为关断电压之前，使第二栅极电压(Vg2)从第一电压变化为第二电压。在第一导电型为p型的情况下第二电压为负电压，在第一导电型为n型的情况下第二电压为正电压。
接着，IGBT400的驱动方法与IGBT100的驱动方法相同。因此，关于IGBT400的驱动方法，省略记述。
接着，对第四实施方式的半导体装置的作用及效果进行说明。
为了降低IGBT的导通电阻，增大导通状态的漂移区域的载流子浓度是有效的。另一方面，在IGBT的关断时，载流子从漂移区域的排出变慢，则关断时间变长，开关损失增大。因此，期望兼顾导通电阻的降低和开关损耗的降低。
第四实施方式的IGBT400，在将主栅极沟槽31a和控制栅极沟槽32a间的半导体层10与发射极电极12接触的区域的面积定义为第一接触面积，并将控制栅极沟槽32a和虚设栅极沟槽33d间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积的情况下，第一接触面积大于第二接触面积。换言之，第二接触面积为第一接触面积以下。
第四实施方式的IGBT400，在将主栅极沟槽31b和虚设栅极沟槽33d间的半导体层10与发射极电极12接触的区域的面积定义为第三接触面积，并将控制栅极沟槽32a和虚设栅极沟槽33d间的半导体层10与发射极电极12接触的区域的面积定义为第二接触面积的情况下，第三接触面积比第二接触面积大。换言之，第二接触面积为第三接触面积以下。
在IGBT400中，在控制栅极沟槽32a与虚设栅极沟槽33d之间的区域中发射极电极12与半导体层10接触的面积，与在主栅极沟槽31a与控制栅极沟槽32a之间的区域中半导体层10与发射极电极12接触的面积相比变小。另外，在IGBT400中，在控制栅极沟槽32a与虚设栅极沟槽33d之间的区域中发射极电极12与半导体层10接触的面积，与在主栅极沟槽31b和虚设栅极沟槽33d间的与半导体层10之间的区域中与发射极电极12接触的面积相比变小。因此，在控制栅极沟槽32a与虚设栅极沟槽33d之间的区域中，在导通状态时，从漂移区域40向发射极电极12的空穴的排出被抑制。因此，IGBT400的导通电阻被降低。
从降低导通电阻的观点出发，第一接触面积优选为第二接触面积的10倍以上。从降低导通电阻的观点出发，第三接触面积优选为第二接触面积的10倍以上。
另外，从降低导通电阻的观点出发，优选在控制栅极沟槽32a与虚设栅极沟槽33d之间的区域中，半导体层10与发射极电极12不接触。即，优选第二接触面积为零。
另外，IGBT400通过设置势垒区域42，从而在导通状态时，限制漂移区域40中的空穴向发射极电极12排出。因此，IGBT400的导通电阻降低。进而，在IGBT400中，在导通状态时，通过对第二栅极电极焊盘102施加正的电压即第一电压(V1)，由此在与控制栅极绝缘膜17接触的势垒区域42形成n型蓄积层。通过形成n型蓄积层，从而进一步限制空穴通过势垒区域42向发射极电极12排出。因此，IGBT400的导通电阻进一步降低。
如上所述，在IGBT400中，导通电阻降低。但是，由于IGBT400的导通状态下的漂移区域40的载流子浓度变大，所以在使IGBT400成为断开状态时，来自漂移区域40的空穴的排出变慢，关断时间有可能变长。
第四实施方式的IGBT400具备主栅极沟槽31内的主栅极电极21和控制栅极沟槽32内的控制栅极电极22。施加到主栅极电极21的第一栅极电压(Vg1)和施加到控制栅极电极22的第二栅极电压(Vg2)被独立地控制。
IGBT400在使第一栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)之前，使第二栅极电压(Vg2)为负电压。通过将第二栅极电压(Vg2)设置为负电压，由此在与控制栅极电极22对置并与控制栅极绝缘膜17接触的漂移区域40和与控制栅极绝缘膜17接触的势垒区域42中形成p型反型层。
通过使第二栅极电压(Vg2)为负电压，从而在与漂移区域40相比n型杂质浓度高的势垒区域42也能够形成p型反型层。
漂移区域40的空穴通过该p型反型层而向发射极电极12排出。因此，漂移区域40的第一面P1侧的载流子蓄积量变少。
在使第一栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)时，由于漂移区域40的第一面P1侧的载流子蓄积量已经变少，因此关断时间变短。因此，能够降低IGBT400的开关损失。
在第四实施方式的IGBT400中，通过在关断时在势垒区域42形成p型反型层，从而促进空穴从漂移区域40的排出，能够缩短关断时间。因此，能够降低开关损耗。
另外，也可以将第一电压(V1)设为例如0V。
在IGBT400中，在关断时，对控制栅极电极22施加负电压而在控制栅极沟槽32的附近形成p型反型层，形成空穴的排出路径。因此，有可能控制栅极沟槽32附近的电场强度变高，发生动态雪崩现象，引起IGBT400的破坏或长期的特性变动。长期的特性变动例如是因IGBT400的长期使用而产生的开关特性的变动。
在IGBT400中，与控制栅极沟槽32相邻地设置有主栅极沟槽31。在IGBT400中，与控制栅极电极22相邻地设置有主栅极电极21。
具有主栅极电极21的晶体管从发射极电极12向漂移区域40注入电子。因此，在IGBT400中，与空穴的排出路径相邻地存在电子的注入路径。因此，控制栅极沟槽32附近的电场强度变低。因此，能够抑制由动态雪崩现象引起的IGBT400的破坏或长期的特性变动。
另外，在IGBT400中，在控制栅极沟槽32a与虚设栅极沟槽33d之间设置有虚设栅极沟槽33a。通过在控制栅极沟槽32a与虚设栅极沟槽33d之间进一步设置虚设栅极沟槽33a，从而能够在半导体层10上以一定的周期设置沟槽。因此，能够稳定地形成沟槽的图案。
另外，通过设置虚设栅极沟槽33a，从而IGBT400的断开状态下的控制栅极沟槽32a与控制栅极沟槽32b之间的区域中的电场强度被缓和，IGBT400的耐压提高。
以上，根据第四实施方式的IGBT，能够实现导通电阻的降低和开关损耗的降低。另外，根据第四实施方式的IGBT，雪崩击穿所引起的破坏得到抑制。
在第一至第四实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限于单晶硅。例如，也可以是单晶碳化硅等其他的单晶半导体。
在第一至第四实施方式中，以第一导电型为p型、第二导电型为n型的情况为例进行了说明，但也可以将第一导电型设为n型，将第二导电型设为p型。在将第一导电型设为n型、将第二导电型设为p型的情况下，例如，第二电压(V2)为正电压。
在第一及第二实施方式中，以在2个控制栅极沟槽32之间夹着1个虚设栅极沟槽33的情况为例进行了说明，但虚设栅极沟槽33的数量也可以是2个以上。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。例如，也可以将一各实施方式的构成要素与其他实施方式的构成要素置换或变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (11)

1.一种半导体装置，具备：
半导体层，具有第一面和与所述第一面对置的第二面，所述半导体层具有：
第一沟槽，设置于所述第一面侧，在与所述第一面平行的第一方向上延伸；
第二沟槽，设置于所述第一面侧，在所述第一方向上延伸；
第三沟槽，设置于所述第一面侧的所述第一沟槽与所述第二沟槽之间，与所述第一沟槽相邻，在所述第一方向上延伸；
第四沟槽，设置于所述第一面侧的所述第三沟槽与所述第二沟槽之间，与所述第二沟槽相邻，在所述第一方向上延伸；
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设置于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设置于所述第二半导体区域与所述第一面之间；
第二导电型的第四半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第一沟槽接触，与所述第三沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；及
第二导电型的第五半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第二沟槽接触，与所述第四沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；
第一栅极电极，设置于所述第一沟槽中；
第二栅极电极，设置于所述第二沟槽中；
第三栅极电极，设置于所述第三沟槽中；
第四栅极电极，设置于所述第四沟槽中，
第一电极，设置于所述半导体层的所述第一面侧，与所述第四半导体区域及所述第五半导体区域电连接，所述第一电极与所述第一沟槽和所述第三沟槽间的所述半导体层的第一接触面积，大于所述第一电极与所述第三沟槽和所述第四沟槽间的所述半导体层之间的第二接触面积，所述第一电极与所述第二沟槽和所述第四沟槽间的所述半导体层的第三接触面积大于所述第二接触面积；
第二电极，设置于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第一栅极电极及所述第二栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第三栅极电极及所述第四栅极电极电连接，被施加第二栅极电压。
2.根据权利要求1所述的半导体装置，其中，
所述半导体层具有：
第五沟槽，设置于所述第一面侧的所述第三沟槽与所述第四沟槽之间，在所述第一方向上延伸；以及
第五栅极电极，设置于所述第五沟槽中。
3.根据权利要求2所述的半导体装置，其中，
所述第五栅极电极与所述第一电极电连接。
4.根据权利要求1所述的半导体装置，其中，
所述半导体层具有：
第六沟槽，在所述第一面侧，所述第一沟槽位于所述第六沟槽与所述第三沟槽之间，所述第六沟槽在所述第一方向上延伸；
第六栅极电极，设置于所述第六沟槽中，与所述第二栅极电极焊盘电连接；以及
第二导电型的第六半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第一沟槽接触，与所述第六沟槽分离，设置于所述第一沟槽与所述第六沟槽之间，与所述第二半导体区域相比所述第二导电型杂质浓度高，
所述第四半导体区域设置于所述第一沟槽与所述第三沟槽之间。
5.根据权利要求1所述的半导体装置，其中，
所述半导体层具有：
第七沟槽，在所述第一面侧，所述第一沟槽位于所述第七沟槽与所述第三沟槽之间，所述第七沟槽在所述第一方向上延伸；以及
第七栅极电极，设置于所述第七沟槽中，与所述第一栅极电极焊盘电连接，
所述第四半导体区域设置于所述第一沟槽与所述第七沟槽之间。
6.根据权利要求1所述的半导体装置，其中，
所述半导体层具有：
第一导电型的第七半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第三沟槽接触，与所述第三半导体区域相比第一导电型杂质浓度高。
7.根据权利要求1所述的半导体装置，其中，
所述半导体层具有：
第一导电型的第八半导体区域，设置于所述第三半导体区域与所述第一面之间，设置于所述第三沟槽与所述第四沟槽之间，与所述第三半导体区域相比第一导电型杂质浓度高。
8.一种半导体装置，具备：
半导体层，具有第一面和与所述第一面对置的第二面，所述半导体层具有：
第一沟槽，设置于所述第一面侧，在与所述第一面平行的第一方向上延伸；
第二沟槽，设置于所述第一面侧，在所述第一方向上延伸；
第三沟槽，设置于所述第一面侧的所述第一沟槽与所述第二沟槽之间，与所述第一沟槽相邻，在所述第一方向上延伸；
第四沟槽，设置于所述第一面侧的所述第三沟槽与所述第二沟槽之间，与所述第二沟槽相邻，在所述第一方向上延伸；
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设置于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设置于所述第二半导体区域与所述第一面之间；
第二导电型的第四半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第一沟槽接触，与所述第三沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；以及
第二导电型的第五半导体区域，设置于所述第三半导体区域与所述第一面之间，与所述第二沟槽接触，与所述第四沟槽分离，与所述第二半导体区域相比第二导电型杂质浓度高；
第一栅极电极，设置于所述第一沟槽中；
第二栅极电极，设置于所述第二沟槽中；
第三栅极电极，设置于所述第三沟槽中；
第四栅极电极，设置于所述第四沟槽中；
第一电极，设置于所述半导体层的所述第一面侧，与所述第四半导体区域及所述第五半导体区域电连接，所述第一电极与所述第一沟槽和所述第三沟槽间的所述半导体层的第一接触面积，大于所述第一电极与所述第三沟槽和所述第四沟槽间的所述半导体层之间的第二接触面积，所述第一电极与所述第二沟槽和所述第四沟槽间的所述半导体层的第三接触面积大于所述第二接触面积；
第二电极，设置于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第一栅极电极及所述第二栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设置于所述半导体层的所述第一面侧，与所述第三栅极电极电连接，被施加第二栅极电压，
所述第四栅极电极与所述第一电极电连接。
9.根据权利要求8所述的半导体装置，其中，
所述半导体层具有：
第五沟槽，设置于所述第一面侧的所述第三沟槽与所述第四沟槽之间，在所述第一方向上延伸；以及
第五栅极电极，设置于所述第五沟槽中，与所述第一电极电连接。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
在使所述第一栅极电压从导通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，在第一导电型为p型的情况下所述第二电压为负电压，在第一导电型为n型的情况下所述第二电压为正电压。
11.一种半导体电路，具备：
权利要求1至9中任一项所述的半导体装置；以及
控制电路，驱动所述半导体装置，在使所述第一栅极电压从导通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，在第一导电型为p型的情况下为所述第二电压负电压，在第一导电型为n型的情况下所述第二电压为正电压。
CN202010614637.5A 2020-03-19 2020-06-30 半导体装置以及半导体电路 Active CN113497134B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-050273 2020-03-19
JP2020050273A JP7305589B2 (ja) 2020-03-19 2020-03-19 半導体装置及び半導体回路

Publications (2)

Publication Number Publication Date
CN113497134A true CN113497134A (zh) 2021-10-12
CN113497134B CN113497134B (zh) 2024-04-23

Family

ID=77748637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010614637.5A Active CN113497134B (zh) 2020-03-19 2020-06-30 半导体装置以及半导体电路

Country Status (3)

Country Link
US (1) US11282949B2 (zh)
JP (1) JP7305589B2 (zh)
CN (1) CN113497134B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023139979A (ja) * 2022-03-22 2023-10-04 株式会社東芝 半導体装置及び半導体回路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2016082167A (ja) * 2014-10-21 2016-05-16 株式会社デンソー 半導体装置
JP2016167539A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体装置
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置
CN110364435A (zh) * 2014-04-21 2019-10-22 三菱电机株式会社 半导体装置的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3617938B2 (ja) 1991-08-08 2005-02-09 株式会社東芝 半導体素子
EP0527600B1 (en) 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6040599A (en) 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP2000101076A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 絶縁ゲート型半導体素子とその駆動方法
JP2002016252A (ja) 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
JP5014646B2 (ja) 2006-03-01 2012-08-29 三菱電機株式会社 半導体装置
JP2008227251A (ja) 2007-03-14 2008-09-25 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JP2012099696A (ja) 2010-11-04 2012-05-24 Toshiba Corp 半導体装置
JP5742672B2 (ja) * 2011-11-02 2015-07-01 株式会社デンソー 半導体装置
JP7091204B2 (ja) 2018-09-19 2022-06-27 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
CN110364435A (zh) * 2014-04-21 2019-10-22 三菱电机株式会社 半导体装置的制造方法
JP2016082167A (ja) * 2014-10-21 2016-05-16 株式会社デンソー 半導体装置
JP2016167539A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体装置
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US11282949B2 (en) 2022-03-22
JP7305589B2 (ja) 2023-07-10
CN113497134B (zh) 2024-04-23
US20210296475A1 (en) 2021-09-23
JP2021150542A (ja) 2021-09-27

Similar Documents

Publication Publication Date Title
US9490250B2 (en) Half-bridge circuit with a low-side transistor and a level shifter transistor integrated in a common semiconductor body
CN110931551B (zh) 半导体电路以及控制电路
US11349018B2 (en) Semiconductor device and semiconductor circuit
US11222891B2 (en) Semiconductor device and semiconductor circuit
KR20150061202A (ko) 전력 반도체 소자
US11217686B2 (en) Semiconductor device and semiconductor circuit
CN113497134B (zh) 半导体装置以及半导体电路
EP4060747A2 (en) Semiconductor device and semiconductor circuit
US7554157B2 (en) Lateral SOI component having a reduced on resistance
US7235825B2 (en) IGBT with injection regions between MOSFET cells
CN114267732A (zh) 半导体装置以及半导体电路
US11955477B2 (en) Semiconductor device and semiconductor circuit
JP7407757B2 (ja) 半導体装置
US11984473B2 (en) Semiconductor device
US20230031686A1 (en) Semiconductor device and semiconductor circuit
JP2023138192A (ja) 半導体装置及び半導体回路
CN114267731A (zh) 半导体装置以及半导体电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant