CN110931551B - 半导体电路以及控制电路 - Google Patents

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Abstract

实施方式的半导体电路具有半导体装置与其控制电路。半导体装置包括具有第一面与第二面的半导体层、第一导电型的第一半导体区域与第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、在半导体层之中与第一栅极绝缘膜接触且与第二栅极绝缘膜分离的第二导电型的第四半导体区域、第一电极、第二电极、与第一栅极电极电连接的第一栅极电极焊盘、以及与第二栅极电极电连接的第二栅极电极焊盘。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。

Description

半导体电路以及控制电路
相关申请
本申请享受以日本专利申请2018－175440号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体电路以及控制电路。
背景技术
作为电力用的半导体装置的一个例子，具有IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)。IGBT例如在集电极电极上设置有p型的集电极区域、n型的漂移区域、p型的基极区域。而且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，将栅极绝缘膜夹在之间地设置栅极电极。而且，在p型的基极区域表面的与沟槽邻接的区域，设置有与发射极电极连接的n型的发射极区域。
在IGBT中，通过对栅极电极施加阈值电压以上的正电压，在p型的基极区域形成沟道。而且，在从n型的发射极区域向n型的漂移区域注入电子的同时，从集电极区域向n型的漂移区域注入空穴。由此，在集电极电极与发射极电极间流过以电子与空穴为载流子的电流。
为了减少IGBT的导通电阻，较为有效的是，增大导通状态的n型的漂移区域的载流子浓度。另一方面，在IGBT关断时，若n型的漂移区域的载流子的排出变慢，则关断时间变长，开关损失增大。作为同时实现导通电阻的减少和开关损失的减少的方法，提出了双栅极驱动。双栅极驱动是如下技术，将栅极的驱动系统设为两个系统，通过改变两个栅极的驱动定时，缩短IGBT的开关时间并使开关损失减少。因此，能够同时实现导通电阻的减少和开关损失的减少。
发明内容
实施方式提供一种能够减少开关损失的半导体电路以及控制电路。
第一实施方式的半导体电路具有半导体装置与其控制电路。半导体装置具备：半导体层，具有第一面和与第一面对置的第二面；设于半导体层之中的第一导电型的第一半导体区域；在半导体层之中设于第一半导体区域与第一面之间的第二导电型的第二半导体区域；在半导体层之中设于第二半导体区域与第一面之间的第一导电型的第三半导体区域；贯通第三半导体区域并到达第二半导体区域的第一沟槽；设于第一沟槽之中的第一栅极电极；设于第一栅极电极与半导体层之间的第一栅极绝缘膜；贯通第三半导体区域并到达第二半导体区域的第二沟槽；设于第二沟槽之中的第二栅极电极；设于第二栅极电极与半导体层之间的第二栅极绝缘膜；第二导电型的第四半导体区域，在半导体层之中设于第三半导体区域与第一面之间，与第一栅极绝缘膜相接，并与第二栅极绝缘膜分离；设于半导体层的第一面侧并与第四半导体区域电连接的第一电极；设于半导体层的第二面侧并与第一半导体区域电连接的第二电极；第一栅极电极焊盘，设于半导体层的第一面侧，与第一栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设于半导体层的第一面侧，与第二栅极电极电连接，被施加第二栅极电压。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。
附图说明
图1是第一实施方式的半导体装置的示意图。
图2是第一实施方式的半导体装置的一部分的示意性剖面图。
图3是第一实施方式的半导体装置的一部分的示意性俯视图。
图4是第一实施方式的半导体装置的驱动方法的说明图。
图5是第二实施方式的半导体装置的一部分的示意性剖面图。
图6是第二实施方式的半导体装置的驱动方法的说明图。
图7是表示第二实施方式的半导体装置的模拟结果的图。
图8是第三实施方式的半导体装置的一部分的示意性剖面图。
图9是第四实施方式的半导体装置的一部分的示意性剖面图。
图10是第四实施方式的半导体装置的一部分的示意性俯视图。
图11是第五实施方式的半导体装置的一部分的示意性剖面图。
图12是第五实施方式的半导体装置的一部分的示意性俯视图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。另外，在以下的说明中，对相同或者类似的部件等标注相同的附图标记，对于已说明过一次的部件等，适当地省略其说明。
在本说明书中，在存在n+型、n型、n－型的表述的情况下，按照n+型、n型、n－型的顺序表示n型的杂质浓度降低。另外，在存在p+型、p型、p－型的表述的情况下，按照p+型、p型、p－型的顺序表示p型的杂质浓度降低。
本说明书中，“深度”定义为从第一面P1朝向第二面P2的方向的深度。
(第一实施方式)
图1是第一实施方式的半导体电路的示意图。图1示出第一沟槽、第二沟槽、第一栅极电极、第二栅极电极、第一栅极电极焊盘、第二栅极电极焊盘、连接于第一栅极电极焊盘以及第二栅极电极焊盘的控制电路600的配置与连接关系。图2是第一实施方式的半导体装置的一部分的示意性剖面图。图3是第一实施方式的半导体装置的一部分的示意性俯视图。图3是第一面P1的俯视图。图2是图3的AA’剖面。
第一实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT100。第一实施方式的半导体装置是能够实现双栅极驱动的IGBT100。以下，以第一导电型是p型、第二导电型是n型的情况为例进行说明。
第一实施方式的IGBT100具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。
在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52。
半导体层10具有第一面P1和与第一面P1对置的第二面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如是40μm以上且700μm以下。
发射极电极12设于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1接触。发射极电极12例如是金属。
发射极电极12与发射极区域36以及接触区域38电连接。发射极电极12被施加发射极电压。发射极电压例如是0V。
集电极电极14设于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2接触。集电极电极14例如是金属。
集电极电极14与p型的集电极区域28电连接。集电极电极14被施加集电极电压。集电极电压例如是200V以上且6500V以下。
集电极区域28是p型的半导体区域。集电极区域28与集电极电极14电连接。集电极区域28与集电极电极14接触。
集电极区域28在IGBT100的导通状态时成为空穴的供给源。
缓冲区域30是n型的半导体区域。缓冲区域30设于集电极区域28与第一面P1之间。缓冲区域30具有在IGBT100的截止状态时抑制耗尽层的延伸的功能。也能够采用不设置缓冲区域30的构成。
漂移区域32是n－型的半导体区域。漂移区域32设于集电极区域28与第一面P1之间。漂移区域32设于缓冲区域30与第一面P1之间。漂移区域32的n型杂质浓度比缓冲区域30的n型杂质浓度低。
漂移区域32在IGBT100的导通状态时成为导通电流的路径。漂移区域32具有在IGBT100的截止状态时进行耗尽化并维持IGBT100的耐压的功能。
基极区域34是p型的半导体区域。基极区域34设于漂移区域32与第一面P1之间。基极区域34的从第一面P1朝向第二面P2的方向的深度例如是6μm以下。基极区域34在IGBT100的导通状态时形成反型层，作为晶体管的沟道区域发挥功能。
发射极区域36是n+型的半导体区域。发射极区域36设于基极区域34与第一面P1之间。发射极区域36在第一面P1中在第一方向上延伸。
发射极区域36与第一栅极绝缘膜41接触。发射极区域36与第二栅极绝缘膜42分离。发射极区域36不与第二栅极绝缘膜42接触。发射极区域36的n型杂质浓度比漂移区域32的n型杂质浓度高。
发射极区域36与发射极电极12电连接。发射极区域36与发射极电极12接触。在具有第一栅极电极51的晶体管的导通状态时，发射极区域36成为电子的供给源。
接触区域38是p+型的半导体区域。接触区域38设于基极区域34与第一面P1之间。接触区域38在第一面P1中在第一方向上延伸。接触区域38与发射极电极12电连接。
第一栅极沟槽21如图3所示，在第一面P1中在与第一面P1平行的第一方向上延伸。第一栅极沟槽21具有条形状。多个第一栅极沟槽21在与第一方向正交的第二方向上被反复配置。
第一栅极沟槽21贯通基极区域34并到达漂移区域32。第一栅极沟槽21的深度例如是4μm以上且6μm以下。
第一栅极电极51设于第一栅极沟槽21之中。第一栅极电极51例如是半导体或者金属。第一栅极电极51例如是包含n型杂质或者p型杂质的非晶硅或者多晶硅。第一栅极电极51与第一栅极电极焊盘101电连接。
第一栅极绝缘膜41设于第一栅极电极51与半导体层10之间。第一栅极绝缘膜41设于第一栅极电极51与漂移区域32之间、第一栅极电极51与基极区域34之间、以及第一栅极电极51与发射极区域36之间。第一栅极绝缘膜41与漂移区域32、基极区域34、以及发射极区域36接触。第一栅极绝缘膜41例如是氧化硅。
第二栅极沟槽22如图3所示，在第一面P1中在与第一面P1平行的第一方向上延伸。第二栅极沟槽22具有条形状。第二栅极沟槽22在与第一方向正交的第二方向上被反复配置。
第二栅极沟槽22贯通基极区域34并到达漂移区域32。第二栅极沟槽22的深度例如是4μm以上且6μm以下。
第二栅极沟槽22例如具有与第一栅极沟槽21相同的形状。
第二栅极电极52设于第二栅极沟槽22之中。第二栅极电极52例如是半导体或者金属。第二栅极电极52例如是包含n型杂质或者p型杂质的非晶硅或者多晶硅。第二栅极电极52与第二栅极电极焊盘102电连接。
第二栅极绝缘膜42设于第二栅极电极52与半导体层10之间。第二栅极绝缘膜42设于第二栅极电极52与漂移区域32之间、第二栅极电极52与基极区域34之间、以及第二栅极电极52与接触区域38之间。第二栅极绝缘膜42与漂移区域32以及基极区域34接触。第二栅极绝缘膜42不与发射极区域36接触。第二栅极绝缘膜42例如是氧化硅。
绝缘层60设于第一栅极电极51与发射极电极12之间、以及第二栅极电极52与发射极电极12之间。绝缘层60将第一栅极电极51与发射极电极12之间、以及第二栅极电极52与发射极电极12之间电分离。绝缘层60例如是氧化硅。
第一栅极电极焊盘101设于半导体层10的第一面P1侧。第一栅极电极焊盘101与第一栅极电极51电连接。第一栅极电极焊盘101与第一栅极电极51例如利用未图示的金属布线连接。第一栅极电极焊盘101被施加第一栅极电压(Vg1)。
第二栅极电极焊盘102与第二栅极电极52电连接。第二栅极电极焊盘102与第二栅极电极52例如利用未图示的金属布线连接。第二栅极电极焊盘102被施加第二栅极电压(Vg2)。
控制电路600与第一栅极电极焊盘101以及第二栅极电极焊盘102电连接。例如利用未图示的金属布线连接。控制向第一栅极电极焊盘101施加的第一栅极电压(Vg1)的施加定时以及向第二栅极电极焊盘102施加的第二栅极电压(Vg2)的施加定时，使IGBT100驱动。
接下来，对IGBT100的驱动方法进行说明。
图4是第一实施方式的半导体装置的驱动方法的说明图。图4是向第一栅极电极焊盘101施加的第一栅极电压(Vg1)和向第二栅极电极焊盘102施加的第二栅极电压(Vg2)的时序图。利用控制电路600控制了施加电压的定时。
以下，具有第一栅极电极51的晶体管和具有第二栅极电极52的构造虽然不是明确分离的构造，但为了方便动作说明，采用“具有第一栅极电极51的晶体管”这一记载。
在IGBT100的截止状态下，例如发射极电极12被施加发射极电压。发射极电压例如是0V。集电极电极14被施加集电极电压。集电极电压例如是200V以上且6500V以下。
在IGBT100的截止状态下，第一栅极电极焊盘101被施加了关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。因此，第一栅极电极51也被施加了关断电压(Voff)。
关断电压(Voff)是具有第一栅极电极51的晶体管不会成为导通状态的小于阈值电压的电压，例如是0V或者负电压。
在截止状态下，在与第一栅极电极51对置且与第一栅极绝缘膜41接触的基极区域34中，不形成n型反型层。
在IGBT100的截止状态下，第二栅极电极焊盘102被施加了第一电压(V1)。第一电压(V1)是在与第二栅极电极52对置且与第二栅极绝缘膜42接触的漂移区域32中不形成p型反型层的电压。第一电压(V1)例如是0V或者正电压。
在使IGBT100为导通状态时(图4的时刻t1)，向第一栅极电极焊盘101施加接通电压(Von)。第一栅极电压(Vg1)成为接通电压。第一栅极电极51也被施加接通电压(Von)。
接通电压(Von)是超过具有第一栅极电极51的晶体管的阈值电压的正电压。接通电压(Von)例如是15V。通过向第一栅极电极51施加接通电压(Von)，使得具有第一栅极电极51的晶体管成为导通状态。
第二栅极电极焊盘102继续被施加第一电压(V1)。即，第二栅极电压(Vg2)继续成为第一电压(V1)。
在使IGBT100为截止状态时(图4的时刻t3)，向第一栅极电极焊盘101施加关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。
在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)之前，即在时刻t3之前，使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)。使向第二栅极电极焊盘102施加的电压在时刻t2从第一电压(V1)变化为第二电压(V2)。
第二电压(V2)是负电压。第二电压(V2)例如是－15V以上且小于0V。第二栅极电极焊盘102被施加第二电压(V2)，由此在与第二栅极绝缘膜42接触的漂移区域32形成p型反型层。
时刻t2与时刻t3之间例如是0.1微秒以上且10微秒以下，期望的是0.1微秒以上且4微秒以下。
接下来，对第一实施方式的半导体电路的作用以及效果进行说明。
为了减少IGBT的导通电阻，较为有效的是，增大导通状态的漂移区域的载流子浓度。另一方面，在IGBT关断时，若载流子从漂移区域的排出变慢，则关断时间变长，开关损失增大。因此，期望同时实现导通电阻的减少和开关损失的减少。
第一实施方式的IGBT100具备第一栅极沟槽21内的第一栅极电极51和第二栅极沟槽22内的第二栅极电极52。向第一栅极电极51施加的第一栅极电压(Vg1)和向第二栅极电极52施加的第二栅极电压(Vg2)被独立地控制。
IGBT100在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)之前，使第二栅极电压(Vg2)为负电压。通过使第二栅极电压(Vg2)为负电压，使得在与第二栅极电极52对置且与第二栅极绝缘膜42接触的漂移区域32中形成p型反型层。
漂移区域32的空穴通过该p型反型层向发射极电极12排出。因此，漂移区域32的第一面P1侧的载流子累积量变少。
在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)时(图4的时刻t3)，漂移区域32的第一面P1侧的载流子累积量已变少，因此关断时间变短。由此，能够减少IGBT100的开关损失。
以上，根据第一实施方式的IGBT，能够实现开关损失的减少。
(第二实施方式)
第二实施方式的半导体装置与第一实施方式的半导体装置的不同点在于，还具备在半导体层之中设于第二半导体区域与第三半导体区域之间，且相比于第二半导体区域，第二导电型杂质浓度更高的第二导电型的第五半导体区域。以下，关于与第一实施方式重复的内容，省略一部分记述。
图5是第二实施方式的半导体装置的一部分的示意性剖面图。
第二实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT200。第二实施方式的半导体装置是能够进行双栅极驱动的IGBT200。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第二实施方式的IGBT200具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。
在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52、势垒区域70(第五半导体区域)。
势垒区域70是n型的半导体区域。势垒区域70设于漂移区域32与基极区域34之间。势垒区域70的n型杂质浓度比漂移区域32的n型杂质浓度高。势垒区域70的n型杂质的最大浓度优选的是，漂移区域32的n型杂质浓度的100倍以上。
通过将n型杂质浓度比漂移区域32高的势垒区域70设于第一面P1侧，从而在IGBT200为导通状态时，漂移区域32之中的空穴向发射极电极12的排出被限制。因此，漂移区域的第一面P1侧的载流子浓度变高。由此，IGBT200的导通电阻减少。
接下来，对IGBT200的驱动方法进行说明。
图6是第二实施方式的半导体装置的驱动方法的说明图。图6是向第一栅极电极焊盘101施加的第一栅极电压(Vg1)的时序图和向第二栅极电极焊盘102施加的第二栅极电压(Vg2)的时序图。在第二实施方式中，与第一实施方式相同，利用控制电路600控制施加电压的定时。
以下，具有第一栅极电极51的晶体管和具有第二栅极电极52的构造虽然不是明确分离的构造，但为了方便动作说明，采用“具有第一栅极电极51的晶体管”这一记载。
在IGBT200的截止状态下，例如发射极电极12被施加发射极电压。发射极电压例如是0V。集电极电极14被施加集电极电压。集电极电压例如是200V以上且6500V以下。
在IGBT200的截止状态下，第一栅极电极焊盘101被施加了关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。因此，第一栅极电极51也被施加了关断电压(Voff)。
关断电压(Voff)是具有第一栅极电极51的晶体管不会成为导通状态的小于阈值电压的电压，例如是0V或者负电压。
在截止状态下，在与第一栅极电极51对置且与第一栅极绝缘膜41接触的基极区域34中，不形成n型反型层。
在IGBT200的截止状态下，第二栅极电极焊盘102被施加了初期电压(V0)。初期电压(V0)例如是在与第二栅极电极52对置且与第二栅极绝缘膜42接触的漂移区域32中不形成p型反型层的电压。初期电压(V0)例如是0V或者正电压。
在使IGBT200为导通状态时(图6的时刻t1)，向第一栅极电极焊盘101施加接通电压(Von)。第一栅极电压(Vg1)成为接通电压(Von)。第一栅极电极51也被施加接通电压(Von)。
接通电压(Von)是超过具有第一栅极电极51的晶体管的阈值电压的正电压。接通电压(Von)例如是15V。通过向第一栅极电极51施加接通电压(Von)，使得具有第一栅极电极51的晶体管成为导通状态。
在使IGBT200为导通状态时(图6的时刻t1)，第二栅极电极焊盘102被施加第一电压(V1)。第二栅极电压(Vg2)成为第一电压(V1)。
第一电压(V1)例如是比初期电压(V0)高的正电压。第一电压(V1)例如与接通电压(Von)相等。第二栅极电极焊盘102被施加第一电压(V1)，从而在与第二栅极绝缘膜42接触的势垒区域70中形成n型累积层。
在使IGBT200为截止状态时(图6的时刻t3)，向第一栅极电极焊盘101施加关断电压(Voff)。第一栅极电压(Vg1)成为关断电压(Voff)。
在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)之前，即在时刻t3之前，使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)。使向第二栅极电极焊盘102施加的电压在时刻t2从第一电压(V1)变化为第二电压(V2)。
第二电压(V2)是负电压。第二电压(V2)例如是－15V以上且小于0V。第二栅极电极焊盘102被施加第二电压(V2)，由此，在与第二栅极绝缘膜42接触的漂移区域32以及与第二栅极绝缘膜42接触的势垒区域70，形成p型反型层。
时刻t2与时刻t3之间例如是0.1微秒以上且3微秒以下。
接下来，对第二实施方式的半导体电路的作用以及效果进行说明。
第二实施方式的IGBT200具备第一栅极沟槽21内的第一栅极电极51和第二栅极沟槽22内的第二栅极电极52。向第一栅极电极51施加的第一栅极电压(Vg1)和向第二栅极电极52施加的第二栅极电压(Vg2)被独立地控制。
IGBT200在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)之前，使第二栅极电压(Vg2)为负电压。通过使第二栅极电压(Vg2)为负电压，由此，在与第二栅极电极52对置且与第二栅极绝缘膜42接触的漂移区域32以及与第二栅极绝缘膜42接触的势垒区域70，形成p型反型层。
通过使第二栅极电压(Vg2)为负电压，能够在n型杂质浓度比漂移区域32更高的势垒区域70也形成p型反型层。
漂移区域32的空穴通过该p型反型层向发射极电极12排出。因此，漂移区域32的第一面P1侧的载流子累积量变少。
在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)时(图6的时刻t3)，漂移区域32的第一面P1侧的载流子累积量已变少，因此关断时间变短。由此，能够减少IGBT200的开关损失。
如上述那样，通过设置势垒区域70，在导通状态时，漂移区域32之中的空穴向发射极电极12的排出被限制，导通电阻减少。而且，在IGBT200中，第二栅极电极焊盘102被施加第一电压(V1)，从而在导通状态时，在与第二栅极绝缘膜42接触的势垒区域70形成n型累积层。通过形成n型累积层，从而进一步限制空穴通过势垒区域70向发射极电极12排出。因此，导通电阻进一步减少。
一般来说，通过设置势垒区域，IGBT的导通电阻减少。但是，由于漂移区域的载流子浓度变大，因此空穴从漂移区域的排出变慢，关断时间变长。在第二实施方式的IGBT200中，在关断时，在势垒区域70也形成p型反型层，由此促进空穴从漂移区域32的排出，能够缩短关断时间。
另外，在第二实施方式的IGBT200中，也能够使第一电压(V1)例如为0V。
图7是表示第二实施方式的半导体电路的模拟结果的图。图7示出IGBT200在关断时的开关损失的模拟结果。
图7的横轴是使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)的时刻(图6中的时刻t2)起至使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)的时刻(图6中的时刻t3)为止的时间(t3－t2)。图7的横轴是关断时的开关损失。
另外，虚线是势垒区域70的n型杂质的最大浓度为漂移区域32的n型杂质浓度的500倍的情况，实线是1500倍的情况。
可知，相比于在t3－t2＝0秒、换句话说是在使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)的同时，使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)的情况下的开关损失，t3－t2＝4微秒以上的开关损失减少约20％。
另外，在t3－t2＝0秒时，在势垒区域70的n型杂质浓度浓的情况下开关损失变大，但在t3－t2＝4微秒以上时，未看到n型杂质浓度带来的开关损失之差。
通过以上，可知根据第二实施方式的IGBT，即使在设有势垒区域70的情况下，也能够减少关断时的开关损失。
一般来说，若势垒区域的n型杂质浓度变高，则担心在关断时产生IGBT的破坏。根据第二实施方式的IGBT200，通过进行双栅极驱动，预先使漂移区域32的载流子浓度减少，从而可抑制关断时的破坏。
以上，根据第二实施方式的IGBT，与第一实施方式的IGBT相同，能够减少开关损失。而且，通过设置势垒区域70，能够减少导通电阻。
(第三实施方式)
第三实施方式的半导体装置与第二实施方式的半导体装置的不同点在于，还具备在半导体层之中设于第二半导体区域与第五半导体区域之间的第一导电型的第六半导体区域。以下，关于与第一实施方式以及第二实施方式重复的内容，省略一部分记述。
图8是第三实施方式的半导体装置的一部分的示意性剖面图。
第三实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT300。第三实施方式的半导体装置是能够进行双栅极驱动的IGBT300。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第三实施方式的IGBT300具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。在第三实施方式中，也与第一实施方式相同，利用控制电路600控制施加电压的定时。
在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52、势垒区域70(第五半导体区域)、p型区域80(第六半导体区域)。
势垒区域70是n型的半导体区域。势垒区域70设于漂移区域32与基极区域34之间。势垒区域70的n型杂质浓度比漂移区域32的n型杂质浓度更高。
p型区域80是p型的半导体区域。p型区域80设于漂移区域32与势垒区域70之间。通过设置p型区域80，可抑制IGBT300关断时的破坏，可靠性提高。另外，通过进行双栅极驱动，使漂移区域32的载流子浓度减少，也可抑制IGBT300在关断时的破坏。
以上，根据第三实施方式的IGBT，与第二实施方式的IGBT相同，能够实现开关损失的减少以及导通电阻的减少。而且，关断时的破坏被抑制，可靠性提高。
(第四实施方式)
第四实施方式的半导体电路具有半导体装置和控制电路，该半导体装置具备：半导体层，具有第一面和与第一面对置的第二面；设于半导体层之中的第一导电型的第一半导体区域；在半导体层之中设于第一半导体区域与第一面之间的第二导电型的第二半导体区域；在半导体层之中设于第二半导体区域与第一面之间的第一导电型的第三半导体区域；贯通第三半导体区域并到达第二半导体区域的第一沟槽；设于第一沟槽之中的第一栅极电极；设于第一栅极电极与半导体层之间的第一栅极绝缘膜；贯通第三半导体区域并到达第二半导体区域的第二沟槽；设于第二沟槽之中的第二栅极电极；设于第二栅极电极与半导体层之间的第二栅极绝缘膜；在半导体层之中设于第三半导体区域与第一面之间并与第一栅极绝缘膜以及第二栅极绝缘膜接触的第二导电型的第四半导体区域；在半导体层之中设于第二半导体区域与第三半导体区域之间且第二导电型杂质浓度比第二半导体区域更高的第二导电型的第五半导体区域；设于半导体层的第一面侧并与第四半导体区域电连接的第一电极；设于半导体层的第二面侧并与第一半导体区域电连接的第二电极；第一栅极电极焊盘，设于半导体层的第一面侧，与第一栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设于半导体层的第一面侧，与第二栅极电极电连接，被施加第二栅极电压，控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。
第四实施方式的半导体装置在第二导电型的第四半导体区域也与第二栅极绝缘膜接触这一点上，与第二实施方式的半导体装置不同。以下，关于与第一实施方式以及第二实施方式重复的内容，省略一部分记述。
图9是第四实施方式的半导体装置的一部分的示意性剖面图。图10是第四实施方式的半导体装置的一部分的示意性俯视图。图10是第一面P1的俯视图。图9是图10的BB’剖面。
第四实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT400。第四实施方式的半导体装置是能够进行双栅极驱动的IGBT400。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第四实施方式的IGBT400具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。
在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52、势垒区域70(第五半导体区域)。
发射极区域36是n+型的半导体区域。发射极区域36设于基极区域34与第一面P1之间。发射极区域36在第一面P1中在第一方向上延伸。发射极区域36与第一栅极绝缘膜41以及第二栅极绝缘膜42接触。发射极区域36的n型杂质浓度比漂移区域32的n型杂质浓度高。
第四实施方式的IGBT400的驱动方法例如与第一实施方式的IGBT100的驱动方法相同。
即，在使第一栅极电压(Vg1)从接通电压(Von)变化为关断电压(Voff)之前，即在时刻t3之前，使第二栅极电压(Vg2)从第一电压(V1)变化为第二电压(V2)。使向第二栅极电极焊盘102施加的电压在时刻t2从第一电压(V1)变化为第二电压(V2)。在第四实施方式中，也与第一实施方式相同，利用控制电路600控制施加电压的定时。
第二电压(V2)是负电压。第二电压(V2)例如是－15V以上且小于0V。
第一电压(V1)例如是小于接通电压(Von)的电压。第一电压(V1)例如是小于具有第二栅极电极52的晶体管的阈值电压的电压。
另外，也能够使第一电压(V1)例如与接通电压(Von)相等。在该情况下，发射极区域36与第二栅极绝缘膜42接触，因此除了具有第一栅极电极51的晶体管之外，具有第二栅极电极52的晶体管也成为导通状态。
以上，根据第四实施方式的IGBT，与第二实施方式的IGBT相同，能够实现开关损失的减少以及导通电阻的减少。
(第五实施方式)
第五实施方式的半导体装置在第四半导体区域的图案不同这一点与第四实施方式的半导体装置不同。以下，关于与第四实施方式重复的内容，省略一部分记述。
图11是第五实施方式的半导体装置的一部分的示意性剖面图。图12是第五实施方式的半导体装置的一部分的示意性俯视图。图12是第一面P1中的俯视图。图11是图12的CC’剖面。
第五实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT500。第五实施方式的半导体装置是能够进行双栅极驱动的IGBT500。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第五实施方式的IGBT500具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。
在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52、势垒区域70(第五半导体区域)。
发射极区域36是n+型的半导体区域。发射极区域36设于基极区域34与第一面P1之间。发射极区域36在第一面P1中在第二方向上延伸。发射极区域36在第一面P1中在第一方向上与接触区域38交替地配置。
发射极区域36与第一栅极绝缘膜41以及第二栅极绝缘膜42接触。发射极区域36的n型杂质浓度比漂移区域32的n型杂质浓度高。
第五实施方式的IGBT500的驱动方法例如与第四实施方式的IGBT400的驱动方法相同。
以上，根据第五实施方式的IGBT，与第四实施方式的IGBT相同，能够实现开关损失的减少以及导通电阻的减少。
在第一至第五实施方式中以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限定于单晶硅。例如也可以是单晶碳化硅等其他单晶半导体。
在第一至第五实施方式中，以沟槽平行地配置的条形状的情况为例进行了说明，但也可以能够在沟槽交叉的网格形状或者点阵形状的沟槽中应用本发明。
在第一至第五实施方式中，以第一导电型为p型、第二导电型为n型的情况为例进行了说明，但也能够使第一导电型为n型，使第二导电型为p型。在使第一导电型为n型、使第二导电型为p型的情况下，例如第二电压(V2)成为正电压。
虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子而提出的，并非意图限定发明的范围。这些新的实施方式能够通过其他各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和主旨中，并且包含在权利要求书所记载的发明和与其等效的范围内。

Claims (13)

1.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；
第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第二栅极电极，设于所述第二沟槽之中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；以及
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜接触且与所述第二栅极绝缘膜分离；
第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，
所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，当所述第一导电型为p型时，所述第二电压为负电压，当所述第一导电型为n型时，所述第二电压为正电压。
2.根据权利要求1所述的半导体电路，其中，
还具备第二导电型的第五半导体区域，该第二导电型的第五半导体区域在所述半导体层之中设于所述第二半导体区域与所述第三半导体区域之间，且与所述第二半导体区域相比，第二导电型杂质浓度更高。
3.根据权利要求2所述的半导体电路，其中，
还具备在所述半导体层之中设于所述第二半导体区域与所述第五半导体区域之间的第一导电型的第六半导体区域。
4.根据权利要求1所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第二半导体区域形成反型层。
5.根据权利要求2所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第五半导体区域形成反型层。
6.根据权利要求1所述的半导体电路，其中，
所述第一导电型是p型，所述第一电压是正电压。
7.根据权利要求1所述的半导体电路，其中，
从使所述第二栅极电压从所述第一电压变化为所述第二电压起到使所述第一栅极电压从接通电压变化为关断电压为止的时间间隔是0.1微秒以上且4微秒以下。
8.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；
第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第二栅极电极，设于所述第二沟槽之中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜以及所述第二栅极绝缘膜接触；以及
第二导电型的第五半导体区域，设于所述第二半导体区域与所述第三半导体区域之间，且与所述第二半导体区域相比，第二导电型杂质浓度更高；
第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，
所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，当所述第一导电型为p型时，所述第二电压为负电压，当所述第一导电型为n型时，所述第二电压为正电压。
9.根据权利要求8所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第五半导体区域形成反型层。
10.根据权利要求8所述的半导体电路，其中，
还具备在所述半导体层之中设于所述第二半导体区域与所述第五半导体区域之间的第一导电型的第六半导体区域。
11.根据权利要求8所述的半导体电路，其中，
所述第一导电型是p型，所述第一电压是正电压。
12.根据权利要求8所述的半导体电路，其中，
从使所述第二栅极电压从所述第一电压变化为所述第二电压起到使所述第一栅极电压从接通电压变化为关断电压为止的时间间隔是0.1微秒以上且4微秒以下。
13.一种控制电路，对半导体装置进行驱动，该半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；
第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第二栅极电极，设于所述第二沟槽之中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；以及
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜接触且与所述第二栅极绝缘膜分离；
第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，
所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，当所述第一导电型为p型时，所述第二电压为负电压，当所述第一导电型为n型时，所述第二电压为正电压。
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