JP6318061B2 - 半導体装置 - Google Patents

Description

本発明は、電力変換装置に用いられる電力変換用スイッチング素子を備えた半導体装置に関する。

従来、電力変換用スイッチング素子のスイッチング損失を低減する技術として、トレンチゲートを二つのゲートの組に分割し、それぞれを異なる制御信号で駆動するものがあった（例えば、特許文献１参照）。

国際公開第２０１４／０３８０６４号

近年、IGBT（Insulated Gate Bipolar Transistor）などの電力変換用スイッチング素子は、家庭用のエアコンや電子レンジなどの小電力機器から、鉄道や製鉄所の大電力機器に至るまで幅広く応用されるようになった。そして、再生可能なエネルギーの利用や省エネルギーを促進するには、直流から交流へ、または、交流から直流への電力変換が不可欠であることから、電力変換用スイッチング素子は、これからの低炭素社会を実現するための重要なキーコンポーネントになっている。

ところで、IGBTなどの電力変換用スイッチング素子を電力変換のインバータ装置などに応用した場合、導通時にはオン抵抗に伴う導通損失が発生し、スイッチング時にはスイッチング動作に伴うスイッチング損失が発生する。そこで、インバータの高効率化、小型化を図るには、導通損失およびスイッチング損失を低減する必要がある。

特許文献１には、トレンチゲートを二つのゲートの組に分割し、それぞれを異なる制御信号で駆動することにより、スイッチング損失を低減することが可能となるIGBTの例が開示されている。通電時に、片方の組のゲートに他の組より先行してオフ信号を供給することにより、素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出する。素子全体をターンオフする時点では、残りのゲートのみをオフすればよく、蓄積キャリアが少ないためスイッチング損失を低減できる。

しかしながら、本願の発明者らの検討によれば、特許文献１に開示された構造のIGBTではスイッチング損失の低減効果が十分でなく、さらにスイッチング損失を低減できる構造のIGBTが望まれる。

したがって、ターンオフ時のスイッチング損失を低減させることが可能な電力変換用スイッチング素子を提供することが課題となる。

上記課題を解決するために、本発明の半導体装置は、例えば、互いに直交するx方向とy方向によって規定されるxy平面、および前記xy平面に直交するz方向に対して、前記xy平面に沿って形成された第一導電型のドリフト層と、前記ドリフト層の第一表面に形成された第二導電型のコレクタ層と、前記ドリフト層の第二表面に形成された第二導電型のチャネル層と、前記チャネル層の表面から、前記チャネル層をz方向に貫通して前記ドリフト層まで達し、y方向に延設された複数のトレンチと、前記トレンチの壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、それぞれ独立に駆動可能である第一のゲート電極、および第二のゲート電極と、前記チャネル層の表面にて、前記第一のゲート電極の側部に前記ゲート絶縁膜を介して選択的に形成された第一導電型の第一のソース領域、および前記第二のゲート電極の側部に前記ゲート絶縁膜を介して選択的に形成された第一導電型の第二のソース領域と、を備えた半導体装置であって、前記第一のゲート電極と前記第二のゲート電極とは、x方向に交互に繰り返して配置され、前記第一のソース領域のキャリア注入効率が、前記第二のソース領域のキャリア注入効率と比較して小さいことを特徴とする。

本発明によれば、ターンオフ時のスイッチング損失を低減させることが可能な電力変換用スイッチング素子を提供することができる。

本発明の第一の実施例に係る電力変換用スイッチング素子の構造の例を模式的に示す図である。 電力変換用スイッチング素子をターンオフさせるとき、第一のゲート電極および第二のゲート電極をそれぞれ駆動する駆動信号の駆動シーケンスの例を示す図である。 電力変換用スイッチング素子の出力特性の例を示す図である。 本発明の第二の実施例に係る電力変換用スイッチング素子の構造の例を模式的に示す図である。 本発明の第三の実施例に係る電力変換用スイッチング素子の構造の例を模式的に示す図である。

以下、本発明の実施形態を、各実施例として、図面を用いて説明する。なお、実施例を説明するための全ての図面において、同一の構成要素には同一符号を付し、その繰り返しの説明を省略する。

図１は、本発明の第１の実施例に係る電力変換用スイッチング素子100の構造の例を模式的に示した図である。

図１に示すように、電力変換用スイッチング素子100は、二つの独立した制御ゲートを有するIGBTということができ、シリコンなどのn-型ドリフト層101の表面側に、互いに隣接配置されたトレンチ型の第一のゲート電極106および第二のゲート電極107の組が、繰り返し配置された構造を有している。

ここで、第一のゲート電極106および第二のゲート電極107は、例えば、n-型ドリフト層101の表面側に、p型チャネル層104が形成され、そのp型チャネル層104に、そのp型チャネル層104よりも深いトレンチが形成され、そのトレンチの内壁にゲート絶縁膜105が形成され、そのゲート絶縁膜105が形成されたトレンチ内に導電性のポリシリコンなどが埋め込まれることにより形成される。

また、p型チャネル層104の表面の一部で、第一のゲート電極106および第二のゲート電極107のそれぞれにゲート絶縁膜105を介して接する部分に、n型ソース領域108、109が形成されている。第一のゲート電極106にゲート絶縁膜105を介して接する第一のn型ソース領域108のy方向の長さをa1とし、第一のn型ソース領域108を含むp型チャネル層104のy方向の繰り返し単位長さをb1とする。また、第二のゲート電極107にゲート絶縁膜105を介して接する第二のn型ソース領域109のy方向の長さをa2とし、第二のn型ソース領域109を含むp型チャネル層104のy方向の繰り返し単位長さをb2とする。

このとき、y方向に第一のn型ソース領域108が占める割合a1/b1は、y方向に第二のn型ソース領域109が占める割合a2/b2より小さくなっている。これにより、第一のn型ソース領域108から注入される電子の量は、第二のn型ソース領域109から注入される電子の量より少なくなる。その結果、第一のn型ソース領域108のキャリア注入効率は、第二のn型ソース領域109のキャリア注入効率より小さくなっている。

p型チャネル層104、ゲート絶縁膜105、n型ソース領域108、109の上部には、図示しない導電性の金属などからなるエミッタ電極が形成されている。また、n-型の半導体層101の裏面側には、p型コレクタ層102が形成されるとともに、p型コレクタ層102に接触するようにして、導電性の金属などからなるコレクタ電極103が形成されている。

以上のように、本発明の第１の実施例に係る電力変換用スイッチング素子100は、外部から独立に駆動可能な第一のゲート電極106と第二のゲート電極107を有し、第一のn型ソース領域108のキャリア注入効率が、第二のn型ソース領域109のキャリア注入効率より小さいことを特徴とする。

図２は、電力変換用スイッチング素子100をターンオフさせるとき、第一のゲート電極106および第二のゲート電極107をそれぞれ駆動する駆動信号の駆動シーケンスの例を示した図である。ここでは、第一のゲート電極106および第二のゲート電極107のいずれにも、すでにしきい値電圧Vthより高い電圧が印加され、電力変換用スイッチング素子100のスイッチング状態が「オン」状態であるとする。

なお、ここでいうしきい値電圧Vthとは、第一のゲート電極106および第二のゲート電極107に電圧を印加したとき、p型チャネル層104内にn型ソース領域108、109とn-型ドリフト層101をつなぐ導通路（チャネル）が形成される最低の電圧をいう。

本実施例では、図２に示すように、電力変換用スイッチング素子100をターンオフさせるときには、まず、第二のゲート電極107の駆動信号をしきい値電圧Vthより高い状態から低い状態へ変化させる（ターンオフさせる）。また、そのターンオフのタイミングから所定の時間遅延して、第一のゲート電極106の駆動信号をしきい値電圧Vthより高い状態から低い状態へ変化させる（ターンオフさせる）。

以上のように、第一のゲート電極106および第二のゲート電極107それぞれを駆動する駆動信号において、ターンオフするタイミングを所定の時間ずらすことにより、電力変換用スイッチング素子100のターンオフ損失が低減されるという効果が得られる。この効果が得られる理由は、次のように説明することができる。

第一のゲート電極106の駆動信号の電圧がしきい値電圧Vthより高い状態のうちに、第二のゲート電極107の駆動信号の電圧を、しきい値電圧Vthよりも高い状態から低い状態へと変化させる（ターンオフさせる）と、第二のゲート電極107によってp型チャネル層104に生成されていたn型ソース領域109とn-型ドリフト層101とをつなぐチャネルが消滅する。そのため、その第二のゲート電極107側に形成されていたチャネルを介してn-型ドリフト層101へ電子が注入されなくなるので、それに応じて、p型コレクタ層102からn-ドリフト層101へ注入されるホールの量が減少する。

このような状態にあるとき、第一のゲート電極106の駆動信号の電圧を、しきい値電圧Vthよりも高い状態から低い状態へと変化させる（ターンオフさせる）と、第一のゲート電極106側に形成されていたチャネルも消失し、そのチャネルを介してのn-型ドリフト層101への電子注入もされなくなる。その結果、電力変換用スイッチング素子100のスイッチング状態は、「オフ」状態となる。すなわち、電力変換用スイッチング素子100がターンオフする。

この場合、第一のゲート電極106の駆動信号の電圧を、しきい値電圧Vthよりも高い状態から低い状態へと変化させる（ターンオフさせる）ときには、n-型ドリフト層に蓄積されているホールの量が減少しているので、その分、ホールの排出時間が短縮されることになる。その結果、電力変換用スイッチング素子100のターンオフ時間が短くなり、ターンオフ損失が低減する。

図３は、電力変換用スイッチング素子100の出力特性の例を示している。はじめに、第一のn型ソース領域108のキャリア注入効率が、第二のn型ソース領域109のキャリア注入効率と等しい場合（本実施例とは異なっている）を仮定する。すなわち、第一のn型ソース領域108を含むp型チャネル層104のy方向の繰り返し単位長さb1と、第二のn型ソース領域109を含むp型チャネル層104のy方向の繰り返し単位長さb2が等しく、かつ、第一のn型ソース領域108のy方向の長さa1と第一のn型ソース領域108のy方向の長さa2が等しい場合を仮定する。

この場合、第一のゲート電極106および第二のゲート電極107それぞれの駆動信号の電圧を、ともにしきい値電圧Vthよりも高くした状態（オン状態）でのコレクタ電圧Vceと比較して、第一のゲート電極106の駆動信号の電圧がしきい値電圧Vthよりも高い状態（オン状態）で、かつ、第二のゲート電極107の駆動信号の電圧がしきい値電圧Vthよりも低い状態（オフ状態）でのコレクタ電圧Vceは大きくなる。これは、既に述べたように、第二のゲート電極107側に形成されていたチャネルを介したn-型ドリフト層101への電子注入がなくなるので、それに応じて、p型コレクタ層102からn-ドリフト層101へ注入されるホールの量が減少するためである。

次に、本実施例のように、第一のn型ソース領域108のキャリア注入効率が、第二のn型ソース領域109のキャリア注入効率より小さい場合を仮定する。すなわち、第一のn型ソース領域108を含むp型チャネル層104のy方向の繰り返し単位長さb1と、第二のn型ソース領域109を含むp型チャネル層104のy方向の繰り返し単位長さb2が等しく、かつ、第一のn型ソース領域108のy方向の長さa1が第一のn型ソース領域108のy方向の長さa2より小さい場合を仮定する。ただし、第一のn型ソース領域108のy方向の長さa1と第一のn型ソース領域108のy方向の長さa2の和（a1＋a2）は先の場合と同一とする。

この場合、第一のゲート電極106および第二のゲート電極107それぞれの駆動信号の電圧を、ともにしきい値電圧Vthよりも高くした状態（オン状態）でのコレクタ電圧Vceは、先の場合と変わらない。なぜなら、第一のn型ソース領域108のy方向の長さa1と第一のn型ソース領域108のy方向の長さa2の和（a1＋a2）が先の場合と同一であるため、第一のゲート電極106および第二のゲート電極107によって形成されたチャネルを介してn-型ドリフト層101へ注入される電子の量は変化せず、その電子注入に応じてp型コレクタ層102からn-ドリフト層101へ注入されるホールの量も変化しないためである。

しかしながら、第一のゲート電極106の駆動信号の電圧がしきい値電圧Vthよりも高い状態（オン状態）で、かつ、第二のゲート電極107の駆動信号の電圧がしきい値電圧Vthよりも低い状態（オフ状態）でのコレクタ電圧Vceは、先の場合より大きくなる。これは、第二のゲート電極107側に形成されていたチャネル消失することによる、n-型ドリフト層101への電子注入の低減量が、先の場合より大きいためである。この結果、電子注入の減少に応じてp型コレクタ層102からn-ドリフト層101へ注入されるホールの量の減少量が先の場合より大きくなり、コレクタ電圧Vceが大きくなる。

以上のように、第一のn型ソース領域108のキャリア注入効率を、第二のn型ソース領域109のキャリア注入効率より小さくすることで、第一のn型ソース領域108のキャリア注入効率が第二のn型ソース領域109のキャリア注入効率と等しい場合と比較してホールの低減量を大きくすることができる。その結果、電力変換用スイッチング素子100のターンオフ時間が短くなり、ターンオフ損失が低減するという効果が得られる。

図４は、本発明の第２の実施例に係る電力変換用スイッチング素子100の構造の例を模式的に示した図である。

本発明で第一のn型ソース領域108のキャリア注入効率を、第二のn型ソース領域109のキャリア注入効率より小さくする方法は、第一のゲート電極106にゲート絶縁膜105を介して接する第一のn型ソース領域108のy方向の長さa1を、第二のn型ソース領域109のy方向の長さa2より短くする方法に限定されない。

図４に示す本発明の第２の実施例では、例えば第一のゲート電極106のz方向のトレンチ深さを、第二のゲート電極107のz方向のトレンチ深さより浅くすることで、第一のn型ソース領域108のキャリア注入効率を、第二のn型ソース領域109のキャリア注入効率より小さくする。

トレンチを浅くすると、チャネルは浅くしか形成されず、ホールの排出抵抗が減少する。この結果、キャリア注入効率が小さくなり、ターンオフ損失が低減する。

図５は、本発明の第３の実施例に係る電力変換用スイッチング素子100の構造の例を模式的に示した図である。

本発明の効果は、トレンチ型のIGBTに限定されるものではない。図５に示す本発明の第３の実施例では、プレーナ型のIGBTに適用した例を示している。本実施例ではpチャネル領域104がn-ドリフト層101の表面に選択的に形成され、n-ドリフト層101が露出する領域を覆うように、第一のゲート電極106および第二のゲート電極107がゲート絶縁膜105を介して配置されている。

本実施例においても、第一のゲート電極106に隣接する第一のn型ソース領域108のy方向の長さa1を、第二のゲート電極107に隣接する第二のn型ソース領域109のy方向長さa2より短くすることで、第一のn型ソース領域108の注入効率を第二のn型ソース領域109の注入効率より小さくしている。この結果、ターンオフ損失が低減する。

１００ 電力変換用スイッチング素子
１０１ n-型ドリフト層
１０２ p型コレクタ層
１０３ コレクタ電極
１０４ p型チャネル層
１０５ ゲート絶縁膜
１０６ 第一のゲート電極
１０７ 第二のゲート電極
１０８ 第一のn型ソース領域
１０９ 第二のn型ソース領域

Claims (8)

1. 互いに直交するx方向とy方向によって規定されるxy平面、および前記xy平面に直交するz方向に対して、
   前記xy平面に沿って形成された第一導電型のドリフト層と、
   前記ドリフト層の第一表面に形成された第二導電型のコレクタ層と、
   前記ドリフト層の第二表面に形成された第二導電型のチャネル層と、
   前記チャネル層の表面から、前記チャネル層をz方向に貫通して前記ドリフト層まで達し、y方向に延設された複数のトレンチと、
   前記トレンチの壁面に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、それぞれ独立に駆動可能である第一のゲート電極、および第二のゲート電極と、
   前記チャネル層の表面にて、前記第一のゲート電極の側部に前記ゲート絶縁膜を介して選択的に形成された第一導電型の第一のソース領域、および前記第二のゲート電極の側部に前記ゲート絶縁膜を介して選択的に形成された第一導電型の第二のソース領域と
   を備えた半導体装置であって、
   前記第一のゲート電極と前記第二のゲート電極とは、x方向に交互に繰り返して配置され、
   前記第一のソース領域のキャリア注入効率が、前記第二のソース領域のキャリア注入効率と比較して小さい
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第一のソース領域のｙ方向の長さa１の、前記第一のソース領域を含む前記チャネル層のy方向の繰り返し単位の長さb1に対する比a1/b1が、
   前記第二のソース領域のｙ方向の長さa2の、前記第二のソース領域を含む前記チャネル層のy方向の繰り返し単位の長さb2に対する比a2/b2より小さい
   ことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第二のゲート電極に与えられる駆動信号の電圧が、しきい値電圧より高い状態から低い状態へ切り替わるタイミングが、
   前記第一のゲート電極に与えられる駆動信号の電圧が、しきい値電圧より高い状態から低い状態へ切り替わるタイミングより早い
   ことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第一のソース領域のｙ方向の長さa１の、前記第一のソース領域を含む前記チャネル層のy方向の繰り返し単位の長さb1に対する比a1/b1が、
   前記第二のソース領域のｙ方向の長さa２の、前記第二のソース領域を含む前記チャネル層のy方向の繰り返し単位の長さb2に対する比a2/b2より小さい
   ことを特徴とする半導体装置。
5. 互いに直交するｘ方向とｙ方向によって規定されるｘｙ平面、および前記ｘｙ平面に直交するｚ方向に対して、
   前記ｘｙ平面に沿って形成された第一導電型のドリフト層と、
   前記ドリフト層の第一表面に形成された第二導電型のコレクタ層と、
   前記ドリフト層の第二表面に選択的に形成された第二導電型のチャネル領域と、
   前記チャネル領域の表面に選択的に形成された第一導電型の第一のソース領域と、
   前記チャネル領域の表面に選択的に形成された第一導電型の第二のソース領域と、
   前記第一のソース領域、前記チャネル領域および前記ドリフト層の上にゲート絶縁膜を介して形成された第一のゲート電極と、
   前記第二のソース領域、前記チャネル領域および前記ドリフト層の上にゲート絶縁膜を介して形成された第二のゲート電極と
   を備えた半導体装置であって、
   前記第一のゲート電極と前記第二のゲート電極とは、x方向に交互に繰り返して配置され、
   前記第一のソース領域のキャリア注入効率が、前記第二のソース領域のキャリア注入効率と比較して小さい
   ことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第一のソース領域のｙ方向の長さa１の、前記第一のソース領域を含む前記チャネル領域のy方向の繰り返し単位の長さb1に対する比a1/b1が、
   前記第二のソース領域のｙ方向の長さa２の、前記第二のソース領域を含む前記チャネル領域のy方向の繰り返し単位の長さb2に対する比a2/b2より小さい
   ことを特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第二のゲート電極に与えられる駆動信号の電圧が、しきい値電圧より高い状態から低い状態へ切り替わるタイミングが、
   前記第一のゲート電極に与えられる駆動信号の電圧が、しきい値電圧より高い状態から低い状態へ切り替わるタイミングより早い
   ことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第一のソース領域のｙ方向の長さa１の、前記第一のソース領域を含む前記チャネル領域のy方向の繰り返し単位の長さb1に対する比a1/b1が、
   前記第二のソース領域のｙ方向の長さa２の、前記第二のソース領域を含む前記チャネル領域のy方向の繰り返し単位の長さb2に対する比a2/b2より小さい
   ことを特徴とする半導体装置。