JPH05291913A - 半導体スイッチング装置 - Google Patents
半導体スイッチング装置Info
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- JPH05291913A JPH05291913A JP4086976A JP8697692A JPH05291913A JP H05291913 A JPH05291913 A JP H05291913A JP 4086976 A JP4086976 A JP 4086976A JP 8697692 A JP8697692 A JP 8697692A JP H05291913 A JPH05291913 A JP H05291913A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 半導体スイッチング装置の高速化及び低スイ
ッチング損失化を達成するとともに、ドライブ回路の単
一化を通じて小型化及び低コスト化を図る。 【構成】 低飽和電圧及び長下降時間のＩＧＢＴ／Ａと
高飽和電圧及び短下降時間のＩＧＢＴ／Ｂとを並列接続
し、ＩＧＢＴ／Ｂのゲート前には入力抵抗Ｒを挿入して
共通の駆動信号により動作させることによって、ＩＧＢ
Ｔ／Ｂの遮断時点を遅延させ、ＩＧＢＴ／Ｂの短下降時
間に基づいてターンオフ動作を行う。
ッチング損失化を達成するとともに、ドライブ回路の単
一化を通じて小型化及び低コスト化を図る。 【構成】 低飽和電圧及び長下降時間のＩＧＢＴ／Ａと
高飽和電圧及び短下降時間のＩＧＢＴ／Ｂとを並列接続
し、ＩＧＢＴ／Ｂのゲート前には入力抵抗Ｒを挿入して
共通の駆動信号により動作させることによって、ＩＧＢ
Ｔ／Ｂの遮断時点を遅延させ、ＩＧＢＴ／Ｂの短下降時
間に基づいてターンオフ動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を用いたス
イッチング装置に関し、特に、大電流容量のスイッチン
グ装置におけるスイッチング損失を低減するための技術
に関するものである。
イッチング装置に関し、特に、大電流容量のスイッチン
グ装置におけるスイッチング損失を低減するための技術
に関するものである。
【０００２】
【従来の技術】従来、電子レンジ用の電源装置、電磁調
理機等に用いられる誘導加熱用電源、或いは、ＵＰＳ
（無停電電源）装置などの各種電源装置には、半導体素
子を用いたスイッチング装置が用いられている。このス
イッチング装置は、ＭＯＳＦＥＴのゲートやバイポーラ
トランジスタのベースをドライブ回路によって駆動し、
所定周波数で電流を給断するようになっている。ここ
に、スイッチング装置に用いられる半導体素子、特に、
大電流、低飽和電圧を必要とする上記用途に向けられた
ものとしては、バイポーラトランジスタ（以下、ＢＪＴ
という。）や絶縁ゲートバイポーラトランジスタ（以
下、ＩＧＢＴという。）等が用いられる。
理機等に用いられる誘導加熱用電源、或いは、ＵＰＳ
（無停電電源）装置などの各種電源装置には、半導体素
子を用いたスイッチング装置が用いられている。このス
イッチング装置は、ＭＯＳＦＥＴのゲートやバイポーラ
トランジスタのベースをドライブ回路によって駆動し、
所定周波数で電流を給断するようになっている。ここ
に、スイッチング装置に用いられる半導体素子、特に、
大電流、低飽和電圧を必要とする上記用途に向けられた
ものとしては、バイポーラトランジスタ（以下、ＢＪＴ
という。）や絶縁ゲートバイポーラトランジスタ（以
下、ＩＧＢＴという。）等が用いられる。
【０００３】ところで、上記従来のＢＪＴ、ＩＧＢＴを
用いたスイッチング装置の低消費電力化を図る上で大き
なウエイトを占めるのが、これらの半導体素子のスイッ
チング損失に対する対策である。図１０には、ＩＧＢＴ
をドライブ回路で駆動する誘導加熱電源用スイッチング
装置のスイッチング特性を示す。ここで、ＩC はＩＧＢ
Ｔのコレクタ電流、ＶCEはＩＧＢＴのコレクタ−エミッ
タ間電圧である。ＩＧＢＴは、ゲートに正電位の供給さ
れるオン期間においては、低いオン電圧（以下、飽和電
圧という。）ＶCE(sat) を示し大電流を流すことができ
る。一方、零又は負のゲート電位が供給されるオフ期間
においては電流は遮断される。この図１０に示す場合
は、オン期間は約３０μｓ、オフ期間は約２０μｓの周
期でＩＧＢＴが駆動されている。ここで、ＩＧＢＴの断
続に伴って消費される電力、つまり、スイッチング損失
は、図中に示す斜線部分の面積で示される。ここに、斜
線部分Ａは飽和電圧ＶCE(sat) の値によって定まるオン
損失であり、斜線部分ＢはＩＧＢＴの電流波形のテール
部分によって生ずるターンオフ損失である。現状では、
スイッチング損失のうちターンオフ損失Ｂの占める割合
が大きく、これを低減することが電力効率の向上に結び
つくが、このターンオフ損失ＢはＩＧＢＴの下降時間ｔ
f を短縮することによって低減できる。
用いたスイッチング装置の低消費電力化を図る上で大き
なウエイトを占めるのが、これらの半導体素子のスイッ
チング損失に対する対策である。図１０には、ＩＧＢＴ
をドライブ回路で駆動する誘導加熱電源用スイッチング
装置のスイッチング特性を示す。ここで、ＩC はＩＧＢ
Ｔのコレクタ電流、ＶCEはＩＧＢＴのコレクタ−エミッ
タ間電圧である。ＩＧＢＴは、ゲートに正電位の供給さ
れるオン期間においては、低いオン電圧（以下、飽和電
圧という。）ＶCE(sat) を示し大電流を流すことができ
る。一方、零又は負のゲート電位が供給されるオフ期間
においては電流は遮断される。この図１０に示す場合
は、オン期間は約３０μｓ、オフ期間は約２０μｓの周
期でＩＧＢＴが駆動されている。ここで、ＩＧＢＴの断
続に伴って消費される電力、つまり、スイッチング損失
は、図中に示す斜線部分の面積で示される。ここに、斜
線部分Ａは飽和電圧ＶCE(sat) の値によって定まるオン
損失であり、斜線部分ＢはＩＧＢＴの電流波形のテール
部分によって生ずるターンオフ損失である。現状では、
スイッチング損失のうちターンオフ損失Ｂの占める割合
が大きく、これを低減することが電力効率の向上に結び
つくが、このターンオフ損失ＢはＩＧＢＴの下降時間ｔ
f を短縮することによって低減できる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＩＧＢ
Ｔ、ＢＪＴその他の少数キャリアデバイスにおいては、
下降時間ｔf の短縮を図ると、一般に飽和電圧Ｖ
CE(sat) が上昇する、すなわち、下降時間ｔf と飽和電
圧ＶCE(sat) との間にはトレードオフの関係がある。し
たがって、ターンオフ損失とオン損失との間にもトレー
ドオフの関係が成立するため、スイッチング損失の低減
は素子固有の特性によって一定の限界が課せられるとい
う問題点があった。
Ｔ、ＢＪＴその他の少数キャリアデバイスにおいては、
下降時間ｔf の短縮を図ると、一般に飽和電圧Ｖ
CE(sat) が上昇する、すなわち、下降時間ｔf と飽和電
圧ＶCE(sat) との間にはトレードオフの関係がある。し
たがって、ターンオフ損失とオン損失との間にもトレー
ドオフの関係が成立するため、スイッチング損失の低減
は素子固有の特性によって一定の限界が課せられるとい
う問題点があった。
【０００５】これに対し、従来、オン損失の増加を抑制
しつつターンオフ損失の低減を図るためには、図１１に
示すように、ＢＪＴ１に対して、高速動作可能なＭＯＳ
ＦＥＴ２を並列に接続し、両者を別個のドライブ回路１
０及び２０で駆動することによって、入力端子３と出力
端子４との間を断続するという方法がある。この方法で
は、図１２に示すように、ＢＪＴ１のベース電流ＩB を
ＭＯＳＦＥＴ２のゲート電圧ＶGSよりも先行させて遮断
することにより、ＢＪＴ１のコレクタ電流Ｉ1をＭＯＳ
ＦＥＴ２のドレイン電流Ｉ2 よりも先に低下させ、結
局、全体としては、ＢＪＴ１の下降時間ｔfBJTよりも短
いＭＯＳＦＥＴ２の下降時間ｔfMOSによって、電流ＩL
を高速で遮断させる。ところが、この場合、ＢＪＴ１と
ＭＯＳＦＥＴ２には、電流駆動素子と電圧制御素子とい
う本質的な駆動特性の相違があり、両者の遮断タイミン
グを取るためには単一のドライブ回路では駆動できず、
２つのドライブ回路１０，２０が必要となり、回路の複
雑化と装置の占有スペースの増大を招くという問題点が
あった。
しつつターンオフ損失の低減を図るためには、図１１に
示すように、ＢＪＴ１に対して、高速動作可能なＭＯＳ
ＦＥＴ２を並列に接続し、両者を別個のドライブ回路１
０及び２０で駆動することによって、入力端子３と出力
端子４との間を断続するという方法がある。この方法で
は、図１２に示すように、ＢＪＴ１のベース電流ＩB を
ＭＯＳＦＥＴ２のゲート電圧ＶGSよりも先行させて遮断
することにより、ＢＪＴ１のコレクタ電流Ｉ1をＭＯＳ
ＦＥＴ２のドレイン電流Ｉ2 よりも先に低下させ、結
局、全体としては、ＢＪＴ１の下降時間ｔfBJTよりも短
いＭＯＳＦＥＴ２の下降時間ｔfMOSによって、電流ＩL
を高速で遮断させる。ところが、この場合、ＢＪＴ１と
ＭＯＳＦＥＴ２には、電流駆動素子と電圧制御素子とい
う本質的な駆動特性の相違があり、両者の遮断タイミン
グを取るためには単一のドライブ回路では駆動できず、
２つのドライブ回路１０，２０が必要となり、回路の複
雑化と装置の占有スペースの増大を招くという問題点が
あった。
【０００６】そこで、本発明は上記問題点を解決するも
のであり、その課題は、下降時間ｔf と飽和電圧Ｖ
CE(sat) の特性の異なる２つの同種素子を組み合わせる
とともに、両者の駆動タイミングを取るための簡易な遅
延手段を設けることにより、スイッチング損失が少な
く、しかも、簡易かつ小面積のスイッチング装置を実現
することにある。
のであり、その課題は、下降時間ｔf と飽和電圧Ｖ
CE(sat) の特性の異なる２つの同種素子を組み合わせる
とともに、両者の駆動タイミングを取るための簡易な遅
延手段を設けることにより、スイッチング損失が少な
く、しかも、簡易かつ小面積のスイッチング装置を実現
することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明が採用した手段は、各々の制御電極に供給さ
れる共通の駆動信号に基づいて各々の入力電極と出力電
極間の電流を断続する同種構造の第１半導体素子及び第
２半導体素子を並列に構成した半導体スイッチング装置
であって、その第２半導体素子に対し第１半導体素子よ
りも駆動信号の変動を遅延さすべき駆動信号遅延手段を
設け、しかも、第１半導体素子を第２半導体素子に比し
飽和電圧が低く、下降時間が長い素子で構成するもので
ある。その駆動信号遅延手段には、第２半導体素子の制
御電極側の入力抵抗を第１半導体素子よりも相対的に大
きくする場合と、第２半導体素子の制御電極のゲート入
力電荷量を第１半導体素子よりも相対的に大きくする場
合がある。ここに、第１半導体素子及び第２半導体素子
は、ともにバイポーラトランジスタとするか、又は絶縁
ゲートバイポーラトランジスタとすることが望ましい。
めに本発明が採用した手段は、各々の制御電極に供給さ
れる共通の駆動信号に基づいて各々の入力電極と出力電
極間の電流を断続する同種構造の第１半導体素子及び第
２半導体素子を並列に構成した半導体スイッチング装置
であって、その第２半導体素子に対し第１半導体素子よ
りも駆動信号の変動を遅延さすべき駆動信号遅延手段を
設け、しかも、第１半導体素子を第２半導体素子に比し
飽和電圧が低く、下降時間が長い素子で構成するもので
ある。その駆動信号遅延手段には、第２半導体素子の制
御電極側の入力抵抗を第１半導体素子よりも相対的に大
きくする場合と、第２半導体素子の制御電極のゲート入
力電荷量を第１半導体素子よりも相対的に大きくする場
合がある。ここに、第１半導体素子及び第２半導体素子
は、ともにバイポーラトランジスタとするか、又は絶縁
ゲートバイポーラトランジスタとすることが望ましい。
【０００８】上記各手段を実現する上で採用する半導体
スイッチング装置の構造に関しては、第１半導体素子及
び第２半導体素子を共通の半導体基体上に活性領域を形
成した構造とし、両者の制御電極間を抵抗層で接続する
ことが好適であり、特に絶縁ゲートバイポーラトランジ
スタを用いる場合には、この方法に加え若しくはこの方
法に代えて、第１半導体素子の制御電極下部に形成され
た絶縁膜の少なくとも一部の厚さを第２半導体素子のそ
れよりも厚く形成することが効果的である。これらの場
合、第１半導体素子の活性領域には第２半導体素子のそ
れよりも少数キャリア短寿命化処理を多く施すことが望
ましい。
スイッチング装置の構造に関しては、第１半導体素子及
び第２半導体素子を共通の半導体基体上に活性領域を形
成した構造とし、両者の制御電極間を抵抗層で接続する
ことが好適であり、特に絶縁ゲートバイポーラトランジ
スタを用いる場合には、この方法に加え若しくはこの方
法に代えて、第１半導体素子の制御電極下部に形成され
た絶縁膜の少なくとも一部の厚さを第２半導体素子のそ
れよりも厚く形成することが効果的である。これらの場
合、第１半導体素子の活性領域には第２半導体素子のそ
れよりも少数キャリア短寿命化処理を多く施すことが望
ましい。
【０００９】
【作用】かかる手段によれば、第１半導体素子と第２半
導体素子が並列接続されているので、オン期間では第１
半導体素子の低飽和電圧が半導体スイッチング装置とし
てのオン電圧となる。したがって、オン損失を単独の第
１半導体素子をスイッチング素子として用いる場合と同
程度に抑制できる。また、ターンオフ期間においては、
駆動信号遅延手段により、第２半導体素子の制御電極が
受ける駆動信号の変動が第１半導体素子よりも遅延する
から、先ず第１半導体素子の制御電極の電圧降下に伴う
電流降下が先行し、この状態で第２半導体素子に電流が
転流するので、全体の電流量は殆ど変化せずしかも電圧
降下はそれ程増大しない。この後、第２半導体素子が遅
れてターンオフ動作に入ると、第２半導体素子の短い下
降時間で電流量が降下して遮断状態に移行する。したが
って、単独の第２半導体素子をスイッチング素子として
用いる場合とほぼ同程度のターンオフ損失に抑制でき
る。このようにして、従来、同種構造の半導体素子にお
いてトレードオフの関係にある下降時間と飽和電圧の特
性を利用し、両者の特性上の利点を反映させてオン損失
及びターンオフ損失双方の低減を図ることができる。更
に、この手段では、第１半導体素子と第２半導体素子は
同種構造であり、しかも駆動信号遅延手段を備えている
ことによって、単一の駆動信号で動作させることができ
るので、ドライブ回路も一つで足りることとなり、装置
の回路構成を簡素化し、占有面積を縮小することができ
る。
導体素子が並列接続されているので、オン期間では第１
半導体素子の低飽和電圧が半導体スイッチング装置とし
てのオン電圧となる。したがって、オン損失を単独の第
１半導体素子をスイッチング素子として用いる場合と同
程度に抑制できる。また、ターンオフ期間においては、
駆動信号遅延手段により、第２半導体素子の制御電極が
受ける駆動信号の変動が第１半導体素子よりも遅延する
から、先ず第１半導体素子の制御電極の電圧降下に伴う
電流降下が先行し、この状態で第２半導体素子に電流が
転流するので、全体の電流量は殆ど変化せずしかも電圧
降下はそれ程増大しない。この後、第２半導体素子が遅
れてターンオフ動作に入ると、第２半導体素子の短い下
降時間で電流量が降下して遮断状態に移行する。したが
って、単独の第２半導体素子をスイッチング素子として
用いる場合とほぼ同程度のターンオフ損失に抑制でき
る。このようにして、従来、同種構造の半導体素子にお
いてトレードオフの関係にある下降時間と飽和電圧の特
性を利用し、両者の特性上の利点を反映させてオン損失
及びターンオフ損失双方の低減を図ることができる。更
に、この手段では、第１半導体素子と第２半導体素子は
同種構造であり、しかも駆動信号遅延手段を備えている
ことによって、単一の駆動信号で動作させることができ
るので、ドライブ回路も一つで足りることとなり、装置
の回路構成を簡素化し、占有面積を縮小することができ
る。
【００１０】駆動信号遅延手段としては、第２半導体素
子の制御電極への入力抵抗を第１半導体素子よりも大き
くすることによって、該入力抵抗の差に基づく電圧降下
により、第２半導体素子の制御電極への駆動信号の変動
を実質的に遅延させることができる。
子の制御電極への入力抵抗を第１半導体素子よりも大き
くすることによって、該入力抵抗の差に基づく電圧降下
により、第２半導体素子の制御電極への駆動信号の変動
を実質的に遅延させることができる。
【００１１】上記作用は、第１半導体素子及び第２半導
体素子がバイポーラトランジスタ又は絶縁ゲートバイポ
ーラトランジスタのいずれの場合でも発揮されるが、特
に絶縁ゲートバイポーラトランジスタでは、駆動信号遅
延手段として第１半導体素子よりも第２半導体素子のゲ
ート入力電荷量を大きくすることができる。この場合に
は、同期的に双方の制御電極、即ちゲートに印加される
駆動信号が変動する場合でも、ゲート入力電荷量の相違
によってゲート電位の降下タイミングがずれるので、上
記入力抵抗と同様に作用する。
体素子がバイポーラトランジスタ又は絶縁ゲートバイポ
ーラトランジスタのいずれの場合でも発揮されるが、特
に絶縁ゲートバイポーラトランジスタでは、駆動信号遅
延手段として第１半導体素子よりも第２半導体素子のゲ
ート入力電荷量を大きくすることができる。この場合に
は、同期的に双方の制御電極、即ちゲートに印加される
駆動信号が変動する場合でも、ゲート入力電荷量の相違
によってゲート電位の降下タイミングがずれるので、上
記入力抵抗と同様に作用する。
【００１２】第１半導体素子及び第２半導体素子の活性
領域を共通基体上に形成し、制御電極間を抵抗層で接続
すれば、スイッチング装置の１チップ化が図れるととも
に、両素子が同種構造であることから製造工程の全部若
しくは一部を共通工程とすることが可能であり、装置の
製造コストの低減を図ることができる。特に、絶縁ゲー
トバイポーラトランジスタにおいては第１半導体素子の
ゲート絶縁膜の少なくとも一部を厚く形成することによ
ってゲート入力電荷量を小さくすることができる。更
に、第１半導体素子の活性領域に第２半導体素子のそれ
よりも少数キャリア短寿命化処理を多く施す場合には、
少数キャリアのライフタイムコントロールによって下降
時間及び飽和電圧の組合せ要件をより広範囲かつ制御性
良く設定することができる。
領域を共通基体上に形成し、制御電極間を抵抗層で接続
すれば、スイッチング装置の１チップ化が図れるととも
に、両素子が同種構造であることから製造工程の全部若
しくは一部を共通工程とすることが可能であり、装置の
製造コストの低減を図ることができる。特に、絶縁ゲー
トバイポーラトランジスタにおいては第１半導体素子の
ゲート絶縁膜の少なくとも一部を厚く形成することによ
ってゲート入力電荷量を小さくすることができる。更
に、第１半導体素子の活性領域に第２半導体素子のそれ
よりも少数キャリア短寿命化処理を多く施す場合には、
少数キャリアのライフタイムコントロールによって下降
時間及び飽和電圧の組合せ要件をより広範囲かつ制御性
良く設定することができる。
【００１３】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。
説明する。
【００１４】（第１実施例）図１には、本発明に係る第
１実施例の半導体スイッチング装置の回路構成を示す。
この実施例は、２つのＩＧＢＴ／Ａ及びＢのコレクタ同
士及びエミッタ同士を接続した並列構成とし、共通のド
ライブ回路Ｄで駆動するものである。ここで、ＩＧＢＴ
／Ａのゲートにはドライブ回路Ｄの出力を直接導入する
が、ＩＧＢＴ／Ｂのゲートには、入力抵抗Ｒを介して導
入する。勿論両ゲートに入力抵抗を備えても良いが、そ
の場合にはＩＧＢＴ／Ａの入力抵抗をＩＧＢＴ／Ｂのそ
れよりも小さくする必要がある。
１実施例の半導体スイッチング装置の回路構成を示す。
この実施例は、２つのＩＧＢＴ／Ａ及びＢのコレクタ同
士及びエミッタ同士を接続した並列構成とし、共通のド
ライブ回路Ｄで駆動するものである。ここで、ＩＧＢＴ
／Ａのゲートにはドライブ回路Ｄの出力を直接導入する
が、ＩＧＢＴ／Ｂのゲートには、入力抵抗Ｒを介して導
入する。勿論両ゲートに入力抵抗を備えても良いが、そ
の場合にはＩＧＢＴ／Ａの入力抵抗をＩＧＢＴ／Ｂのそ
れよりも小さくする必要がある。
【００１５】図５にはＩＧＢＴの飽和電圧ＶCE(sat) 及
び下降時間ｔf についてトレードオフの関係を示す。上
記ＩＧＢＴ／ＡとＩＧＢＴ／Ｂは、図５のグラフ内の各
点で表される特性となるように形成されている。即ち、
ＩＧＢＴ／Ａは低飽和電圧、長下降時間、ＩＧＢＴ／Ｂ
は高飽和電圧、短下降時間である。これらの特性は、ゲ
ート間隔、チャネル長、ｎ型ベース層の厚さ、ｎ型バッ
ファ層の濃度等の構造変更や少数キャリアのライフタイ
ム制御により、電圧降下量や少数キャリアの掃き出し効
率などを制御して変更することができる。
び下降時間ｔf についてトレードオフの関係を示す。上
記ＩＧＢＴ／ＡとＩＧＢＴ／Ｂは、図５のグラフ内の各
点で表される特性となるように形成されている。即ち、
ＩＧＢＴ／Ａは低飽和電圧、長下降時間、ＩＧＢＴ／Ｂ
は高飽和電圧、短下降時間である。これらの特性は、ゲ
ート間隔、チャネル長、ｎ型ベース層の厚さ、ｎ型バッ
ファ層の濃度等の構造変更や少数キャリアのライフタイ
ム制御により、電圧降下量や少数キャリアの掃き出し効
率などを制御して変更することができる。
【００１６】この半導体スイッチング装置の駆動状態を
ターンオフ動作を中心として図２に示す。ドライブ回路
Ｄにより高電位が供給されているオン期間では、ＩＧＢ
Ｔ／Ａの低い飽和電圧ＶCE(sat) で電流ＩL が流れてお
り、この状態でドライブ回路Ｄの駆動信号電圧が降下す
ると、ＩＧＢＴ／Ａのゲート電圧ＶGAが先行して低下し
始め、ＩＧＢＴ／Ｂのゲート電圧ＶGBの低下は入力抵抗
Ｒの電圧降下に基づいて遅延する。したがって、ＩＧＢ
Ｔ／Ａのコレクタ電流ＩCAは少数キャリア排出に伴う若
干の蓄積時間経過後に低下を開始し、下降時間ｔfAの経
過後にはＩＧＢＴ／Ａが遮断状態になる。一方、ＩＧＢ
Ｔ／Ｂのコレクタ電流ＩCBは、コレクタ電流ＩCAの低下
に伴って電流が増大し、ゲート電圧ＶGBの低下遅延時間
の経過後に減少しはじめ、下降時間ｔfBの経過後にＩＧ
ＢＴ／Ｂが遮断される。周波数２０乃至３０ｋＨｚ程度
の駆動信号で動作させる場合、ＩＧＢＴ／Ａの下降時間
ｔfAを１μｓ程度、ＩＧＢＴ／Ｂの下降時間ｔfBを５０
乃至１００ｎｓ程度として、両者のターンオフ開始時刻
の差を１μｓ強に設定すれば、長い下降時間ｔfAによる
影響を殆どなくすることが可能であり、ＩＧＢＴ／Ａを
単独でスイッチングする場合よりも大幅にターンオフ損
失を低減することができる。
ターンオフ動作を中心として図２に示す。ドライブ回路
Ｄにより高電位が供給されているオン期間では、ＩＧＢ
Ｔ／Ａの低い飽和電圧ＶCE(sat) で電流ＩL が流れてお
り、この状態でドライブ回路Ｄの駆動信号電圧が降下す
ると、ＩＧＢＴ／Ａのゲート電圧ＶGAが先行して低下し
始め、ＩＧＢＴ／Ｂのゲート電圧ＶGBの低下は入力抵抗
Ｒの電圧降下に基づいて遅延する。したがって、ＩＧＢ
Ｔ／Ａのコレクタ電流ＩCAは少数キャリア排出に伴う若
干の蓄積時間経過後に低下を開始し、下降時間ｔfAの経
過後にはＩＧＢＴ／Ａが遮断状態になる。一方、ＩＧＢ
Ｔ／Ｂのコレクタ電流ＩCBは、コレクタ電流ＩCAの低下
に伴って電流が増大し、ゲート電圧ＶGBの低下遅延時間
の経過後に減少しはじめ、下降時間ｔfBの経過後にＩＧ
ＢＴ／Ｂが遮断される。周波数２０乃至３０ｋＨｚ程度
の駆動信号で動作させる場合、ＩＧＢＴ／Ａの下降時間
ｔfAを１μｓ程度、ＩＧＢＴ／Ｂの下降時間ｔfBを５０
乃至１００ｎｓ程度として、両者のターンオフ開始時刻
の差を１μｓ強に設定すれば、長い下降時間ｔfAによる
影響を殆どなくすることが可能であり、ＩＧＢＴ／Ａを
単独でスイッチングする場合よりも大幅にターンオフ損
失を低減することができる。
【００１７】この実施例では、ＩＧＢＴ／Ａ及びＩＧＢ
Ｔ／Ｂの同種構造の半導体素子を用いることによって単
一のドライブ回路Ｄのみで２つの素子を駆動することが
できる上に、両者のターンオフ期間のタイミングを取る
手段が入力抵抗Ｒだけで足りるので、極めて簡単な回路
構成とすることができ、しかも占有面積を縮小すること
ができる。この結果、装置としての製造コストを大幅に
低減できる。
Ｔ／Ｂの同種構造の半導体素子を用いることによって単
一のドライブ回路Ｄのみで２つの素子を駆動することが
できる上に、両者のターンオフ期間のタイミングを取る
手段が入力抵抗Ｒだけで足りるので、極めて簡単な回路
構成とすることができ、しかも占有面積を縮小すること
ができる。この結果、装置としての製造コストを大幅に
低減できる。
【００１８】本実施例では、半導体素子としてＩＧＢＴ
を用いたが、飽和電圧ＶCE(sat) 及び下降時間ｔf を制
御して製造できる素子であれば、ＢＪＴ、ＭＯＳＦＥＴ
などの他の同種素子で構成することができる。勿論、飽
和電圧ＶCE(sat) と下降時間ｔf との間にトレードオフ
の関係のあるＢＪＴ、ＩＧＢＴなどの少数キャリア素子
である場合に上記効果が特に有用となることはいうまで
もない。
を用いたが、飽和電圧ＶCE(sat) 及び下降時間ｔf を制
御して製造できる素子であれば、ＢＪＴ、ＭＯＳＦＥＴ
などの他の同種素子で構成することができる。勿論、飽
和電圧ＶCE(sat) と下降時間ｔf との間にトレードオフ
の関係のあるＢＪＴ、ＩＧＢＴなどの少数キャリア素子
である場合に上記効果が特に有用となることはいうまで
もない。
【００１９】ドライブ回路Ｄが供給する駆動信号の波形
は任意であるが、特に、ターンオン損失を低減するため
の逆バイアス印加、ターンオフ損失を低減するためのオ
ーバードライブ防止などの対策を施すことにより、上記
効果を更に有効に引き出すことができる。
は任意であるが、特に、ターンオン損失を低減するため
の逆バイアス印加、ターンオフ損失を低減するためのオ
ーバードライブ防止などの対策を施すことにより、上記
効果を更に有効に引き出すことができる。
【００２０】（第２実施例）次に、本発明に係る第２実
施例を説明する。この実施例では、図３に示すように、
２つのＩＧＢＴ／ａ，ＩＧＢＴ／ｂを第１実施例と同様
に並列接続し、両者のゲート前に入力抵抗Ｒa とＲb を
それぞれ挿入している。このＩＧＢＴ／ａとＩＧＢＴ／
ｂの関係は、上記第１実施例と同様に前者が低飽和電
圧、長下降時間であり、後者が高飽和電圧、短下降時間
である点は同様であるが、ＩＧＢＴ／ａのゲート入力電
荷量がＩＧＢＴ／ｂのゲート入力電荷量よりも小さく形
成されている点が異なる。ここで、ゲート入力電荷量
は、駆動信号で素子のオンオフ動作を行う際にゲート容
量によりゲートに蓄積される電荷量、つまり、オフ時の
駆動電圧値からオン時の駆動電圧値までの範囲でゲート
電圧の関数たるゲート容量を積分した値に相当する。こ
のゲート入力電荷量を変えることによって、ゲートに導
入されるドライブ回路Ｄからの駆動信号が同一であって
も、駆動信号の電圧低下が発生すると、図４に示すよう
にＩＧＢＴ／ａのゲート電圧ＶGaが先行して低下し、Ｉ
ＧＢＴ／ｂのゲート電圧ＶGbはゆっくりと低下する。し
たがって、上記入力抵抗Ｒa とＲb が等しい場合でも、
第１実施例とほぼ同様の効果が得られる。このゲート入
力電荷量を変化させる方法には、後述の第４実施例で示
すゲート絶縁膜の厚さを変更する方法の他に、ゲート／
チャネル面積やゲート絶縁膜の誘電率を変更する方法も
ある。勿論、第１実施例と同様に入力抵抗Ｒa とＲb と
を異ならせる一方でＩＧＢＴ／ａとＩＧＢＴ／ｂのゲー
ト入力電荷量にも差異を設けることも可能であり、双方
の差異を相互に調整することによってターンオフ損失の
最小値を得るための条件の最適化を図ることができる。
施例を説明する。この実施例では、図３に示すように、
２つのＩＧＢＴ／ａ，ＩＧＢＴ／ｂを第１実施例と同様
に並列接続し、両者のゲート前に入力抵抗Ｒa とＲb を
それぞれ挿入している。このＩＧＢＴ／ａとＩＧＢＴ／
ｂの関係は、上記第１実施例と同様に前者が低飽和電
圧、長下降時間であり、後者が高飽和電圧、短下降時間
である点は同様であるが、ＩＧＢＴ／ａのゲート入力電
荷量がＩＧＢＴ／ｂのゲート入力電荷量よりも小さく形
成されている点が異なる。ここで、ゲート入力電荷量
は、駆動信号で素子のオンオフ動作を行う際にゲート容
量によりゲートに蓄積される電荷量、つまり、オフ時の
駆動電圧値からオン時の駆動電圧値までの範囲でゲート
電圧の関数たるゲート容量を積分した値に相当する。こ
のゲート入力電荷量を変えることによって、ゲートに導
入されるドライブ回路Ｄからの駆動信号が同一であって
も、駆動信号の電圧低下が発生すると、図４に示すよう
にＩＧＢＴ／ａのゲート電圧ＶGaが先行して低下し、Ｉ
ＧＢＴ／ｂのゲート電圧ＶGbはゆっくりと低下する。し
たがって、上記入力抵抗Ｒa とＲb が等しい場合でも、
第１実施例とほぼ同様の効果が得られる。このゲート入
力電荷量を変化させる方法には、後述の第４実施例で示
すゲート絶縁膜の厚さを変更する方法の他に、ゲート／
チャネル面積やゲート絶縁膜の誘電率を変更する方法も
ある。勿論、第１実施例と同様に入力抵抗Ｒa とＲb と
を異ならせる一方でＩＧＢＴ／ａとＩＧＢＴ／ｂのゲー
ト入力電荷量にも差異を設けることも可能であり、双方
の差異を相互に調整することによってターンオフ損失の
最小値を得るための条件の最適化を図ることができる。
【００２１】（第３実施例）次に、第１実施例の半導体
スイッチング装置と同一回路構成を備えた第３実施例を
説明する。この第３実施例は、図６（ａ）に示すよう
に、ＩＧＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板
上に形成し１チップ化したものであり、特に指摘しない
限り第１実施例で述べた内容と全く同一であって、その
説明は省略する。なお、これらの構造を半導体集積回路
内に作り込むことも可能である。
スイッチング装置と同一回路構成を備えた第３実施例を
説明する。この第３実施例は、図６（ａ）に示すよう
に、ＩＧＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板
上に形成し１チップ化したものであり、特に指摘しない
限り第１実施例で述べた内容と全く同一であって、その
説明は省略する。なお、これらの構造を半導体集積回路
内に作り込むことも可能である。
【００２２】図６（ｂ）は図６（ａ）のＢ−Ｂ線に沿っ
て切断した部分断面図である。このＩＧＢＴ／Ａ及びＩ
ＧＢＴ／Ｂでは、ｐコレクタ２２、ｎ- ベース２３A ，
２３B の表面側に、ｐベース２４A ，２４B 、ｎ+ エミ
ッタ２５A ，２５B が２重拡散によって形成され、更
に、これらの表面上に、ゲート絶縁膜２６を介してポリ
シリコンゲート２７A ，２７B が堆積された後、ｐベー
ス２４A ，２４B 及びｎ+ エミッタ２５A ，２５B に導
電接触するエミッタ電極ＥA ，ＥB がＡｌを材料として
被着され、これがエミッタ端子Ｅに接続されている。ま
た、ポリシリコンゲート２７A はゲート電極２８A に接
続され、ポリシリコンゲート２７B はゲート電極２８B
に接続される。そして、ゲート電極２８A とゲート電極
２８B はポリシリコン抵抗層２９を介して接続されてお
り、ゲート電極２８A に対しゲート端子Ｇが接続され
る。なお、ｐコレクタ２２の裏面側にはコレクタ端子Ｃ
に接続されるコレクタ電極が形成されている。
て切断した部分断面図である。このＩＧＢＴ／Ａ及びＩ
ＧＢＴ／Ｂでは、ｐコレクタ２２、ｎ- ベース２３A ，
２３B の表面側に、ｐベース２４A ，２４B 、ｎ+ エミ
ッタ２５A ，２５B が２重拡散によって形成され、更
に、これらの表面上に、ゲート絶縁膜２６を介してポリ
シリコンゲート２７A ，２７B が堆積された後、ｐベー
ス２４A ，２４B 及びｎ+ エミッタ２５A ，２５B に導
電接触するエミッタ電極ＥA ，ＥB がＡｌを材料として
被着され、これがエミッタ端子Ｅに接続されている。ま
た、ポリシリコンゲート２７A はゲート電極２８A に接
続され、ポリシリコンゲート２７B はゲート電極２８B
に接続される。そして、ゲート電極２８A とゲート電極
２８B はポリシリコン抵抗層２９を介して接続されてお
り、ゲート電極２８A に対しゲート端子Ｇが接続され
る。なお、ｐコレクタ２２の裏面側にはコレクタ端子Ｃ
に接続されるコレクタ電極が形成されている。
【００２３】図６（ｃ）および図７を用いて本例の装置
の構造をさらに説明する。図６（ｃ）は、図６（ａ）に
示す装置の略中程のＣ−Ｃ線に沿って切断した部分断面
図である。そして、図７に示す装置は、抵抗層２９近傍
のゲート電極２８A 、２８Bからポリシリコンゲート２
７A 、２７B への接続部分の構成が若干異なることを除
き図６に示す装置と全く同じ装置であり、ポリシリコン
ゲート２７A の構成を示すために、電極ＥA およびゲー
ト電極２８A の一部を切り欠いて示してある。
の構造をさらに説明する。図６（ｃ）は、図６（ａ）に
示す装置の略中程のＣ−Ｃ線に沿って切断した部分断面
図である。そして、図７に示す装置は、抵抗層２９近傍
のゲート電極２８A 、２８Bからポリシリコンゲート２
７A 、２７B への接続部分の構成が若干異なることを除
き図６に示す装置と全く同じ装置であり、ポリシリコン
ゲート２７A の構成を示すために、電極ＥA およびゲー
ト電極２８A の一部を切り欠いて示してある。
【００２４】また、先に説明したように、本装置におい
ては、抵抗層２９からゲート電極２８A 、２８B への接
続を除き、ＩＧＢＴ／Ａと、ＩＧＢＴ／Ｂは同じ構成で
あるので、ＩＧＢＴ／Ａに基づき説明する。本例の装置
においては、上述した素子が複数半導体基板上に形成さ
れ、ＩＧＢＴが構成されている。すなわち、図６（ｃ）
において判るように、ＩＧＢＴ／Ａの電極ＥA に覆われ
たｎ- ベース２３A 上に複数のｐベース２４A が所定の
間隔で形成されている。そして、そのｐベース２４A お
よびｐベース２４A 内に形成されたエミッタ２５A に電
極ＥA が接続可能なように、格子状に切り欠き４０の設
けられたポリシリコンゲート２７A がゲート絶縁膜２６
を介して設置されている。そして、このポリシリコンゲ
ート２７Aは、周囲を取り囲むゲート電極２８A に接続
されている。さらに、電極ＥA とポリシリコンゲート２
７A とを絶縁する絶縁膜２６もポリシリコンゲート２７
A と同様に格子状の切り欠きが設けられており、これら
の格子状の切り欠き４０を通って、電極ＥA が複数のｐ
ベース２４A 、エミッタ２５A に接続されている。従っ
て、これらのｐベース２４A 、エミッタ２５A 、電極Ｅ
A 、ポリシリコンゲート２７A 、ゲート絶縁膜２６など
により構成される複数の素子は総て同様に制御され、Ｉ
ＧＢＴ／Ａとしての機能を果たす。この構成は、ＩＧＢ
Ｔ／Ｂにおいても同様である。
ては、抵抗層２９からゲート電極２８A 、２８B への接
続を除き、ＩＧＢＴ／Ａと、ＩＧＢＴ／Ｂは同じ構成で
あるので、ＩＧＢＴ／Ａに基づき説明する。本例の装置
においては、上述した素子が複数半導体基板上に形成さ
れ、ＩＧＢＴが構成されている。すなわち、図６（ｃ）
において判るように、ＩＧＢＴ／Ａの電極ＥA に覆われ
たｎ- ベース２３A 上に複数のｐベース２４A が所定の
間隔で形成されている。そして、そのｐベース２４A お
よびｐベース２４A 内に形成されたエミッタ２５A に電
極ＥA が接続可能なように、格子状に切り欠き４０の設
けられたポリシリコンゲート２７A がゲート絶縁膜２６
を介して設置されている。そして、このポリシリコンゲ
ート２７Aは、周囲を取り囲むゲート電極２８A に接続
されている。さらに、電極ＥA とポリシリコンゲート２
７A とを絶縁する絶縁膜２６もポリシリコンゲート２７
A と同様に格子状の切り欠きが設けられており、これら
の格子状の切り欠き４０を通って、電極ＥA が複数のｐ
ベース２４A 、エミッタ２５A に接続されている。従っ
て、これらのｐベース２４A 、エミッタ２５A 、電極Ｅ
A 、ポリシリコンゲート２７A 、ゲート絶縁膜２６など
により構成される複数の素子は総て同様に制御され、Ｉ
ＧＢＴ／Ａとしての機能を果たす。この構成は、ＩＧＢ
Ｔ／Ｂにおいても同様である。
【００２５】この実施例では、第１実施例の回路構成を
１チップ内に形成した点に特徴があり、同種構造のＩＧ
ＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上に形成
したことから、製造時には、両者の特性を異ならせるた
めに必要な場合を除き、殆どの工程が共通化されるの
で、低コストで生産することができる。例えば、電極配
線層の同時形成やポリシリコンゲート２７A ，２７B と
ポリシリコン抵抗層２９との同時形成は、明らかにＩＧ
ＢＴの特性制御とは無関係に行うことができる。
１チップ内に形成した点に特徴があり、同種構造のＩＧ
ＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上に形成
したことから、製造時には、両者の特性を異ならせるた
めに必要な場合を除き、殆どの工程が共通化されるの
で、低コストで生産することができる。例えば、電極配
線層の同時形成やポリシリコンゲート２７A ，２７B と
ポリシリコン抵抗層２９との同時形成は、明らかにＩＧ
ＢＴの特性制御とは無関係に行うことができる。
【００２６】この実施例においては、ライフタイムキラ
ーとしてのＡｕ、Ｐｔ等の導入量や電子線照射量をｎ-
ベース２３A よりもｎ- ベース２３B により多くなるよ
うにした。この結果、ＩＧＢＴ／ＡよりもＩＧＢＴ／Ｂ
の少数キャリアのライフタイムが短縮され、下降時間も
短くすることができる。この方法では、先ず、ＩＧＢＴ
の構造寸法やキャリア濃度等からＩＧＢＴ／Ａ及びＩＧ
ＢＴ／Ｂの飽和時間をそれぞれ設定した上で、ライフタ
イムコントロールによってある程度上記飽和時間とは独
立に下降時間の値を制御することができるので、素子特
性設定の範囲の拡大及び制御性の向上を図ることができ
る。
ーとしてのＡｕ、Ｐｔ等の導入量や電子線照射量をｎ-
ベース２３A よりもｎ- ベース２３B により多くなるよ
うにした。この結果、ＩＧＢＴ／ＡよりもＩＧＢＴ／Ｂ
の少数キャリアのライフタイムが短縮され、下降時間も
短くすることができる。この方法では、先ず、ＩＧＢＴ
の構造寸法やキャリア濃度等からＩＧＢＴ／Ａ及びＩＧ
ＢＴ／Ｂの飽和時間をそれぞれ設定した上で、ライフタ
イムコントロールによってある程度上記飽和時間とは独
立に下降時間の値を制御することができるので、素子特
性設定の範囲の拡大及び制御性の向上を図ることができ
る。
【００２７】（第４実施例）最後に、図８（ａ）の平面
図及び図８（ａ）のＢ−Ｂ線に沿って切断した状態を示
す図８（ｂ）の部分断面図を参照して、本発明の第４実
施例を説明する。この実施例では、上述の第２実施例と
同一の回路構成を共通基板上に形成した１チップの半導
体スイッチング装置であり、第２実施例と重複する説明
は省略する。
図及び図８（ａ）のＢ−Ｂ線に沿って切断した状態を示
す図８（ｂ）の部分断面図を参照して、本発明の第４実
施例を説明する。この実施例では、上述の第２実施例と
同一の回路構成を共通基板上に形成した１チップの半導
体スイッチング装置であり、第２実施例と重複する説明
は省略する。
【００２８】ＩＧＢＴ／ａ及びＩＧＢＴ／ｂでは、ｐコ
レクタ３２、ｎ- ベース３３a ，３３b の表面側に、ｐ
ベース３４a ，３４b 、ｎ+ エミッタ３５a ，３５b が
２重拡散によって形成され、更に、これらの表面上に、
ゲート絶縁膜３６a ，３６b を介してポリシリコンゲー
ト３７a ，３７b が設けられた後、ｐベース３４a ，３
４b 及びｎ+ エミッタ３５a ，３５b に導電接触するエ
ミッタ電極Ｅa ，Ｅb がＡｌを材料として被着され、エ
ミッタ端子Ｅに接続されている。ポリシリコンゲート３
７a 及びポリシリコンゲート３７b は共通のポリシリコ
ン層３７に接続されており、このポリシリコン層３７が
共通のゲート電極３８に接続されている。
レクタ３２、ｎ- ベース３３a ，３３b の表面側に、ｐ
ベース３４a ，３４b 、ｎ+ エミッタ３５a ，３５b が
２重拡散によって形成され、更に、これらの表面上に、
ゲート絶縁膜３６a ，３６b を介してポリシリコンゲー
ト３７a ，３７b が設けられた後、ｐベース３４a ，３
４b 及びｎ+ エミッタ３５a ，３５b に導電接触するエ
ミッタ電極Ｅa ，Ｅb がＡｌを材料として被着され、エ
ミッタ端子Ｅに接続されている。ポリシリコンゲート３
７a 及びポリシリコンゲート３７b は共通のポリシリコ
ン層３７に接続されており、このポリシリコン層３７が
共通のゲート電極３８に接続されている。
【００２９】したがって、第２実施例の入力抵抗Ｒa と
Ｒb の値は、ポリシリコンゲート３７a 及びポリシリコ
ンゲート３７b とポリシリコン層３７との間の内部抵抗
によって実現される。そして、ゲート電極３８に対しゲ
ート端子Ｇが接続され、ｐコレクタ３２の裏面側にはコ
レクタ端子Ｃに接続されるコレクタ電極が形成されてい
る。なお、この実施例においても第３実施例と同様に、
ライフタイムキラーとしてのＡｕ、Ｐｔ等の導入量や電
子線照射量がｎ- ベース３３a よりもｎ- ベース３３b
により多くなるように形成している。
Ｒb の値は、ポリシリコンゲート３７a 及びポリシリコ
ンゲート３７b とポリシリコン層３７との間の内部抵抗
によって実現される。そして、ゲート電極３８に対しゲ
ート端子Ｇが接続され、ｐコレクタ３２の裏面側にはコ
レクタ端子Ｃに接続されるコレクタ電極が形成されてい
る。なお、この実施例においても第３実施例と同様に、
ライフタイムキラーとしてのＡｕ、Ｐｔ等の導入量や電
子線照射量がｎ- ベース３３a よりもｎ- ベース３３b
により多くなるように形成している。
【００３０】この実施例においては、ポリシリコンゲー
ト３７a の直下に形成されたゲート絶縁膜３６a の厚さ
ｄa がポリシリコンゲート３７b の直下に形成されたゲ
ート絶縁膜３６b の厚さｄb よりも厚くなるように形成
し、同一ゲート電圧下におけるＩＧＢＴ／ｂのゲート容
量をＩＧＢＴ／ａのゲート容量よりも大きくした。した
がって、オンオフ駆動時におけるゲート入力電荷量につ
いてもＩＧＢＴ／ａよりもＩＧＢＴ／ｂの方が大きくな
り、第２実施例と同様の効果が得られる。
ト３７a の直下に形成されたゲート絶縁膜３６a の厚さ
ｄa がポリシリコンゲート３７b の直下に形成されたゲ
ート絶縁膜３６b の厚さｄb よりも厚くなるように形成
し、同一ゲート電圧下におけるＩＧＢＴ／ｂのゲート容
量をＩＧＢＴ／ａのゲート容量よりも大きくした。した
がって、オンオフ駆動時におけるゲート入力電荷量につ
いてもＩＧＢＴ／ａよりもＩＧＢＴ／ｂの方が大きくな
り、第２実施例と同様の効果が得られる。
【００３１】図８（ｃ）および図９を用いて本例の装置
の構造をさらに説明する。図８（ｃ）は、図８（ａ）に
示す装置の略中程のＣ−Ｃ線に沿って切断した部分断面
図である。そして、図９に示す装置は、ゲート電極３８
からポリシリコンゲート３７a 、３７b への接続部分の
構成が若干異なることを除き図８に示す装置と全く同じ
装置であり、ポリシリコンゲート３７a の構成を示すた
めに、電極Ｅa およびゲート電極３８の一部を切り欠い
て示してある。また、先に説明したように、本装置にお
いては、絶縁膜３６a の厚さｄa がゲート絶縁膜３６b
の厚さｄb より厚いことをを除き、ＩＧＢＴ／ａと、Ｉ
ＧＢＴ／ｂは同じ構成であるので、ＩＧＢＴ／ａに基づ
き説明する。本例の装置においても、実施例３と同様
に、上記にて説明した素子が複数個、半導体基板上に形
成されてＩＧＢＴが構成されている装置である。すなわ
ち、図８（ｃ）において判るように、エミッタ電極Ｅa
に覆われたｎ- ベース３３a の表面側には、所定の間隔
で複数のｐベース３４a が形成されており、このｐベー
ス３４a 内に、ｎ+ エミッタ３５a がそれぞれ形成され
ている。そして、これらのｐベース３４a 、ｎ+ エミッ
タ３５a 上に、ゲート絶縁膜３６a を介して設置されて
いるポリシリコンゲート３７a には、格子状に切り欠き
４２が形成されており、実施例３と同様に、この孔を通
ってエミッタ電極Ｅa がｐベース３４a 、ｎ+ エミッタ
３５a が接続されている。また、ポリシリコンゲート３
７a は、エミッタ電極Ｅa の周囲を取り囲んでいるゲー
ト電極３８に接続されており、さらに、ＩＧＢＴ／ａと
ＩＧＢＴ／ｂの境界付近においては、ポリシリコンゲー
トとエミッタ電極を絶縁するための絶縁膜に形成された
スルーホールと同様の格子状の切り欠き４２を介してポ
リシリコンゲート３７a とゲート電極３８が接続されて
いる。従って、これらのｐベース３４a 、ｎ+ エミッタ
３５a 、ゲート絶縁膜３６a ポリシリコンゲート３７a
などにより構成される複数の素子は、ゲート絶縁膜３６
a の厚さｄa により規定される特性に従って制御され、
ＩＧＢＴ／ａとしての機能を果たすことができる。ＩＧ
ＢＴ／ｂにおいても同様の構成で複数の素子から成り立
っており、ゲート絶縁膜３６b の厚さｄb により規定さ
れる特性を実現することができる。
の構造をさらに説明する。図８（ｃ）は、図８（ａ）に
示す装置の略中程のＣ−Ｃ線に沿って切断した部分断面
図である。そして、図９に示す装置は、ゲート電極３８
からポリシリコンゲート３７a 、３７b への接続部分の
構成が若干異なることを除き図８に示す装置と全く同じ
装置であり、ポリシリコンゲート３７a の構成を示すた
めに、電極Ｅa およびゲート電極３８の一部を切り欠い
て示してある。また、先に説明したように、本装置にお
いては、絶縁膜３６a の厚さｄa がゲート絶縁膜３６b
の厚さｄb より厚いことをを除き、ＩＧＢＴ／ａと、Ｉ
ＧＢＴ／ｂは同じ構成であるので、ＩＧＢＴ／ａに基づ
き説明する。本例の装置においても、実施例３と同様
に、上記にて説明した素子が複数個、半導体基板上に形
成されてＩＧＢＴが構成されている装置である。すなわ
ち、図８（ｃ）において判るように、エミッタ電極Ｅa
に覆われたｎ- ベース３３a の表面側には、所定の間隔
で複数のｐベース３４a が形成されており、このｐベー
ス３４a 内に、ｎ+ エミッタ３５a がそれぞれ形成され
ている。そして、これらのｐベース３４a 、ｎ+ エミッ
タ３５a 上に、ゲート絶縁膜３６a を介して設置されて
いるポリシリコンゲート３７a には、格子状に切り欠き
４２が形成されており、実施例３と同様に、この孔を通
ってエミッタ電極Ｅa がｐベース３４a 、ｎ+ エミッタ
３５a が接続されている。また、ポリシリコンゲート３
７a は、エミッタ電極Ｅa の周囲を取り囲んでいるゲー
ト電極３８に接続されており、さらに、ＩＧＢＴ／ａと
ＩＧＢＴ／ｂの境界付近においては、ポリシリコンゲー
トとエミッタ電極を絶縁するための絶縁膜に形成された
スルーホールと同様の格子状の切り欠き４２を介してポ
リシリコンゲート３７a とゲート電極３８が接続されて
いる。従って、これらのｐベース３４a 、ｎ+ エミッタ
３５a 、ゲート絶縁膜３６a ポリシリコンゲート３７a
などにより構成される複数の素子は、ゲート絶縁膜３６
a の厚さｄa により規定される特性に従って制御され、
ＩＧＢＴ／ａとしての機能を果たすことができる。ＩＧ
ＢＴ／ｂにおいても同様の構成で複数の素子から成り立
っており、ゲート絶縁膜３６b の厚さｄb により規定さ
れる特性を実現することができる。
【００３２】この構造では、第３実施例とほぼ同様の製
造工程上の効果が得られるとともに、第３実施例のよう
な非対称な平面構造を形成する必要がなく、また、入力
抵抗の値の自由度も向上しており、入力抵抗Ｒa とＲb
の差異及びゲート入力電荷量の差異の双方を調整するこ
とによって、スイッチング損失の最小値を、より自由な
平面パターンで実現することができる。
造工程上の効果が得られるとともに、第３実施例のよう
な非対称な平面構造を形成する必要がなく、また、入力
抵抗の値の自由度も向上しており、入力抵抗Ｒa とＲb
の差異及びゲート入力電荷量の差異の双方を調整するこ
とによって、スイッチング損失の最小値を、より自由な
平面パターンで実現することができる。
【００３３】
【発明の効果】以上説明したように、本発明は、同種構
造の低飽和電圧／長下降時間の素子と高飽和電圧／短下
降時間の素子とを並列に構成し、共通の駆動信号により
動作する半導体スイッチング装置であって、前者よりも
後者の制御電極への駆動信号の変動を遅延させる駆動信
号遅延手段を設けたことに特徴を有するので、以下の効
果を奏する。
造の低飽和電圧／長下降時間の素子と高飽和電圧／短下
降時間の素子とを並列に構成し、共通の駆動信号により
動作する半導体スイッチング装置であって、前者よりも
後者の制御電極への駆動信号の変動を遅延させる駆動信
号遅延手段を設けたことに特徴を有するので、以下の効
果を奏する。
【００３４】オン期間では第１半導体素子の低飽和電
圧が半導体スイッチング装置としてのオン電圧となるか
ら、単独の第１半導体素子をスイッチング素子として用
いる場合と同様のオン損失に抑制できる一方、ターンオ
フ期間においては、駆動信号遅延手段による駆動信号の
遅延に基づいて、第２半導体素子の短い下降時間で電流
量が降下して遮断状態に移行するから、単独の第２半導
体素子をスイッチング素子として用いる場合と同様のタ
ーンオフ損失に抑制できる。したがって、従来同種構造
の半導体素子における下降時間と飽和電圧間のトレード
オフの関係を利用し、オン損失及びターンオフ損失を同
時に低減することができる。また、この手段では、第１
半導体素子と第２半導体素子は同種構造であるので単独
のドライブ回路に基づく駆動信号で動作させることがで
きるから、装置の回路構成を簡素化し、占有面積を縮小
することができる。
圧が半導体スイッチング装置としてのオン電圧となるか
ら、単独の第１半導体素子をスイッチング素子として用
いる場合と同様のオン損失に抑制できる一方、ターンオ
フ期間においては、駆動信号遅延手段による駆動信号の
遅延に基づいて、第２半導体素子の短い下降時間で電流
量が降下して遮断状態に移行するから、単独の第２半導
体素子をスイッチング素子として用いる場合と同様のタ
ーンオフ損失に抑制できる。したがって、従来同種構造
の半導体素子における下降時間と飽和電圧間のトレード
オフの関係を利用し、オン損失及びターンオフ損失を同
時に低減することができる。また、この手段では、第１
半導体素子と第２半導体素子は同種構造であるので単独
のドライブ回路に基づく駆動信号で動作させることがで
きるから、装置の回路構成を簡素化し、占有面積を縮小
することができる。
【００３５】駆動信号遅延手段として第２半導体素子
の制御電極への入力抵抗を用いる場合には入力抵抗の差
に基づく電圧降下により、第２半導体素子の制御電極へ
の駆動信号の変動を実質的に遅延させることができる。
の制御電極への入力抵抗を用いる場合には入力抵抗の差
に基づく電圧降下により、第２半導体素子の制御電極へ
の駆動信号の変動を実質的に遅延させることができる。
【００３６】駆動信号遅延手段として第１半導体素子
よりも第２半導体素子のゲート入力電荷量を大きくする
場合にも、ゲート入力電荷量の相違によってゲート電位
の降下タイミングがずれるので、上記入力抵抗と同様に
作用する。
よりも第２半導体素子のゲート入力電荷量を大きくする
場合にも、ゲート入力電荷量の相違によってゲート電位
の降下タイミングがずれるので、上記入力抵抗と同様に
作用する。
【００３７】第１半導体素子及び第２半導体素子の活
性領域を共通基体上に形成し、制御電極間を抵抗層で接
続するか、又は第１半導体素子のゲート絶縁膜の少なく
とも一部を厚く形成してゲート入力電荷量を小さくする
ことにより、スイッチング装置の１チップ化が図れると
ともに、両素子が同種構造であることから製造工程の全
部若しくは一部を共通工程とすることが可能であり、装
置の製造コストの低減を図ることができる。
性領域を共通基体上に形成し、制御電極間を抵抗層で接
続するか、又は第１半導体素子のゲート絶縁膜の少なく
とも一部を厚く形成してゲート入力電荷量を小さくする
ことにより、スイッチング装置の１チップ化が図れると
ともに、両素子が同種構造であることから製造工程の全
部若しくは一部を共通工程とすることが可能であり、装
置の製造コストの低減を図ることができる。
【００３８】第１半導体素子の活性領域に第２半導体
素子のそれよりも少数キャリア短寿命化処理を多く施す
場合には、少数キャリアのライフタイムコントロールに
よって下降時間及び飽和電圧の組合せ要件をより広範囲
かつ制御性良く設定することができる。
素子のそれよりも少数キャリア短寿命化処理を多く施す
場合には、少数キャリアのライフタイムコントロールに
よって下降時間及び飽和電圧の組合せ要件をより広範囲
かつ制御性良く設定することができる。
【図１】本発明に係る第１実施例の構成を示す回路図で
ある。
ある。
【図２】第１実施例のスイッチング動作を示すタイミン
グチャート図である。
グチャート図である。
【図３】本発明に係る第２実施例の構成を示す回路図で
ある。
ある。
【図４】第２実施例のゲート電圧の変化を示すグラフ図
である。
である。
【図５】ＩＧＢＴの下降時間と飽和電圧との関係を示す
グラフ図である。
グラフ図である。
【図６】（ａ）は本発明に係る第３実施例のチップ構造
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図、（ｃ）は（ａ）のＣ−Ｃ線
に沿って切断した状態を示す部分断面図である。
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図、（ｃ）は（ａ）のＣ−Ｃ線
に沿って切断した状態を示す部分断面図である。
【図７】本発明に係る第３実施例と略同様のチップ構造
を一部を欠いて示す平面図である。
を一部を欠いて示す平面図である。
【図８】（ａ）は本発明に係る第４実施例のチップ構造
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図、（ｃ）は（ａ）のＣ−Ｃ線
に沿って切断した状態を示す部分断面図である。
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図、（ｃ）は（ａ）のＣ−Ｃ線
に沿って切断した状態を示す部分断面図である。
【図９】本発明に係る第４実施例と略同様のチップ構造
を一部を欠いて示す平面図である。
を一部を欠いて示す平面図である。
【図１０】誘導加熱用電源に用いるスイッチング装置の
動作状態を示すタイミングチャート図である。
動作状態を示すタイミングチャート図である。
【図１１】ＢＪＴとＭＯＳＦＥＴとを組み合わせた従来
のスイッチング装置の構成を示す回路図である。
のスイッチング装置の構成を示す回路図である。
【図１２】図１１に示すスイッチング装置の動作を示す
タイミングチャート図である。
タイミングチャート図である。
Ａ，ａ，Ｂ，ｂ・・絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ） Ｄ・・ドライブ回路 Ｒ，Ｒ1 ，Ｒ2 ・・入力抵抗 ２２，３２・・ｐコレクタ２２ ２３A ，２３B ，３３a ，３３b ・・ｎ- ベース ２４A ，２４B ，３４a ，３４b ・・ｐベース ２５A ，２５B ，３５a ，３５b ・・ｎ+ エミッタ ２６，３６a ，３６b ・・ゲート絶縁膜 ２７A ，２７B ，３７a ，３７b ・・ポリシリコンゲー
ト ＥA ，ＥB ，Ｅa ，Ｅb ・・エミッタ電極 ２８A ，２８B ，３８・・ゲート電極 ２９・・ポリシリコン抵抗層 ４０、４１、４２・・格子状の切り欠き
（ＩＧＢＴ） Ｄ・・ドライブ回路 Ｒ，Ｒ1 ，Ｒ2 ・・入力抵抗 ２２，３２・・ｐコレクタ２２ ２３A ，２３B ，３３a ，３３b ・・ｎ- ベース ２４A ，２４B ，３４a ，３４b ・・ｐベース ２５A ，２５B ，３５a ，３５b ・・ｎ+ エミッタ ２６，３６a ，３６b ・・ゲート絶縁膜 ２７A ，２７B ，３７a ，３７b ・・ポリシリコンゲー
ト ＥA ，ＥB ，Ｅa ，Ｅb ・・エミッタ電極 ２８A ，２８B ，３８・・ゲート電極 ２９・・ポリシリコン抵抗層 ４０、４１、４２・・格子状の切り欠き
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 29/784 Ｈ０３Ｋ 17/04 9184−5Ｊ 7377−4Ｍ Ｈ０１Ｌ 29/72 9168−4Ｍ 29/78 ３２１ Ｊ
Claims (4)
- 【請求項１】 各々の制御電極に供給される共通の駆動
信号に基づいて各々の入力電極と出力電極間の電流を断
続する同種構造の第１半導体素子及び第２半導体素子を
並列に構成した半導体スイッチング装置であって、前記
第２半導体素子に対し前記第１半導体素子よりも前記駆
動信号の変動を遅延さすべき駆動信号遅延手段を有し、
前記第１半導体素子は前記第２半導体素子に比し飽和電
圧が低く、下降時間が長い素子であることを特徴とする
半導体スイッチング装置。 - 【請求項２】 請求項１において、前記駆動信号遅延手
段は、前記第１半導体素子の制御電極側の入力抵抗より
も大きな前記第２半導体素子の制御電極側の入力抵抗で
あることを特徴とする半導体スイッチング装置。 - 【請求項３】 請求項１において、前記駆動信号遅延手
段は、前記第１半導体素子の制御電極のゲート入力電荷
量よりも大きな前記第２半導体素子の制御電極のゲート
入力電荷量であることを特徴とする半導体スイッチング
装置。 - 【請求項４】 請求項１乃至請求項３の何れか一項にお
いて、前記第１半導体素子及び前記第２半導体素子は共
通の半導体基体上に活性領域を有し、両者の前記制御電
極は抵抗層で接続されていることを特徴とする半導体ス
イッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086976A JPH05291913A (ja) | 1992-04-08 | 1992-04-08 | 半導体スイッチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086976A JPH05291913A (ja) | 1992-04-08 | 1992-04-08 | 半導体スイッチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291913A true JPH05291913A (ja) | 1993-11-05 |
Family
ID=13901906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086976A Pending JPH05291913A (ja) | 1992-04-08 | 1992-04-08 | 半導体スイッチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291913A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669658A2 (en) * | 1994-02-28 | 1995-08-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect type semiconductor device and manufacturing method thereof |
| JP2010171696A (ja) * | 2009-01-22 | 2010-08-05 | Mitsubishi Electric Corp | 半導体装置 |
| CN102769375A (zh) * | 2011-05-02 | 2012-11-07 | 三菱电机株式会社 | 具有并联连接的多个开关元件的功率用半导体装置 |
| JP2016063169A (ja) * | 2014-09-22 | 2016-04-25 | 株式会社日立製作所 | 半導体装置 |
| WO2017057079A1 (ja) * | 2015-09-29 | 2017-04-06 | 株式会社デンソー | 負荷駆動装置 |
| JP2018068097A (ja) * | 2016-04-19 | 2018-04-26 | 株式会社デンソー | スイッチング素子の駆動回路 |
| US11296212B2 (en) | 2018-02-23 | 2022-04-05 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and power conversion device |
-
1992
- 1992-04-08 JP JP4086976A patent/JPH05291913A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669658A2 (en) * | 1994-02-28 | 1995-08-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect type semiconductor device and manufacturing method thereof |
| EP0669658A3 (en) * | 1994-02-28 | 1999-10-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect type semiconductor device and manufacturing method thereof |
| JP2010171696A (ja) * | 2009-01-22 | 2010-08-05 | Mitsubishi Electric Corp | 半導体装置 |
| DE102012207222B4 (de) * | 2011-05-02 | 2016-05-25 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| DE102012207222A1 (de) | 2011-05-02 | 2012-11-08 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| US8766702B2 (en) | 2011-05-02 | 2014-07-01 | Mitsubishi Electric Corporation | Power semiconductor device having plurality of switching elements connected in parallel |
| CN102769375B (zh) * | 2011-05-02 | 2014-12-24 | 三菱电机株式会社 | 具有并联连接的多个开关元件的功率用半导体装置 |
| CN102769375A (zh) * | 2011-05-02 | 2012-11-07 | 三菱电机株式会社 | 具有并联连接的多个开关元件的功率用半导体装置 |
| DE102012025769B3 (de) * | 2011-05-02 | 2016-07-14 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| JP2016063169A (ja) * | 2014-09-22 | 2016-04-25 | 株式会社日立製作所 | 半導体装置 |
| WO2017057079A1 (ja) * | 2015-09-29 | 2017-04-06 | 株式会社デンソー | 負荷駆動装置 |
| JP2017070051A (ja) * | 2015-09-29 | 2017-04-06 | 株式会社デンソー | 負荷駆動装置 |
| CN108028597A (zh) * | 2015-09-29 | 2018-05-11 | 株式会社电装 | 负载驱动装置 |
| US10110217B2 (en) | 2015-09-29 | 2018-10-23 | Denso Corporation | Load driving device |
| JP2018068097A (ja) * | 2016-04-19 | 2018-04-26 | 株式会社デンソー | スイッチング素子の駆動回路 |
| US11296212B2 (en) | 2018-02-23 | 2022-04-05 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and power conversion device |
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