JP2000183195A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000183195A JP2000183195A JP10360146A JP36014698A JP2000183195A JP 2000183195 A JP2000183195 A JP 2000183195A JP 10360146 A JP10360146 A JP 10360146A JP 36014698 A JP36014698 A JP 36014698A JP 2000183195 A JP2000183195 A JP 2000183195A
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Abstract
(57)【要約】
【課題】バイポーラトランジスタのコレクタ・ベース間
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタが接続され、それぞ
れのトランジスタが同一基板上に形成されたた半導体装
置において、オン電圧とスイッチング時間とのトレード
オフ特性の向上を図る。 【解決手段】いずれかのトランジスタを二つ以上に分
割して形成することにより、配置の自由度を増す。分
割して形成されたトランジスタを隣接させ、或いは隔離
して配置する。分割した最後段のバイポーラトランジ
スタを隣接させ、その中間にエミッタパッドを設ける。
等の工夫により、出力電流の流れる配線、バイポーラト
ランジスタのベースキャリアの引出し用配線等の配線抵
抗を低減する。
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタが接続され、それぞ
れのトランジスタが同一基板上に形成されたた半導体装
置において、オン電圧とスイッチング時間とのトレード
オフ特性の向上を図る。 【解決手段】いずれかのトランジスタを二つ以上に分
割して形成することにより、配置の自由度を増す。分
割して形成されたトランジスタを隣接させ、或いは隔離
して配置する。分割した最後段のバイポーラトランジ
スタを隣接させ、その中間にエミッタパッドを設ける。
等の工夫により、出力電流の流れる配線、バイポーラト
ランジスタのベースキャリアの引出し用配線等の配線抵
抗を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ユニポーラトラン
ジスタとバイポーラトランジスタとを接続した、オン抵
抗が低く、高速スイッチング特性を示す半導体装置に関
する。
ジスタとバイポーラトランジスタとを接続した、オン抵
抗が低く、高速スイッチング特性を示す半導体装置に関
する。
【０００２】
【従来の技術】オン抵抗が低く、高速スイッチング特性
を示す個別のスイッチング用半導体装置として、バイポ
ーラトランジスタ（以下ＢＪＴと記す）とユニポーラト
ランジスタがあり、ユニポーラトランジスタの例として
例えば絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）がよく知られている。また最近では、電圧
制御が可能なバイポーラトランジスタである絶縁ゲート
型バイポーラトランジスタ（以下ＩＧＢＴと記す）の使
用が増加している。これらの半導体装置はそれぞれ下記
のような特徴を有している。
を示す個別のスイッチング用半導体装置として、バイポ
ーラトランジスタ（以下ＢＪＴと記す）とユニポーラト
ランジスタがあり、ユニポーラトランジスタの例として
例えば絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）がよく知られている。また最近では、電圧
制御が可能なバイポーラトランジスタである絶縁ゲート
型バイポーラトランジスタ（以下ＩＧＢＴと記す）の使
用が増加している。これらの半導体装置はそれぞれ下記
のような特徴を有している。
【０００３】ＢＪＴは、特に高耐圧特性を得るためにコ
レクタ層に高比抵抗基板を使用した場合でも、飽和状態
の使用時は伝導度変調を起こしており、そのオン抵抗
（通電時のオン電圧／電流）は小さくなる特長を有す
る。しかし、少数キャリアの蓄積効果によってターンオ
フ時間が長くなるので、そのスイッチング速度は遅くな
る。
レクタ層に高比抵抗基板を使用した場合でも、飽和状態
の使用時は伝導度変調を起こしており、そのオン抵抗
（通電時のオン電圧／電流）は小さくなる特長を有す
る。しかし、少数キャリアの蓄積効果によってターンオ
フ時間が長くなるので、そのスイッチング速度は遅くな
る。
【０００４】一方ＭＯＳＦＥＴは、本来少数キャリアが
蓄積することがないので、スイッチング速度は速いとい
う特長を有する。しかし、少数キャリアの注入に基づく
伝導度変調が起こらないので、そのオン抵抗が大きい。
蓄積することがないので、スイッチング速度は速いとい
う特長を有する。しかし、少数キャリアの注入に基づく
伝導度変調が起こらないので、そのオン抵抗が大きい。
【０００５】ＩＧＢＴにおいては、ＢＪＴと同様に少数
キャリアの蓄積効果があり、オン抵抗は小さいが、ター
ンオフ時間が長い。それに加えて、ターンオフ時に拡が
る空乏層により掃き出される多数キャリアによって、コ
レクタ層からの少数キャリアの再注入が起き、ターンオ
フ時間が長くなって、スイッチング速度は遅くなる。
キャリアの蓄積効果があり、オン抵抗は小さいが、ター
ンオフ時間が長い。それに加えて、ターンオフ時に拡が
る空乏層により掃き出される多数キャリアによって、コ
レクタ層からの少数キャリアの再注入が起き、ターンオ
フ時間が長くなって、スイッチング速度は遅くなる。
【０００６】従って、一般的にはスイッチング回路にお
いて、ＢＪＴやＩＧＢＴは定常損失は小さいが、スイッ
チング損失が大きい特性を示すので、比較的低周波数
（一般的には５０ｋＨｚ以下）で用いられることが多
く、ＭＯＳＦＥＴは逆にスイッチング損失は小さいが定
常損失が大きいので、比較的高周波数（一般的に１００
ｋＨｚ以上）で用いられることが多い。
いて、ＢＪＴやＩＧＢＴは定常損失は小さいが、スイッ
チング損失が大きい特性を示すので、比較的低周波数
（一般的には５０ｋＨｚ以下）で用いられることが多
く、ＭＯＳＦＥＴは逆にスイッチング損失は小さいが定
常損失が大きいので、比較的高周波数（一般的に１００
ｋＨｚ以上）で用いられることが多い。
【０００７】それらの中間の周波数領域である２０〜１
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。例えばそのような一例
として、特開昭62-293678号公報に開示された半導体装
置がある。図１０はその半導体装置の等価回路図であ
る。前段にユニポーラトランジスタＵＴを、後段にバイ
ポーラトランジスタＢＴを配したいわゆるＢｉＭＯＳ−
Cascodeトランジスタとなっている。しかしながらこの
半導体装置は、電圧制御が可能であり、オン抵抗も低い
が、ターンオフ時にバイポーラトランジスタＢＴに蓄積
された過剰キャリアを引き抜くことができないため、タ
ーンオフ時間、特にストレージ時間が非常に長くなって
しまうという問題があった。
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。例えばそのような一例
として、特開昭62-293678号公報に開示された半導体装
置がある。図１０はその半導体装置の等価回路図であ
る。前段にユニポーラトランジスタＵＴを、後段にバイ
ポーラトランジスタＢＴを配したいわゆるＢｉＭＯＳ−
Cascodeトランジスタとなっている。しかしながらこの
半導体装置は、電圧制御が可能であり、オン抵抗も低い
が、ターンオフ時にバイポーラトランジスタＢＴに蓄積
された過剰キャリアを引き抜くことができないため、タ
ーンオフ時間、特にストレージ時間が非常に長くなって
しまうという問題があった。
【０００８】この対策として発明者らは先に、ＢｉＭＯ
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。
【０００９】図１１、１２、１３は、その半導体装置の
三例の等価回路図である。まず図１１の半導体装置では
ｎｐｎトランジスタＢＴ１のコレクタＣ・ベースＢ間、
エミッタＥ・ベースＢ間に、それぞれｎチャネルＭＯＳ
トランジスタＵＴ１、ｐチャネルＭＯＳトランジスタＵ
Ｔ２のドレイン・ソースが接続されている。ｎチャネル
ＭＯＳトランジスタＵＴ１およびｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲートは共通にされＧ端子に接続され
ている。
三例の等価回路図である。まず図１１の半導体装置では
ｎｐｎトランジスタＢＴ１のコレクタＣ・ベースＢ間、
エミッタＥ・ベースＢ間に、それぞれｎチャネルＭＯＳ
トランジスタＵＴ１、ｐチャネルＭＯＳトランジスタＵ
Ｔ２のドレイン・ソースが接続されている。ｎチャネル
ＭＯＳトランジスタＵＴ１およびｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲートは共通にされＧ端子に接続され
ている。
【００１０】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
【００１１】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン電圧となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン電圧となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
【００１２】図１２の半導体装置では、出力段としての
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
【００１３】この半導体装置では、コレクタＣ・エミッ
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１にコレクタ
電流が流れる（以後オンするという）。その電流がベー
ス電流となって、第二段ｎｐｎトランジスタトランジス
タＢＴ２がオンする。ゲートＧへの正の入力信号では、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンし
ない。次に、ゲートＧへの負の入力信号により、ｎチャ
ネルＭＯＳトランジスタＵＴ１がオフし、ｎｐｎトラン
ジスタＢＴ１、ＢＴ２のコレクタ電流が止まる（以後オ
フするという）。このとき、ｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３がオンする。
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１にコレクタ
電流が流れる（以後オンするという）。その電流がベー
ス電流となって、第二段ｎｐｎトランジスタトランジス
タＢＴ２がオンする。ゲートＧへの正の入力信号では、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンし
ない。次に、ゲートＧへの負の入力信号により、ｎチャ
ネルＭＯＳトランジスタＵＴ１がオフし、ｎｐｎトラン
ジスタＢＴ１、ＢＴ２のコレクタ電流が止まる（以後オ
フするという）。このとき、ｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３がオンする。
【００１４】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン電圧となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン電圧となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
【００１５】図１３の半導体装置では、出力段としての
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
【００１６】この半導体装置の動作も、先の二例の半導
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
【００１７】図１４（ａ）、（ｂ）、（ｃ）は、それぞ
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
部分断面図である。
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
部分断面図である。
【００１８】半導体基板は、低抵抗率のｎ+ コレクタ層
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。第一のユニポーラトランジスタでは、ｎドリフト層
２の表面層に、ｐウェル領域３が形成され、そのｐウェ
ル領域３にｎ+ ソース領域６が形成されている。ｎ+ ソ
ース領域６とｎドリフト層２とに挟まれたｐベース領域
３の表面上にゲート酸化膜１２を介してゲート電極層１
３が、ｎ+ ソース領域６とｐウェル領域３との表面に共
通にソース電極８が設けられている。ｎ+ コレクタ層１
の裏面には、ユニポーラトランジスタのドレイン電極と
なるコレクタ電極１６が設けられ、Ｃ端子に接続されて
いる。
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。第一のユニポーラトランジスタでは、ｎドリフト層
２の表面層に、ｐウェル領域３が形成され、そのｐウェ
ル領域３にｎ+ ソース領域６が形成されている。ｎ+ ソ
ース領域６とｎドリフト層２とに挟まれたｐベース領域
３の表面上にゲート酸化膜１２を介してゲート電極層１
３が、ｎ+ ソース領域６とｐウェル領域３との表面に共
通にソース電極８が設けられている。ｎ+ コレクタ層１
の裏面には、ユニポーラトランジスタのドレイン電極と
なるコレクタ電極１６が設けられ、Ｃ端子に接続されて
いる。
【００１９】バイポーラトランジスタでは、ｎドリフト
層２の表面層に、ｐベース領域４が形成され、ｐベース
領域４内にｎ+ エミッタ領域７が形成されている。前段
の第一のユニポーラトランジスタのソース電極８（また
は前段のバイポーラトランジスタのエミッタ電極）がバ
イポーラトランジスタのベース電極とされる。エミッタ
電極１０（または最後段のエミッタ電極）から出力用Ｅ
端子に接続される。
層２の表面層に、ｐベース領域４が形成され、ｐベース
領域４内にｎ+ エミッタ領域７が形成されている。前段
の第一のユニポーラトランジスタのソース電極８（また
は前段のバイポーラトランジスタのエミッタ電極）がバ
イポーラトランジスタのベース電極とされる。エミッタ
電極１０（または最後段のエミッタ電極）から出力用Ｅ
端子に接続される。
【００２０】第二のユニポーラトランジスタでは、ｎド
リフト層２の表面層に、ｐ+ ドレイン領域５が形成さ
れ、バイポーラトランジスタのｐベース領域４がソース
領域となる。ｐベース領域４とｐ+ ドレイン領域５とに
挟まれたｎドリフト層２の表面上にゲート絶縁膜１４を
介してゲート電極層１５が設けられる。ｐ+ ドレイン領
域５の表面に接してドレイン電極１１が設けられるが、
これは、バイポーラトランジスタ（または最後段のバイ
ポーラトランジスタの）エミッタ電極と接続される。
リフト層２の表面層に、ｐ+ ドレイン領域５が形成さ
れ、バイポーラトランジスタのｐベース領域４がソース
領域となる。ｐベース領域４とｐ+ ドレイン領域５とに
挟まれたｎドリフト層２の表面上にゲート絶縁膜１４を
介してゲート電極層１５が設けられる。ｐ+ ドレイン領
域５の表面に接してドレイン電極１１が設けられるが、
これは、バイポーラトランジスタ（または最後段のバイ
ポーラトランジスタの）エミッタ電極と接続される。
【００２１】図１６は、図１２の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。図の左側から、ｎチャネルＭＯＳトラン
ジスタＵＴ１、ｎｐｎトランジスタＢＴ１、ｐチャネル
ＭＯＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ
２、ｐチャネルＭＯＳトランジスタＵＴ３に対応してい
る。
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。図の左側から、ｎチャネルＭＯＳトラン
ジスタＵＴ１、ｎｐｎトランジスタＢＴ１、ｐチャネル
ＭＯＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ
２、ｐチャネルＭＯＳトランジスタＵＴ３に対応してい
る。
【００２２】ｎチャネルＭＯＳトランジスタＵＴ１のソ
ース電極８とバイポーラトランジスタＢＴ１のベース電
極９とが接続され、そのバイポーラトランジスタＢＴ１
のベース電極９とエミッタ電極１０、およびバイポーラ
トランジスタＢＴ２のベース電極９ａとエミッタ電極１
０ａとが共に櫛歯状とされている。ｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
も櫛歯状とされている。この例では、ｎチャネルＭＯＳ
トランジスタＵＴ１のゲート電極層に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲートパッドである。１９はエミッタパッド
であり、バイポーラトランジスタＢＴ２のエミッタ電極
１０ａと配線２４ａで接続されている。
ース電極８とバイポーラトランジスタＢＴ１のベース電
極９とが接続され、そのバイポーラトランジスタＢＴ１
のベース電極９とエミッタ電極１０、およびバイポーラ
トランジスタＢＴ２のベース電極９ａとエミッタ電極１
０ａとが共に櫛歯状とされている。ｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
も櫛歯状とされている。この例では、ｎチャネルＭＯＳ
トランジスタＵＴ１のゲート電極層に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲートパッドである。１９はエミッタパッド
であり、バイポーラトランジスタＢＴ２のエミッタ電極
１０ａと配線２４ａで接続されている。
【００２３】図１７は、図１３の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。この図で
も図が錯綜するのを避けるため、金属膜からなる電極お
よび配線だけを記載している。ｎチャネルＭＯＳトラン
ジスタＵＴ１のソース電極８がバイポーラトランジスタ
ＢＴ１のベース電極９と接続され、バイポーラトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９
ｂとエミッタ電極１０、１０ａ、１０ｂが共に櫛歯状と
されている。ｐチャネルＭＯＳトランジスタＵＴ２、Ｕ
Ｔ３、ＵＴ４のドレイン電極１１、１１ａ、１１ｂも櫛
歯状とされている。１９はエミッタパッドであり、バイ
ポーラトランジスタＢＴ３のエミッタ電極１０ｂと太い
配線で接続されている。１８はゲートパッドである。
クに実現した半導体装置の電極配置図である。この図で
も図が錯綜するのを避けるため、金属膜からなる電極お
よび配線だけを記載している。ｎチャネルＭＯＳトラン
ジスタＵＴ１のソース電極８がバイポーラトランジスタ
ＢＴ１のベース電極９と接続され、バイポーラトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９
ｂとエミッタ電極１０、１０ａ、１０ｂが共に櫛歯状と
されている。ｐチャネルＭＯＳトランジスタＵＴ２、Ｕ
Ｔ３、ＵＴ４のドレイン電極１１、１１ａ、１１ｂも櫛
歯状とされている。１９はエミッタパッドであり、バイ
ポーラトランジスタＢＴ３のエミッタ電極１０ｂと太い
配線で接続されている。１８はゲートパッドである。
【００２４】図１５は、図１１の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。ｎチャネ
ルＭＯＳトランジスタＵＴ１のソース電極８と接続され
たバイポーラトランジスタＢＴ１のベース電極９とエミ
ッタ電極１０とが共に櫛歯状とされている。ｐチャネル
ＭＯＳトランジスタＵＴ２のドレイン電極１１も櫛歯状
とされている。１９はエミッタ電極パッドであり、バイ
ポーラトランジスタＢＴ１エミッタの電極１０と接続さ
れている。
クに実現した半導体装置の電極配置図である。ｎチャネ
ルＭＯＳトランジスタＵＴ１のソース電極８と接続され
たバイポーラトランジスタＢＴ１のベース電極９とエミ
ッタ電極１０とが共に櫛歯状とされている。ｐチャネル
ＭＯＳトランジスタＵＴ２のドレイン電極１１も櫛歯状
とされている。１９はエミッタ電極パッドであり、バイ
ポーラトランジスタＢＴ１エミッタの電極１０と接続さ
れている。
【００２５】
【発明が解決しようとする課題】図１１〜１３の等価回
路を実現した図１５、１６、１７の半導体装置はいずれ
も、バイポーラトランジスタのベース領域とエミッタ領
域間に接続された第２のユニポーラトランジスタによ
り、ターンオフ時にベース領域に供給されているベース
電流（少数キャリア）をエミッタ電極に引き抜くため、
ターンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン電圧を低減することがで
きる。
路を実現した図１５、１６、１７の半導体装置はいずれ
も、バイポーラトランジスタのベース領域とエミッタ領
域間に接続された第２のユニポーラトランジスタによ
り、ターンオフ時にベース領域に供給されているベース
電流（少数キャリア）をエミッタ電極に引き抜くため、
ターンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン電圧を低減することがで
きる。
【００２６】しかし、図１５、１６、１７に見られるよ
うに、最終段バイポーラトランジスタのエミッタ電極１
０、１０ａまたは１０ｂが櫛歯状であると、Ｅ端子と接
続するためのエミッタパッド１９を設けねばならない。
うに、最終段バイポーラトランジスタのエミッタ電極１
０、１０ａまたは１０ｂが櫛歯状であると、Ｅ端子と接
続するためのエミッタパッド１９を設けねばならない。
【００２７】また、同一基板上に各トランジスタを形成
し配線する場合、特に最終段のバイポーラトランジスタ
のエミッタ電極１０、１０ａまたは１０ｂとエミッタパ
ッド１９とを結ぶ配線２４ａには素子の出力電流にあた
る大きな電流が流れる。その配線抵抗と出力電流の積で
電圧降下を生じる。また、第２ユニポーラトランジスタ
のドレイン電極１１、１１ａ、１１ｂとエミッタパッド
１９とを結ぶ配線２４ｂにもターンオフ時にキャリア引
き抜きのため大きな電流が流れる。その配線抵抗と引き
抜き電流の積でやはり電圧降下を生じるが、その電圧降
下は、キャリア引き抜きを妨げる方向に働く。すなわち
これらの配線２４ａ、２４ｂの配線抵抗が大きくなる
と、素子特性の劣化につながる。
し配線する場合、特に最終段のバイポーラトランジスタ
のエミッタ電極１０、１０ａまたは１０ｂとエミッタパ
ッド１９とを結ぶ配線２４ａには素子の出力電流にあた
る大きな電流が流れる。その配線抵抗と出力電流の積で
電圧降下を生じる。また、第２ユニポーラトランジスタ
のドレイン電極１１、１１ａ、１１ｂとエミッタパッド
１９とを結ぶ配線２４ｂにもターンオフ時にキャリア引
き抜きのため大きな電流が流れる。その配線抵抗と引き
抜き電流の積でやはり電圧降下を生じるが、その電圧降
下は、キャリア引き抜きを妨げる方向に働く。すなわち
これらの配線２４ａ、２４ｂの配線抵抗が大きくなる
と、素子特性の劣化につながる。
【００２８】特に、後段のバイポーラトランジスタが２
段以上のダーリントントランジスタである場合には、出
力電流が大きくなる。例えば図１６において前段のバイ
ポーラトランジスタＢＴ１のエミッタ電極１０から後段
のバイポーラトランジスタＢＴ２のベース電極９ａへの
配線２２が必要であり、その配線２２は、ダーリントン
接続の段数を重ねるほど、配線抵抗の増大を避けるため
に断面積の大きい、すなわち幅の広い配線としなければ
ならない。
段以上のダーリントントランジスタである場合には、出
力電流が大きくなる。例えば図１６において前段のバイ
ポーラトランジスタＢＴ１のエミッタ電極１０から後段
のバイポーラトランジスタＢＴ２のベース電極９ａへの
配線２２が必要であり、その配線２２は、ダーリントン
接続の段数を重ねるほど、配線抵抗の増大を避けるため
に断面積の大きい、すなわち幅の広い配線としなければ
ならない。
【００２９】しかし、エミッタパッド部分や配線部分な
ど、実際の電流スイッチングに寄与するトランジスタの
活性部として利用できない部分をむやみに広くするわけ
にはいかないので、特性との兼ね合いで決められられ、
例えばチップ面積の１０％程度がそのために使用され
た。
ど、実際の電流スイッチングに寄与するトランジスタの
活性部として利用できない部分をむやみに広くするわけ
にはいかないので、特性との兼ね合いで決められられ、
例えばチップ面積の１０％程度がそのために使用され
た。
【００３０】本発明はこのような問題点に鑑みてなされ
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
【００３１】
【課題を解決するための手段】上記課題解決のため本発
明は、前段の第一のユニポーラトランジスタを、後段の
バイポーラトランジスタと、第二のユニポーラトランジ
スタとを有し、第一のユニポーラトランジスタのドレイ
ンとソースとをそれぞれバイポーラトランジスタのコレ
クタ、ベースに接続し、かつ、第二のユニポーラトラン
ジスタのドレインとソースとをそれぞれバイポーラトラ
ンジスタのエミッタ、ベースに接続し、第一導電型の高
比抵抗半導体基板を第一のユニポーラトランジスタのド
レイン層、バイポーラトランジスタのコレクタ層、第二
のユニポーラトランジスタのベース層とした半導体装置
において、いずれかのトランジスタを複数に分割して設
けるものとする。
明は、前段の第一のユニポーラトランジスタを、後段の
バイポーラトランジスタと、第二のユニポーラトランジ
スタとを有し、第一のユニポーラトランジスタのドレイ
ンとソースとをそれぞれバイポーラトランジスタのコレ
クタ、ベースに接続し、かつ、第二のユニポーラトラン
ジスタのドレインとソースとをそれぞれバイポーラトラ
ンジスタのエミッタ、ベースに接続し、第一導電型の高
比抵抗半導体基板を第一のユニポーラトランジスタのド
レイン層、バイポーラトランジスタのコレクタ層、第二
のユニポーラトランジスタのベース層とした半導体装置
において、いずれかのトランジスタを複数に分割して設
けるものとする。
【００３２】後段のバイポーラトランジスタがダーリン
トン接続されたバイポーラトランジスタであり、そのダ
ーリントン接続された各バイポーラトランジスタごとに
対応する第二のユニポーラトランジスタとを有し、第一
のユニポーラトランジスタのドレインとソースとをそれ
ぞれ初段のバイポーラトランジスタのコレクタ、ベース
に接続し、各バイポーラトランジスタのベースに各第二
のユニポーラトランジスタのソースを接続し、最後段の
バイポーラトランジスタのエミッタに各第二のユニポー
ラトランジスタのドレインを接続し、第一導電型の高比
抵抗半導体基板を第一のユニポーラトランジスタのドレ
イン層、バイポーラトランジスタのコレクタ層、第二の
ユニポーラトランジスタのベース層とした半導体装置に
おいて、いずれかのトランジスタを複数に分割して設け
るものとする。
トン接続されたバイポーラトランジスタであり、そのダ
ーリントン接続された各バイポーラトランジスタごとに
対応する第二のユニポーラトランジスタとを有し、第一
のユニポーラトランジスタのドレインとソースとをそれ
ぞれ初段のバイポーラトランジスタのコレクタ、ベース
に接続し、各バイポーラトランジスタのベースに各第二
のユニポーラトランジスタのソースを接続し、最後段の
バイポーラトランジスタのエミッタに各第二のユニポー
ラトランジスタのドレインを接続し、第一導電型の高比
抵抗半導体基板を第一のユニポーラトランジスタのドレ
イン層、バイポーラトランジスタのコレクタ層、第二の
ユニポーラトランジスタのベース層とした半導体装置に
おいて、いずれかのトランジスタを複数に分割して設け
るものとする。
【００３３】分割するのは、第二のユニポーラトランジ
スタでも、バイポーラトランジスタでも良い。複数に分
割して設けることによって、配置の自由度が増すので、
例えば対称的な配置にすることができる。
スタでも、バイポーラトランジスタでも良い。複数に分
割して設けることによって、配置の自由度が増すので、
例えば対称的な配置にすることができる。
【００３４】特に最後段のバイポーラトランジスタを複
数に分割して設ければ、配置の自由度が増すので、エミ
ッタパッドを近い位置に設けることができる。最後段の
バイポーラトランジスタを隣接させ、その中間にエミッ
タパッドを設ければ、最後段のバイポーラトランジスタ
のエミッタ電極からエミッタパッド迄の配線抵抗を低減
できる。
数に分割して設ければ、配置の自由度が増すので、エミ
ッタパッドを近い位置に設けることができる。最後段の
バイポーラトランジスタを隣接させ、その中間にエミッ
タパッドを設ければ、最後段のバイポーラトランジスタ
のエミッタ電極からエミッタパッド迄の配線抵抗を低減
できる。
【００３５】そして、最後段のバイポーラトランジスタ
と、そのバイポーラトランジスタに対応する第二のユニ
ポーラトランジスタとを隣接して設けるとよい。そのよ
うにすれば、第二のユニポーラトランジスタからエミッ
タパッド迄の配線抵抗を低減できる。
と、そのバイポーラトランジスタに対応する第二のユニ
ポーラトランジスタとを隣接して設けるとよい。そのよ
うにすれば、第二のユニポーラトランジスタからエミッ
タパッド迄の配線抵抗を低減できる。
【００３６】各トランジスタの電極パターンが半導体チ
ップ上の適当な軸に関して対称的または適当な点に関し
て回転対称的であることがよい。そのようにすれば、熱
的なバランスが良くなる。
ップ上の適当な軸に関して対称的または適当な点に関し
て回転対称的であることがよい。そのようにすれば、熱
的なバランスが良くなる。
【００３７】第一のユニポーラトランジスタのゲートと
第二のユニポーラトランジスタのゲートとを接続すれ
ば、信号制御装置を一つにすることができる。具体的な
構成としては、第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタである組み合
わせ、または、第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタである組み合
わせとすればよい。そのような構成とすれば、信号制御
装置を一つにすることができる。
第二のユニポーラトランジスタのゲートとを接続すれ
ば、信号制御装置を一つにすることができる。具体的な
構成としては、第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタである組み合
わせ、または、第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタである組み合
わせとすればよい。そのような構成とすれば、信号制御
装置を一つにすることができる。
【００３８】バイポーラトランジスタのエミッタ領域の
接合深さが、第一のユニポーラトランジスタのソース領
域のそれより深いものとする。そのようにすれば、バイ
ポーラトランジスタにおける電流増幅率を増大させ、一
方ユニポーラトランジスタにおけるアバランシェ耐量の
増大を図ることができる。
接合深さが、第一のユニポーラトランジスタのソース領
域のそれより深いものとする。そのようにすれば、バイ
ポーラトランジスタにおける電流増幅率を増大させ、一
方ユニポーラトランジスタにおけるアバランシェ耐量の
増大を図ることができる。
【００３９】
【発明の実施の形態】以下、図面を参照しながら実施例
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとし、さらに第１導電型をｎ
型，第２導電型をｐ型とした例を示すが、後述するよう
に他の構成とすることも可能である。
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとし、さらに第１導電型をｎ
型，第２導電型をｐ型とした例を示すが、後述するよう
に他の構成とすることも可能である。
【００４０】［実施例１］図１（ｂ）は、図１２の等価
回路をモノリシックに実現した本発明第一の実施例の半
導体装置の各構成トランジスタの配置図である。図の左
側部分が第一のユニポーラトランジスタであるｎチャネ
ルＭＯＳトランジスタＵＴ１、中央上、下側部分がｎｐ
ｎトランジスタＢＴ１、中央左寄り部分が第二のユニポ
ーラトランジスタであるｐチャネルＭＯＳトランジスタ
ＵＴ２、右側部分がｎｐｎトランジスタＢＴ２、中央右
寄り部分がｐチャネルＭＯＳトランジスタＵＴ３にそれ
ぞれ対応している。図１（ａ）は、実施例１の半導体装
置の電極配置図である。図に示したのは、基本的な部分
であって、他に主に半導体装置の周辺部分に耐圧を担う
部分があるが、本発明の本質に関わる部分では無いので
省略している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８がｎｐｎトランジスタＢＴ１のベース電極
９と接続されている様子、ｎｐｎトランジスタＢＴ１の
ベース電極９とエミッタ電極１０とが櫛歯状で入り組ん
でいる様子、ｎｐｎトランジスタＢＴ１のベース電極９
とｐチャネルＭＯＳトランジスタＵＴ２のドレイン電極
１１とが対向している様子、ｎｐｎトランジスタＢＴ１
のエミッタ電極１０がｎｐｎトランジスタＢＴ２のベー
ス電極９ａと接続されている様子、ｎｐｎトランジスタ
ＢＴ２のベース電極９ａとエミッタ電極１０ａとが櫛歯
状で入り組んでいる様子、ｎｐｎトランジスタＢＴ２の
ベース電極９ａとｐチャネルＭＯＳトランジスタＵＴ３
のドレイン電極１１ａとが対向している様子が見られ
る。
回路をモノリシックに実現した本発明第一の実施例の半
導体装置の各構成トランジスタの配置図である。図の左
側部分が第一のユニポーラトランジスタであるｎチャネ
ルＭＯＳトランジスタＵＴ１、中央上、下側部分がｎｐ
ｎトランジスタＢＴ１、中央左寄り部分が第二のユニポ
ーラトランジスタであるｐチャネルＭＯＳトランジスタ
ＵＴ２、右側部分がｎｐｎトランジスタＢＴ２、中央右
寄り部分がｐチャネルＭＯＳトランジスタＵＴ３にそれ
ぞれ対応している。図１（ａ）は、実施例１の半導体装
置の電極配置図である。図に示したのは、基本的な部分
であって、他に主に半導体装置の周辺部分に耐圧を担う
部分があるが、本発明の本質に関わる部分では無いので
省略している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８がｎｐｎトランジスタＢＴ１のベース電極
９と接続されている様子、ｎｐｎトランジスタＢＴ１の
ベース電極９とエミッタ電極１０とが櫛歯状で入り組ん
でいる様子、ｎｐｎトランジスタＢＴ１のベース電極９
とｐチャネルＭＯＳトランジスタＵＴ２のドレイン電極
１１とが対向している様子、ｎｐｎトランジスタＢＴ１
のエミッタ電極１０がｎｐｎトランジスタＢＴ２のベー
ス電極９ａと接続されている様子、ｎｐｎトランジスタ
ＢＴ２のベース電極９ａとエミッタ電極１０ａとが櫛歯
状で入り組んでいる様子、ｎｐｎトランジスタＢＴ２の
ベース電極９ａとｐチャネルＭＯＳトランジスタＵＴ３
のドレイン電極１１ａとが対向している様子が見られ
る。
【００４１】この例では、ｎチャネルＭＯＳトランジス
タＵＴ１のゲート電極層に設けられた穴を通して、ソー
ス電極８が半導体基板表面のｎ+ ソース領域に接触して
いる。１８はゲート電極層に接触して設けられた金属の
ゲートパッドであり、ゲートワイヤがボンディングされ
る。１９はバイポーラトランジスタＢＴ２のエミッタパ
ッドである。なお、この図は、ゲートパッド１８の中央
を通る線Ａ−Ａに関して上下対称であり、その対称軸上
にエミッタパッド１９が設けられている。
タＵＴ１のゲート電極層に設けられた穴を通して、ソー
ス電極８が半導体基板表面のｎ+ ソース領域に接触して
いる。１８はゲート電極層に接触して設けられた金属の
ゲートパッドであり、ゲートワイヤがボンディングされ
る。１９はバイポーラトランジスタＢＴ２のエミッタパ
ッドである。なお、この図は、ゲートパッド１８の中央
を通る線Ａ−Ａに関して上下対称であり、その対称軸上
にエミッタパッド１９が設けられている。
【００４２】図２は、図１の半導体装置の模擬的な部分
断面図である。半導体基板は、低抵抗率のｎ+ コレクタ
層１上に高抵抗率のｎドリフト層２が積層されたもので
ある。例えば、耐圧１６００Ｖ級の実施例１の半導体装
置は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレ
クタ層１上に、５０Ω・ｃｍ、厚さ８０μｍのｎドリフ
ト層２を積層したエピタキシャルウェハを使用した。ｎ
ドリフト層２の表面層に、ｎチャネルＭＯＳトランジス
タＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ
１、ＢＴ２のｐベース領域４、４ａ、ｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のｐ+ ドレイン領域５、５
ａが形成され、そのｐウェル領域３、ｐベース領域４、
４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッタ領域
７、７ａが形成されている。例えば、ｐウェル領域３、
ｐベース領域４、４ａの拡散深さは５μｍであり、ｎ+
ソース領域６の拡散深さは０．３μｍ、ｎ+ エミッタ領
域７、７ａの拡散深さは２．５μｍである。ｎ+ ソース
領域６、ｎ+ エミッタ領域７、７ａの拡散深さは、実験
により決めた値である。
断面図である。半導体基板は、低抵抗率のｎ+ コレクタ
層１上に高抵抗率のｎドリフト層２が積層されたもので
ある。例えば、耐圧１６００Ｖ級の実施例１の半導体装
置は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレ
クタ層１上に、５０Ω・ｃｍ、厚さ８０μｍのｎドリフ
ト層２を積層したエピタキシャルウェハを使用した。ｎ
ドリフト層２の表面層に、ｎチャネルＭＯＳトランジス
タＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ
１、ＢＴ２のｐベース領域４、４ａ、ｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のｐ+ ドレイン領域５、５
ａが形成され、そのｐウェル領域３、ｐベース領域４、
４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッタ領域
７、７ａが形成されている。例えば、ｐウェル領域３、
ｐベース領域４、４ａの拡散深さは５μｍであり、ｎ+
ソース領域６の拡散深さは０．３μｍ、ｎ+ エミッタ領
域７、７ａの拡散深さは２．５μｍである。ｎ+ ソース
領域６、ｎ+ エミッタ領域７、７ａの拡散深さは、実験
により決めた値である。
【００４３】ｎ+ ソース領域６とｎドリフト層２とに挟
まれたｐウェル領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４、４ａとｐ+ ドレイン
領域５、５ａとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４、１４ａを介してｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲート電極層１５、１５ａが設けられ
ている。ゲート電極層１３、１５、１５ａは例えば多結
晶シリコン膜からなり、その上に接触する金属層のゲー
ト電極が設けられて、Ｇ端子に接続されている。
まれたｐウェル領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４、４ａとｐ+ ドレイン
領域５、５ａとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４、１４ａを介してｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲート電極層１５、１５ａが設けられ
ている。ゲート電極層１３、１５、１５ａは例えば多結
晶シリコン膜からなり、その上に接触する金属層のゲー
ト電極が設けられて、Ｇ端子に接続されている。
【００４４】ｎ+ ソース領域６とｐウェル領域３との表
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、後段のｎｐｎトランジスタＢＴ２のｐベース領域４
ａ上に設けられたベース電極９ａと接続されている。更
にｎ+ エミッタ領域７ａの表面に設けられたエミッタ電
極１０ａは、ｐ+ ドレイン領域５、５ａの表面に設けら
れたドレイン電極１１、１１ａと共に、Ｅ端子に接続さ
れている。これらの電極は、例えばスパッタ蒸着とフォ
トリソグラフイによって形成された一層のアルミニウム
合金の金属膜からなる。ｎ+ コレクタ層１の裏面には、
コレクタ電極１６が設けられ、Ｃ端子に接続されてい
る。なお、ここで一層の金属膜とは、層間絶縁膜を挟ん
で多層にされていないという意味であって、直接積層さ
れていれば多層の金属膜であっても良い。
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、後段のｎｐｎトランジスタＢＴ２のｐベース領域４
ａ上に設けられたベース電極９ａと接続されている。更
にｎ+ エミッタ領域７ａの表面に設けられたエミッタ電
極１０ａは、ｐ+ ドレイン領域５、５ａの表面に設けら
れたドレイン電極１１、１１ａと共に、Ｅ端子に接続さ
れている。これらの電極は、例えばスパッタ蒸着とフォ
トリソグラフイによって形成された一層のアルミニウム
合金の金属膜からなる。ｎ+ コレクタ層１の裏面には、
コレクタ電極１６が設けられ、Ｃ端子に接続されてい
る。なお、ここで一層の金属膜とは、層間絶縁膜を挟ん
で多層にされていないという意味であって、直接積層さ
れていれば多層の金属膜であっても良い。
【００４５】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
【００４６】実施例１の半導体装置の動作を簡単に説明
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇに正の電圧を加え
ると、ｎチャネルＭＯＳトランジスタＵＴ１がオンし、
ベース電流がｎｐｎトランジスタＢＴ１のベース電極９
に供給されて、ｎｐｎトランジスタＢＴ１にコレクタ電
流が流れてオンする。このｎｐｎトランジスタＢＴ１の
コレクタ電流がｎｐｎトランジスタＢＴ２のベース電極
９ａに供給されて、ｎｐｎトランジスタＢＴ２がオンす
る。従って、この半導体装置は、オン時には、伝導度変
調が起きて、低いコレクタ・エミッタ電圧ＶCE（以後オ
ン電圧と呼ぶ）となる。第二段ｎｐｎトランジスタＢＴ
２には、大きなベース電流が供給されるので、オン電圧
は第一段ｎｐｎトランジスタＢＴ１のそれより低くな
る。特にｎｐｎトランジスタのｎ+エミッタ領域７、７
ａの拡散深さを、ｎチャネルＭＯＳトランジスタＵＴ１
のｎ + ソース領域６のそれより深くして、電流増幅率を
大きくし、オン電圧の低減を図ることができる。なお、
ゲート端子Ｇへの正の入力信号では、第一段、第二段ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしな
い。
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇに正の電圧を加え
ると、ｎチャネルＭＯＳトランジスタＵＴ１がオンし、
ベース電流がｎｐｎトランジスタＢＴ１のベース電極９
に供給されて、ｎｐｎトランジスタＢＴ１にコレクタ電
流が流れてオンする。このｎｐｎトランジスタＢＴ１の
コレクタ電流がｎｐｎトランジスタＢＴ２のベース電極
９ａに供給されて、ｎｐｎトランジスタＢＴ２がオンす
る。従って、この半導体装置は、オン時には、伝導度変
調が起きて、低いコレクタ・エミッタ電圧ＶCE（以後オ
ン電圧と呼ぶ）となる。第二段ｎｐｎトランジスタＢＴ
２には、大きなベース電流が供給されるので、オン電圧
は第一段ｎｐｎトランジスタＢＴ１のそれより低くな
る。特にｎｐｎトランジスタのｎ+エミッタ領域７、７
ａの拡散深さを、ｎチャネルＭＯＳトランジスタＵＴ１
のｎ + ソース領域６のそれより深くして、電流増幅率を
大きくし、オン電圧の低減を図ることができる。なお、
ゲート端子Ｇへの正の入力信号では、第一段、第二段ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしな
い。
【００４７】ターンオフ時は、ゲート端子Ｇの電位をｎ
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１の
コレクタ電流が止まる。ここではオフするということに
する。さらに、ゲート端子Ｇに負の電圧を加えることに
より、（ｐチャネルＭＯＳトランジスタＵＴ２のｐソー
ス領域である）ｐベース領域４とｐ+ ドレイン領域５、
およびｐベース領域４ａとｐ+ ドレイン領域５ａとの間
のｎドリフト層２の表面層に反転層が形成され、ｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３がオンする。す
るとｎｐｎトランジスタＢＴ１、ＢＴ２のｐベース領域
４、４ａに残る過剰の正孔は、反転層を通じてドレイン
電極１１、１１ａに引き抜かれるため、ターンオフが速
やかにおこなわれ、高速動作が可能となる。
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１の
コレクタ電流が止まる。ここではオフするということに
する。さらに、ゲート端子Ｇに負の電圧を加えることに
より、（ｐチャネルＭＯＳトランジスタＵＴ２のｐソー
ス領域である）ｐベース領域４とｐ+ ドレイン領域５、
およびｐベース領域４ａとｐ+ ドレイン領域５ａとの間
のｎドリフト層２の表面層に反転層が形成され、ｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３がオンする。す
るとｎｐｎトランジスタＢＴ１、ＢＴ２のｐベース領域
４、４ａに残る過剰の正孔は、反転層を通じてドレイン
電極１１、１１ａに引き抜かれるため、ターンオフが速
やかにおこなわれ、高速動作が可能となる。
【００４８】図１（ａ）の電極配置図が図１６の電極配
置図と異なっている点は、櫛歯状の電極の組み合わせを
一個のトランジスタと見なすことにすると、ｎｐｎトラ
ンジスタＢＴ１、ＢＴ２、ｐチャネルＭＯＳトランジス
タＵＴ３がそれぞれ二分割されていること、特にｎｐｎ
トランジスタＢＴ１は、上下側に離れて配置されている
こと、ｐチャネルＭＯＳトランジスタＵＴ３は隣接して
配置され、上下のｎｐｎトランジスタＢＴ１間にまとめ
られていること、ｎｐｎトランジスタＢＴ２が隣接して
配置され、その中間にエミッタパッド１９が設けられて
いることである。
置図と異なっている点は、櫛歯状の電極の組み合わせを
一個のトランジスタと見なすことにすると、ｎｐｎトラ
ンジスタＢＴ１、ＢＴ２、ｐチャネルＭＯＳトランジス
タＵＴ３がそれぞれ二分割されていること、特にｎｐｎ
トランジスタＢＴ１は、上下側に離れて配置されている
こと、ｐチャネルＭＯＳトランジスタＵＴ３は隣接して
配置され、上下のｎｐｎトランジスタＢＴ１間にまとめ
られていること、ｎｐｎトランジスタＢＴ２が隣接して
配置され、その中間にエミッタパッド１９が設けられて
いることである。
【００４９】図３は、本実施例１の半導体装置における
オン電圧とフォールタイムとのトレードオフ特性図であ
る。横軸はオン電圧（ＶCE）、縦軸はフォールタイム
（ｔf）である。チップの活性領域の面積は約１００ｍ
ｍ2 であり、電流（ＩCE）は１２Ａである。比較例とし
て図１６の半導体装置のオン電圧とフォールタイムとの
トレードオフ特性も示した。本実施例１の半導体装置で
は大幅にトレードオフ特性が改善されていることがわか
る。なおキャリアライフタイムは、電子線照射により制
御した。
オン電圧とフォールタイムとのトレードオフ特性図であ
る。横軸はオン電圧（ＶCE）、縦軸はフォールタイム
（ｔf）である。チップの活性領域の面積は約１００ｍ
ｍ2 であり、電流（ＩCE）は１２Ａである。比較例とし
て図１６の半導体装置のオン電圧とフォールタイムとの
トレードオフ特性も示した。本実施例１の半導体装置で
は大幅にトレードオフ特性が改善されていることがわか
る。なおキャリアライフタイムは、電子線照射により制
御した。
【００５０】従来の半導体装置は図１６に示したよう
に、ｎｐｎトランジスタＢＴ１のエミッタ電極１０とｎ
ｐｎトランジスタＢＴ２のベース電極９ａとを結ぶ長い
配線２２が必要となる他、ｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａと、ｐチャネルＭＯＳトランジスタ
ＵＴ３のドレイン電極１１ａを結ぶ配線２４ａ、２４ｂ
の中途にエミッタパッド１９を設け、ここにエミッタワ
イヤ２２をボンディングして外部端子と接続していた。
このためエミッタパッド１９からｎｐｎトランジスタＢ
Ｔ２のエミッタ電極１０ａまでの配線２４ａが長くな
り、この配線の抵抗が無視できなかった。例えば、幅５
００μｍ、厚さ５μｍ、長さ１０ｍｍのアルミニウム配
線の抵抗は、約０．１オームである。この配線２４ａは
出力電流が流れる部分であり、この配線抵抗により半導
体装置のオン電圧が増大した。さらにｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１
ａとエミッタパッド１９間の配線２４ｂにも配線抵抗が
あり、この抵抗成分がｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のオン抵抗に、上乗せされるため、ｎｐｎ
トランジスタＢＴ１およびＢＴ２のベース電流を引き抜
く能力が小さくなり、スイッチングも低速になってい
た。また配線部分の下にはトランジスタを形成できない
ので、素子面積を大きくしなければならなかった。
に、ｎｐｎトランジスタＢＴ１のエミッタ電極１０とｎ
ｐｎトランジスタＢＴ２のベース電極９ａとを結ぶ長い
配線２２が必要となる他、ｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａと、ｐチャネルＭＯＳトランジスタ
ＵＴ３のドレイン電極１１ａを結ぶ配線２４ａ、２４ｂ
の中途にエミッタパッド１９を設け、ここにエミッタワ
イヤ２２をボンディングして外部端子と接続していた。
このためエミッタパッド１９からｎｐｎトランジスタＢ
Ｔ２のエミッタ電極１０ａまでの配線２４ａが長くな
り、この配線の抵抗が無視できなかった。例えば、幅５
００μｍ、厚さ５μｍ、長さ１０ｍｍのアルミニウム配
線の抵抗は、約０．１オームである。この配線２４ａは
出力電流が流れる部分であり、この配線抵抗により半導
体装置のオン電圧が増大した。さらにｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１
ａとエミッタパッド１９間の配線２４ｂにも配線抵抗が
あり、この抵抗成分がｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のオン抵抗に、上乗せされるため、ｎｐｎ
トランジスタＢＴ１およびＢＴ２のベース電流を引き抜
く能力が小さくなり、スイッチングも低速になってい
た。また配線部分の下にはトランジスタを形成できない
ので、素子面積を大きくしなければならなかった。
【００５１】これに対し実施例１の半導体装置では、ｎ
ｐｎトランジスタＢＴ１のエミッタ電極１０とＢＴ２の
ベース電極９ａとを結ぶ配線の引回しが無くなり、ｎｐ
ｎトランジスタＢＴ２が隣接して配置されており、その
中央部にエミッタパッド１９が設けられているため、配
線抵抗が小さくなることからオン抵抗が小さくなる。ま
た、上下のｎｐｎトランジスタＢＴ１間にｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３がまとめられ、エミッ
タパッド１９とｐチャネルＭＯＳトランジスタＵＴ２、
ＵＴ３のドレイン電極１１、１１ａを結ぶ配線が極めて
短くて済み、ｐチャネルＭＯＳトランジスタのベース電
流の引き抜き効率が上昇し、ターンオフが高速になる。
このような理由で上のトレードオフ特性が改善されたと
考えられる。更に、配線部分が少なくなることにより素
子面積が小さくできる利点もある。
ｐｎトランジスタＢＴ１のエミッタ電極１０とＢＴ２の
ベース電極９ａとを結ぶ配線の引回しが無くなり、ｎｐ
ｎトランジスタＢＴ２が隣接して配置されており、その
中央部にエミッタパッド１９が設けられているため、配
線抵抗が小さくなることからオン抵抗が小さくなる。ま
た、上下のｎｐｎトランジスタＢＴ１間にｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３がまとめられ、エミッ
タパッド１９とｐチャネルＭＯＳトランジスタＵＴ２、
ＵＴ３のドレイン電極１１、１１ａを結ぶ配線が極めて
短くて済み、ｐチャネルＭＯＳトランジスタのベース電
流の引き抜き効率が上昇し、ターンオフが高速になる。
このような理由で上のトレードオフ特性が改善されたと
考えられる。更に、配線部分が少なくなることにより素
子面積が小さくできる利点もある。
【００５２】図４は、同じオン電圧の本実施例１の半導
体装置と、図１６の従来の半導体装置（比較例）とのタ
ーンオフ時の電流、電圧波形の比較を示す。横軸は、時
間である。本実施例１の半導体装置では、ターンオフ時
のストレージ時間（ｔs ：ゲートオフ信号から電流の９
０％への低下までに要する時間）が約２μｓと比較例の
４μｓから半減し、フォールタイム（ｔf ：電流の９０
％から１０％への低下に要する時間）も１５０ｎｓと比
較例の４００ｎｓから大幅に短縮されており、高速スイ
ッチングが可能になったことがわかる。
体装置と、図１６の従来の半導体装置（比較例）とのタ
ーンオフ時の電流、電圧波形の比較を示す。横軸は、時
間である。本実施例１の半導体装置では、ターンオフ時
のストレージ時間（ｔs ：ゲートオフ信号から電流の９
０％への低下までに要する時間）が約２μｓと比較例の
４μｓから半減し、フォールタイム（ｔf ：電流の９０
％から１０％への低下に要する時間）も１５０ｎｓと比
較例の４００ｎｓから大幅に短縮されており、高速スイ
ッチングが可能になったことがわかる。
【００５３】［実施例２］図５（ｂ）は、図１３の等価
回路をモノリシックに実現した本発明第二の実施例の半
導体装置の各トランジスタの配置図である。後段のバイ
ポーラトランジスタを三段のダーリントントランジスタ
としたものである。図の中央左寄り部分が第一のユニポ
ーラトランジスタであるｎチャネルＭＯＳトランジスタ
ＵＴ１に、その左側部分がｎｐｎトランジスタＢＴ１
に、ｎチャネルＭＯＳトランジスタＵＴ１の上、下側が
第二のユニポーラトランジスタであるｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３に、更にその上、下側部分
にｎｐｎトランジスタＢＴ２、中央部分がｐチャネルＭ
ＯＳトランジスタＵＴ３に、右側部分がｎｐｎトランジ
スタＢＴ３にそれぞれ対応している。
回路をモノリシックに実現した本発明第二の実施例の半
導体装置の各トランジスタの配置図である。後段のバイ
ポーラトランジスタを三段のダーリントントランジスタ
としたものである。図の中央左寄り部分が第一のユニポ
ーラトランジスタであるｎチャネルＭＯＳトランジスタ
ＵＴ１に、その左側部分がｎｐｎトランジスタＢＴ１
に、ｎチャネルＭＯＳトランジスタＵＴ１の上、下側が
第二のユニポーラトランジスタであるｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３に、更にその上、下側部分
にｎｐｎトランジスタＢＴ２、中央部分がｐチャネルＭ
ＯＳトランジスタＵＴ３に、右側部分がｎｐｎトランジ
スタＢＴ３にそれぞれ対応している。
【００５４】図５（ａ）は、実施例２の半導体装置の電
極配置図である。図に示したのは、基本的な部分であ
る。ｎチャネルＭＯＳトランジスタＵＴ１のソース電極
８がｎｐｎトランジスタＢＴ１のベース電極９と接続さ
れている様子、ｎｐｎトランジスタＢＴ１のベース電極
９とエミッタ電極１０とが櫛歯状で入り組んでいる様
子、ｎｐｎトランジスタＢＴ１のベース電極９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１とが
対向している様子、ｎｐｎトランジスタＢＴ１のエミッ
タ電極１０がｎｐｎトランジスタＢＴ２のベース電極９
ａと接続されている様子、ｎｐｎトランジスタＢＴ２、
ＢＴ３のベース電極９ａ、９ｂとエミッタ電極１０ａ、
１０ｂとがそれぞれ櫛歯状で入り組んでいる様子、ｎｐ
ｎトランジスタＢＴ２のベース電極９ａとｐチャネルＭ
ＯＳトランジスタＵＴ３のドレイン電極１１ａ、ｎｐｎ
トランジスタＢＴ３のベース電極９ｂとｐチャネルＭＯ
ＳトランジスタＵＴ４のドレイン電極１１ｂとが対向し
ている様子が見られる。
極配置図である。図に示したのは、基本的な部分であ
る。ｎチャネルＭＯＳトランジスタＵＴ１のソース電極
８がｎｐｎトランジスタＢＴ１のベース電極９と接続さ
れている様子、ｎｐｎトランジスタＢＴ１のベース電極
９とエミッタ電極１０とが櫛歯状で入り組んでいる様
子、ｎｐｎトランジスタＢＴ１のベース電極９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１とが
対向している様子、ｎｐｎトランジスタＢＴ１のエミッ
タ電極１０がｎｐｎトランジスタＢＴ２のベース電極９
ａと接続されている様子、ｎｐｎトランジスタＢＴ２、
ＢＴ３のベース電極９ａ、９ｂとエミッタ電極１０ａ、
１０ｂとがそれぞれ櫛歯状で入り組んでいる様子、ｎｐ
ｎトランジスタＢＴ２のベース電極９ａとｐチャネルＭ
ＯＳトランジスタＵＴ３のドレイン電極１１ａ、ｎｐｎ
トランジスタＢＴ３のベース電極９ｂとｐチャネルＭＯ
ＳトランジスタＵＴ４のドレイン電極１１ｂとが対向し
ている様子が見られる。
【００５５】実施例１の半導体装置と比較して、付加さ
れているのは、第三段ｎｐｎトランジスタＢＴ３と、第
三段ｐチャネルＭＯＳトランジスタＵＴ４とである。付
加される部分の構造は、第二段ｎｐｎトランジスタＢＴ
２と、第二段ｐチャネルＭＯＳトランジスタＵＴ３とほ
ぼ同じでよく、ｎドリフト層の表面層に第三段ｎｐｎト
ランジスタＢＴ３のｐベース領域と、ｎ+ エミッタ領域
とが加えられ、ベース電極９ｂ、エミッタ電極１１ｂが
設けられる。また第三段ｐチャネルＭＯＳトランジスタ
ＵＴ４のｐ+ ドレイン領域と、ドレイン電極１１ｂとが
加えられる。なお、この図も、ゲートパッド１８の中央
を通る線Ｂ−Ｂに関して上下対称であり、その対称軸上
にエミッタパッド１９が設けられている。
れているのは、第三段ｎｐｎトランジスタＢＴ３と、第
三段ｐチャネルＭＯＳトランジスタＵＴ４とである。付
加される部分の構造は、第二段ｎｐｎトランジスタＢＴ
２と、第二段ｐチャネルＭＯＳトランジスタＵＴ３とほ
ぼ同じでよく、ｎドリフト層の表面層に第三段ｎｐｎト
ランジスタＢＴ３のｐベース領域と、ｎ+ エミッタ領域
とが加えられ、ベース電極９ｂ、エミッタ電極１１ｂが
設けられる。また第三段ｐチャネルＭＯＳトランジスタ
ＵＴ４のｐ+ ドレイン領域と、ドレイン電極１１ｂとが
加えられる。なお、この図も、ゲートパッド１８の中央
を通る線Ｂ−Ｂに関して上下対称であり、その対称軸上
にエミッタパッド１９が設けられている。
【００５６】後段のバイポーラトランジスタの段数を増
せば、後段ほどベース電流が大きくなるためオン電圧は
低下し、それぞれのバイポーラトランジスタにｐチャネ
ルＭＯＳトランジスタを接続することにより、バイポー
ラトランジスタの段数が増してもターンオフストレージ
時間の増加がなく、高速のスイッチングが可能である。
せば、後段ほどベース電流が大きくなるためオン電圧は
低下し、それぞれのバイポーラトランジスタにｐチャネ
ルＭＯＳトランジスタを接続することにより、バイポー
ラトランジスタの段数が増してもターンオフストレージ
時間の増加がなく、高速のスイッチングが可能である。
【００５７】本実施例２の半導体装置も、実施例１の半
導体装置と同様に、ｎｐｎトランジスタＢＴ２、ＢＴ
３、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４がそれぞれ二分割されている。そして、ｎｐｎトラ
ンジスタＢＴ１のエミッタ電極１０とＢＴ２のベース電
極９ａとを結ぶ配線の引回しが無くなる。また、ｎｐｎ
トランジスタＢＴ２が隣接して配置されており、その中
央部にエミッタパッド１９が設けられているため、配線
抵抗が小さくなることからオン抵抗が小さくなる。ま
た、上下のｎｐｎトランジスタＢＴ２間にｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４がまとめら
れ、エミッタパッド１９とｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３、ＵＴ４のドレイン電極１１、１１ａ
１１ｂを結ぶ配線が極めて短くて済み、ｎｐｎトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電流の引き抜き効
率が上昇し、ターンオフが高速になる。このような理由
で前記のトレードオフ特性が改善される。
導体装置と同様に、ｎｐｎトランジスタＢＴ２、ＢＴ
３、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４がそれぞれ二分割されている。そして、ｎｐｎトラ
ンジスタＢＴ１のエミッタ電極１０とＢＴ２のベース電
極９ａとを結ぶ配線の引回しが無くなる。また、ｎｐｎ
トランジスタＢＴ２が隣接して配置されており、その中
央部にエミッタパッド１９が設けられているため、配線
抵抗が小さくなることからオン抵抗が小さくなる。ま
た、上下のｎｐｎトランジスタＢＴ２間にｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４がまとめら
れ、エミッタパッド１９とｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３、ＵＴ４のドレイン電極１１、１１ａ
１１ｂを結ぶ配線が極めて短くて済み、ｎｐｎトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電流の引き抜き効
率が上昇し、ターンオフが高速になる。このような理由
で前記のトレードオフ特性が改善される。
【００５８】図３に、本実施例２の半導体装置における
オン電圧とフォールタイムとのトレードオフ特性図も示
した。チップの活性領域の面積は約１００ｍｍ2 であ
り、電流（ＩCE）は１２Ａである。特に三段のダーリン
トン接続をしているので、最後段のバイポーラトランジ
スタＢＴ３の電流密度は実施例１の半導体装置より大き
くなり、配線抵抗の低減によるオン電圧の低減効果およ
びスイッチング時間の短縮効果も大きく、大幅にトレー
ドオフ特性が改善されていることがわかる。 ［実施例３］図６（ｂ）は、図１１の等価回路をモノリ
シックに実現した本発明第三の実施例の半導体装置の各
トランジスタ部分の配置図である。図の左側部分がｎチ
ャネルＭＯＳトランジスタＵＴ１、その右側にｐチャネ
ルＭＯＳトランジスタＵＴ２、その右側にｎｐｎトラン
ジスタＢＴ１、更に再びｐチャネルＭＯＳトランジスタ
ＵＴ２が配置されている。後段のバイポーラトランジス
タは必ずしもダーリントントランジスタでなければなら
ないわけではなく、本実施例のように一段のトランジス
タでも良い。
オン電圧とフォールタイムとのトレードオフ特性図も示
した。チップの活性領域の面積は約１００ｍｍ2 であ
り、電流（ＩCE）は１２Ａである。特に三段のダーリン
トン接続をしているので、最後段のバイポーラトランジ
スタＢＴ３の電流密度は実施例１の半導体装置より大き
くなり、配線抵抗の低減によるオン電圧の低減効果およ
びスイッチング時間の短縮効果も大きく、大幅にトレー
ドオフ特性が改善されていることがわかる。 ［実施例３］図６（ｂ）は、図１１の等価回路をモノリ
シックに実現した本発明第三の実施例の半導体装置の各
トランジスタ部分の配置図である。図の左側部分がｎチ
ャネルＭＯＳトランジスタＵＴ１、その右側にｐチャネ
ルＭＯＳトランジスタＵＴ２、その右側にｎｐｎトラン
ジスタＢＴ１、更に再びｐチャネルＭＯＳトランジスタ
ＵＴ２が配置されている。後段のバイポーラトランジス
タは必ずしもダーリントントランジスタでなければなら
ないわけではなく、本実施例のように一段のトランジス
タでも良い。
【００５９】図６（ａ）は、実施例３の半導体装置の電
極配置図である。図に示したのは、基本的な部分であ
る。ｎチャネルＭＯＳトランジスタＵＴ１のソース電極
８がｎｐｎトランジスタＢＴ１のベース電極９と接続さ
れている様子、ｎｐｎトランジスタＢＴ１のベース電極
９とエミッタ電極１０とが櫛歯状で入り組んでいる様
子、ｎｐｎトランジスタＢＴ１のベース電極９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１とが
対向している様子が見られる。
極配置図である。図に示したのは、基本的な部分であ
る。ｎチャネルＭＯＳトランジスタＵＴ１のソース電極
８がｎｐｎトランジスタＢＴ１のベース電極９と接続さ
れている様子、ｎｐｎトランジスタＢＴ１のベース電極
９とエミッタ電極１０とが櫛歯状で入り組んでいる様
子、ｎｐｎトランジスタＢＴ１のベース電極９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１とが
対向している様子が見られる。
【００６０】本実施例３の半導体装置も、実施例１の半
導体装置と同様に、ｎｐｎトランジスタＢＴ１が二分割
され、ｐチャネルＭＯＳトランジスタＵＴ２は四分割さ
れている。そして、ｎｐｎトランジスタＢＴ１が隣接し
て配置されており、その中央部にエミッタパッド１９が
設けられているため、エミッタ配線２４の配線抵抗が小
さくなることからオン抵抗が小さくなる。また、ｎｐｎ
トランジスタＢＴ１の左右にｐチャネルＭＯＳトランジ
スタＵＴ２間が配置され、エミッタパッド１９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１を結
ぶ配線が極めて短くて済み、ｎｐｎトランジスタＢＴ１
のベース電流の引き抜き効率が上昇し、ターンオフが高
速になる。 ［実施例４］図７（ｂ）は、図１２の等価回路をモノリ
シックに実現した本発明第四の実施例の半導体装置の各
トランジスタ部分の配置図である。図１（ｂ）の配置図
を左右対称に配置したものと同じである。図の中央部分
がｎチャネルＭＯＳトランジスタ ＵＴ１、その左右に
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、その上
下にｎｐｎトランジスタＢＴ１、左右両端部分がｎｐｎ
トランジスタＢＴ２にそれぞれ対応している。図７
（ａ）は実施例４の半導体装置の電極配置図である。図
１（ｂ）の電極配置図をやや変形したものを、ゲートパ
ッド１８の中央を通る線Ｃ−Ｃに関して左右対称に配置
したものである。ゲートパッド１８の中央を通る線Ｄ−
Ｄに関して上下対称でもあり、その対称軸上にエミッタ
パッド１９が設けられている。ゲートバッド１８の中央
の点に関して、回転対称にあると見ることもできる。
導体装置と同様に、ｎｐｎトランジスタＢＴ１が二分割
され、ｐチャネルＭＯＳトランジスタＵＴ２は四分割さ
れている。そして、ｎｐｎトランジスタＢＴ１が隣接し
て配置されており、その中央部にエミッタパッド１９が
設けられているため、エミッタ配線２４の配線抵抗が小
さくなることからオン抵抗が小さくなる。また、ｎｐｎ
トランジスタＢＴ１の左右にｐチャネルＭＯＳトランジ
スタＵＴ２間が配置され、エミッタパッド１９とｐチャ
ネルＭＯＳトランジスタＵＴ２のドレイン電極１１を結
ぶ配線が極めて短くて済み、ｎｐｎトランジスタＢＴ１
のベース電流の引き抜き効率が上昇し、ターンオフが高
速になる。 ［実施例４］図７（ｂ）は、図１２の等価回路をモノリ
シックに実現した本発明第四の実施例の半導体装置の各
トランジスタ部分の配置図である。図１（ｂ）の配置図
を左右対称に配置したものと同じである。図の中央部分
がｎチャネルＭＯＳトランジスタ ＵＴ１、その左右に
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、その上
下にｎｐｎトランジスタＢＴ１、左右両端部分がｎｐｎ
トランジスタＢＴ２にそれぞれ対応している。図７
（ａ）は実施例４の半導体装置の電極配置図である。図
１（ｂ）の電極配置図をやや変形したものを、ゲートパ
ッド１８の中央を通る線Ｃ−Ｃに関して左右対称に配置
したものである。ゲートパッド１８の中央を通る線Ｄ−
Ｄに関して上下対称でもあり、その対称軸上にエミッタ
パッド１９が設けられている。ゲートバッド１８の中央
の点に関して、回転対称にあると見ることもできる。
【００６１】この例では、ｎｐｎトランジスタＢＴ１の
エミッタ電極１０とＢＴ２のベース電極９ａとを結ぶ配
線、エミッタパッド１９とｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａとを結ぶ配線およびエミッタパッド
１９とｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａを結ぶ配線が極めて短くて済
み、オン抵抗が小さく、ターンオフが高速になる。
エミッタ電極１０とＢＴ２のベース電極９ａとを結ぶ配
線、エミッタパッド１９とｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａとを結ぶ配線およびエミッタパッド
１９とｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａを結ぶ配線が極めて短くて済
み、オン抵抗が小さく、ターンオフが高速になる。
【００６２】ワイヤボンディングの本数は増えるが、こ
のようにした半導体装置のターンオフ時間は実施例１の
半導体装置より更に１０％ほど短縮できた。 ［実施例５］図８（ｂ）は、図１３の等価回路をモノリ
シックに実現した本発明第五の実施例の半導体装置の各
トランジスタ部分の配置図である。後段のバイポーラト
ランジスタを三段のダーリントントランジスタとしたも
のである。図５（ｂ）の配置図を多少変形して左右対称
に配置したものである。図の中央部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、その左右にｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ４を配置し、ｐチャネルＭＯＳ
トランジスタＵＴ２の上下にＵＴ３、更にその上下にｎ
ｐｎトランジスタＢＴ１、ＵＴ４の上下にｎｐｎトラン
ジスタＢＴ２を配置し、左右両端部分がｎｐｎトランジ
スタＢＴ３にそれぞれ対応している。図８（ａ）は実施
例５の半導体装置の電極配置図である。図１（ｂ）の配
置図を左右対称に配置したものと同じである。
のようにした半導体装置のターンオフ時間は実施例１の
半導体装置より更に１０％ほど短縮できた。 ［実施例５］図８（ｂ）は、図１３の等価回路をモノリ
シックに実現した本発明第五の実施例の半導体装置の各
トランジスタ部分の配置図である。後段のバイポーラト
ランジスタを三段のダーリントントランジスタとしたも
のである。図５（ｂ）の配置図を多少変形して左右対称
に配置したものである。図の中央部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、その左右にｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ４を配置し、ｐチャネルＭＯＳ
トランジスタＵＴ２の上下にＵＴ３、更にその上下にｎ
ｐｎトランジスタＢＴ１、ＵＴ４の上下にｎｐｎトラン
ジスタＢＴ２を配置し、左右両端部分がｎｐｎトランジ
スタＢＴ３にそれぞれ対応している。図８（ａ）は実施
例５の半導体装置の電極配置図である。図１（ｂ）の配
置図を左右対称に配置したものと同じである。
【００６３】この例でも、ｎｐｎトランジスタＢＴ１の
エミッタ電極１０とＢＴ２のベース電極９ａとを結ぶ配
線、ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａと
ＢＴ３のベース電極９ｂとを結ぶ配線、エミッタパッド
１９とｎｐｎトランジスタＢＴ３のエミッタ電極１０ｂ
とを結ぶ配線およびエミッタパッド１９とｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４のドレイン電
極１１、１１ａ１１ｂを結ぶ配線が極めて短くて済み、
オン抵抗が小さく、ターンオフが高速になる。このよう
にした半導体装置のターンオフ時間は実施例２の半導体
装置より更に１０％ほど短縮できた。 ［実施例６］図９（ｂ）は、図１１の等価回路をモノリ
シックに実現した本発明第六の実施例の半導体装置の各
トランジスタ部分の配置図である。後段のバイポーラト
ランジスタがダーリントントランジスタでないものであ
る。図６（ｂ）の配置図を多少変形して左右対称に配置
したものと同じである。図の中央部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、その左右に順にｐチャネルＭＯ
ＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ１、ｐ
チャネルＭＯＳトランジスタＵＴ２を配置している。図
９（ａ）は実施例６の半導体装置の電極配置図である。
図３（ａ）の配置図を左右対称に配置したものとほぼ同
じである。
エミッタ電極１０とＢＴ２のベース電極９ａとを結ぶ配
線、ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａと
ＢＴ３のベース電極９ｂとを結ぶ配線、エミッタパッド
１９とｎｐｎトランジスタＢＴ３のエミッタ電極１０ｂ
とを結ぶ配線およびエミッタパッド１９とｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４のドレイン電
極１１、１１ａ１１ｂを結ぶ配線が極めて短くて済み、
オン抵抗が小さく、ターンオフが高速になる。このよう
にした半導体装置のターンオフ時間は実施例２の半導体
装置より更に１０％ほど短縮できた。 ［実施例６］図９（ｂ）は、図１１の等価回路をモノリ
シックに実現した本発明第六の実施例の半導体装置の各
トランジスタ部分の配置図である。後段のバイポーラト
ランジスタがダーリントントランジスタでないものであ
る。図６（ｂ）の配置図を多少変形して左右対称に配置
したものと同じである。図の中央部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、その左右に順にｐチャネルＭＯ
ＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ１、ｐ
チャネルＭＯＳトランジスタＵＴ２を配置している。図
９（ａ）は実施例６の半導体装置の電極配置図である。
図３（ａ）の配置図を左右対称に配置したものとほぼ同
じである。
【００６４】この例でも、エミッタパッド１９とｎｐｎ
トランジスタＢＴ３のエミッタ電極１０ｂとを結ぶ配線
およびエミッタパッド１９とｐチャネルＭＯＳトランジ
スタＵＴ２のドレイン電極１１を結ぶ配線が極めて短く
て済み、オン抵抗が小さく、ターンオフが高速になる。
トランジスタＢＴ３のエミッタ電極１０ｂとを結ぶ配線
およびエミッタパッド１９とｐチャネルＭＯＳトランジ
スタＵＴ２のドレイン電極１１を結ぶ配線が極めて短く
て済み、オン抵抗が小さく、ターンオフが高速になる。
【００６５】
【発明の効果】以上説明したように本発明によれば、前
段に第一のユニポーラトランジスタ、後段にバイポーラ
トランジスタまたはダーリントントランジスタを接続
し、そのバイポーラトランジスタのベース−エミッタ間
に第二のユニポーラトランジスタを接続した半導体装置
において、いずれかのトランジスタを複数に分割して設
けることにより、配置の自由度を増し、例えば前段のバ
イポーラトランジスタのエミッタ電極と後段のバイポー
ラトランジスタのベース電極を結ぶ配線を短縮したり、
或いは、分割した最後段のバイポーラトランジスタを隣
接して配置し、その中間にエミッタパッドを設ける等し
て、配線抵抗の大幅な低減を実現した。
段に第一のユニポーラトランジスタ、後段にバイポーラ
トランジスタまたはダーリントントランジスタを接続
し、そのバイポーラトランジスタのベース−エミッタ間
に第二のユニポーラトランジスタを接続した半導体装置
において、いずれかのトランジスタを複数に分割して設
けることにより、配置の自由度を増し、例えば前段のバ
イポーラトランジスタのエミッタ電極と後段のバイポー
ラトランジスタのベース電極を結ぶ配線を短縮したり、
或いは、分割した最後段のバイポーラトランジスタを隣
接して配置し、その中間にエミッタパッドを設ける等し
て、配線抵抗の大幅な低減を実現した。
【００６６】また、最後段のバイポーラトランジスタ
と、そのバイポーラトランジスタに対応する第二のユニ
ポーラトランジスタとを隣接して設ける等してその間の
配線を短縮することにより、配線部での電圧降下の減小
によるオン電圧の低減、および、ベース電流の引き抜き
の促進によるスイッチング速度の向上が可能になった。
と、そのバイポーラトランジスタに対応する第二のユニ
ポーラトランジスタとを隣接して設ける等してその間の
配線を短縮することにより、配線部での電圧降下の減小
によるオン電圧の低減、および、ベース電流の引き抜き
の促進によるスイッチング速度の向上が可能になった。
【００６７】よって本発明は、特に大電流用の半導体装
置に有効であり、半導体装置のみならず電力変換装置の
低損失化、高効率化に貢献するところ大である。
置に有効であり、半導体装置のみならず電力変換装置の
低損失化、高効率化に貢献するところ大である。
【図１】（ａ）は本発明実施例１の半導体装置（２段ダ
ーリントン）の電極配置図、（ｂ）は各構成トランジス
タの配置図
ーリントン）の電極配置図、（ｂ）は各構成トランジス
タの配置図
【図２】実施例１の半導体装置の部分断面図
【図３】本発明実施例１の半導体装置、実施例２の半導
体装置および比較例のオン電圧とフォールタイム（
tf ）とのトレードオフ特性図
体装置および比較例のオン電圧とフォールタイム（
tf ）とのトレードオフ特性図
【図４】本発明実施例１の半導体装置のターンオフ時の
電流、電圧波形図
電流、電圧波形図
【図５】（ａ）は本発明実施例２の半導体装置（３段ダ
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
【図６】（ａ）は本発明実施例３の半導体装置の電極配
置図、（ｂ）は各トランジスタの配置図
置図、（ｂ）は各トランジスタの配置図
【図７】（ａ）は本発明実施例４の半導体装置（２段ダ
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
【図８】（ａ）は本発明実施例５の半導体装置（３段ダ
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
ーリントン）の電極配置図、（ｂ）は各トランジスタの
配置図
【図９】（ａ）は本発明実施例６の半導体装置の電極配
置図、（ｂ）は各トランジスタの配置図
置図、（ｂ）は各トランジスタの配置図
【図１０】BiMOS Cascodeトランジスタの等価回路図
【図１１】BiMOS Cascodeトランジスタにp-chMOS トラ
ンジスタ接続時の等価回路図
ンジスタ接続時の等価回路図
【図１２】２段ダーリントントランジスタをもつ半導体
装置の等価回路図
装置の等価回路図
【図１３】３段ダーリントントランジスタをもつ半導体
装置の等価回路図
装置の等価回路図
【図１４】ユニット化したバイポーラトランジスタ、ユ
ニポーラトランジスタの部分断面図
ニポーラトランジスタの部分断面図
【図１５】図１１の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
【図１６】図１２の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
【図１７】図１３の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
１ ｎ+ コレクタ層 ２ ｎドリフト層 ３ ｐウェル領域 ４、４ａ、４ｂ ｐベース領域 ５、５ａ、５ｂ ｐ+ ドレイン領域 ６ ｎ+ ソース領域 ７、７ａ、７ｂ ｎ+ エミッタ領域 ８ ソース電極 ９、９ａ、９ｂ ベース電極 １０、１０ａ、１０ｂ エミッタ電極 １１、１１ａ、１１ｂ ドレイン電極 １２ ゲート酸化膜 １３ ゲート電極層 １４ ゲート酸化膜 １５、１５ａ、１５ｂ ゲート電極層 １６ コレクタ電極 １８ ゲートパッド １９ エミッタパッド ２０、２０ａ、２０ｂ、２０ｃ 絶縁膜 ２２ 配線 ２４ａ、２４ｂ 配線 Ｂ ベース Ｃ コレクタ Ｅ エミッタ Ｇ ゲート ＢＴ バイポーラトランジスタ ＵＴ ユニポーラトランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 CA02 CA06 CD12 CD18 EZ20 5F048 AA00 AA01 AA05 AC05 AC07 AC08 BA02 BA06 BB01 BB05 BC12 BD07 BF02 5F082 AA02 AA03 AA06 AA08 BC03 BC09 DA02 DA09 FA02 GA02 GA04
Claims (14)
- 【請求項１】前段の第一のユニポーラトランジスタと、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続し、第一導電
型の高比抵抗半導体基板を第一のユニポーラトランジス
タのドレイン層、バイポーラトランジスタのコレクタ
層、第二のユニポーラトランジスタのベース層とした半
導体装置において、いずれかのトランジスタを複数に分
割して設けることを特徴とする半導体装置。 - 【請求項２】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続し、第一
導電型の高比抵抗半導体基板を第一のユニポーラトラン
ジスタのドレイン層、バイポーラトランジスタのコレク
タ層、第二のユニポーラトランジスタのベース層とした
半導体装置において、いずれかのトランジスタを複数に
分割して設けることを特徴とする半導体装置。 - 【請求項３】第二のユニポーラトランジスタを複数に分
割して設けることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項４】バイポーラトランジスタを複数に分割して
設けることを特徴とする請求項１ないし３のいずれかに
記載の半導体装置。 - 【請求項５】最後段のバイポーラトランジスタを複数に
分割して設けることを特徴とする請求項４記載の半導体
装置。 - 【請求項６】最後段のバイポーラトランジスタを隣接さ
せ、その中間にエミッタパッドを設けることを特徴とす
る請求項５記載の半導体装置。 - 【請求項７】最後段のバイポーラトランジスタと、その
バイポーラトランジスタに対応する第二のユニポーラト
ランジスタとを隣接して設けることを特徴とする請求項
１ないし６のいずれかに記載の半導体装置。 - 【請求項８】各トランジスタの電極パターンが半導体チ
ップ上の適当な軸に関して対称であることを特徴とする
請求項１ないし７のいずれかに記載の半導体装置。 - 【請求項９】各トランジスタの電極パターンが半導体チ
ップ上の適当な点に関して回転対称であることを特徴と
する請求項１ないし７のいずれかに記載の半導体装置。 - 【請求項１０】対称軸または対称点上に最後段のバイポ
ーラトランジスタのエミッタ電極を配置することを特徴
とする請求項８または９に記載の半導体装置。 - 【請求項１１】第一のユニポーラトランジスタのゲート
と第二のユニポーラトランジスタのゲートとを接続する
ことを特徴とする請求項１ないし１０のいずれかに記載
の半導体装置。 - 【請求項１２】第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタであることを
特徴とする請求項１１記載の半導体装置。 - 【請求項１３】第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタであることを
特徴とする前記請求項１１記載の半導体装置。 - 【請求項１４】バイポーラトランジスタのエミッタ領域
の接合深さが、第一のユニポーラトランジスタのソース
領域のそれより深いことを特徴とする請求項１２または
１３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360146A JP2000183195A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360146A JP2000183195A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183195A true JP2000183195A (ja) | 2000-06-30 |
Family
ID=18468109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10360146A Pending JP2000183195A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020070120A (ko) * | 2001-02-27 | 2002-09-05 | 산요 덴키 가부시키가이샤 | 스위치 회로 장치 및 화합물 반도체 스위치 회로 장치 |
| JP2005260100A (ja) * | 2004-03-12 | 2005-09-22 | Fuji Electric Holdings Co Ltd | トレンチ横型半導体装置およびその製造方法 |
| JP2012007992A (ja) * | 2010-06-24 | 2012-01-12 | Advantest Corp | スイッチ装置および試験装置 |
-
1998
- 1998-12-18 JP JP10360146A patent/JP2000183195A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020070120A (ko) * | 2001-02-27 | 2002-09-05 | 산요 덴키 가부시키가이샤 | 스위치 회로 장치 및 화합물 반도체 스위치 회로 장치 |
| JP2005260100A (ja) * | 2004-03-12 | 2005-09-22 | Fuji Electric Holdings Co Ltd | トレンチ横型半導体装置およびその製造方法 |
| JP4617688B2 (ja) * | 2004-03-12 | 2011-01-26 | 富士電機システムズ株式会社 | トレンチ横型半導体装置およびその製造方法 |
| JP2012007992A (ja) * | 2010-06-24 | 2012-01-12 | Advantest Corp | スイッチ装置および試験装置 |
| US8552735B2 (en) | 2010-06-24 | 2013-10-08 | Advantest Corporation | Switching apparatus and test apparatus |
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