JP2581233B2 - 横型伝導度変調ｍｏｓｆｅｔ - Google Patents
横型伝導度変調ｍｏｓｆｅｔInfo
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- JP2581233B2 JP2581233B2 JP1288101A JP28810189A JP2581233B2 JP 2581233 B2 JP2581233 B2 JP 2581233B2 JP 1288101 A JP1288101 A JP 1288101A JP 28810189 A JP28810189 A JP 28810189A JP 2581233 B2 JP2581233 B2 JP 2581233B2
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- Japan
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- igbt
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の一面上に両主電極が設けられ
る横型伝導度変調MOSFETおよびその制御方法に関する。
る横型伝導度変調MOSFETおよびその制御方法に関する。
伝導度変調MOSFETは絶縁ゲート型バイポーラトランジ
スタ（Insulated Gate Bipolar Transistor）とも呼ば
れるので以下IGBTと記す。IGBTは、電圧駆動型のバイポ
ーラ素子として知られ、当初はたて型の素子として開発
が進められ、最近になり横型のIGBTが開発されるように
なった。これは、たて型のIGBTは半導体基板の表面と裏
面との間に電流が流れるのに対し、横型のIGBTは、両主
電極およびゲートが半導体基板の一面側のみを使って形
成されるので、基板への組込みが簡単で、素子のインテ
リジェント化のために同一基板に組込まれる演算回路と
の接続が容易であることによる。横型のIGBTは、以下、
Lateral-IGBTを略してL-IGBTと記す。
スタ（Insulated Gate Bipolar Transistor）とも呼ば
れるので以下IGBTと記す。IGBTは、電圧駆動型のバイポ
ーラ素子として知られ、当初はたて型の素子として開発
が進められ、最近になり横型のIGBTが開発されるように
なった。これは、たて型のIGBTは半導体基板の表面と裏
面との間に電流が流れるのに対し、横型のIGBTは、両主
電極およびゲートが半導体基板の一面側のみを使って形
成されるので、基板への組込みが簡単で、素子のインテ
リジェント化のために同一基板に組込まれる演算回路と
の接続が容易であることによる。横型のIGBTは、以下、
Lateral-IGBTを略してL-IGBTと記す。
第２図は従来のｎチャネルL-IGBTを示し、n-ベース１
の一面に設けられたｐウエル２の表面部にはn+ソース層
３が設けられ、その両層にエミッタ端子Ｅに接続される
ソース電極４が接触している。ソース層３とn-ベース領
域１の間の上には、ゲート酸化膜５を介して多結晶シリ
コンゲート電極６が設けられ、ゲート端子Ｇに接続され
ている。ｐウエル層２と間隔を置いてｐ層７が配置され
ており、ｐ層７にはコレクタ端子Ｃに接続されるコレク
タ電極８が接触している。n-ベース領域１は耐圧を得る
ため、高抵抗であり、逆導電型のアノード層７のない、
いわゆる電力用MOSFETでは、その抵抗がオン抵抗の大き
な部分を占める。アノード層７を付加すると、第３図の
等価回路に示すように、MOSFET21にダイオード22を直列
に接続した構造となり、高抵抗のn-ベース領域１は、導
電状態では伝導度変調のため、抵抗値が著しく減少す
る。こうして、高耐圧でありながらオン電圧の低い素子
を作ることができる。
の一面に設けられたｐウエル２の表面部にはn+ソース層
３が設けられ、その両層にエミッタ端子Ｅに接続される
ソース電極４が接触している。ソース層３とn-ベース領
域１の間の上には、ゲート酸化膜５を介して多結晶シリ
コンゲート電極６が設けられ、ゲート端子Ｇに接続され
ている。ｐウエル層２と間隔を置いてｐ層７が配置され
ており、ｐ層７にはコレクタ端子Ｃに接続されるコレク
タ電極８が接触している。n-ベース領域１は耐圧を得る
ため、高抵抗であり、逆導電型のアノード層７のない、
いわゆる電力用MOSFETでは、その抵抗がオン抵抗の大き
な部分を占める。アノード層７を付加すると、第３図の
等価回路に示すように、MOSFET21にダイオード22を直列
に接続した構造となり、高抵抗のn-ベース領域１は、導
電状態では伝導度変調のため、抵抗値が著しく減少す
る。こうして、高耐圧でありながらオン電圧の低い素子
を作ることができる。
IGBTの特長は、上述のように高耐圧でも低いオン電圧
が実現できることであるが、その一方でベース領域にオ
ン時に共に多く充満している少数，多数キャリアを、オ
ン状態に移行するためには除いてしまわなければなら
ず、そのため、電力用MOSFETに比較すると、どうしても
スイッチング速度が遅いという問題がある。
が実現できることであるが、その一方でベース領域にオ
ン時に共に多く充満している少数，多数キャリアを、オ
ン状態に移行するためには除いてしまわなければなら
ず、そのため、電力用MOSFETに比較すると、どうしても
スイッチング速度が遅いという問題がある。
これを解決するための一般的手段として、第４図に示
すようにコレクタ電極８をアノード層７ばかりでなく、
低抵抗のｎ層９を介してベース領域１にも直接接続する
方法がある。これは、ｎベース領域１中の多数キャリア
である電子をアノード層７以外の部分からコレクタ端子
Ｃへ流してしまい、コレクタ層７からn-ベース領域１へ
の少数キャリアの正孔の再注入、および多数キャリアの
ベース領域１へのとじこめを防止するものである。第５
図はその等価回路を示し、MOSFET21のドレインがダイオ
ード22を介しないで抵抗23によりコレクタ端子Ｃと短絡
している。この抵抗23は、第４図のｎ層９の抵抗および
それとコレクタ電極８との接触抵抗からなる。
すようにコレクタ電極８をアノード層７ばかりでなく、
低抵抗のｎ層９を介してベース領域１にも直接接続する
方法がある。これは、ｎベース領域１中の多数キャリア
である電子をアノード層７以外の部分からコレクタ端子
Ｃへ流してしまい、コレクタ層７からn-ベース領域１へ
の少数キャリアの正孔の再注入、および多数キャリアの
ベース領域１へのとじこめを防止するものである。第５
図はその等価回路を示し、MOSFET21のドレインがダイオ
ード22を介しないで抵抗23によりコレクタ端子Ｃと短絡
している。この抵抗23は、第４図のｎ層９の抵抗および
それとコレクタ電極８との接触抵抗からなる。
このようなアノードショート構造は、第３図の等価回
路をもつIGBTとベース領域の伝導度変調を伴わない電力
用MOSFETの中間のような素子である。オンからオフへの
スイッチング時には、上述のように、アノードショート
部分によりキャリアの除去が円滑に行われるため、スイ
ッチング速度が著しく改善される。しかしながら、オン
状態でもアノードショートはされているので、アノード
層７からの少数キャリアの注入が制限されている。この
ためアノードショートがない状態よりも伝導度変調の度
合が制限され、従ってオン電圧が上がってしまう。すな
わち、スイッチングを速くすることとオン電圧を低くす
ることの間にトレードオフ関係が生ずる。このような問
題は、各層の導電型が逆でカソードショートされたｐチ
ャネルのIGBTにおいても同様に存在する。
路をもつIGBTとベース領域の伝導度変調を伴わない電力
用MOSFETの中間のような素子である。オンからオフへの
スイッチング時には、上述のように、アノードショート
部分によりキャリアの除去が円滑に行われるため、スイ
ッチング速度が著しく改善される。しかしながら、オン
状態でもアノードショートはされているので、アノード
層７からの少数キャリアの注入が制限されている。この
ためアノードショートがない状態よりも伝導度変調の度
合が制限され、従ってオン電圧が上がってしまう。すな
わち、スイッチングを速くすることとオン電圧を低くす
ることの間にトレードオフ関係が生ずる。このような問
題は、各層の導電型が逆でカソードショートされたｐチ
ャネルのIGBTにおいても同様に存在する。
本発明の目的は、このようなトレードオフ関係を解消
し、オン電圧が低く、しかも速くスイッチングできるL-
IGBTを提供することにある。
し、オン電圧が低く、しかも速くスイッチングできるL-
IGBTを提供することにある。
上述の目的を達成するために、本発明は、低不純物濃
度の第一導電型の第一領域の表面部に選択的に形成され
た第二導電型の第二および第三領域が所定の間隔を介し
て位置し、第二領域の表面部に選択的に第一導電型の第
四領域が形成された半導体素体を備え、第四領域と第一
領域の間の第二領域の表面には絶縁膜を介してゲート電
極が設けられるL-IGBTにおいて、第一領域の表面部に選
択的に高不純物濃度の第一導電型の第五領域が形成さ
れ、第三領域および第五領域がそれぞれスイッチング素
子を介して共通端子に接続されたものとする。
度の第一導電型の第一領域の表面部に選択的に形成され
た第二導電型の第二および第三領域が所定の間隔を介し
て位置し、第二領域の表面部に選択的に第一導電型の第
四領域が形成された半導体素体を備え、第四領域と第一
領域の間の第二領域の表面には絶縁膜を介してゲート電
極が設けられるL-IGBTにおいて、第一領域の表面部に選
択的に高不純物濃度の第一導電型の第五領域が形成さ
れ、第三領域および第五領域がそれぞれスイッチング素
子を介して共通端子に接続されたものとする。
また本発明は、上記のL-IGBTにおいて、第一領域の表
面部に選択的に高不純物濃度の第一導電型の第五領域が
形成され、第三領域は直接、第五領域はスイッチング素
子を介して共通の端子に接続されたものとする。
面部に選択的に高不純物濃度の第一導電型の第五領域が
形成され、第三領域は直接、第五領域はスイッチング素
子を介して共通の端子に接続されたものとする。
第三領域が共通端子と接続されていて、第五領域と共
通端子の間に介在させたスイッチング素子を、L-IGBTの
オン状態の時にオフし、逆にオフ状態の時にオンすれ
ば、素子がオンしている時は、アノードショートあるい
はカソードショートされておらず、十分な伝導度変調が
起きてオン電圧は低い。そしてオフする時は、アノード
ショートあるいはカソードショートがきくのでスイッチ
ング速度を上げることができる。また第三領域と共通端
子の間にも介在させたスイッチング素子を、L-IGBTのオ
ン状態の時にオンし、逆にオフ状態の時にオンすれば、
オフ状態における第三領域からのキャリアの再注入がな
くなり、さらにスイッチング速度が速くなる。
通端子の間に介在させたスイッチング素子を、L-IGBTの
オン状態の時にオフし、逆にオフ状態の時にオンすれ
ば、素子がオンしている時は、アノードショートあるい
はカソードショートされておらず、十分な伝導度変調が
起きてオン電圧は低い。そしてオフする時は、アノード
ショートあるいはカソードショートがきくのでスイッチ
ング速度を上げることができる。また第三領域と共通端
子の間にも介在させたスイッチング素子を、L-IGBTのオ
ン状態の時にオンし、逆にオフ状態の時にオンすれば、
オフ状態における第三領域からのキャリアの再注入がな
くなり、さらにスイッチング速度が速くなる。
第１図は本発明の一実施例を示し、第２図，第４図と
共通の部分には同一の符号が付されている。このL-IGBT
では、第４図に示したアノードショート構造と同様に、
n-ベース領域１に低抵抗の接触層としてのｎ層９が設け
られているが、このｎ層９には、コレクタ電極８は接触
せず、別個に短絡電極10が接触している。そして短絡電
極10とコレクタ端子Ｃの間にゲート端子G1を有する第一
のスイッチング素子31が、コレクタ電極８とコレクタ端
子Ｃの間にゲート端子G2を有する第二のスイッチング素
子32がそれぞれ接続されている。これらの素子31,32
は、別個の素子を用いてこのL-IGBTの半導体基板の外部
に付けてもよく、SOI技術を用いてL-IGBTの半導体基板
上に作成してもよく、あるいはL-IGBTの半導体基板に分
離して集積してもよい。
共通の部分には同一の符号が付されている。このL-IGBT
では、第４図に示したアノードショート構造と同様に、
n-ベース領域１に低抵抗の接触層としてのｎ層９が設け
られているが、このｎ層９には、コレクタ電極８は接触
せず、別個に短絡電極10が接触している。そして短絡電
極10とコレクタ端子Ｃの間にゲート端子G1を有する第一
のスイッチング素子31が、コレクタ電極８とコレクタ端
子Ｃの間にゲート端子G2を有する第二のスイッチング素
子32がそれぞれ接続されている。これらの素子31,32
は、別個の素子を用いてこのL-IGBTの半導体基板の外部
に付けてもよく、SOI技術を用いてL-IGBTの半導体基板
上に作成してもよく、あるいはL-IGBTの半導体基板に分
離して集積してもよい。
第６図はこの実施例の等価回路を示し、第３図，第５
図と共通の部分には同一の符号が付されている。この等
価回路において、スイッチング素子31をオフにしスイッ
チング素子32をオンすれば、第３図のアノードショート
されない場合に対応し、伝導度変調を増大させることが
できる。スイッチング素子31をオンすれば、第５図の回
路に対応するアノードショート状態になり、スイッチン
グ速度が改善されるが、さらに、その際スイッチング素
子をオフすることにより、アノード層７からのキャリア
の再注入をなくすることができ、スイッチング速度を一
層速くすることができる。ただし、この実施例では、オ
ン状態の時、主電流はスイッチング素子32を介して流れ
るため、この素子での電圧降下はオン電圧を上昇させる
原因となる。第７図に示す実施例は、スイッチング素子
32を除いたもので、第８図はその等価回路であり、オフ
時にスイッチング素子31をオンすることにより、第４
図，第５図と同様なアノードショート状態となるとスイ
ッチング速度が速まり、オン時にはスイッチング素子31
をオフすることにより、第２図，第３図に示したL-IGBT
と同様の低いオン電圧となる。
図と共通の部分には同一の符号が付されている。この等
価回路において、スイッチング素子31をオフにしスイッ
チング素子32をオンすれば、第３図のアノードショート
されない場合に対応し、伝導度変調を増大させることが
できる。スイッチング素子31をオンすれば、第５図の回
路に対応するアノードショート状態になり、スイッチン
グ速度が改善されるが、さらに、その際スイッチング素
子をオフすることにより、アノード層７からのキャリア
の再注入をなくすることができ、スイッチング速度を一
層速くすることができる。ただし、この実施例では、オ
ン状態の時、主電流はスイッチング素子32を介して流れ
るため、この素子での電圧降下はオン電圧を上昇させる
原因となる。第７図に示す実施例は、スイッチング素子
32を除いたもので、第８図はその等価回路であり、オフ
時にスイッチング素子31をオンすることにより、第４
図，第５図と同様なアノードショート状態となるとスイ
ッチング速度が速まり、オン時にはスイッチング素子31
をオフすることにより、第２図，第３図に示したL-IGBT
と同様の低いオン電圧となる。
それぞれ第１図と共通の部分に同一の符号を付した第
９図，第10図に示す実施例では、短絡電極10の接触する
低抵抗のｎ層９がp+アノード層７をとり囲んでいる。こ
のようなL-IGBTに高電圧が印加され、n-ベース領域１中
に空乏層が広がった場合、ｎ層９が空乏層がアノード層
７に達しないよう、空乏層のストッパの役目を行うもの
である。第９図に示す実施例では、スイッチング素子3
1,32が備えられ、等価回路は第６図と同じである。第10
図に示す別の実施例では、スイッチング素子32は除か
れ、等価回路は第８図に等しい。
９図，第10図に示す実施例では、短絡電極10の接触する
低抵抗のｎ層９がp+アノード層７をとり囲んでいる。こ
のようなL-IGBTに高電圧が印加され、n-ベース領域１中
に空乏層が広がった場合、ｎ層９が空乏層がアノード層
７に達しないよう、空乏層のストッパの役目を行うもの
である。第９図に示す実施例では、スイッチング素子3
1,32が備えられ、等価回路は第６図と同じである。第10
図に示す別の実施例では、スイッチング素子32は除か
れ、等価回路は第８図に等しい。
なお、以上の実施例は、導電型を逆にすればｐチャネ
ルL-IGBTにおける実施例となる。
ルL-IGBTにおける実施例となる。
本発明によれば、ベース領域の表面部に設けられた異
なる導電型のアノードあるいはカソード領域に接続され
る主端子を、ベース領域とスイッチング素子を介して接
続することにより、オフ状態の時のみスイッチング素子
をオンにしてアノードショートあるいはカソードショー
トさせることができ、オン電圧の上昇を招くことなくス
イッチング速度を上げることができる。さらに、前記の
アノードあるいはカソード領域と主端子の間にもスイッ
チング素子を介在させて、オフ状態の時のみそのスイッ
チング素子をオフすれば、スイッチング速度をさらに速
くすることが可能となる。
なる導電型のアノードあるいはカソード領域に接続され
る主端子を、ベース領域とスイッチング素子を介して接
続することにより、オフ状態の時のみスイッチング素子
をオンにしてアノードショートあるいはカソードショー
トさせることができ、オン電圧の上昇を招くことなくス
イッチング速度を上げることができる。さらに、前記の
アノードあるいはカソード領域と主端子の間にもスイッ
チング素子を介在させて、オフ状態の時のみそのスイッ
チング素子をオフすれば、スイッチング速度をさらに速
くすることが可能となる。
第１図は本発明の一実施例のL-IGBTの要部断面図、第２
図は従来のL-IGBTの要部断面図、第３図はその等価回路
図、第４図は別の従来のL-IGBTの要部断面図、第５図は
その等価回路図、第６図は第１図のL-IGBTの等価回路
図、第７図は本発明の別の実施例のL-IGBTの要部断面
図、第８図はその等価回路図、第９図，第10図はそれぞ
れ本発明のさらに異なる実施例のL-IGBTの要部断面図で
ある。 1:n-ベース領域、2:pウエル、3:n+ソース層、4:ソース
電極、5:ゲート酸化膜、6:ゲート電極、7:pアノード
層、8:コレクタ電極、9:nベース接触層、10:短絡電極、
31,32:スイッチング素子。
図は従来のL-IGBTの要部断面図、第３図はその等価回路
図、第４図は別の従来のL-IGBTの要部断面図、第５図は
その等価回路図、第６図は第１図のL-IGBTの等価回路
図、第７図は本発明の別の実施例のL-IGBTの要部断面
図、第８図はその等価回路図、第９図，第10図はそれぞ
れ本発明のさらに異なる実施例のL-IGBTの要部断面図で
ある。 1:n-ベース領域、2:pウエル、3:n+ソース層、4:ソース
電極、5:ゲート酸化膜、6:ゲート電極、7:pアノード
層、8:コレクタ電極、9:nベース接触層、10:短絡電極、
31,32:スイッチング素子。
Claims (2)
- 【請求項１】低不純物濃度の第一導電型の第一領域の表
面部に選択的に形成された第二導電型の第二および第三
領域が所定の間隔を介して位置し、第二領域の表面部に
選択的に第一導電型の第四領域が形成された半導体素体
を備え、第四領域と第一領域の間の第二領域の表面には
絶縁膜を介してゲート電極が設けられるものにおいて、
第一領域の表面部に選択的に高不純物濃度の第一導電型
の第五領域が形成され、第三領域および第五領域がそれ
ぞれスイッチング素子を介して共通端子に接続されたこ
とを特徴とする横型伝導度変調MOSFET。 - 【請求項２】低不純物濃度の第一導電型の第一領域の表
面部に選択的に形成された第二導電型の第二および第三
領域が所定の間隔を介して位置し、第二領域の表面部に
選択的に第一導電型の第四領域が形成された半導体素体
を備え、第四領域と第一領域の間の第二領域の表面には
絶縁膜を介してゲート電極が設けられるものにおいて、
第一領域の表面部に選択的に高不純物濃度の第一導電型
の第五領域が形成され、第三領域は直接、第五領域はス
イッチング素子を介して共通の端子に接続されたことを
特徴とする横型伝導度変調MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288101A JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288101A JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148873A JPH03148873A (ja) | 1991-06-25 |
| JP2581233B2 true JP2581233B2 (ja) | 1997-02-12 |
Family
ID=17725808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288101A Expired - Lifetime JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581233B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163907A (ja) * | 1992-11-20 | 1994-06-10 | Hitachi Ltd | 電圧駆動型半導体装置 |
| DE4335298C1 (de) * | 1993-10-15 | 1995-03-23 | Siemens Ag | Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb |
| DE102013009985B4 (de) | 2013-06-14 | 2019-06-13 | X-Fab Semiconductor Foundries Ag | IGBT-Leistungstransistor, herstellbar in einer grabenisolierten SOI-Technologie und Verfahren zu seiner Herstellung |
-
1989
- 1989-11-06 JP JP1288101A patent/JP2581233B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03148873A (ja) | 1991-06-25 |
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