JPS63265465A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はアノードφショート構造を有する半導体装置
に係り、そのショート構造を改良したものである。

（従来の技術） アノード・ショート構造を有する半導体装置は種々あり
、これに該当するものとしては、ゲートターンオフサイ
リスタ（ＧＴＯ）　、静電誘導型サイリスク（Ｓｌサイ
リスタ）、ＭＯＳゲートサイリスタ（ＭＯＳサイリスタ
）、ＭＯＳゲートターンオフサイリスク（ＭＯＳＧＴＯ
）　、バイポーラ型ＭＯ８ＦＥＴ　（ＩＧＢＴ）などが
ある。これらの半導体装置は、いずれも少なくとも一部
分にｐｎｐｎの４層構造のいわゆるサイリ、スタ構造を
有するものであり、それぞれｎエミッタやｐベースの部
分は異なるが、アノード側は基本的には同一の構造であ
る。従って、以下の説明ではＧＴＯを例にして行なうが
、その他の半導体装置についても同様のことがいえる。

ＧＴＯは、アノード電流が流れている時にゲート電極に
負の電圧を与えて、アノード電流の一部をゲート電極か
ら吸出すことによりターンオフするサイリスタである。

このＧＴＯのターンオフに要する時間、即ちゲートター
ンオフ時間の長短は、ＧＴＯを使用する機器の使用周波
数限界を決めるので、極めて重要な電気特性である。こ
のゲートターンオフ時間は、近年、ＧＴＯの電力容量の
増加に伴い、使用するシリコンウェーへの直径及び厚さ
の増大のためますます長くなる傾向にある。

この問題を解決するため、ｎベース層の一部をアノード
電極に直接接触させるアノード・ショート構造が提案さ
れている（特公昭５５−１０１４３号公報）。第１７図
（ａ）、（ｂ）。

（Ｃ）にその構造を示した。第１７図（ａ）はカソード
側から見た平面図であり、（ｂ）、（Ｃ）はそれぞれ（
ａ）のＡ−Ａ’　、Ｂ−Ｂ’断面図である。ＧＴＯはｐ
十エミッタ層（第１エミッタ層）５１％　ｎ″″″ベー
ス層１ベース層）５２、ｐベース層（第２ベース層）　
５３、ｎ十エミッタ層（第２エミッタ層）５４のｐｎｐ
ｎ構造を基本としている。

ｎ十エミッタ層５４は細長いパターンで複数個に分割配
置されている。ｐ＋エミッタ層５１にはアノード電極（
第１の主電極）５５、ｎ十エミッタ層５４にはカソード
電極（第２の主電極）　５Ｂがそれぞれ形成され、ｐベ
ース層５３にはゲート電極５７が形成されている。ｎ−
ベース層５２はそのカソード電極下の部分をｐ十エミッ
タ層５１の表面まで露出させてアノード電極５５に接触
させており、この部分が短絡部５Ｂにされている。この
ような短絡部５Ｂを設けることにより、ターンオフ時に
ｎ−ベース層５２内の蓄積キャリアを効果的にアノード
電極５５に排出することができ、これによりターンオフ
時間を短縮することが可能になる。

第１８図（ａ）、（ｂ）、（ｃ）は、上述のＧＴＯに、
低抵抗ｎバッファ層５９を付加することにより、ｎ−ベ
ース層５２の厚さを薄くした例である（特開昭５６−６
７９７０号公報）。このような低抵抗ｎバッファ層５９
を設けることにより、高抵抗のｎ−ベース層５２を薄く
することができるためにオン電圧を低くすることができ
る、という利点が得られる。そしてこのｎバッファ層を
設ける構造とアノード・ショート構造の組合わせにより
、ターンオフ特性はさらに改善される。

しかしながら、第１８図のようなｎバッファ層を設ける
アノード・ショート構造のＧＴＯは、ゲートトリガ感度
が劣化するという問題がある。これは、ｐエミッタ、ｎ
ベース及びｐベースにより形成されるｐｎｐ）ランジス
タのベース・エミッタ間の導通抵抗が小さくなり過ぎる
ためである。

このような問題は若干の程度の差はあるが、ＧＴＯばか
りではなく前述したような他のサイリスタ構造を有する
半導体装置についても同様に発生する。

（発明が解決しようとする問題点） 以上のようにｎバッファ層を設けたアノード・ショート
構造の半導体装置では、ターンオフ時間は短くなるが、
トリガ感度が低下するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
、トリガ感度が十分に高くしかも、ターンオフ時間が短
い半導体装置を提供することを目的とする。

［発明の構成〕 （問題点を解決するための手段） この発明は、第１エミッタ層と第１ベース層の間に低抵
抗バッファ層を設けるアノード拳ショート構造の半導体
装置において、低抵抗バッファ層のアノード電極との短
絡部を、細長い第２エミッタ層に対してその長さ方向に
関して一部に局在させて設けたことを特徴する。

（作用） このような構成にすれば、短絡抵抗が極端に小さくなる
ことによるゲートトリガ感度の低下が防止される。これ
により、十分に高いゲートトリガ感度を持ちながらしか
も、ターンオフ時間が短い半導体装置を得ることができ
る。

（実施例） 以下、この発明の詳細な説明する。

第１図（ａ）、（ｂ）、（ｃ）はこの発明をＧＴＯに実
施した場合の構成を示すものであり、第１図（ａ）はこ
のＧＴＯをカソード側から見た平面図であり、（ｂ）、
（ｃ）はそれぞれＡ−Ａ’　、Ｂ−Ｂ’断面図である。

図において、ｐ＋エミッタ層（第１エミッタ層）１、高
抵抗のｎ−ベース層（第１ベース層）２、ｐベース層（
第２ベース層）３及び複数に分割され細長いｎ＋エミッ
タ層（第２エミッタ層）４により、ｐｎｐｎ構造が形成
されている。ｎ−ベース層２とｐ十エミッタ層１の間に
は低抵抗のｎバッファ層８が設けられている。ｐ＋エミ
ッタ層１にはアノード電極（第１の主電極）６が、ｎ十
エミッタ層４にはカソード電極（第２の主電極）５がそ
れぞれ形成され、ｐベース層３にはゲート［極７が形成
されている。ｎバッファ層８は各カソード電極５の下で
ｐ十エミッタ層１の表面に露出させてアノード電極６に
接続した短絡部９を有する。この短絡部９は第１図（ａ
）から明らかなように、各カソード電極５即ちｎ＋エミ
ッタ層４の長さ方向に関して極く一部に限定されて形成
されている。

この短絡部９の大きさは例えば、ｎ十エミッタ層４の長
さ方向についてその長さの１／１０以下に限定される。

なお、短絡部９のパターン形状は図では円を示したが、
この他に正方形、長方形あるいは楕円などであってもよ
い。

このように短絡部９の面積を小さいものにすることによ
って、ｎバッファ層を設けたアノード・ショート構造の
ＧＴＯのゲートトリガ感度を十分に高いものにすること
ができる。

第２図（ａ）、（ｂ）、（ｃ）は、他の実施例のＧＴＯ
を第１図（ａ）、（ｂ）、（ｃ）に対応させて示したも
のである。この実施例では、短絡部９を一つのｎ＋エミ
ッタ層４に対して複数個設けるようにしている。それ以
外は第１図のものと同じである。

第３図（ａ）、（ｂ）、（ｃ）は、第２図のＧＴＯを変
形した実施例のＧＴＯを示している。

この実施例のＧＴＯでは、ｐ十エミッタ層１をｎ＋エミ
ッタ層４に対応させて複数に分割し、その分割部ｌＯを
絶縁膜１１で覆うようにしたものである。このようにｐ
＋エミッタ層１を分割することにより、ＧＴＯのオン状
態でのキャリアの広がりを抑制することができ、ターン
オフ速度を増大させることができる。

第４図（ａ）、（ｂ）、（ｃ）は、第１図のＧＴＯを変
形したもので、短絡部９をカソード領域としてのｎ十エ
ミッタ層下だけではなく、ゲート電極７の直下にも形成
したものである。

次に上記各実施例のＧＴＯによる効果を従来例と比較し
て第５図及び第６図により説明する。第５図はゲートト
リガ電流を示し、第６図はターンオフエネルギ損失を示
している。ターンオフエネルギ損失が小さいことは高周
波化に適していることを意味する。これらの図で、実施
例１は第１図、実施例２は第２図、実施例３は第３図に
それぞれ対応し、従来例１は第１７図、従来例２は第１
８図にそれぞれ対応している。なお、オン電圧は一定（
約３Ｖ）の条件で比較している。

これらの図から、二つの従来例は、ゲートトリガ電流が
小さい場合にはターンオフエネルギ損失が大きく、逆に
ゲートトリガ電流が大きい場合にはターンオフエネルギ
損失が小さいという関係になっている。これに対し、上
記各実施例のＧＴＯの場合にはいずれも、ゲートトリガ
電流とターンオフエネルギ損失の協調関係が改善されて
いる。

第７図は、上記短絡部９によるショート率（短絡部９の
面積／各ｎ十エミッタ層４の面積）とゲートトリガ電流
の関係を示したものである。この図かられかるように、
ショート率が１０％以上になるとゲートトリガ電流が著
しく増大している。

従って、上記各実施例で説明したように、短絡部９をｎ
＋エミッタ層４の長さ方向に関して一部に限定して形成
することにより、ゲートトリガ感度が十分に高くしかも
ターンオフ時間の短いＧＴＯを得ることができるのであ
る。なお、第１８図の従来構造において、短絡部の大き
さを細長いｎ＋エミッタ層の幅方向に小さくすることは
、前記のｐｎｐ）ランジスタのベース・エミッタ間短絡
抵抗に大きい変化をもたらさないので、効果的ではない
。即ち、細長いｎ十エミッタ層の長手方向について短絡
部の大きさを限定することにより、始めて大きな効果が
得られるのである。

第８図ないし第１０図はそれぞれこの発明を増幅ゲート
構造のＧＴＯに実施した場合の断面図である。これらの
断面図は前記第１図のＡ−Ａ’断面図に対応する断面を
示している。この増幅ゲート構造のＧＴＯは１０７０部
２０と増幅ゲート部２１とから構成されており、２２は
増幅ゲート部２１をターンオンさせるためのターンオン
電極、２３及び２４はそれぞれ増幅ゲート部２１のｎエ
ミッタ層及び補助電極、２５は１０７０部２０のターン
オフ電極である。周知のように上記ターンオフ電極２５
をターンオン電極２２とダイオードを介して接続するこ
とにより一体化することも可能である。

これらの増幅ゲート構造のＧＴＯの動作は、夕　。

−ジオン時にターンオン電極２２に正のパルスを印加す
ると、増幅ゲート部２１のｎエミッタ層２３がまず始め
にターンオンする。この時のゲート感度は、通常のＧＴ
Ｏのように、全体を一度にターンオンさせる必要がない
ので極めて高い。その後、ターンオン電流が補助電極２
４を通じてカソード電極５へ流れ、１０７０部２０のｎ
十エミッタ層４から注入が起り、全体がターンオンする
。また、ターンオフ時においては、ターンオフ電極２５
から主ＧＴ’０部２０と増幅ゲート部２１の電流を吸出
すことにより、全体がターンオフする。

このように補助ＧＴＯ部２１が設けられた増幅ゲート構
造のＧＴＯは、ゲート感度を１０７０部２゜と独立に設
計することが可能なので、この発明のアノード・ショー
ト構造の特徴をより効果的に発揮させることができる。

即ち、ｍｃｒｏ部２０におけるショート率を大きくして
も（例えば、ショート面積、短絡部９の個数、ｎバッフ
ァ層８の不純物濃度を通常のＧＴＯよりも大きくするな
ど）・補助ＧＴＯ部２１の感度を高くしておくことによ
り１タ一ンオン感度が高くターンオフエネルギ損失の少
すいＧＴＯを実現することができるのである・具体的に
は、第８図に示すように補助ＧＴＯ部２１には短絡部は
設けない、第９図に示すように補助ＧＴＯ部２１に短絡
部９を設ける、第１０図に示すように補助ＧＴＯ部２１
に短絡部９を設けるが１０７０部２０よりもその個数を
少なくする、などの三種類の実施例が考えられ、これら
の実施例はゲート感度を設計する際に任意に選択するこ
とができる。また、第９図に示すように、短絡部９の構
成が１０７０部２０と補助ＧＴＯ部２１とで同じ場合で
も、補助ＧＴＯ部２１のエレメント数が少ないために、
その感度を向上させることができる。なお、上記のよう
に、増幅ゲート構造を採用することによりＧＴＯの高感
度化が実現できる。しかし前記第１８図の従来のＧＴＯ
に増幅ゲート構造を組合わせても、１０７０部となるべ
き部分の感度が悪すぎ、また保持電流が大きすぎて実用
化することは困難である。

第１１図（ａ）、（ｂ）、（ｃ）はこの発明を静電誘導
型サイリスタ（Ｓｌサイリスタ）に実施した場合の構成
を示すものであり、第１１図（ａ）はこのＧＴＯをカソ
ード側から見た平面図であり、（ｂ）、（Ｃ）はそれぞ
れＡ−Ａ’　、Ｂ−Ｂ’断面図である。このＳｌサイリ
スタは、前記第１図のＧＴＯのｐベース層３に代えてｐ
＋ゲート層１２を設けた、良く知られた構造のものであ
り、８１サイリスタ自体については周知であるため、そ
の構成及び動作については特に述べない。

この実施例のＳｌサイリスタでは、前記第２図の実施例
の場合と同様に短絡部９を一つのｎ十エミッタ層４に対
して複数個設けるようにしたものであり、このような構
成とすることによってゲートトリガ感度とターンオフエ
ネルギ損失の協調関係の改善を図るようにしたものであ
る。

以上述べた他にこの発明はｐｎｐｎ構造を基本とした半
導体装置ならば種々のものに実施が可能である。りえば
、第１２図及び第１３図の断面図で示すようなＭＯＳサ
イリスタ、第１４図の断面図で示すようなＰチャネルの
ＭＯＳＧＴＯ１第１５図の断面図で示すようなＮチャネ
ルのＭＯ８ＧＴＯ，第１６図の断面図で示すようなバイ
ポーラ型ＭＯ８ＦＥＴ、などに実施することができる。

これら各実施例において、前記第１図、第２図と対応す
る箇所には同じ符号を付してその説明は省略する。なお
、第１２図及び第１３図に示したＭＯＳサイリスタにお
いて、８１．３２はそれぞれＭＯＳゲート電極、絶縁膜
であり、ＭＯＳゲート電極３１に正のパルスを印加する
とターンオンする。また、第１３図中、３３はｐベース
層３に設けられたターンオフ電極であり、このターン・
オフ電極３３に負のパルスを印加することによりターン
オフさせることができる。第１４図中、３４は絶縁膜、
３５はｐ中層、３Ｂはゲート電極であり、第１５図中、
３７は絶縁膜、３８はｎ十層、３９はゲート電極、４０
は補助電極であり、第１６図中、４１は絶縁膜、４２は
ゲート電極である。

このような各種半導体装置では、前記第１図、第２図に
示したＧＴＯなどに対し、カソード側の構造に多少の差
があるものの、それぞれの構造に。

おけるｎ十エミッタ層４の連続した部分に対し、長手方
向を長さ方向、短い方向を幅方向と考えることができる
。そのため、その長さ方向に関して一部に局在させたア
ノード・ショート構造を持たせることにより、ゲートト
リガ感度を十分高く保ちながら、しかも短いターンオフ
時間を得ること゛ができる。

［発明の効果］ 以上説明したようにこの発明によれば、アノードの短絡
部の大きさをカソードの長さ方向に関して一部分に限定
することにより、低抵抗バッファ層を設けたアノード・
ショート構造の半導体装置のゲートトリガ感度を十分高
く保ちながら、しかも短いターンオフ時間を得ることが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＧＴＯの構成を示す
平面図及び断面図、第２図はこの発明の他の実施例によ
るＧＴＯの構成を示す平面図及び断面図、第３図はこの
発明のさらに他の実施例によるＧＴＯの構成を示す平面
図及び断面図、第４図はこの発明の別の他の実施例によ
るＧＴＯの構成を示す平面図及び断面図、第５図はこの
発明と従来のＧＴＯのゲートトリガ電流を比較して示す
図、第６図はこの発明と従来のＧＴＯのターンオフエネ
ルギ損失を比較して示す図、第７図は短絡部のショート
率とゲートトリガ電流との関係を示す図、第８図ないし
第１０図はそれぞれこの発明を増幅ゲート構造のＧＴＯ
に実施した場合の断面図、第１１図はこの発明をＳｌサ
イリスタに実施した場合の平面図及び断面面図、第１２
図ないし１・・・ｐ十エミッタ層（第１エミッタ層）、
２・・・高抵抗のｎ−ベース層（第１ベース層）、３・
・・ｐベース層（第２ベース層）、４・・・ｎ十エミッ
タ層（第２エミッタ層）、５・・・カソード電極（第２
の主電極）、６・・・アノード電極（第１の主電極）、
７・・・ゲート電極、８・・・低抵抗のｎバッファ層、
９・・・短絡部、１０・・・分割部、１１・・・絶縁膜
、１２・・・ｐ＋ゲート層、２０・・・１０７０部、２
１・・・増幅ゲート部、２２・・・ターンオン電極、２
３・・・増幅ゲート部のｎエミッタ層、２４・・・補助
電極、２５・・・ターンオフ電極、３１・・・ゲート電
極、３２・・・絶縁膜、３３・・・ターンオフ電極、３
４・・・絶縁膜、３５・・・ｐ＋層、３Ｂ・・・ゲート
電極、３７・・・絶縁膜、３Ｂ・・・ｎ＋層、３９・・
・ゲート電極、４０・・・補助電極、４１・・・絶縁膜
、４２・・・ゲート電極。 出願人代理人　弁理士　鈴江武彦 ｈｌ−トドリカ゛嘩（−しくＡ） 第７図 １９図 第１２図

Claims (9)

【特許請求の範囲】
1. （１）第１導電型の第１エミッタ層上に第２導電型の低
   抵抗バッファ層を介して第２導電型の高抵抗第１ベース
   層及び第１導電型の第２ベース層がこの順に形成され、
   前記第２ベース層上に第２導電型の細長い第２エミッタ
   層が形成され、前記第１エミッタ層及び第２エミッタ層
   にそれぞれ接触する第１の主電極及び第２の主電極が形
   成され、前記低抵抗バッファ層の一部が前記第１エミッ
   タ層表面に露出してここに前記第１の主電極が接触する
   短絡部を有する半導体装置において、前記低抵抗バッフ
   ァ層が前記第１の主電極と接触する短絡部は、前記第２
   エミッタ層の長さ方向に関してその一部に限定して設け
   られていることを特徴とする半導体装置。
2. （２）前記短絡部は、前記第２エミッタ層パターンの長
   さ方向の長さが第２エミッタ層の長さの１／１０以下で
   ある特許請求の範囲第１項に記載の半導体装置。
3. （３）前記短絡部は、前記第２エミッタ層パターンの長
   さ方向に複数個配置されている特許請求の範囲第１項に
   記載の半導体装置。
4. （４）第１導電型の第１エミッタ層上に第２導電型の低
   抵抗バッファ層を介して第２導電型の高抵抗第１ベース
   層及び第１導電型の第２ベース層がこの順に形成され、
   前記第２ベース層上に複数個に分割された第２導電型の
   細長い第２エミッタ層が形成され、前記第１エミッタ層
   及び第２エミッタ層にそれぞれ接触する第１の主電極及
   び第２の主電極が形成され、前記第２ベース層に接触す
   るゲート電極が形成され、かつ前記低抵抗バッファ層の
   一部が前記第１エミッタ層表面に露出してここに前記第
   １の主電極が接触する短絡部を有する半導体装置におい
   て、前記低抵抗バッファ層が前記第１の主電極と接触す
   る短絡部は、前記第２エミッタ層の長さ方向に関してそ
   の一部に限定して設けられていることを特徴とする半導
   体装置。
5. （５）前記短絡部は、前記第２エミッタ層パターンの長
   さ方向の長さが第２エミッタ層の長さの１／１０以下で
   ある特許請求の範囲第４項に記載の半導体装置。
6. （６）前記短絡部は、前記第２エミッタ層パターンの長
   さ方向に複数個配置されている特許請求の範囲第４項に
   記載の半導体装置。
7. （７）前記低抵抗バッファ層の前記ゲート電極下の部分
   が前記第１エミッタ層表面に露出し、この露出部は絶縁
   膜で覆われて前記第１の主電極と接触しないようにされ
   た特許請求の範囲第４項に記載の半導体装置。
8. （８）前記短絡部は、前記第２エミッタ層の直下若しく
   は前記ゲート電極の直下に位置するか、またはその両方
   に位置するように設けられている特許請求の範囲第４項
   に記載の半導体装置。
9. （９）前記第２ベース層内には前記第２エミッタ層と独
   立した第２導電型の補助エミッタ層とその補助エミッタ
   層と第２ベース層を接続する補助電極とが設けられ、タ
   ーンオン時にその補助エミッタ層を前記第２エミッタ層
   より先行してターンオンさせ、その後に第２エミッタ層
   をターンオンさせる増幅ゲート構造を有し、かつ補助エ
   ミッタ層部分の前記短絡部による短絡率を第２エミッタ
   層と独立に変化させるようにした特許請求の範囲第４項
   に記載の半導体装置。