JP3125567B2 - 絶縁ゲート型サイリスタ - Google Patents

絶縁ゲート型サイリスタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ＧＴＯ (ゲートターンオフ) サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、１９８４年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Thyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照) 。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はＩＧＢＴ動作でという新たな素子構造が発
表されている (S. Momota et al 、Proceedings of IEE
E ISPSD '92(1992) p28およびY. Seki et al. Proceedi
ngs of IEEE ISPSD '93(1993) p159 参照) 。
【０００３】図３は、そのうちの１９９２年に発表され
た素子、ＤＧＭＯＳを示す。この素子においては、ｐ+
コレクタ層２１の表面上にｎ+ バッファ層２２を介して
ｎ-層２３が形成され、ｎ- 層２３の表面層には選択的
にｐベース領域２４が、その表面層に選択的にｎベース
領域２５がそれぞれ形成される。さらに、ｎベース領域
２５の表面層に選択的にｐエミッタ領域２６が形成さ
れ、ｐエミッタ領域２６とｎベース領域２５の表面にエ
ミッタ端子Ｅに接続されるエミッタ電極２７が共通に接
触している。そして、第一のゲート電極３１は、ｎベー
ス領域２５のｐベース領域２４とｐエミッタ領域２６に
はさまれた部分の上からｎ- 層２３の露出部の上にかけ
てゲート酸化膜２８を介して設けられ、絶縁膜２９に覆
われて第一ゲート端子Ｇ1 に接続されている。第二ゲー
ト電極３２は、ｐベース領域２４の露出部の上からｎベ
ース領域２５のｐエミッタ領域２６とにはさまれた部分
の上にかけてゲート酸化膜２８を介して設けられ、絶縁
膜２９に覆われて第二ゲート端子Ｇ2 に接続されてい
る。またｐ+ コレクタ層２１にはコレクタ端子Ｃに接続
されたコレクタ電極３０が接触している。この素子の第
一および第二のゲート電極３１、３２に図３に示す形で
電圧を印加する。Ｇ1 端子にしきい値以上の電圧を印加
すると、ゲート電極３１の下のｐベース領域２４の表面
部に反転層が形成される。この反転層を通る電子によっ
てｎ- 層２３とｎ+ バッファ層２２には電子電流が流入
する。コレクタ電極３０には正の電圧が印加されてお
り、ｎ- 層２３とｎ+ バッファ層２２に流入した電子電
流は、内蔵されているｐ+ 層２１とｎ + バッファ領域２
２およびｎ- 層２３とｐベース領域２４とで形成される
ＰＮＰトランジスタのベース電流となり、ｎ- 層２３内
で伝導度変調を生じながらオンする。さらにここで、伝
導度変調によって生じた正孔電流が、内蔵されているｎ
- 層２３およびｎ+ バッファ層２２とｐベース領域２４
とｎベース領域２５とで形成されるＮＰＮトランジスタ
のベース電流となってこのトランジスタを駆動し、最終
的にはｐ+ 層２１とｎ+ バッファ層２２およびｎ- 層２
３とｐベース領域２４とｎベース領域２５とが形成して
いるＰＮＰＮサイリスタが動作するので、Ｇ1 端子によ
ってオンさせることができる。このデバイスのターンオ
フは、ゲート電極３１、３２に印加されているゲート・
エミッタ間電圧を図４に示すようにずらしてオフさせる
ことによって行う。この際、ｔ1 時点でＧＮＤに落とさ
れたゲート電極３２の電圧はゲート電極３１の電圧に対
して負となり、ゲート電極３２の下のｎ領域２５の表面
部に反転層を生じてｐチャネルＭＯＳＦＥＴがオンす
る。このＭＯＳＦＥＴがオンすると、ｐベース領域２４
とｎベース領域２５とが電気的に短絡されることにな
り、基本構造はＩＧＢＴと同等になる。従って、定常動
作では、まずゲート電極３１によってサイリスタ動作を
させ、オフの時にはまずｔ1 時点でゲート電極３２をゲ
ート電極３１に対して負にすることでサイリスタ動作か
らＩＧＢＴのオン状態に変更させる。そしてＩＧＢＴ動
作になったあと、３〜４μｓｅｃ後のｔ2 時点でゲート
電極３１への印加電圧をオフすることで電子の供給をと
め、この素子をオフすることができる。１９９３年に発
表された素子、ＤＧＭＯＴは、図３のｐチャネルの素子
をｎチャネルにしてオン抵抗を低くしたものである。こ
れらの素子の特徴は、サイリスタの低オン電圧特性とＩ
ＧＢＴの高速スイッチング特性を素子動作モードを適当
に変えることによって、同時に実現するというものであ
る。
【０００４】
【発明が解決しようとする課題】しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様、スイッチング時に大きなテイル電
流を発生するため、やはりその用途も低周波領域での用
途に限られる。一方、二つの絶縁ゲート構造を有する素
子も、最大可制御電流が小さく実用に耐えないという大
きな欠点がある。
【０００５】本発明の目的は、上記の素子の欠点を除
き、可制御電流が大きく、かつ低オン電圧で高速スイッ
チングを同時に実現する絶縁膜ゲート型サイリスタを提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型サイリスタは、高抵抗率の
第一導電形ベース層と、その第一導電形ベース層の一面
側の表面層に選択的に形成された第二導電形ベース領域
と、その第二導電形ベース領域の表面層に第二導電形ベ
ース領域の縁部に近い側から順に選択的に形成された第
一導電形の第一ソース領域、第一導電形の第二ソース領
域および第一導電形エミッタ領域と、第一導電形ベース
層の他面側に低抵抗率の第一導電形バッファ層を介して
形成された第二導電形エミッタ層と、第一ソース領域お
よび第一導電形ベース層の露出部にはさまれた第二導電
形ベース領域の表面上に絶縁膜を介して設けられた第一
ゲート電極と、第二ソース領域およびエミッタ領域には
さまれた第二導電形ベース領域の露出部上に絶縁膜を介
して設けられた第二ゲート電極と、第二導電形エミッタ
層に接触する第一主電極と、第一導電形エミッタ領域、
第一ソース領域および第一ソース領域の欠如部で第二導
電形ベース領域に共通に接触する第二主電極と、第二ソ
ース領域および第二導電形ベース領域に共通に接触する
補助電極を有するものとする。第二導電形ベース領域の
第一、第二ソース領域の一部分の直下部を含む領域に低
抵抗率の第二の第二導電形ベース領域が選択的に形成さ
れたこと、その第二の第二導電形ベース領域の表面層の
第二ソース領域に隣接する領域に、補助電極に接触する
さらに低抵抗率の第二導電形コンタクト領域が選択的に
形成されたことが有効である。第一ソース領域が条状
で、その長手方向の一部に欠如部が形成されたことが良
い。
【０００７】
【作用】第一ゲート電極に電圧を印加すると、その下の
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間にはさまれてバッファ層と共に
バイポーラトランジスタのベースを形成する第一導電形
のベース層のベース電流として働き、このバイポーラト
ランジスタが動作する。それにより第二導電形エミッタ
層から第二のキャリアが注入され、この第二のキャリア
が第一導電形エミッタ領域からの第一のキャリアの注入
を促すので、第二導電形のエミッタ層、第一導電形のバ
ッファ層およびベース層、第二導電形ベース領域、第一
導電形エミッタ領域よりなるサイリスタが動作し、低い
オン電圧で第一、第二主電極間が導通する。オフ時に
は、先ず第二ゲート電極に電圧を印加してエミッタ領域
と第二ソース領域の間にチャネルを形成すると、第二導
電形エミッタ領域から注入された第二のキャリアが第二
導電形ベース領域から補助電極、第二ソース領域、チャ
ネルを経て第一導電形エミッタ領域に流れ、ＩＧＢＴ動
作になるので、高速でターンオフすることができる。従
来の２ゲートを有していた絶縁ゲート型サイリスタで
は、スイッチング時に全電流が第二ゲート電極への電圧
印加により形成されたチャネルを通るため、低移動度の
チャネル抵抗によって可制御電流が制限されてしまい、
破壊耐量が小さい。本発明によれば、スイッチング時の
電流が、ＭＯＳＦＥＴだけでなく、第二導電形エミッタ
層、第一導電形のバッファ層およびベース層、第二導電
形のベース領域からなるバイポーラトランジスタを経て
第一ソース領域の欠如部で第二主電極へ抜けるため、上
記のチャネルを通る電流の量が少なくなり、可制御電流
が大きくなる。
【０００８】
【実施例】図１は、本発明の一実施例の絶縁ゲート型サ
イリスタの断面構造を、図２はそのセルパターンを示
す。この素子では、高抵抗率のｎ- ベース層３の一面側
の表面層に選択的にｐベース領域４が、その一部にｐ+
ベース領域５が形成され、他面側にはｎ+ バッファ層２
を介してｐ+ エミッタ層１が形成されている。さらにｐ
+ ベース領域５の表面部に重なってｐ++コンタクト領域
６が形成されている。ｐベース領域４の表面層には、ｐ
++コンタクト領域６の表面層にかけて、いずれもｎ形の
第一ソース領域７１、第二ソース領域７２が形成されて
いる。さらに、一対の第二ソース領域７２の間のｐベー
ス領域４の表面層にｎ+ エミッタ領域８が形成されてい
る。第一ゲート電極１１は、ｎ- ベース層３の露出部上
からｐベース領域６の上を経て第一領域７１の上までゲ
ート酸化膜９１を介して設けられ、第二ゲート電極１２
は、ｐベース領域３の第二ソース領域７２とエミッタ領
域８とに挟まれた露出部上にゲート酸化膜９２を介して
設けられている。そして、第二ソース領域７２とｐ++コ
ンタクト領域６に共通に補助電極１０が接触し、ｐ + エ
ミッタ層１にはアノード端子Ａに接続された第一主電極
のアノード電極１３が、第一ソース領域７１およびエミ
ッタ領域８にはカソード端子Ｃに接続された第二主電極
のカソード電極１４が接触している。第一、第二ゲート
電極１１、１２間、各ゲート電極と第二主電極１４との
間は、りんガラス (ＰＳＧ) やシリコン酸化膜などの絶
縁膜９２で分離されている。次に、この絶縁ゲート型サ
イリスタの動作を説明する。カソード電極１４を接地
し、アノード電極１２に正の電圧を印加した状態でゲー
ト電極１１に正の電圧を加えると、ゲート酸化膜９１の
下に反転層 (一部蓄積層) が形成され、横型ＭＯＳＦＥ
Ｔがオンする。これにより、まず電子がカソード電極１
４→ｎ+ 第一ソース領域７１→ＭＯＳＦＥＴのチャネル
を通ってｎ- ベース領域３に供給される。この電子はＰ
ＮＰトランジスタ (ｐ+ エミッタ層１／ｎ+ バッファ層
２／ｎ- ベース層３／ｐベース領域４( ｐ+ベース領域
５) ）のベース電流として働き、よってこのＰＮＰトラ
ンジスタが動作する。正孔はｐ+ エミッタ層１から注入
され、ｎ+ バッファ層２、ｎ- ベース層３を通って一部
ｐベース領域４へと流れる。そこでｐベース領域４のポ
テンシャルを上昇させることでｎ+ エミッタ領域８から
電子の注入を促し、主サイリスタ４１が動作する。この
時、第二ゲート電極１２の電位はゼロに保ったままであ
る。ターンオフ時には、まず第二ゲート電極１２の電位
を横型ＭＯＳＦＥＴのしきい値以下に上げ、このＭＯＳ
ＦＥＴをオンする。そうすることでｐベース領域４がＭ
ＯＳＦＥＴを介してカソード電極１４と電位が同じにな
る。その結果ｐ+エミッタ層１から注入された正孔がｐ
ベース領域４→ｐ+ コンタクト領域６→補助電極１０→
ｎ+ 第二ソース領域７２→ｎチャネル→ｎ+ エミッタ領
域８の径路を通ってカソード電極１４に流れることにな
り、ＩＧＢＴ４２の動作に移行する。この時点で第一ゲ
ート電極１１をしきい値以下にすることでＩＧＢＴと同
様のスイッチング過程を経て、この素子はオフする。し
かしこの動作モードの時、全電流が前記ＭＯＳＦＥＴを
通ることになるので、図２に示すようにｎ+ 第一ソース
領域７１の一部を形成せずにコンタクト領域６が直接カ
ソード電極１４に接するトランジスタ構造を残した状態
にしておく。
【０００９】図５は、本発明の一実施例のこの絶縁ゲー
ト型サイリスタと、前記ＤＧＭＯＳと、ＩＧＢＴの逆バ
イアス安全動作領域 (ＲＢＳＯＡ) を、図６の回路を用
いて１２５℃で測定した結果である。上記の３種類の素
子は、６００Ｖ用素子として設計、試作されたもので、
いずれもｐ+ エミッタ層１あるいはｐ+ コレクタ層２１
としての抵抗率0.０２Ω・ｃｍ、厚さ４５０μｍのｐ+
シリコン基板１上に、ｎ+ バッファ層２あるいは２２と
して抵抗率0.１Ω・ｃｍ、厚さ１０μｍのｎ+層と、ｎ
- ベース層３あるいは２３として抵抗率４０Ω・ｃｍ、
厚さ５μｍのｎ - 層とをエピタキシャル成長させたウエ
ーハを用いた。チップ寸法は３素子とも１ｃｍ2 であ
る。１００Ａ導通時の電位効果で定義したオン電圧は、
実施例の素子が1.１Ｖ、ＤＧＭＯＳが1.１Ｖ、そしてＩ
ＧＢＴが2.３Ｖである。図５からもわかるように、本発
明の実施例の素子は、オン電圧がＩＧＢＴに比べ低いに
もかかわらず、ＩＧＢＴと同等、ＤＧＭＯＳに比べ２倍
の破壊耐量をもっている。
【００１０】図７は、バルクシリコンウエーハを用いて
作製した２５００Ｖ素子の場合のＲＢＳＯＡを比較した
もので、本発明の実施例、ＤＧＭＯＳ、ＩＧＢＴの３素
子のオン電圧はそれぞれ1.３Ｖ、1.３Ｖそして3.８Ｖで
ある。エピタキシャルウエーハを用いた６００Ｖ素子と
同様に、本発明の実施例の素子は、ＤＧＭＯＳ、ＩＧＢ
Ｔに比べ格段に安全動作領域が広い。言い換えると、結
晶の作成法、ｎ- ベース層３の抵抗率、ＰＮＰワイドベ
ーストランジスタの電流増幅率によらないで、オン電圧
の上昇を全く伴わずに安全動作領域を大きくできる。
【００１１】図８、図９は上記の各６００Ｖおよび２５
００Ｖ素子のオン電圧とターンオフ時間のトレードオフ
特性を比較したものである。本発明の実施例の絶縁ゲー
ト型サイリスタは、ＤＧＭＯＳとほぼ同等で、ＩＧＢＴ
に比べ良いトレードオフ特性を示すことがわかる。
【００１２】
【発明の効果】本発明によれば、二つのゲートを用いて
スイッチング時にサイリスタ動作からＩＧＢＴ動作へ移
す絶縁ゲート型サイリスタのスイッチング電流を、一部
ＭＯＳＦＥＴを経ないでバイポーラトランジスタから直
接主電極へ逃がすことにより破壊耐量を上げ、６００Ｖ
クラスから２５００Ｖ以上の広い耐圧領域において、オ
ン電圧とターンオン時間のトレードオフ特性と破壊耐量
の両面で従来素子より格段に良好な電圧駆動型サイリス
タを得ることができた。
【図面の簡単な説明】
【図１】本発明の一実施例の絶縁ゲート型サイリスタの
断面図
【図２】本発明の一実施例の絶縁ゲート型サイリスタの
セルパターンを示す斜視図
【図３】従来素子のＤＧＭＯＳの断面図
【図４】図３の素子駆動時のゲート電圧波形線図
【図５】６００Ｖクラスの本発明の一実施例の素子およ
び従来素子のＲＢＳＯＡを示す電圧・電流図
【図６】ＲＢＳＯＡ測定回路図
【図７】２５００Ｖクラスの本発明の一実施例の素子お
よび従来素子のＲＧＳＯＡを示す電圧・電流図
【図８】６００Ｖクラスの本発明の一実施例の素子およ
び従来素子のオン電圧・ターンオフ時間トレードオフ特
性図
【図９】２５００Ｖクラスの本発明の一実施例の素子お
よび従来素子のオン電圧・ターンオフ時間トレードオフ
特性図
【符号の説明】
１ ｐ+ エミッタ層 ２ ｎ+ バッファ層 ３ ｎ- ベース層 ４ ｐベース領域 ５ ｐ+ ベース領域 ７１ 第一ｎ+ ソース領域 ７２ 第二ｎ+ ソース領域 ８ ｎ+ エミッタ領域 ９１、９２ ゲート酸化膜 １１ 第一ゲート電極 １２ 第二ゲート電極 １３ アノード電極 １４ カソード電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−69496（ＪＰ，Ａ) 特開 平７−161966（ＪＰ，Ａ) 特開 平５−21783（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 平５−283676（ＪＰ，Ａ) 特開 平６−24430（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．16, Ｎｏ．７（1995−７）ｐ．328−330 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/78 655

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】高抵抗率の第一導電形ベース層と、その第
    一導電形ベース層の一面側の表面層に選択的に形成され
    た第二導電形ベース領域と、その第二導電形ベース領域
    の表面層に第二導電形ベース領域の縁部に近い側から順
    に選択的に形成された第一導電形の第一ソース領域、第
    一導電形の第二ソース領域および第一導電形エミッタ領
    域と、第一導電形ベース層の他面側に低抵抗率の第一導
    電形バッファ層を介して形成された第二導電形エミッタ
    層と、第一ソース領域および第一導電形ベース層の露出
    部にはさまれた第二導電形ベース領域の表面上に絶縁膜
    を介して設けられた第一ゲート電極と、第二ソース領域
    およびエミッタ領域にはさまれた第二導電形ベース領域
    の露出部上に絶縁膜を介して設けられた第二ゲート電極
    と、第二導電形エミッタ層に接触する第一主電極と、第
    一導電形エミッタ領域、第一ソース領域および第一ソー
    ス領域の欠如部で第二導電形ベース領域に共通に接触す
    る第二主電極と、第二ソース領域および第二導電形ベー
    ス領域に共通に接触する補助電極を有することを特徴と
    する絶縁ゲート型サイリスタ。
  2. 【請求項２】第二導電形ベース領域の第一、第二ソース
    領域の一部分の直下部を含む領域に低抵抗率の第二の第
    二導電形ベース領域が選択的に形成された請求項１記載
    の絶縁ゲート型サイリスタ。
  3. 【請求項３】第二の第二導電形ベース領域の表面層の第
    二ソース領域に隣接する領域に、補助電極に接触するさ
    らに低抵抗率の第二導電形コンタクト領域が選択的に形
    成された請求項２記載の絶縁ゲート型サイリスタ。
  4. 【請求項４】第一ソース領域が条状で、その長手方向の
    一部に欠如部が設けられた請求項１、２あるいは３記載
    の絶縁ゲート型サイリスタ。
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