JPH0783117B2 - 半導体装置 - Google Patents
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- JPH0783117B2 JPH0783117B2 JP63093916A JP9391688A JPH0783117B2 JP H0783117 B2 JPH0783117 B2 JP H0783117B2 JP 63093916 A JP63093916 A JP 63093916A JP 9391688 A JP9391688 A JP 9391688A JP H0783117 B2 JPH0783117 B2 JP H0783117B2
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- 230000003071 parasitic effect Effects 0.000 description 6
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- 238000002347 injection Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置，時に、IGBTに関し、さらに詳
しくは、IGBTでのラッチアップ耐量の改善に係るもので
ある。
しくは、IGBTでのラッチアップ耐量の改善に係るもので
ある。
従来例によるこの種のIGBTの基本的な構成を第６図ない
し第８図に示す。
し第８図に示す。
すなわち，第６図に示す従来例でのIGBTの構成におい
て、部号１はｐ形ドレイン層を示し、また、２はこのｐ
形ドレイン層１上に形成されたｎ形ボディ層、３はこの
ｎ形ボデイ層２上に選択的に形成されたｐ形ウェル層、
４はこのｐ形ウエル層３内に選択的に形成されたｎ形ソ
ース層である。さらに、５はゲート酸化膜、6,7,および
８はそれぞれにドレイン電極，ソース電極，およびゲー
ト電極である。
て、部号１はｐ形ドレイン層を示し、また、２はこのｐ
形ドレイン層１上に形成されたｎ形ボディ層、３はこの
ｎ形ボデイ層２上に選択的に形成されたｐ形ウェル層、
４はこのｐ形ウエル層３内に選択的に形成されたｎ形ソ
ース層である。さらに、５はゲート酸化膜、6,7,および
８はそれぞれにドレイン電極，ソース電極，およびゲー
ト電極である。
なお、このIGBTにおいても、よく知られている通り、パ
ワーMOSFETにおけると同様に、単位ユニットセルの複数
個の並列接続した溝造からなつている。
ワーMOSFETにおけると同様に、単位ユニットセルの複数
個の並列接続した溝造からなつている。
しかして、この技術例構成によるIGBTにあつては、縦型
MOSFETのｐ形ドレイン層１側から、高抵抗領域のｎ形ボ
ディ層２にホールが注入され、これによつて同ｎ形ボデ
イ層２の伝導度を変調させ、その抵抗値を下げて用いる
ようにしているために、通常のMOSFETに比較してオン状
態での電圧降下を低くできると云う利点があり、かつこ
のようにオン抵抗（オン状態での抵抗値）を下げ得るこ
とから、そのチップ面積を小さくできるもので、これ
は、時にｎ形ボデイ層２の抵抗値を高する必要のある高
耐圧装置品の場合に顕著であつて、例えば、1000Vクラ
スの装置構成では、そのチップサイズを1/16程度の面積
にまで縮少可能である。
MOSFETのｐ形ドレイン層１側から、高抵抗領域のｎ形ボ
ディ層２にホールが注入され、これによつて同ｎ形ボデ
イ層２の伝導度を変調させ、その抵抗値を下げて用いる
ようにしているために、通常のMOSFETに比較してオン状
態での電圧降下を低くできると云う利点があり、かつこ
のようにオン抵抗（オン状態での抵抗値）を下げ得るこ
とから、そのチップ面積を小さくできるもので、これ
は、時にｎ形ボデイ層２の抵抗値を高する必要のある高
耐圧装置品の場合に顕著であつて、例えば、1000Vクラ
スの装置構成では、そのチップサイズを1/16程度の面積
にまで縮少可能である。
また一方で、このIGBTには、第６図に見られるように、
ｎ形ソース層4,p形ウエル層3,n形ボデイ層2,およびｐ形
ドレイン層１の４層からなる寄生サイリスタが存在して
おり、この寄生サイリスタがターンオンすることによつ
て、本来のIGBTの機能が失なわれるため、この寄生効果
を抑制する必要がある。
ｎ形ソース層4,p形ウエル層3,n形ボデイ層2,およびｐ形
ドレイン層１の４層からなる寄生サイリスタが存在して
おり、この寄生サイリスタがターンオンすることによつ
て、本来のIGBTの機能が失なわれるため、この寄生効果
を抑制する必要がある。
そして、このための最も望ましい手段は、前記ｎ形ソー
ス層４の直下でのｐ形ベース領域部分の横方向抵抗Ｒを
低くすることであつて、従来の場合，この横方向抵抗Ｒ
を低くするため、第７図に示すように、同ｎ形ソース層
４の直下に高濃度ｐ形ウエル層31を設ける構成（特開昭
60−196974号公報）とか、第８図に示すように、同ｎ形
ソース層４の一部を取り除いて、その部分をバイパス領
域41とする構成（特開昭60−254658号公報）などが提案
されているが、しかし、やはり最も効果的な手段は、こ
のIGBTでの単位ユニットセルを微細化してトータル的な
横方向抵抗Ｒを低下させる構成である。
ス層４の直下でのｐ形ベース領域部分の横方向抵抗Ｒを
低くすることであつて、従来の場合，この横方向抵抗Ｒ
を低くするため、第７図に示すように、同ｎ形ソース層
４の直下に高濃度ｐ形ウエル層31を設ける構成（特開昭
60−196974号公報）とか、第８図に示すように、同ｎ形
ソース層４の一部を取り除いて、その部分をバイパス領
域41とする構成（特開昭60−254658号公報）などが提案
されているが、しかし、やはり最も効果的な手段は、こ
のIGBTでの単位ユニットセルを微細化してトータル的な
横方向抵抗Ｒを低下させる構成である。
さらに、他方，このIGBTは、一般に主としてインバータ
装置などに使用されることが多く、このインバータ装置
などが短絡した場合にも、装置に破壊を生じないことが
要求されていて、それだけの短絡耐量を必要としてお
り、この短絡耐量は、装置に与えられる電流，電圧，時
間の積によつて決定され、特に、この種のIGBTの場合に
は、そのチップ面積が比較的小さいことから、この短絡
耐量がきびしくなる。
装置などに使用されることが多く、このインバータ装置
などが短絡した場合にも、装置に破壊を生じないことが
要求されていて、それだけの短絡耐量を必要としてお
り、この短絡耐量は、装置に与えられる電流，電圧，時
間の積によつて決定され、特に、この種のIGBTの場合に
は、そのチップ面積が比較的小さいことから、この短絡
耐量がきびしくなる。
そして、この短絡耐量を決定するで圧，時間について
は、基本的に装置条件で決められ、また、電流に関して
は、幸いに短絡によつて飽和状態に入るために、自己制
御機能をもつことになるもので、この飽和電流ICE（sa
t）を低く設定させることによつて短絡耐量を向上でき
るが、このIGBTでの飽和電流ICE（sat）は、次式
（１）， ICE（sat）＝1/2Cox.W.VL（VGS−VGS（th）） ……
（１） 但し、W:単位面積毎のチャネル巾 VL:ラッチアップ電圧 によつて決定されるため、前記微細化構造にするとき
は、相対的に単位面積毎のチヤネル巾Ｗが大きくなり、
従つて、飽和電流ICE（sat）も大きくなつて了うもので
あつた。
は、基本的に装置条件で決められ、また、電流に関して
は、幸いに短絡によつて飽和状態に入るために、自己制
御機能をもつことになるもので、この飽和電流ICE（sa
t）を低く設定させることによつて短絡耐量を向上でき
るが、このIGBTでの飽和電流ICE（sat）は、次式
（１）， ICE（sat）＝1/2Cox.W.VL（VGS−VGS（th）） ……
（１） 但し、W:単位面積毎のチャネル巾 VL:ラッチアップ電圧 によつて決定されるため、前記微細化構造にするとき
は、相対的に単位面積毎のチヤネル巾Ｗが大きくなり、
従つて、飽和電流ICE（sat）も大きくなつて了うもので
あつた。
この発明は、従来のこのような問題点を解消するために
なされたものであつて、その目的とするところは、装置
構成を微細化してラッチアップ耐量の向上，ひいては、
寄生効果の抑制を果し、かつこれに伴つて飽和電流ICE
（sat）を大きくさせないようにした，この種の半導体
装置，こゝでは、IGBTを提供することである。
なされたものであつて、その目的とするところは、装置
構成を微細化してラッチアップ耐量の向上，ひいては、
寄生効果の抑制を果し、かつこれに伴つて飽和電流ICE
（sat）を大きくさせないようにした，この種の半導体
装置，こゝでは、IGBTを提供することである。
前記の目的を達成するために、この発明に係る半導体装
置は、第１導電形のドレイン層，このドレイン層上に形
成された第２導電形のボデイ層，このボデイ層上に選択
的に形成された第１導電形のウエル層，このウエル層内
に選択的に形成された第２導電形のソース層，このボデ
ィ層上にゲート酸化膜を介して選択的に形成されたゲー
ト電極をそれぞれに設けて、複数の単位ユニットセルを
構成させたIGBTにおいて、前記ソース層の直下における
ウエル層部分でのウェル層の長さとソース層の配列方向
に沿って形成されたゲート電極直下におけるボディ層部
分での単位面積毎のチャネル巾との比を５×10-6cm2程
度以下に微細化したことを特徴とするものである。
置は、第１導電形のドレイン層，このドレイン層上に形
成された第２導電形のボデイ層，このボデイ層上に選択
的に形成された第１導電形のウエル層，このウエル層内
に選択的に形成された第２導電形のソース層，このボデ
ィ層上にゲート酸化膜を介して選択的に形成されたゲー
ト電極をそれぞれに設けて、複数の単位ユニットセルを
構成させたIGBTにおいて、前記ソース層の直下における
ウエル層部分でのウェル層の長さとソース層の配列方向
に沿って形成されたゲート電極直下におけるボディ層部
分での単位面積毎のチャネル巾との比を５×10-6cm2程
度以下に微細化したことを特徴とするものである。
従つて、この発明装置においては、IGBTでの単位ユニッ
トセルを微細化し、かつバイパス領域を最適化すること
により、寄生サイリスタのラッチアップ耐量を向上させ
ると共に、飽和電流の増加を抑制でき、この結果，短絡
耐量が改善されて、例えば、150℃を越える高温度にお
いても安定した動作を行なうことのできるIGBTが得られ
る。
トセルを微細化し、かつバイパス領域を最適化すること
により、寄生サイリスタのラッチアップ耐量を向上させ
ると共に、飽和電流の増加を抑制でき、この結果，短絡
耐量が改善されて、例えば、150℃を越える高温度にお
いても安定した動作を行なうことのできるIGBTが得られ
る。
以下、この発明に係る半導体装置，こゝでは、IGBTの実
施例につき、第１図ないし第５図を参照して詳細に説明
する。
施例につき、第１図ないし第５図を参照して詳細に説明
する。
第１図はこの発明の一実施例装置を適用したIGBTの概要
構成を模式的に示す断面斜視図であつて、この第１図実
施例構成において、前記第８図従来例構成と同一符号は
同一または相当部分を表わしている。
構成を模式的に示す断面斜視図であつて、この第１図実
施例構成において、前記第８図従来例構成と同一符号は
同一または相当部分を表わしている。
すなわち、こゝでも、第１図に示す実施例装置によるIG
BTの構成において、符号１はｐ形ドレイン層を示し、２
は前記ｐ形ドレイン層１上に形成されたｎ形ボデイ層、
３はこのｎ形ボデイ層２上に選択的に形成されたｐ形ウ
エル層、４はこのｐ形ウエル層３内に選択的に形成され
たｎ形ソース層、５はゲート酸化膜、6,7,および８はそ
れぞれにドレイン電極，ソース電極，およびゲート電極
であり、41は前記ｎ形ソース層４の一部を取り除いた領
域，つまり、バイパス領域である。また、図中、ａはｎ
形ソース層４の直下のｐ形ウェル層３の長さ,wはゲート
電極８の直下におけるｎ形ボディ層２部分での単位面積
毎のチャネル巾をそれぞれ示している。なお、チャネル
巾ｗはチップ面積によって変わるため、単位面積毎の値
で表現される。このIGBTにおいても、パワーMOSFETの場
合と同様に、単位ユニットセルの複数個を並列接続した
構造からなつている。
BTの構成において、符号１はｐ形ドレイン層を示し、２
は前記ｐ形ドレイン層１上に形成されたｎ形ボデイ層、
３はこのｎ形ボデイ層２上に選択的に形成されたｐ形ウ
エル層、４はこのｐ形ウエル層３内に選択的に形成され
たｎ形ソース層、５はゲート酸化膜、6,7,および８はそ
れぞれにドレイン電極，ソース電極，およびゲート電極
であり、41は前記ｎ形ソース層４の一部を取り除いた領
域，つまり、バイパス領域である。また、図中、ａはｎ
形ソース層４の直下のｐ形ウェル層３の長さ,wはゲート
電極８の直下におけるｎ形ボディ層２部分での単位面積
毎のチャネル巾をそれぞれ示している。なお、チャネル
巾ｗはチップ面積によって変わるため、単位面積毎の値
で表現される。このIGBTにおいても、パワーMOSFETの場
合と同様に、単位ユニットセルの複数個を並列接続した
構造からなつている。
また、第２図は、この一実施例での装置構成におけるウ
エル長a/単位面積毎のチャネル巾ｗと、電位面積毎の飽
和電流ICE（sat）と、ラッチアップ電流ILとの関係を表
わしたグラフである。
エル長a/単位面積毎のチャネル巾ｗと、電位面積毎の飽
和電流ICE（sat）と、ラッチアップ電流ILとの関係を表
わしたグラフである。
つまり、この第２図から明らかなように、ウエル長a/単
位面積毎のチャネル巾ｗの値が1/2程度になると、その
ラッチアップ電流ILが２倍程度まで増加するのに対し
て、飽和電流ICE（sat）は２倍程度しか増加しないこと
を示している。また、ラッチアップ電流ILに関しては、
その25℃の動作温度での値に対して、これが125℃の動
作温度では、約1/2.5程度になり、一方，飽和電流I
CE（sat）については、その25℃の動作温度での値に対
して、125℃の動作温度では、約7/10程度になる。そし
てまた、ウエル長a/単位面積毎のチャネル巾ｗ＜５にお
いては、ラッチアップ電流IL（動作温度150℃）＞飽和
電流ICE（sat）（動作温度150℃）でノンラッチ形とな
つて、こゝでは、このa/wの値が小さければ小さい程,IL
（動作温度150℃）−ICE（sat）（動作温度150℃）の差
が大きくなるが、しかし、このa/wの値が小さくなり過
ぎると、ICE（sat）の値が短絡限界を越えて、その破壊
が問題となる。
位面積毎のチャネル巾ｗの値が1/2程度になると、その
ラッチアップ電流ILが２倍程度まで増加するのに対し
て、飽和電流ICE（sat）は２倍程度しか増加しないこと
を示している。また、ラッチアップ電流ILに関しては、
その25℃の動作温度での値に対して、これが125℃の動
作温度では、約1/2.5程度になり、一方，飽和電流I
CE（sat）については、その25℃の動作温度での値に対
して、125℃の動作温度では、約7/10程度になる。そし
てまた、ウエル長a/単位面積毎のチャネル巾ｗ＜５にお
いては、ラッチアップ電流IL（動作温度150℃）＞飽和
電流ICE（sat）（動作温度150℃）でノンラッチ形とな
つて、こゝでは、このa/wの値が小さければ小さい程,IL
（動作温度150℃）−ICE（sat）（動作温度150℃）の差
が大きくなるが、しかし、このa/wの値が小さくなり過
ぎると、ICE（sat）の値が短絡限界を越えて、その破壊
が問題となる。
また、第３図は、同上装置構成におけるバイパス巾z/チ
ャネル巾ｗを変えたときのウエル長a/単位面積毎のチヤ
ネル巾ｗと、飽和電流ICE（sat）との関係を示すグラフ
である。
ャネル巾ｗを変えたときのウエル長a/単位面積毎のチヤ
ネル巾ｗと、飽和電流ICE（sat）との関係を示すグラフ
である。
こゝでも、この第３図から明らかなように、たとえ、ウ
エル長a/単位面積毎のチャネル巾ｗが小さくても、バイ
パス巾z/単位面積毎のチヤネル巾ｗを大きくすること
で、飽和電流ICE（sat）が下がるための短絡限界にかゝ
らなくなる。また、一方，バイパス巾z/単位面積毎のチ
ヤネル巾ｗを大きくすることは、ｎ形ソース層４の直下
のｐ形ウエル層４を流れる電流の一部が、バイパス領域
41を通つて流れるために、このｎ形ソース層４の直下の
ｐ形ウエル層４を流れる電流が、実効的に減少されてラ
ッチアップ耐量を向上させる効果があり、バイパス領域
41がない,z/w＝０の場合にあつては、3.5×10-6cm2＜a/
w＜５×10-6cm2が要求され、かつまた、z/w＝0.75にす
れば、a/wは、1.5×10-6cm2まで可能で、z/w＝0.5にす
れば、a/wは、1.5×10-6cm2まで下げることができ、そ
して、z/w＝0.5にしても、a/wが４倍の値のときとその
単位面積毎のチヤネル巾ｗが変わらないため、基本的に
VCE（sat）などが変わることはなく、こゝでは、ウエル
長a/単位面積毎のチヤネル巾ｗを５×10-6cm2程度以下
に微細化することが好ましい。
エル長a/単位面積毎のチャネル巾ｗが小さくても、バイ
パス巾z/単位面積毎のチヤネル巾ｗを大きくすること
で、飽和電流ICE（sat）が下がるための短絡限界にかゝ
らなくなる。また、一方，バイパス巾z/単位面積毎のチ
ヤネル巾ｗを大きくすることは、ｎ形ソース層４の直下
のｐ形ウエル層４を流れる電流の一部が、バイパス領域
41を通つて流れるために、このｎ形ソース層４の直下の
ｐ形ウエル層４を流れる電流が、実効的に減少されてラ
ッチアップ耐量を向上させる効果があり、バイパス領域
41がない,z/w＝０の場合にあつては、3.5×10-6cm2＜a/
w＜５×10-6cm2が要求され、かつまた、z/w＝0.75にす
れば、a/wは、1.5×10-6cm2まで可能で、z/w＝0.5にす
れば、a/wは、1.5×10-6cm2まで下げることができ、そ
して、z/w＝0.5にしても、a/wが４倍の値のときとその
単位面積毎のチヤネル巾ｗが変わらないため、基本的に
VCE（sat）などが変わることはなく、こゝでは、ウエル
長a/単位面積毎のチヤネル巾ｗを５×10-6cm2程度以下
に微細化することが好ましい。
また、第４図はこの発明装置の他の実施例を適用したIG
BTの概要構成を模式的に示す断面斜視図であり、この第
４図実施例装置は、ｐ形ドレイン層１とｎ形ボデイ層２
との間に、ｐ形ドレイン層１からの正孔の注入を抑制す
るためのｎ形バッファ層21を設けた構成であつて、前記
第１図実施例装置と同様な作用効果が得られる。
BTの概要構成を模式的に示す断面斜視図であり、この第
４図実施例装置は、ｐ形ドレイン層１とｎ形ボデイ層２
との間に、ｐ形ドレイン層１からの正孔の注入を抑制す
るためのｎ形バッファ層21を設けた構成であつて、前記
第１図実施例装置と同様な作用効果が得られる。
なお、前記第１図，および第４図に示す各実施例装置に
おいては、IGBTでの単位ユニットセルを、それぞれにス
トライブ構造にした場合について述べたが、第５図
（ａ），（ｂ），（ｃ）に示されているように、同各単
位ユニットセルを正方形，多角形，円形などの各態様構
造にした場合にも適用できることは勿論であり、また、
こゝではｎチャネル形IGBTについて説明したが、すべて
の層が反対の導電形のｐチャネル形IGBTてあつても同様
である。
おいては、IGBTでの単位ユニットセルを、それぞれにス
トライブ構造にした場合について述べたが、第５図
（ａ），（ｂ），（ｃ）に示されているように、同各単
位ユニットセルを正方形，多角形，円形などの各態様構
造にした場合にも適用できることは勿論であり、また、
こゝではｎチャネル形IGBTについて説明したが、すべて
の層が反対の導電形のｐチャネル形IGBTてあつても同様
である。
以上詳述したように、この発明によれば、第１導電形の
ドレイン層，このドレイン層上に形成された第２導電形
のボデイ層，このボデイ層上に選択的に形成された第１
導電形のウエル層，このウエル層内に選択的に形成され
た第２導電形のソース層をそれぞれに設けて、複数の単
位ユニットセルを構成させたIGBTにおいて、ソース層の
直下におけるウエル層部分でのウエル長と単位面積毎の
チヤネル巾との比が、５×10-6cm2程度以下になるよう
に微細化させたので、このIGBTでの単位ユニットセルの
微細化と、そのバイバス領域の最適化とによつて、寄生
サイリスタのラッチアップ耐量を効果的に向上させ得る
と共に、飽和電流の増加を十分に抑制でき、この結果と
して、IGBTでの短絡耐量が格段に改善され、高温度にお
いても安定した動作を行なうことのできるIGBTを実現得
るのである。
ドレイン層，このドレイン層上に形成された第２導電形
のボデイ層，このボデイ層上に選択的に形成された第１
導電形のウエル層，このウエル層内に選択的に形成され
た第２導電形のソース層をそれぞれに設けて、複数の単
位ユニットセルを構成させたIGBTにおいて、ソース層の
直下におけるウエル層部分でのウエル長と単位面積毎の
チヤネル巾との比が、５×10-6cm2程度以下になるよう
に微細化させたので、このIGBTでの単位ユニットセルの
微細化と、そのバイバス領域の最適化とによつて、寄生
サイリスタのラッチアップ耐量を効果的に向上させ得る
と共に、飽和電流の増加を十分に抑制でき、この結果と
して、IGBTでの短絡耐量が格段に改善され、高温度にお
いても安定した動作を行なうことのできるIGBTを実現得
るのである。
第１図はこの発明装置の一実施例を適用したIGBTの概要
構成を模式的に示す断面斜視図、第２図，および第３図
は同上第１図実施例装置における飽和電流ICE（sat），
ラッチアップ電流ILと、ウエル長a/単位面積毎のチヤネ
ル巾Ｗとの関係を示すグラフ，およびバイパス巾Z/単位
面積毎のチヤネル巾Ｗをパラメータとした飽和電流ICE
（sat）と、ウエル長a/単位面積毎のチヤネル巾Ｗとの
関係を示すグラフ、第４図は同上装置の他の実施例を適
用したIGBTの概要構成を模式的に示す断面斜視図、第５
図（ａ）ないし（ｃ）はこれらの各実施例装置での部分
構成例を示すそれぞれに説明図であり、また、第６図，
ないし第８図は従来の各別例によるIGBTの概要構成を模
式的に示すそれぞれに断面図である。 １……ｎ形ドレイン層、２……ｎ形ボデイ層、３……ｐ
形ウエル層、４……ｎ形ソース層、41……バイパス領
域、５……ゲート酸化膜、６……ドレイ電極、７……ソ
ース電極、８……ゲート電極。
構成を模式的に示す断面斜視図、第２図，および第３図
は同上第１図実施例装置における飽和電流ICE（sat），
ラッチアップ電流ILと、ウエル長a/単位面積毎のチヤネ
ル巾Ｗとの関係を示すグラフ，およびバイパス巾Z/単位
面積毎のチヤネル巾Ｗをパラメータとした飽和電流ICE
（sat）と、ウエル長a/単位面積毎のチヤネル巾Ｗとの
関係を示すグラフ、第４図は同上装置の他の実施例を適
用したIGBTの概要構成を模式的に示す断面斜視図、第５
図（ａ）ないし（ｃ）はこれらの各実施例装置での部分
構成例を示すそれぞれに説明図であり、また、第６図，
ないし第８図は従来の各別例によるIGBTの概要構成を模
式的に示すそれぞれに断面図である。 １……ｎ形ドレイン層、２……ｎ形ボデイ層、３……ｐ
形ウエル層、４……ｎ形ソース層、41……バイパス領
域、５……ゲート酸化膜、６……ドレイ電極、７……ソ
ース電極、８……ゲート電極。
Claims (1)
- 【請求項１】第１導電形のドレイン層，このドレイン層
上に形成された第２導電形のボディ層，このボディ層表
面に選択的に形成された第１導電形のウェル層，このウ
ェル層内に選択的に形成された第２導電形のソース層，
このボディ層上にゲート酸化膜を介して選択的に形成さ
れたゲート電極をそれぞれに設けて、複数の単位ユニッ
トセルを構成させたIGBTにおいて、 前記ソース層の直下におけるウェル層部分でのウェル長
と前記ゲート電極直下における前記ボディ層部分での単
位面積毎のチャネル巾との比を５×10-6cm2程度以下に
微細化したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093916A JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093916A JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265569A JPH01265569A (ja) | 1989-10-23 |
| JPH0783117B2 true JPH0783117B2 (ja) | 1995-09-06 |
Family
ID=14095788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093916A Expired - Lifetime JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783117B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| JP2917687B2 (ja) * | 1992-06-22 | 1999-07-12 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP3125567B2 (ja) * | 1994-03-28 | 2001-01-22 | 富士電機株式会社 | 絶縁ゲート型サイリスタ |
| JP3209091B2 (ja) * | 1996-05-30 | 2001-09-17 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
| JP4576805B2 (ja) * | 2002-11-28 | 2010-11-10 | サンケン電気株式会社 | 絶縁ゲート型半導体素子及びその製造方法 |
| JP5407182B2 (ja) * | 2008-05-29 | 2014-02-05 | 富士電機株式会社 | 高耐圧縦型ｍｏｓｆｅｔ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644989B2 (ja) * | 1984-05-09 | 1997-08-25 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH0612827B2 (ja) * | 1985-02-28 | 1994-02-16 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
-
1988
- 1988-04-15 JP JP63093916A patent/JPH0783117B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01265569A (ja) | 1989-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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