JPH0612827B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH0612827B2 JPH0612827B2 JP60039251A JP3925185A JPH0612827B2 JP H0612827 B2 JPH0612827 B2 JP H0612827B2 JP 60039251 A JP60039251 A JP 60039251A JP 3925185 A JP3925185 A JP 3925185A JP H0612827 B2 JPH0612827 B2 JP H0612827B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型ＭＯＳＦＥＴに関する。
導電変調型ＭＯＳＦＥＴは、通常のパワーＭＯＳＦＥＴ
のドレイン領域をソース領域とは逆の導電型にしたもの
である。従来の導電変調型ＭＯＳＦＥＴの構造を第４図
に示す。４１はｐ＋ドレイン層，４２はｎ−型高抵抗層
であり、この高抵抗層４２の表面にｐ型ベース拡散層４
３が形成され、更にこのｐ型ベース拡散層３４内にｎ＋
型ソース拡散層４４が形成されている。そしてソース拡
散層４４と表面に露出している高抵抗層４２に挟まれた
ｐ型ベース層４３部分をチャネル領域４９として、この
上にベース絶縁膜４５を介してゲート電極４６を配設
し、また、ソース拡散層４４とベース拡散層４３の双方
にコンタクトするソース電極４７を形成している。ドレ
イン層４８の表面にはドレイン電極４８が形成されてい
る。
のドレイン領域をソース領域とは逆の導電型にしたもの
である。従来の導電変調型ＭＯＳＦＥＴの構造を第４図
に示す。４１はｐ＋ドレイン層，４２はｎ−型高抵抗層
であり、この高抵抗層４２の表面にｐ型ベース拡散層４
３が形成され、更にこのｐ型ベース拡散層３４内にｎ＋
型ソース拡散層４４が形成されている。そしてソース拡
散層４４と表面に露出している高抵抗層４２に挟まれた
ｐ型ベース層４３部分をチャネル領域４９として、この
上にベース絶縁膜４５を介してゲート電極４６を配設
し、また、ソース拡散層４４とベース拡散層４３の双方
にコンタクトするソース電極４７を形成している。ドレ
イン層４８の表面にはドレイン電極４８が形成されてい
る。
この導電変調型ＭＯＳＦＥＴでは、ゲート電極４６にソ
ース電極４７に対して正の電圧を印加するとチャネル領
域４９に反転層が形成され、ソース拡散層４４からの電
子がこのチャネル領域４９を通ってｎ−型高抵抗層４２
に注入される。注入された電子は高抵抗層４２を拡散し
てドレイン電極４８へ抜けるが、このときドレイン層４
１から正孔の注入を引起こす。この正孔の注入により、
高抵抗層４２にはキャリアの蓄積による導電変調が起こ
り、この高抵抗層４２の抵抗が低下する。これにより、
通常のパワーＭＯＳＦＥＴより低いオン抵抗を持ったＭ
ＯＳＦＥＴが得られることになる。
ース電極４７に対して正の電圧を印加するとチャネル領
域４９に反転層が形成され、ソース拡散層４４からの電
子がこのチャネル領域４９を通ってｎ−型高抵抗層４２
に注入される。注入された電子は高抵抗層４２を拡散し
てドレイン電極４８へ抜けるが、このときドレイン層４
１から正孔の注入を引起こす。この正孔の注入により、
高抵抗層４２にはキャリアの蓄積による導電変調が起こ
り、この高抵抗層４２の抵抗が低下する。これにより、
通常のパワーＭＯＳＦＥＴより低いオン抵抗を持ったＭ
ＯＳＦＥＴが得られることになる。
ところでこの様な導電変調型ＭＯＳＦＥＴでは、ｐ＋型
ドレイン層４１−ｎ−型高抵抗層４２−ｐ型ベース拡散
層４３−ｎ＋型ソース拡散層４４の四層がサイリスタを
構成する。この寄生サイリスタが導通すると、ゲート・
ソース間電圧を零にしても素子はオフできなくなり、多
くの場合素子破壊に繋がる。この寄生サイリスタがオン
になる原因は、ｐ＋型ドレイン層４１から注入された正
孔がソース電極４７へ抜ける際にｐ型ベース拡散層４４
を通ることにある。即ち、このような正孔電流が流れ、
ベース拡散層４３のソース拡散層４４直下の抵抗による
電圧降下がベース・ソース間のビルトイン電圧を越える
と、ソース層４４からの電子注入をもたらし、寄生サイ
リスタがオンしてしまう。
ドレイン層４１−ｎ−型高抵抗層４２−ｐ型ベース拡散
層４３−ｎ＋型ソース拡散層４４の四層がサイリスタを
構成する。この寄生サイリスタが導通すると、ゲート・
ソース間電圧を零にしても素子はオフできなくなり、多
くの場合素子破壊に繋がる。この寄生サイリスタがオン
になる原因は、ｐ＋型ドレイン層４１から注入された正
孔がソース電極４７へ抜ける際にｐ型ベース拡散層４４
を通ることにある。即ち、このような正孔電流が流れ、
ベース拡散層４３のソース拡散層４４直下の抵抗による
電圧降下がベース・ソース間のビルトイン電圧を越える
と、ソース層４４からの電子注入をもたらし、寄生サイ
リスタがオンしてしまう。
本発明は上記の点に鑑み、寄生サイリスタがラッチアッ
プしないようにして、通常のパワーＭＯＳＦＥＴやバイ
ポーラトランジスタと同等に使用することを可能とした
導電変調型ＭＯＳＦＥＴを提供することを目的とする。
プしないようにして、通常のパワーＭＯＳＦＥＴやバイ
ポーラトランジスタと同等に使用することを可能とした
導電変調型ＭＯＳＦＥＴを提供することを目的とする。
本発明は、導電変調型ＭＯＳＦＥＴがラッチアップする
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型ＭＯＳＦＥＴの有効素子領
域内での単位面積（１cm2）当りの全チャネル幅をＷ，
同単位面積内で直下に第２導電型高抵抗層を有する部分
のゲート電極面積をＳＧ，同単位面積内のベース拡散層
の全外周長をＴとしたとき、チャネル長の長短にかかわ
らず、 ０．４５≦（Ｗ・ＳＧ）／Ｔ＜０．６［ｃｍ２］ を満たすように各パラメータを設定したことを特徴とす
る。
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型ＭＯＳＦＥＴの有効素子領
域内での単位面積（１cm2）当りの全チャネル幅をＷ，
同単位面積内で直下に第２導電型高抵抗層を有する部分
のゲート電極面積をＳＧ，同単位面積内のベース拡散層
の全外周長をＴとしたとき、チャネル長の長短にかかわ
らず、 ０．４５≦（Ｗ・ＳＧ）／Ｔ＜０．６［ｃｍ２］ を満たすように各パラメータを設定したことを特徴とす
る。
また本発明は、チャネル長の長短にかかわらず、 （Ｗ・ＳＧ）／Ｔ＜０．６［cm2］ とし、かつ素子内に結晶欠陥またはライフタイムキラー
を導入することにより、常温におけるゲート電圧ＶＧと
ゲート絶縁膜厚ｄの比が１．０×１０６Ｖ／cmになるよ
うにゲート電圧をかけた時の素子の飽和電流値をラッチ
アップの電流値より小さくなるようにしたことを特徴と
する。
を導入することにより、常温におけるゲート電圧ＶＧと
ゲート絶縁膜厚ｄの比が１．０×１０６Ｖ／cmになるよ
うにゲート電圧をかけた時の素子の飽和電流値をラッチ
アップの電流値より小さくなるようにしたことを特徴と
する。
本発明によれば、順方向ゲート電圧を印加してドレイン
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型ＭＯＳＦＥＴが得られる。
また、本発明によれば、例えば６００Ｖの静耐圧をもつ
ＭＯＳＦＥＴの場合に、ゲート電圧が１５Ｖ印加されて
ＭＯＳＦＥＴがオンできる状態で、外部負荷が短絡して
３００Ｖの電源電圧が直接ドレイン・ソース間に加わり
大電流が流れたとしても、１０μsの間は破壊に至らな
い素子が得られる。
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型ＭＯＳＦＥＴが得られる。
また、本発明によれば、例えば６００Ｖの静耐圧をもつ
ＭＯＳＦＥＴの場合に、ゲート電圧が１５Ｖ印加されて
ＭＯＳＦＥＴがオンできる状態で、外部負荷が短絡して
３００Ｖの電源電圧が直接ドレイン・ソース間に加わり
大電流が流れたとしても、１０μsの間は破壊に至らな
い素子が得られる。
以下本発明の実施例を説明する。
具体的な素子構造を説明する前に、本発明における設計
パラメータの関係式導出の過程を説明する。まず、導電
変調型ＭＯＳＦＥＴがラッチアップするときの電流値を
求める。ソース領域の幅ＬＳやゲート電極の幅ＬＧ（第
１図参照）が十分小さければ、素子内にはほぼ一様な電
流が流れる。この電流密度をＪとし、寄生サイリスタが
ラッチアップするときの電流密度をＪＬとする。有効素
子領域の単位面積（１cm2）内のゲート電極面積（直下
に高抵抗層がある部分の面積）をＳＧとすると、素子の
単位面積内にあるゲートの部分に流れ込む電流値Ｉは、 Ｉ＝ＳＧ・ＪＬ……（１） である。ｎ−型高抵抗層に接するｐ型ベース拡散層の総
周辺長を単位面積当りＴとすると、 （１）式の電流の内正孔電流は第４図に矢印で示すよう
に結局ベース拡散層に入り込むので、単位の周辺長当り
に流れ込む（１）の電流Ｉb は次式となる。
パラメータの関係式導出の過程を説明する。まず、導電
変調型ＭＯＳＦＥＴがラッチアップするときの電流値を
求める。ソース領域の幅ＬＳやゲート電極の幅ＬＧ（第
１図参照）が十分小さければ、素子内にはほぼ一様な電
流が流れる。この電流密度をＪとし、寄生サイリスタが
ラッチアップするときの電流密度をＪＬとする。有効素
子領域の単位面積（１cm2）内のゲート電極面積（直下
に高抵抗層がある部分の面積）をＳＧとすると、素子の
単位面積内にあるゲートの部分に流れ込む電流値Ｉは、 Ｉ＝ＳＧ・ＪＬ……（１） である。ｎ−型高抵抗層に接するｐ型ベース拡散層の総
周辺長を単位面積当りＴとすると、 （１）式の電流の内正孔電流は第４図に矢印で示すよう
に結局ベース拡散層に入り込むので、単位の周辺長当り
に流れ込む（１）の電流Ｉb は次式となる。
Ｉb ＝ＳＧ・ＪＬ・αＰ／Ｔ……（２） ここでαＰは正孔電流の割合１１を示す。単位の周辺長
当りのベース拡散層の周辺からソース電極までの平均の
抵抗をＲb とすると、ベース拡散層内での（２）の電流
による電圧降下は、 Ｖ＝Ｒb ・ＳＧ・ＪＬ・αＰ／Ｔ……（３） となる。この電圧がソース・ベース接合のビルトイン電
圧Ｖbi以上となる時、寄生サイリスタがラッチするの
で、（３）式の右辺をＶbiとおきＪＬについて解くと、 ＪＬ＝Ｖbi・Ｔ／（Ｒb ・ＳＧ） ……（４） となる。（４）式で、スイッチング時の過渡時ではチャ
ネルは消失し、全て正孔電流と見なすべきであるから、
αＰ＝１と置換えてある。
当りのベース拡散層の周辺からソース電極までの平均の
抵抗をＲb とすると、ベース拡散層内での（２）の電流
による電圧降下は、 Ｖ＝Ｒb ・ＳＧ・ＪＬ・αＰ／Ｔ……（３） となる。この電圧がソース・ベース接合のビルトイン電
圧Ｖbi以上となる時、寄生サイリスタがラッチするの
で、（３）式の右辺をＶbiとおきＪＬについて解くと、 ＪＬ＝Ｖbi・Ｔ／（Ｒb ・ＳＧ） ……（４） となる。（４）式で、スイッチング時の過渡時ではチャ
ネルは消失し、全て正孔電流と見なすべきであるから、
αＰ＝１と置換えてある。
一方、ＭＯＳＦＥＴの理論から、チャネル長が４μｍ以
下の短チャネルの場合の飽和領域の単位面積当りに流れ
る電流をＪＳとすると、 ＪＳ＝Ｗ・ｖＳ・ｎm ・ｑ ……（５） と表わされる。ここに、Ｗは単位面積当りのチャネル
幅、ｖＳはキャリアの最大速度（＝１×１０７cm／se
c）、ｎm はチャネル内のキャリア密度である。
下の短チャネルの場合の飽和領域の単位面積当りに流れ
る電流をＪＳとすると、 ＪＳ＝Ｗ・ｖＳ・ｎm ・ｑ ……（５） と表わされる。ここに、Ｗは単位面積当りのチャネル
幅、ｖＳはキャリアの最大速度（＝１×１０７cm／se
c）、ｎm はチャネル内のキャリア密度である。
ＪＬの値をＪＳより大きくしておけば、基本的に寄生サ
イリスタはラッチすることがない。この条件は、 Ｖbi・Ｔ／（Ｒb ・ＳＧ）＞ Ｗ・ｖＳ・ｎm ・ｑ……（６） と表わされ、これを書換えると、 Ｗ・ＳＧ／Ｔ＜ Ｖbi／（ｖＳ・ｑ・ｎm ・Ｒb ）……（７） となる。
イリスタはラッチすることがない。この条件は、 Ｖbi・Ｔ／（Ｒb ・ＳＧ）＞ Ｗ・ｖＳ・ｎm ・ｑ……（６） と表わされ、これを書換えると、 Ｗ・ＳＧ／Ｔ＜ Ｖbi／（ｖＳ・ｑ・ｎm ・Ｒb ）……（７） となる。
（７）式の右辺の値は、Ｒb を除いて一定値である。Ｒ
b は現実に実現することができる最小値は限られている
ので、右辺は定数とみてよい。この定数をＡＭとする
と、 Ｗ・ＳＧ／Ｔ＜ＡＭ ……（８） となる。
b は現実に実現することができる最小値は限られている
ので、右辺は定数とみてよい。この定数をＡＭとする
と、 Ｗ・ＳＧ／Ｔ＜ＡＭ ……（８） となる。
（８）式を満足すれば、ゲート電圧を上げて電流を流せ
るだけ流しても、寄生サイリスタのラッチする電流に達
しないので、この導電変調型ＭＯＳＦＥＴがラッチアッ
プしてゲートでオフできなくなることは理論上ないこと
になる。
るだけ流しても、寄生サイリスタのラッチする電流に達
しないので、この導電変調型ＭＯＳＦＥＴがラッチアッ
プしてゲートでオフできなくなることは理論上ないこと
になる。
しかし実際の場合には、素子の電圧降下が１００Ｖ以上
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも（８）式の左辺
を十分小さくした素子は破壊に強い。このことを第３図
のデータを用いて次に説明する。第３図において縦軸の
ＶＳＣ＝３００Ｖの点は、温度２５℃でゲート絶縁膜厚
が１０００Åの時にゲート電圧ＶＧ＝１５Ｖとして３０
０Ｖの定電圧電源に素子を直結して１０μsの間素子に
流れるだけ電流を流しても素子が破壊しないことを示
す。当然のことながらこの時の素子の電圧降下は電源電
圧３００Ｖと同じである。６００Ｖ素子の場合３００Ｖ
の電源まで使われるので、ＶＳＣが３００Ｖ以上あれ
ば、この素子を用いてシステムを作った場合、たとえば
外部負荷が短絡する事故が起こって電源電圧が直接素子
に加わり多量の電流が流れても、少なくとも１０μsの
間は素子は破壊しないことになる。この間に素子をオフ
にすれば素子破壊を防止することができる。第３図よ
り、ゲート電圧ＶＧを１５Ｖかけたままで３００Ｖの電
圧をかけて１０μsの間電流を流して素子が破壊しない
ためには、 Ｗ・ＳＧ／Ｔ＜０．４５［cm2］ ……（９） であることが必要である。
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも（８）式の左辺
を十分小さくした素子は破壊に強い。このことを第３図
のデータを用いて次に説明する。第３図において縦軸の
ＶＳＣ＝３００Ｖの点は、温度２５℃でゲート絶縁膜厚
が１０００Åの時にゲート電圧ＶＧ＝１５Ｖとして３０
０Ｖの定電圧電源に素子を直結して１０μsの間素子に
流れるだけ電流を流しても素子が破壊しないことを示
す。当然のことながらこの時の素子の電圧降下は電源電
圧３００Ｖと同じである。６００Ｖ素子の場合３００Ｖ
の電源まで使われるので、ＶＳＣが３００Ｖ以上あれ
ば、この素子を用いてシステムを作った場合、たとえば
外部負荷が短絡する事故が起こって電源電圧が直接素子
に加わり多量の電流が流れても、少なくとも１０μsの
間は素子は破壊しないことになる。この間に素子をオフ
にすれば素子破壊を防止することができる。第３図よ
り、ゲート電圧ＶＧを１５Ｖかけたままで３００Ｖの電
圧をかけて１０μsの間電流を流して素子が破壊しない
ためには、 Ｗ・ＳＧ／Ｔ＜０．４５［cm2］ ……（９） であることが必要である。
ところで、導電変調型ＭＯＳＦＥＴの飽和電流値をラッ
チアップの電流値より小さくすることができるのは、
（９）式の場合に限定されない。例えば第４図におい
て、ベース層４９に挟まれた領域は縦型接合型ＦＥＴを
構成しており、このＦＥＴの効果を大きくすることによ
っても同様の効果が得られる。具体的には、（９）式を
満足しない場合であっても電子線を照射してｎ−型層４
２のキャリア寿命を小さくし、ベース層４９で挟まれた
領域の導電変調を小さくすることにより、ラッチアップ
時の電流値より飽和電流値を小さくすることができる。
また（５）式から明らかなように、ＪＳの値はキャリア
の最大速度の関数であるから、チャネル内のキャリアの
速度を小さくすることによっても（５）式の値を小さく
することができる。これも電子線の照射等により素子内
に結晶欠陥を導入することにより可能である。ただしこ
の方法は（９）式の値が大きすぎるばあいには成功しな
い。一般にＷ・ＳＧ／Ｔの値が０．６cm2以下、好まし
くは０．４５乃至０．５５［ｃｍ２］であれば可能であ
る。また同様にｎ−型層４２に重金属イオン例えばＡｕ
を拡散してそのｎ−型層のライフタイムを下げるように
してもよい。
チアップの電流値より小さくすることができるのは、
（９）式の場合に限定されない。例えば第４図におい
て、ベース層４９に挟まれた領域は縦型接合型ＦＥＴを
構成しており、このＦＥＴの効果を大きくすることによ
っても同様の効果が得られる。具体的には、（９）式を
満足しない場合であっても電子線を照射してｎ−型層４
２のキャリア寿命を小さくし、ベース層４９で挟まれた
領域の導電変調を小さくすることにより、ラッチアップ
時の電流値より飽和電流値を小さくすることができる。
また（５）式から明らかなように、ＪＳの値はキャリア
の最大速度の関数であるから、チャネル内のキャリアの
速度を小さくすることによっても（５）式の値を小さく
することができる。これも電子線の照射等により素子内
に結晶欠陥を導入することにより可能である。ただしこ
の方法は（９）式の値が大きすぎるばあいには成功しな
い。一般にＷ・ＳＧ／Ｔの値が０．６cm2以下、好まし
くは０．４５乃至０．５５［ｃｍ２］であれば可能であ
る。また同様にｎ−型層４２に重金属イオン例えばＡｕ
を拡散してそのｎ−型層のライフタイムを下げるように
してもよい。
以下に具体的な実施例を説明する。
第１図は一実施例の素子構造を示す。第１図（ａ）は断
面図であり、同図（ｂ）は拡散層パターンである。これ
を製造工程に従って説明すれば、ｐ＋型Ｓｉ基板１１に
５×１０１６／cm3以上の濃度のｎ＋型層１２をエピタ
キシャル成長させ、この上に２×１０１４／cm3の高抵
抗ｎ−型層１３をエピタキシャル成長させた後、電子線
の照射等により、高抵抗ｎ−型層１３にライフタイムキ
ラーとしての結晶欠陥を導入する。次に有効素子領域の
外側に高耐圧化のために数本のｐ＋型ガードリング層２
２を形成し、これと同時にベース拡散層の一部となる深
い（１０μｍ程度）のｐ＋型層１６を形成する。この後
１０００Åのゲート酸化膜１８を介して５０００Åの多
結晶シリコン膜によるゲート電極１９を形成し、ゲート
電極１９をマスクとしてｐ型ベース拡散層１４を形成す
る。次にｐ型ベース拡散層１４内に浅いｐ＋型層１５を
形成する。ｎ＋型ソース拡散層１７は、ゲート電極１９
をマスクとしてＡｓを高濃度に浅くイオン注入して形成
する。これによりゲート電極１９の下にチャネル領域２
１が形成される。その後全面をＣＶＤ酸化膜で覆い、こ
れにコンタクト孔を開けてソース電極２０を形成する。
基板１１の裏面にはドレイン電極２３を形成する。ｐ型
ベース拡散層１４の深さは４μｍ，ソース拡散層１７の
深さは０．２μｍとする。ゲート電極１９の直下のｎ−
高抵抗層１３がある部分の幅ＬＧは３０μｍとし、ソー
ス領域の幅ＬＳは４５μｍと広くしてチャネル幅を狭く
している。ソースの形状は第１図（ｂ）に示すようにス
トライプ状としている。
面図であり、同図（ｂ）は拡散層パターンである。これ
を製造工程に従って説明すれば、ｐ＋型Ｓｉ基板１１に
５×１０１６／cm3以上の濃度のｎ＋型層１２をエピタ
キシャル成長させ、この上に２×１０１４／cm3の高抵
抗ｎ−型層１３をエピタキシャル成長させた後、電子線
の照射等により、高抵抗ｎ−型層１３にライフタイムキ
ラーとしての結晶欠陥を導入する。次に有効素子領域の
外側に高耐圧化のために数本のｐ＋型ガードリング層２
２を形成し、これと同時にベース拡散層の一部となる深
い（１０μｍ程度）のｐ＋型層１６を形成する。この後
１０００Åのゲート酸化膜１８を介して５０００Åの多
結晶シリコン膜によるゲート電極１９を形成し、ゲート
電極１９をマスクとしてｐ型ベース拡散層１４を形成す
る。次にｐ型ベース拡散層１４内に浅いｐ＋型層１５を
形成する。ｎ＋型ソース拡散層１７は、ゲート電極１９
をマスクとしてＡｓを高濃度に浅くイオン注入して形成
する。これによりゲート電極１９の下にチャネル領域２
１が形成される。その後全面をＣＶＤ酸化膜で覆い、こ
れにコンタクト孔を開けてソース電極２０を形成する。
基板１１の裏面にはドレイン電極２３を形成する。ｐ型
ベース拡散層１４の深さは４μｍ，ソース拡散層１７の
深さは０．２μｍとする。ゲート電極１９の直下のｎ−
高抵抗層１３がある部分の幅ＬＧは３０μｍとし、ソー
ス領域の幅ＬＳは４５μｍと広くしてチャネル幅を狭く
している。ソースの形状は第１図（ｂ）に示すようにス
トライプ状としている。
この導電変調型ＭＯＳＦＥＴでは、 ＳＧ＝３０／（３０＋４５）＝０．４でありｐ型ベース
拡散層の外周Ｔはチャネル幅Ｗと等しい。またチャネル
長ｌは約３．０μｍであり、従って、 Ｗ・ＳＧ／Ｔ＝０．４［cm2］ となる。
拡散層の外周Ｔはチャネル幅Ｗと等しい。またチャネル
長ｌは約３．０μｍであり、従って、 Ｗ・ＳＧ／Ｔ＝０．４［cm2］ となる。
実験結果から、この実施例の場合、ゲートに１５Ｖをか
けておいてドレイン・ソース間に５００Ｖの電圧をかけ
ると、素子には３００Ａ／cm2の電流が流れるが、１０
μsの間は素子は破壊しない。この素子の静耐圧は６０
０Ｖであり、通常電源電圧が３００Ｖ以下に用途に使わ
れるので、５００Ｖの電圧で破壊しないこの実施例は十
分な特性であるといえる。
けておいてドレイン・ソース間に５００Ｖの電圧をかけ
ると、素子には３００Ａ／cm2の電流が流れるが、１０
μsの間は素子は破壊しない。この素子の静耐圧は６０
０Ｖであり、通常電源電圧が３００Ｖ以下に用途に使わ
れるので、５００Ｖの電圧で破壊しないこの実施例は十
分な特性であるといえる。
第２図は別の実施例の拡散層パターンを示す。先の実施
例と異なる点は、ｐ型ベース拡散層１４が複数の島状を
なして配列されていることであり、製造工程は同じであ
る。従って先の実施例と対応する部分には先の実施例と
同じ符号を付している。この実施例では、ｐ型ベース拡
散層１４の外周全てにソース領域を設けず４隅で省略し
ている。従って、ｐ型ベース拡散層１４の外周Ｔとチャ
ネル幅Ｗは異なり、Ｗ／Ｔ＝０．８となっている。また
ＬＧ＝２０μｍ，ＬＳ＝４５μｍとしている。この時、 Ｗ・ＳＧ／Ｔ＝０．４２［cm2］ であり、先の実施例とほぼ同じ特性を示す。
例と異なる点は、ｐ型ベース拡散層１４が複数の島状を
なして配列されていることであり、製造工程は同じであ
る。従って先の実施例と対応する部分には先の実施例と
同じ符号を付している。この実施例では、ｐ型ベース拡
散層１４の外周全てにソース領域を設けず４隅で省略し
ている。従って、ｐ型ベース拡散層１４の外周Ｔとチャ
ネル幅Ｗは異なり、Ｗ／Ｔ＝０．８となっている。また
ＬＧ＝２０μｍ，ＬＳ＝４５μｍとしている。この時、 Ｗ・ＳＧ／Ｔ＝０．４２［cm2］ であり、先の実施例とほぼ同じ特性を示す。
その他本発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。例えば第１図のｎ＋型層１２がな
い構造に本発明を適用しても有効である。
施することができる。例えば第１図のｎ＋型層１２がな
い構造に本発明を適用しても有効である。
また、１２００Ｖの静耐圧の素子の場合には、同様にし
てＶＳＣは６００Ｖまで破壊しないものが得られる。
てＶＳＣは６００Ｖまで破壊しないものが得られる。
これらの素子を実際に用いる場合には例えば、ゲート絶
縁膜１０００Åの場合ではゲート電圧１０Ｖとする。こ
れは安全のため素子の飽和電流値を小さくして素子特性
のバラツキによる危険を避けるためである。このことを
第５図を用いて説明する。第５図のＡはＷ・ＳＧ／Ｔが
小さい時のラッチング電流、ＢはＷ・ＳＧ／Ｔが０．４
５より少し小さい時のラッチング電流を示し、，，
，はそれぞれゲート電圧が２０Ｖ，１５Ｖ，１０
Ｖ，５Ｖのときの飽和電流値を示す。即ち第５図に示す
ように、素子の飽和電流はゲート電圧を上げる程大きく
なる。Ｗ・ＳＧ／Ｔを十分小さくした時は素子のラッチ
ング電流値は飽和電流値より十分大きいので、ゲート電
圧を２０Ｖまで上げても飽和電流はラッチング電流値を
超えず、ゲート電圧２０Ｖとしてオン抵抗を下げて使う
ことができる。一方、Ｗ・ＳＧ／Ｔの値が０．４５に近
い時には、ゲート電圧１５Ｖのときの飽和電流とラッチ
ング電流の差が小さくなるので、安全のためゲート電圧
を１０Ｖに低下させて使うのがよい。Ｗ・ＳＧ／Ｔの値
が大きくなりすぎると、ゲート電圧を５Ｖ程度まで下げ
なければならず、順方向電圧降下が大きくなったり、素
子のしきい値電圧（約３Ｖ）との差がなくなるので好ま
しくない。
縁膜１０００Åの場合ではゲート電圧１０Ｖとする。こ
れは安全のため素子の飽和電流値を小さくして素子特性
のバラツキによる危険を避けるためである。このことを
第５図を用いて説明する。第５図のＡはＷ・ＳＧ／Ｔが
小さい時のラッチング電流、ＢはＷ・ＳＧ／Ｔが０．４
５より少し小さい時のラッチング電流を示し、，，
，はそれぞれゲート電圧が２０Ｖ，１５Ｖ，１０
Ｖ，５Ｖのときの飽和電流値を示す。即ち第５図に示す
ように、素子の飽和電流はゲート電圧を上げる程大きく
なる。Ｗ・ＳＧ／Ｔを十分小さくした時は素子のラッチ
ング電流値は飽和電流値より十分大きいので、ゲート電
圧を２０Ｖまで上げても飽和電流はラッチング電流値を
超えず、ゲート電圧２０Ｖとしてオン抵抗を下げて使う
ことができる。一方、Ｗ・ＳＧ／Ｔの値が０．４５に近
い時には、ゲート電圧１５Ｖのときの飽和電流とラッチ
ング電流の差が小さくなるので、安全のためゲート電圧
を１０Ｖに低下させて使うのがよい。Ｗ・ＳＧ／Ｔの値
が大きくなりすぎると、ゲート電圧を５Ｖ程度まで下げ
なければならず、順方向電圧降下が大きくなったり、素
子のしきい値電圧（約３Ｖ）との差がなくなるので好ま
しくない。
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型Ｍ
ＯＳＦＥＴの構成を示す図、第２図は他の実施例の導電
変調型ＭＯＳＦＥＴの拡散層パターンを示す図、第３図
は本発明の数値限定の根拠を説明するためのデータを示
す図、第４図は従来の一般的な導電変調型ＭＯＳＦＥＴ
を示す図、第５図は飽和電流とラッチング電流の相対関
係を示す図である。 １１……ｐ＋型ドレイン層、１２……ｎ＋型層、１３…
…ｎ−型高抵抗層、１４……ｐ型ベース拡散層、１５…
…ｐ＋型層、１６……ｐ＋型層、１７……ｎ＋型ソース
拡散層、１８……ゲート絶縁膜、１９……ゲート電極、
２０……ソース電極、２１……チャネル領域、２２……
ｐ＋型ガードリング層、２３……ドレイン電極。
ＯＳＦＥＴの構成を示す図、第２図は他の実施例の導電
変調型ＭＯＳＦＥＴの拡散層パターンを示す図、第３図
は本発明の数値限定の根拠を説明するためのデータを示
す図、第４図は従来の一般的な導電変調型ＭＯＳＦＥＴ
を示す図、第５図は飽和電流とラッチング電流の相対関
係を示す図である。 １１……ｐ＋型ドレイン層、１２……ｎ＋型層、１３…
…ｎ−型高抵抗層、１４……ｐ型ベース拡散層、１５…
…ｐ＋型層、１６……ｐ＋型層、１７……ｎ＋型ソース
拡散層、１８……ゲート絶縁膜、１９……ゲート電極、
２０……ソース電極、２１……チャネル領域、２２……
ｐ＋型ガードリング層、２３……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭57−211773（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ ｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ− ４〔12〕（1983），Ｂａｌｉｇａ ｅｔ ａｌ．：“Ｆａｓｔ−Ｓｗｉｔｃｈｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａ ｎｓｉｓｔｏｒｓ”，ｐｐ．452−454
Claims (1)
- 【請求項１】高濃度，第１導電型のドレイン層と第２導
電型の高抵抗層を有する半導体基板ウエーハの前記高抵
抗層部分に第１導電型のベース拡散層が形成され、この
ベース拡散層内に高濃度，第２導電型のソース拡散層が
形成され、このソース拡散層と前記高抵抗層に挟まれた
チャネル領域となるベース拡散層上にゲート絶縁膜を介
してゲート電極が形成され、前記ソース拡散層とベース
拡散層の双方にコンタクトするソース電極が形成された
導電変調型ＭＯＳＦＥＴにおいて、有効素子領域内での
単位面積(1cm２)当りの全チャネル幅をＷ，同単位面積
内で第２導電型高抵抗層が直下にある部分のゲート電極
面積をＳＧ，同単位面積内のベース拡散層の全外周長を
Ｔとした時、 ０．４５≦（Ｗ・ＳＧ）／Ｔ＜０．６［cm２］ であって、かつ素子内に結晶欠陥またはライフタイムキ
ラーを導入することにより、常温におけるゲート電圧Ｖ
Ｇとゲート絶縁膜厚ｄの比ＶＧ／ｄが１．０×１０６Ｖ
／cmとした時の素子の飽和電流値をラッチアップの電流
値より小さくしたことを特徴とする導電変調型ＭＯＳＦ
ＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039251A JPH0612827B2 (ja) | 1985-02-28 | 1985-02-28 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039251A JPH0612827B2 (ja) | 1985-02-28 | 1985-02-28 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198781A JPS61198781A (ja) | 1986-09-03 |
| JPH0612827B2 true JPH0612827B2 (ja) | 1994-02-16 |
Family
ID=12547915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039251A Expired - Lifetime JPH0612827B2 (ja) | 1985-02-28 | 1985-02-28 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612827B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288064A (ja) * | 1987-05-20 | 1988-11-25 | Toshiba Corp | 複合サイリスタ |
| JPH0783117B2 (ja) * | 1988-04-15 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| GB9009558D0 (en) * | 1990-04-27 | 1990-06-20 | Lucas Ind Plc | Semiconductor device |
| JPH07235672A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| EP1531497A1 (en) * | 2003-11-17 | 2005-05-18 | ABB Technology AG | IGBT cathode design with improved safe operating area capability |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
| JPH0680831B2 (ja) * | 1983-11-30 | 1994-10-12 | 株式会社東芝 | 半導体装置 |
-
1985
- 1985-02-28 JP JP60039251A patent/JPH0612827B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ−４〔１２〕（１９８３），Ｂａｌｉｇａｅｔａｌ．："Ｆａｓｔ−ＳｗｉｔｃｈｉｎｇＩｎｓｕｌａｔｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒｓ"，ｐｐ．４５２−４５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198781A (ja) | 1986-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |