JPH02312280A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH02312280A JPH02312280A JP1133202A JP13320289A JPH02312280A JP H02312280 A JPH02312280 A JP H02312280A JP 1133202 A JP1133202 A JP 1133202A JP 13320289 A JP13320289 A JP 13320289A JP H02312280 A JPH02312280 A JP H02312280A
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Classifications
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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-
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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-
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａ１ｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ ：以下ＩＧＢＴという）に関し、特に
インバータ用途に適した高い短絡耐量およびラッチアッ
プ耐量をＨするＩＧＢＴに関する。
ｓｕｌａｔｅｄ Ｇａ１ｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ ：以下ＩＧＢＴという）に関し、特に
インバータ用途に適した高い短絡耐量およびラッチアッ
プ耐量をＨするＩＧＢＴに関する。
一般に、ＩＧＢＴ装置は、１１：、方形等の多角形（Ｉ
ζ造やストライブ構造を有するＩＧＢＴ素７’（以ドＩ
ＧＢＴセルという）が多数個並列接続された（１η成を
有している。第１６Ａ図は従来のＮチャネル７０１ Ｇ
Ｂ Ｔ装置における正方形状ＩＧＢＴセルを示す（１
と面図、第１６Ｂ図は第１６Ａ図のＡ−Ａ線に沿った断
面図である。図示のように、Ｐ型コレクタ層１上にＮ＋
型バッファ層２およびＮ型エピタキシャル層３が順に形
成されている。Ｎ型エピタキシャル層３の表面には選択
的にＰ型ベース領域４が形成され、さらにこのＰ型ベー
ス領域４の表面には選択的にＮ型エミッタ領域５が形成
されている。Ｎ型エピタキシャル層３の表面とＮ型エミ
ッタ領域５の表面とで挟まれたＰ型ベース領域４の表面
近傍の領域６はチャネル領域として規定される。チャネ
ル領域６上にはゲート絶縁膜７が形成され、このゲート
絶縁膜７は隣接するＩＧＢＴセル間で一体となるように
Ｎ型エピタキシャル層３上にも形成されている。ゲート
絶縁膜７上には例えばポリシリコンから成るゲートｆｆ
１Ｍ８が形成され、またＰ型ベース領域４およびＮ型エ
ミッタ領域５の両方に電気的に接続するように例えばア
ルミなどの金属より成るエミッタ？１ｉｔｆｆｉ９が形
成されている。なお、ゲートＩｔ！！ｉｉ８およびエミ
ッタ電極りは全Ｉ ＧＢＴセルに対してそれぞれ共通に
電気的につながった構造となっている。また、２９３１
７２層１の裏面には金属のコレクタ電極１０が全Ｉ Ｇ
ＢＴセルに対して一体に形成されている。
ζ造やストライブ構造を有するＩＧＢＴ素７’（以ドＩ
ＧＢＴセルという）が多数個並列接続された（１η成を
有している。第１６Ａ図は従来のＮチャネル７０１ Ｇ
Ｂ Ｔ装置における正方形状ＩＧＢＴセルを示す（１
と面図、第１６Ｂ図は第１６Ａ図のＡ−Ａ線に沿った断
面図である。図示のように、Ｐ型コレクタ層１上にＮ＋
型バッファ層２およびＮ型エピタキシャル層３が順に形
成されている。Ｎ型エピタキシャル層３の表面には選択
的にＰ型ベース領域４が形成され、さらにこのＰ型ベー
ス領域４の表面には選択的にＮ型エミッタ領域５が形成
されている。Ｎ型エピタキシャル層３の表面とＮ型エミ
ッタ領域５の表面とで挟まれたＰ型ベース領域４の表面
近傍の領域６はチャネル領域として規定される。チャネ
ル領域６上にはゲート絶縁膜７が形成され、このゲート
絶縁膜７は隣接するＩＧＢＴセル間で一体となるように
Ｎ型エピタキシャル層３上にも形成されている。ゲート
絶縁膜７上には例えばポリシリコンから成るゲートｆｆ
１Ｍ８が形成され、またＰ型ベース領域４およびＮ型エ
ミッタ領域５の両方に電気的に接続するように例えばア
ルミなどの金属より成るエミッタ？１ｉｔｆｆｉ９が形
成されている。なお、ゲートＩｔ！！ｉｉ８およびエミ
ッタ電極りは全Ｉ ＧＢＴセルに対してそれぞれ共通に
電気的につながった構造となっている。また、２９３１
７２層１の裏面には金属のコレクタ電極１０が全Ｉ Ｇ
ＢＴセルに対して一体に形成されている。
ＩＧＢＴは、ＭＯＳＦＥＴと同様に、ＭＯ３型ゲート構
造を有する電圧制御型トランジスタであるため、駆動回
路が簡１１１４になるという利点を有している。コレク
タ電極１０に正、エミッタ電極９に負の電圧を印加した
状態で、ゲート電極８に正の電圧を印加するとチャネル
領域６に反転層ができ、Ｎ型１ミツタ領域５からＮ型エ
ピタキシャル層３に電子が注入される。これに呼応して
、正孔の注入を制御するＮ＋型バッファ層２を介して、
２９３１７２層１からＮ型エピタキシャル層３にｉ１１
孔がｌ十人され、Ｎ型エピタキシャル層３では伝導度変
調が起こる。これによりＮ型エピタキシャル層３の抵抗
値は著しく低下する。このため、ＭＯＳＦＥＴであれば
高耐圧デバイスになるとＮ型エピタキシャル層３に相当
する層でのオン抵抗が問題になるのが、ＩＧＢＴでは高
耐圧デバイスであってもＮ型エピタキシャル層３でのオ
ン抵抗がそれ程問題にならないという利点がある。これ
らの利点のため、ＩＧＢＴはインバータ用途に適した素
子として注ｎされている。
造を有する電圧制御型トランジスタであるため、駆動回
路が簡１１１４になるという利点を有している。コレク
タ電極１０に正、エミッタ電極９に負の電圧を印加した
状態で、ゲート電極８に正の電圧を印加するとチャネル
領域６に反転層ができ、Ｎ型１ミツタ領域５からＮ型エ
ピタキシャル層３に電子が注入される。これに呼応して
、正孔の注入を制御するＮ＋型バッファ層２を介して、
２９３１７２層１からＮ型エピタキシャル層３にｉ１１
孔がｌ十人され、Ｎ型エピタキシャル層３では伝導度変
調が起こる。これによりＮ型エピタキシャル層３の抵抗
値は著しく低下する。このため、ＭＯＳＦＥＴであれば
高耐圧デバイスになるとＮ型エピタキシャル層３に相当
する層でのオン抵抗が問題になるのが、ＩＧＢＴでは高
耐圧デバイスであってもＮ型エピタキシャル層３でのオ
ン抵抗がそれ程問題にならないという利点がある。これ
らの利点のため、ＩＧＢＴはインバータ用途に適した素
子として注ｎされている。
しかし、一方、第１６Ｂ図より明らかなように、ＩＧＢ
Ｔには、２９３１７２層１．ＮＷエピタキンヤル層３．
Ｐ型ベース領域４およびＮ型エミッタ領域５より成る寄
生サイリスクが存在する。この寄生サイリスクがターン
オンすると、ゲート電極８に印加する電圧ではもはや主
電流を１；す御できなくなる。これがいわゆるラッチア
ップであり、−見ラッチアップが起ると過電流によりＩ
ＧＢＴが熱破壊されてしまう。このため、ラッチアッ
プ耐量を高めることがＩ ＧＢＴにとっては重要である
。
Ｔには、２９３１７２層１．ＮＷエピタキンヤル層３．
Ｐ型ベース領域４およびＮ型エミッタ領域５より成る寄
生サイリスクが存在する。この寄生サイリスクがターン
オンすると、ゲート電極８に印加する電圧ではもはや主
電流を１；す御できなくなる。これがいわゆるラッチア
ップであり、−見ラッチアップが起ると過電流によりＩ
ＧＢＴが熱破壊されてしまう。このため、ラッチアッ
プ耐量を高めることがＩ ＧＢＴにとっては重要である
。
ラッチアップ発生のメカニズムは以下のとおりである。
Ｎ型エミッタ所域５の直下を正孔電流が流れると、Ｐ型
ベース領域４中に存在する溝方向の抵抗Ｒにより電圧降
下が生じる。この電圧降下がＮ型エミッタ領域５とＰ型
ベース領域４とで形成されるＰＮ接合のビルトインポテ
ンシャルよりも高くなると該ＰＮ接合が順バイアスされ
、Ｎ型エミッタ領域５からＰ型ベース領域４への電子の
注入が起こる。そして、これがトリガとなってラッチア
ップが発生する。主電流Ｉｃが増えれば増えるほどＮ型
エミッタ領域５直下を流れる正孔電流も増え、ラッチア
ップが発生し昌くなる。このため、一般にＩＩ、 〉Ｉ
Ｃ（Ｓａｔ）Ｍａｗとなるように設計される。ここで、
Ｉ Ｉ、はラッチアップが回避できる限界の主電流、Ｉ
Ｃ（ＳａＬ）Ｍａｙは実使用の最大ゲート電圧での飽和
電流である。
ベース領域４中に存在する溝方向の抵抗Ｒにより電圧降
下が生じる。この電圧降下がＮ型エミッタ領域５とＰ型
ベース領域４とで形成されるＰＮ接合のビルトインポテ
ンシャルよりも高くなると該ＰＮ接合が順バイアスされ
、Ｎ型エミッタ領域５からＰ型ベース領域４への電子の
注入が起こる。そして、これがトリガとなってラッチア
ップが発生する。主電流Ｉｃが増えれば増えるほどＮ型
エミッタ領域５直下を流れる正孔電流も増え、ラッチア
ップが発生し昌くなる。このため、一般にＩＩ、 〉Ｉ
Ｃ（Ｓａｔ）Ｍａｗとなるように設計される。ここで、
Ｉ Ｉ、はラッチアップが回避できる限界の主電流、Ｉ
Ｃ（ＳａＬ）Ｍａｙは実使用の最大ゲート電圧での飽和
電流である。
第１７図はスイッチング素子として６個のＩＧＢＴ１１
ａ〜ｌｌｆを用いたインバータ装置を示す回路図である
。一般にインバータ装置では、アームの短絡等が発生し
た場合にｆｌｉｌ上流サ１２により過電流を検出して全
スイッチング素子（この場合はＩＧＢＴ１１ａ〜１１ｆ
）を強制的にオフさせ、スイッチング素子を破壊から保
護するように構成されている。しかし、この保護機能が
Ｈ効に働くまでには多少の時間がかかるので、その間は
スイッチング素子は過電流に耐えなければならない。こ
のため、インバータ装置のスイッチング素子としてＩＧ
ＢＴを用いた場合には、ｒＧＢＴの短絡耐量を高めるこ
とが重要となる。
ａ〜ｌｌｆを用いたインバータ装置を示す回路図である
。一般にインバータ装置では、アームの短絡等が発生し
た場合にｆｌｉｌ上流サ１２により過電流を検出して全
スイッチング素子（この場合はＩＧＢＴ１１ａ〜１１ｆ
）を強制的にオフさせ、スイッチング素子を破壊から保
護するように構成されている。しかし、この保護機能が
Ｈ効に働くまでには多少の時間がかかるので、その間は
スイッチング素子は過電流に耐えなければならない。こ
のため、インバータ装置のスイッチング素子としてＩＧ
ＢＴを用いた場合には、ｒＧＢＴの短絡耐量を高めるこ
とが重要となる。
第１６Ｂ図のＩＧＢＴにおいて、チャネル領域６を流れ
る電子電流は２９３１７２層１．Ｎ型エピタキシャル層
３およびＰ型ベース層４より成るＰＮＰ トランジスタ
のベース電流１１３として働く。
る電子電流は２９３１７２層１．Ｎ型エピタキシャル層
３およびＰ型ベース層４より成るＰＮＰ トランジスタ
のベース電流１１３として働く。
このＰＮＰ トランジスタの電流増幅率をり、、＆する
と、主電流１ −ｈ ・■ となる。ＭＯ８ＦＣＰＣ
Ｂ ＥＴではＰ型コレクタ層１は存在せず、したがって上記
ＰＮＰ）ランリスタによる増幅作用が無いため、Ｉｏ−
ＩＢである。このため、第１８図に示すように、ゲート
電圧一定の条件下においてチャネル抵抗で制限される飽
和電流■。（ＳａＬ）は、ＩＧＢＴの方がＭＯＳＦＥＴ
よりも約ｈｒ’ｒ；倍大きくなる。この夏。（Ｓａｔ）
が短絡時の自己制限電流となる。
と、主電流１ −ｈ ・■ となる。ＭＯ８ＦＣＰＣ
Ｂ ＥＴではＰ型コレクタ層１は存在せず、したがって上記
ＰＮＰ）ランリスタによる増幅作用が無いため、Ｉｏ−
ＩＢである。このため、第１８図に示すように、ゲート
電圧一定の条件下においてチャネル抵抗で制限される飽
和電流■。（ＳａＬ）は、ＩＧＢＴの方がＭＯＳＦＥＴ
よりも約ｈｒ’ｒ；倍大きくなる。この夏。（Ｓａｔ）
が短絡時の自己制限電流となる。
第１９図はＩＧＢＴの短絡試験を示す波形図である。Ｉ
ＧＥＴのエミッタ電極９．コレクタ電極１０間に負荷
を介さず電源電圧を直接印加した状態で、第１９図（Ｃ
）に示すゲートパルスをゲート１穫８に印加する。する
と、第１９図（Ａ）に示すように高いコレクタ電圧ｖｃ
がかかったまま、第１９図（Ｂ）示すように大きな主電
流■。（く’ Ｃ（Ｓａｔ））が時間ｔ の間流れる。
ＧＥＴのエミッタ電極９．コレクタ電極１０間に負荷
を介さず電源電圧を直接印加した状態で、第１９図（Ｃ
）に示すゲートパルスをゲート１穫８に印加する。する
と、第１９図（Ａ）に示すように高いコレクタ電圧ｖｃ
がかかったまま、第１９図（Ｂ）示すように大きな主電
流■。（く’ Ｃ（Ｓａｔ））が時間ｔ の間流れる。
！ ×■ｃ×Ｃ
ｔＷが成る臨界値を越えるとＩＧＢＴは熱的に破壊する
。この臨界値はＩＧＢＴチップの面積や、Ｎ型エピタキ
シャル層３の抵抗値や厚み等によって決定される。短絡
耐量を高めるためには’ Ｃ（ＳａＬ）はできるだけ小
さい方がよい。また前述した関係、すなわちラッチアッ
プ限界主電流１１゜＞ ｌ ｃ＜ｓ□）Ｍａｘを容易に
満足するためにも、’ Ｃ（ＳａＬ）は小さい方がよい
。しかしながら、通電能力、オン状態損失の面からＩ
はあまり小Ｃ（Ｓａｔ） さくできない。
。この臨界値はＩＧＢＴチップの面積や、Ｎ型エピタキ
シャル層３の抵抗値や厚み等によって決定される。短絡
耐量を高めるためには’ Ｃ（ＳａＬ）はできるだけ小
さい方がよい。また前述した関係、すなわちラッチアッ
プ限界主電流１１゜＞ ｌ ｃ＜ｓ□）Ｍａｘを容易に
満足するためにも、’ Ｃ（ＳａＬ）は小さい方がよい
。しかしながら、通電能力、オン状態損失の面からＩ
はあまり小Ｃ（Ｓａｔ） さくできない。
そこで、ラッチアップ耐量を高めるため、言い換えれば
ラッチアップ限界主電流１１、を大きくするため、第２
０図や第２１図に示すエミッタバイパス構造が提案され
ている。第２０図のＢ −Ｂ ｆＪ、第２１図のＣ−Ｃ
線に沿った断面の構造は、第１６Ｂ図に示す構造と同じ
になる。バイパス領域１３ではＮ型エミッタ領域５が削
除されているため、Ｎ型エミッタ領域５直下のＰ型ベー
ス領域４を流れる７［ミ孔亀流の割合が減少する。これ
によりラッチアップの発生が抑制される。また第２１図
のエミッタバイパス構造ではチャネル幅も若ｌ−減少す
るため、ＩＣ（Ｓａｔ）が多少とも小さくなり短絡耐量
の向上に寄与する。
ラッチアップ限界主電流１１、を大きくするため、第２
０図や第２１図に示すエミッタバイパス構造が提案され
ている。第２０図のＢ −Ｂ ｆＪ、第２１図のＣ−Ｃ
線に沿った断面の構造は、第１６Ｂ図に示す構造と同じ
になる。バイパス領域１３ではＮ型エミッタ領域５が削
除されているため、Ｎ型エミッタ領域５直下のＰ型ベー
ス領域４を流れる７［ミ孔亀流の割合が減少する。これ
によりラッチアップの発生が抑制される。また第２１図
のエミッタバイパス構造ではチャネル幅も若ｌ−減少す
るため、ＩＣ（Ｓａｔ）が多少とも小さくなり短絡耐量
の向上に寄与する。
従来のＩＧＢＴは以上のように構成されており、ラッチ
アップ耐量や短絡耐量を高めることが望まれていた。そ
のためにエミッタバイパス構造が提案されているが、イ
ンバータ装置への実使用に適するに十分なラッチアップ
耐量や短絡耐量はｆＵられていないというのが実情であ
った。
アップ耐量や短絡耐量を高めることが望まれていた。そ
のためにエミッタバイパス構造が提案されているが、イ
ンバータ装置への実使用に適するに十分なラッチアップ
耐量や短絡耐量はｆＵられていないというのが実情であ
った。
本発明は、この様な実情に鑑み、インバータ装置への実
使用にも充分に耐え得る、高いラッチアップ耐量および
短絡耐量を有することのできるＩＧＢＴを提供すること
を目的とする。
使用にも充分に耐え得る、高いラッチアップ耐量および
短絡耐量を有することのできるＩＧＢＴを提供すること
を目的とする。
この発明に係るＩＧＢＴは、第１および第２主面を有す
る第１導電型の第１半導体層と、この第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、こ
の第２半導体層の表面に選択的に形成された第１導電型
の第１半導体領域と、この第１半導体領域の表面に選択
的に形成された複数の第２導電形の第２半導体領域とを
備え、第２半導体層の表面と第２半導体領域の表面とで
挟まれた第１半導体領域の表面近傍の領域はチャネル領
域として規定され、複数の第２半導体領域の相Ｉ７．間
隔りと第２半導体層の表面および第２半導体領域の表面
間の距離により規定されるチャネル領域の長さＬとはＤ
＞２Ｌの関係を満足し、チャネル領域上に形成された絶
縁膜と、この絶縁膜上に形成された制御電極と、第１お
よび第２半導体領域上に形成された第１主電極と、第１
半導体層の第２十面上に形成された第２主電極とをさら
に備えている。
る第１導電型の第１半導体層と、この第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、こ
の第２半導体層の表面に選択的に形成された第１導電型
の第１半導体領域と、この第１半導体領域の表面に選択
的に形成された複数の第２導電形の第２半導体領域とを
備え、第２半導体層の表面と第２半導体領域の表面とで
挟まれた第１半導体領域の表面近傍の領域はチャネル領
域として規定され、複数の第２半導体領域の相Ｉ７．間
隔りと第２半導体層の表面および第２半導体領域の表面
間の距離により規定されるチャネル領域の長さＬとはＤ
＞２Ｌの関係を満足し、チャネル領域上に形成された絶
縁膜と、この絶縁膜上に形成された制御電極と、第１お
よび第２半導体領域上に形成された第１主電極と、第１
半導体層の第２十面上に形成された第２主電極とをさら
に備えている。
また、Ｄ＞２Ｌの関係を満足する代りに、少なくとも第
２半導体領域間の第１半導体領域の表面に形成され、第
１半導体領域よりも十分に高い不純物濃度を有し、第２
半導体領域間においては該第２半導体領域よりも第１半
導体領域の端部に接近する第１導電型の高濃度領域を設
けてもよい。
２半導体領域間の第１半導体領域の表面に形成され、第
１半導体領域よりも十分に高い不純物濃度を有し、第２
半導体領域間においては該第２半導体領域よりも第１半
導体領域の端部に接近する第１導電型の高濃度領域を設
けてもよい。
また、耐圧が５００〜７５０Ｖ程度のＩＧＢＴの場合、
第２半導体層の表面および第２半導体領域の表面の対向
端に沿った長さにより規定されるチャネル領域の幅Ｗに
関し、その単位面積当りの値Ｗ が１４０ｃｍ ≦Ｗ
Ｕ≦２８０印 を満足するように設定してもよい。
第２半導体層の表面および第２半導体領域の表面の対向
端に沿った長さにより規定されるチャネル領域の幅Ｗに
関し、その単位面積当りの値Ｗ が１４０ｃｍ ≦Ｗ
Ｕ≦２８０印 を満足するように設定してもよい。
さらに、耐圧が１０００〜１５００Ｖ程度のＩＧＢＴの
場合、チャネル領域の単位面積当りの幅Ｗｕが７一１Ｏ
≦ＷＵ≦１５０ｃｒｎ を満足するように設定してもよ
い。
場合、チャネル領域の単位面積当りの幅Ｗｕが７一１Ｏ
≦ＷＵ≦１５０ｃｒｎ を満足するように設定してもよ
い。
この発明においては、複数の第２半導体領域の相互間隔
りはチャネル領域の長さしの２倍よりも太き（されるの
で、チャネル幅が実効的に減少し、飽和電流’ｃ（ｓ□
）も実効的に減少する。
りはチャネル領域の長さしの２倍よりも太き（されるの
で、チャネル幅が実効的に減少し、飽和電流’ｃ（ｓ□
）も実効的に減少する。
また、第２半導体領域間において該第２半導体領域より
も第１半導体領域の端部に接近する第１導電型の高濃度
領域を設けることにより、Ｄ＞２Ｌの関係が満足されな
くともチャネル幅を実効的に減少できる。
も第１半導体領域の端部に接近する第１導電型の高濃度
領域を設けることにより、Ｄ＞２Ｌの関係が満足されな
くともチャネル幅を実効的に減少できる。
また耐圧クラスが５００〜７５０Ｖ程度のＩＧＢＴにお
いて単位面積当りのチャネル幅ＷＵを１４０ｃｍ ≦
Ｗ≦２８０ｃｍ−’の範囲に収め、あるいは、耐圧クラ
スが１０００〜１５００Ｖ程度のＩＧＢＴにおいて単位
面積当りのチャネル幅Ｗ を７０ｃｍ−１≦Ｗｕ≦１５
０ｃｍ−’の範囲に収めることにより、インバータ用途
に適した短絡耐量、ラッチアップ耐量を有するＩＧＢＴ
が実現できる。
いて単位面積当りのチャネル幅ＷＵを１４０ｃｍ ≦
Ｗ≦２８０ｃｍ−’の範囲に収め、あるいは、耐圧クラ
スが１０００〜１５００Ｖ程度のＩＧＢＴにおいて単位
面積当りのチャネル幅Ｗ を７０ｃｍ−１≦Ｗｕ≦１５
０ｃｍ−’の範囲に収めることにより、インバータ用途
に適した短絡耐量、ラッチアップ耐量を有するＩＧＢＴ
が実現できる。
第１Ａ図はこの発明によるＩＧＢＴの一実施例を示すＴ
面図、第１Ｂ図は第１Ａ図のＤ−Ｄ線に沿った断面図で
ある。この実施例に係るＩＧＢＴはストライブ構造のＮ
チャネル型ＩＧＢＴセルが多数個並列接続された構成を
有している。図示のように、Ｐ型コレクタ層１上にＮ
型バッファ層２およびＮ型エピタキシャル層３が順に形
成されている。Ｎ’ｌエピタキシャル層３の表面には選
択的にＰ型ベース領域４が形成され、さらにこのＰ型ベ
ース領域４の表面には選択的にＮ型エミッタ領域５が形
成されている。Ｎ型エミッタ領域５は、ストライブを周
期的に削除することにより複数の島状の構造となってい
る。削除された部分はバイパス領域１５となる。
面図、第１Ｂ図は第１Ａ図のＤ−Ｄ線に沿った断面図で
ある。この実施例に係るＩＧＢＴはストライブ構造のＮ
チャネル型ＩＧＢＴセルが多数個並列接続された構成を
有している。図示のように、Ｐ型コレクタ層１上にＮ
型バッファ層２およびＮ型エピタキシャル層３が順に形
成されている。Ｎ’ｌエピタキシャル層３の表面には選
択的にＰ型ベース領域４が形成され、さらにこのＰ型ベ
ース領域４の表面には選択的にＮ型エミッタ領域５が形
成されている。Ｎ型エミッタ領域５は、ストライブを周
期的に削除することにより複数の島状の構造となってい
る。削除された部分はバイパス領域１５となる。
ＮＩ４５！工ピタキシヤル層３の表面とＮ型エミッタ領
域５の表面とで挟まれたＰ型ベース領域４の表面近傍の
領域６はチャネル領域として規定される。
域５の表面とで挟まれたＰ型ベース領域４の表面近傍の
領域６はチャネル領域として規定される。
チャネル領域６上にはゲート絶縁膜７が形成され、この
ゲート絶縁Ｉｆ！、 ７は隣接するＩＧＢＴセル間で一
体となるようにＮ型エピタキシャル層３上にも形成され
ている。ゲート絶縁膜７上には例えばポリシリコンから
成るゲート電極８が形成され、またＰ型ベース領域４お
よびＮ型エミッタ領域５の両方に電気的に接続するよう
に例えばアルミなどの金属より成るエミッタ電極９が形
成されている。
ゲート絶縁Ｉｆ！、 ７は隣接するＩＧＢＴセル間で一
体となるようにＮ型エピタキシャル層３上にも形成され
ている。ゲート絶縁膜７上には例えばポリシリコンから
成るゲート電極８が形成され、またＰ型ベース領域４お
よびＮ型エミッタ領域５の両方に電気的に接続するよう
に例えばアルミなどの金属より成るエミッタ電極９が形
成されている。
なお、ゲート電極８およびエミッタ電極９は全ＩＧＯＴ
セルに対してそれぞれ共通に電気的につながった構造と
なっている。また、Ｐ型コレクタ層１の裏面には金属の
コレクタ電極１０が全ＩＧＢＴセルに対して一体に形成
されている。
セルに対してそれぞれ共通に電気的につながった構造と
なっている。また、Ｐ型コレクタ層１の裏面には金属の
コレクタ電極１０が全ＩＧＢＴセルに対して一体に形成
されている。
動作において、コレクタ電極１０に正の電圧、エミッタ
電極９に負の電圧を印加した状態で、ゲート電極８に正
の電圧を印加すると、ゲートｍ極８直下のＰ型ベース領
域４に第２図の斜線で示すように反転層ができ、コレク
タ電極１０からエミッタ電極９に主電流が流れる。反転
層はＮ型エミッタ領域５に対応する部分（すなわちチャ
ネル領域６）だけでなく、バイパス領域１５に対応する
部分にもできるため、Ｎ型エミッタ領域５から反転層を
通ってＮ型エピタキシャル層３に注入される電子はほぼ
４５″の角度で広がる。言い換えれば、Ｎ型エピタキシ
ャル層３からの電子電流は、第２図の矢印で示すように
４５＠の広がりをもってＮ型エミッタ領域５に流入する
。このため、バイパス領域１５の幅（すなわちエミッタ
領域５の相互間隔）Ｄが狭いと、チャネル領域６の幅Ｗ
はパターン上は削減されていても、実効的にはほとんど
減少していないことになる。その様な場合には飽和電流
■。（Ｓａ ｔ ）もほとんど減少せず、短絡耐量の向
上も望めない。
電極９に負の電圧を印加した状態で、ゲート電極８に正
の電圧を印加すると、ゲートｍ極８直下のＰ型ベース領
域４に第２図の斜線で示すように反転層ができ、コレク
タ電極１０からエミッタ電極９に主電流が流れる。反転
層はＮ型エミッタ領域５に対応する部分（すなわちチャ
ネル領域６）だけでなく、バイパス領域１５に対応する
部分にもできるため、Ｎ型エミッタ領域５から反転層を
通ってＮ型エピタキシャル層３に注入される電子はほぼ
４５″の角度で広がる。言い換えれば、Ｎ型エピタキシ
ャル層３からの電子電流は、第２図の矢印で示すように
４５＠の広がりをもってＮ型エミッタ領域５に流入する
。このため、バイパス領域１５の幅（すなわちエミッタ
領域５の相互間隔）Ｄが狭いと、チャネル領域６の幅Ｗ
はパターン上は削減されていても、実効的にはほとんど
減少していないことになる。その様な場合には飽和電流
■。（Ｓａ ｔ ）もほとんど減少せず、短絡耐量の向
上も望めない。
したがって、実効チャネル幅を十分に減少させるために
は、間隔りを十分にとる必要がある。電子電流が４５６
の角度で広がることを考慮すると、実効チャネル幅の減
少のためには Ｄ ＞ ２Ｌ が満足されなければならない。ここでＬはチャネル長で
ある。
は、間隔りを十分にとる必要がある。電子電流が４５６
の角度で広がることを考慮すると、実効チャネル幅の減
少のためには Ｄ ＞ ２Ｌ が満足されなければならない。ここでＬはチャネル長で
ある。
第３Ａ図は上記のことを考慮したこの発明によるＩＧＢ
Ｔの他の実施例を示す平面図、第３Ｂ図は第３Ａ図のＥ
−Ｅ線に沿った断面図である。この実施例では、バイパ
ス領域１５の幅りを先の実施例よりも大きくとることに
より、Ｄ＞２Ｌが十分に満足されるようにしている。こ
れにより実効チャネル幅を減少させ、もって飽和電流■
。（Ｓａｔ）を実効的に減少させることにより、短絡耐
量の向上を図ることができる。もっとも、Ｄ＞２Ｘにな
ると電子電流の流れない領域が発生しオン電圧の大幅な
上昇につながるので、Ｄ＜２Ｘである必要がある。ここ
でＸはＰ型ベース領域４直下のＮ型エピタキシャル層３
の厚みである。したがって、Ｄ＞２Ｌを満足する範囲で
、できるだけ幅りの小さいバイパス領域１５を多数設け
るのが望ましい。
Ｔの他の実施例を示す平面図、第３Ｂ図は第３Ａ図のＥ
−Ｅ線に沿った断面図である。この実施例では、バイパ
ス領域１５の幅りを先の実施例よりも大きくとることに
より、Ｄ＞２Ｌが十分に満足されるようにしている。こ
れにより実効チャネル幅を減少させ、もって飽和電流■
。（Ｓａｔ）を実効的に減少させることにより、短絡耐
量の向上を図ることができる。もっとも、Ｄ＞２Ｘにな
ると電子電流の流れない領域が発生しオン電圧の大幅な
上昇につながるので、Ｄ＜２Ｘである必要がある。ここ
でＸはＰ型ベース領域４直下のＮ型エピタキシャル層３
の厚みである。したがって、Ｄ＞２Ｌを満足する範囲で
、できるだけ幅りの小さいバイパス領域１５を多数設け
るのが望ましい。
第４Ａ図はこの発明によるＩＧＢＴのさらに他の実施例
を示す平面図、第４Ｂ図は第４Ａ図のＦ−Ｆ線に沿った
断面図である。この実施例に係るＩＧＢＴは、Ｐ型ベー
ス領域４の中央部に設けられたＰ＋型ベース領域１４を
有している。Ｐ＋型ベース領域１４の不純物濃度はＰ型
ベース領域１４の不純物濃度の５倍以上にしである。Ｐ
＋型ベース領域１４の端部は、第４Ａ図の一点鎖線より
明らかなように、バイパス領域１５に対応してＰ型ベー
ス領域４の端部に接近しＮ型エミッタ領域５に対応し゛
ＣＰ型ベース領域４の端部から遠ざかる凹凸形状となっ
ている。このＩＧＢＴでは、ベース電極８に１［の電圧
を印加した場合、ベース電極８直ドのＰ型ベース領域４
には反転層ができるが、Ｐ＋型ベース領域１４には反転
層がてきないため、反転層の形状は第５図の斜線で示す
ように凹凸状になる。反転層の四部では電子電流の広が
りが抑えられるため、バイパス領域１５の幅りがＤ＜２
Ｌの範囲まで狭くなっても、実効チャネル幅を減少させ
ることができる。特に、「Ｅ方形なとの多角形構造のＩ
ＧＢＴセルでは、Ｉ Ｇ Ｂ Ｔセルの大きさが小さく
なってくると間隔りを充分にとれなくなってくるため、
この構造が有効となる。
を示す平面図、第４Ｂ図は第４Ａ図のＦ−Ｆ線に沿った
断面図である。この実施例に係るＩＧＢＴは、Ｐ型ベー
ス領域４の中央部に設けられたＰ＋型ベース領域１４を
有している。Ｐ＋型ベース領域１４の不純物濃度はＰ型
ベース領域１４の不純物濃度の５倍以上にしである。Ｐ
＋型ベース領域１４の端部は、第４Ａ図の一点鎖線より
明らかなように、バイパス領域１５に対応してＰ型ベー
ス領域４の端部に接近しＮ型エミッタ領域５に対応し゛
ＣＰ型ベース領域４の端部から遠ざかる凹凸形状となっ
ている。このＩＧＢＴでは、ベース電極８に１［の電圧
を印加した場合、ベース電極８直ドのＰ型ベース領域４
には反転層ができるが、Ｐ＋型ベース領域１４には反転
層がてきないため、反転層の形状は第５図の斜線で示す
ように凹凸状になる。反転層の四部では電子電流の広が
りが抑えられるため、バイパス領域１５の幅りがＤ＜２
Ｌの範囲まで狭くなっても、実効チャネル幅を減少させ
ることができる。特に、「Ｅ方形なとの多角形構造のＩ
ＧＢＴセルでは、Ｉ Ｇ Ｂ Ｔセルの大きさが小さく
なってくると間隔りを充分にとれなくなってくるため、
この構造が有効となる。
次にチャネル幅の減少について定量的な観点から考察を
加える。ＤＣ２２０ＶラインにＩ ＧＢＴを用いる場合
、一般に５００〜７５０ｖの耐圧クラスの製品が使用さ
れる。このクラスのＩ ＧＢＴの通常動作における定格
電流密度は１００Ａ／ａｍ２程度である。一方、ＤＣ４
４０ＶラインにＩＧＢＴを用いる場合には、一般に１０
００〜１５００Ｖの耐圧クラスの製品が使用される。こ
のクラスのＩＧＢＴの通常動作における定格電流密度は
５０Ａ／ｃＩ１１２程度である。以下には、５００〜７
５０Ｖ耐圧クラスを代表して、規格耐圧が５００Ｖで定
格電流密度が１００Ａ／（！Ｉ１１”のＩＧＢＴ （サ
ンプル１ ） 、１０００〜１５００Ｖ耐圧クラスを代
表して、規格耐圧が１００ＯＶで定格電流密度が５０Ａ
／ｃＩ１１２のＩＧＢＴ （サンプル２）について考察
する。
加える。ＤＣ２２０ＶラインにＩ ＧＢＴを用いる場合
、一般に５００〜７５０ｖの耐圧クラスの製品が使用さ
れる。このクラスのＩ ＧＢＴの通常動作における定格
電流密度は１００Ａ／ａｍ２程度である。一方、ＤＣ４
４０ＶラインにＩＧＢＴを用いる場合には、一般に１０
００〜１５００Ｖの耐圧クラスの製品が使用される。こ
のクラスのＩＧＢＴの通常動作における定格電流密度は
５０Ａ／ｃＩ１１２程度である。以下には、５００〜７
５０Ｖ耐圧クラスを代表して、規格耐圧が５００Ｖで定
格電流密度が１００Ａ／（！Ｉ１１”のＩＧＢＴ （サ
ンプル１ ） 、１０００〜１５００Ｖ耐圧クラスを代
表して、規格耐圧が１００ＯＶで定格電流密度が５０Ａ
／ｃＩ１１２のＩＧＢＴ （サンプル２）について考察
する。
一般にＩ ＧＢＴの飽和電流密度ｊ。（ＳａＬ）は、中
位面積当りのチャネル幅Ｗｕに比例する。
位面積当りのチャネル幅Ｗｕに比例する。
ｊＣ（Ｓａｔ） ｃｃＷＵ
第６図の実線はサンプル１のＩ ＧＢＴの飽和電流密度
ｊ （Ａ／ａｍ２）とｊｉｉ位面積当りのチＣ
（Ｓａ ｔ ） ヤネル幅Ｗｕ （ａｍ ）との関係を示すグラフ、
第７図の実線はサンプル２のＩ ＧＢＴの飽和電流密度
ｊＣ（Ｓａｔ） （Ａ／ Ｃｘｎ” ）と単位面積当リ
ノチャネ−■ ル幅Ｗｕ （ｃ＋ｎ ）との関係を示すグラフであ
る。
ｊ （Ａ／ａｍ２）とｊｉｉ位面積当りのチＣ
（Ｓａ ｔ ） ヤネル幅Ｗｕ （ａｍ ）との関係を示すグラフ、
第７図の実線はサンプル２のＩ ＧＢＴの飽和電流密度
ｊＣ（Ｓａｔ） （Ａ／ Ｃｘｎ” ）と単位面積当リ
ノチャネ−■ ル幅Ｗｕ （ｃ＋ｎ ）との関係を示すグラフであ
る。
サンプル１のＩＧＥＴの場合、定格電流密度］００Ａ／
ｃＩＩＩ２に対してピーク電流は一般に３倍以上要求さ
れる。よって飽和電流密度ｊ。（８□）は３０ＯＡ ／
ｃ＋ｎ ２以上でなければならない。従って第６図の
実線のグラフより、単位面積当りのチャネルＩ 幅Ｗ はＷＵ≧１４０ ｃｍ であることが必ザであ
る。一方、サンプル２のＩＧＢＴの場合、定格電流密度
５０ Ａ ／ ａｍ ２に対して一般に３倍以上のピー
ク電流が要求されるから、飽和電流密度ｊＣ（ＳａＬ）
は１５０Ａ／国２以上でなければならない。従って、第
７図の実線のグラフより、単位面積当りのチャネル幅Ｗ
ｕはＷＵ≧７０ｃｎ であることが必要である。
ｃＩＩＩ２に対してピーク電流は一般に３倍以上要求さ
れる。よって飽和電流密度ｊ。（８□）は３０ＯＡ ／
ｃ＋ｎ ２以上でなければならない。従って第６図の
実線のグラフより、単位面積当りのチャネルＩ 幅Ｗ はＷＵ≧１４０ ｃｍ であることが必ザであ
る。一方、サンプル２のＩＧＢＴの場合、定格電流密度
５０ Ａ ／ ａｍ ２に対して一般に３倍以上のピー
ク電流が要求されるから、飽和電流密度ｊＣ（ＳａＬ）
は１５０Ａ／国２以上でなければならない。従って、第
７図の実線のグラフより、単位面積当りのチャネル幅Ｗ
ｕはＷＵ≧７０ｃｎ であることが必要である。
短絡時、ＩＧＢＴに与えられる発熱エネルギーＥＣが成
る値を越えるとそのＩ ＧＢＴは熱破壊する。短絡時の
発熱エネルギーＥｏは次式で求められる。
る値を越えるとそのＩ ＧＢＴは熱破壊する。短絡時の
発熱エネルギーＥｏは次式で求められる。
ＥＣ＝ ｊＣ（Ｓａｔ） ＣＶ
ｖ ｘｔ
ここで■ｃは短絡時にＩＧＢＴのコレクタ・エミッタ間
に印加される電圧、ｔＶは短絡時間である。
に印加される電圧、ｔＶは短絡時間である。
サンプル１のＩＧＢＴの場合、通常動作時の規格耐圧５
００Ｖに対し、短絡時の耐圧は望ましくは最低４００Ｖ
が要求される。またその最低４００Ｖの電圧が負荷を介
さずに直接印加されかつオンした状態で、最低１０μｓ
ｅｃは熱破壊せずに耐えられることが要求される。なぜ
なら、その間に保護回路による保護機能が有効に働くこ
とができるからである。一方、サンプル２のＩＧＢＴの
場合、通常動作時の規格耐圧５００Ｖに対し、短絡時の
耐圧は望ましくは最低８００Ｖが要求される。その最低
８００ Ｖの電圧の短絡印加状態で耐えられる時間はサ
ンプル１のＩ ＧＢＴと同じく最低１０ＩＩＳｅｅが要
求される。
００Ｖに対し、短絡時の耐圧は望ましくは最低４００Ｖ
が要求される。またその最低４００Ｖの電圧が負荷を介
さずに直接印加されかつオンした状態で、最低１０μｓ
ｅｃは熱破壊せずに耐えられることが要求される。なぜ
なら、その間に保護回路による保護機能が有効に働くこ
とができるからである。一方、サンプル２のＩＧＢＴの
場合、通常動作時の規格耐圧５００Ｖに対し、短絡時の
耐圧は望ましくは最低８００Ｖが要求される。その最低
８００ Ｖの電圧の短絡印加状態で耐えられる時間はサ
ンプル１のＩ ＧＢＴと同じく最低１０ＩＩＳｅｅが要
求される。
第６図の一点鎖線は、サンプル１のＩ ＧＢＴに４００
Ｖの電圧を１０μｓｅｃの期間、短絡印加したときの１
１１−位面積当りのチャネル幅Ｗ （ａｎ−Ｉ）と発
熱エネルギーＥ （Ｊｏｕｌｅ／ ａｍ ２）との関
係を示すグラフである。また第７図の一点鎖線は、サン
プル２のＩ ＧＢＴに８００Ｖの電圧を１０μｓｃＣの
期間、短絡印加したときの単位面積当りのチヤネル幅Ｗ
ｕ （ｃｍ ）と発熱エネルギーＥＣ（ＪｏｕＩｃ
／ｃ！ｎ２）との関係を示すグラフである。第６図およ
び第７図中のＸ印は実験による破壊値である。
Ｖの電圧を１０μｓｅｃの期間、短絡印加したときの１
１１−位面積当りのチャネル幅Ｗ （ａｎ−Ｉ）と発
熱エネルギーＥ （Ｊｏｕｌｅ／ ａｍ ２）との関
係を示すグラフである。また第７図の一点鎖線は、サン
プル２のＩ ＧＢＴに８００Ｖの電圧を１０μｓｃＣの
期間、短絡印加したときの単位面積当りのチヤネル幅Ｗ
ｕ （ｃｍ ）と発熱エネルギーＥＣ（ＪｏｕＩｃ
／ｃ！ｎ２）との関係を示すグラフである。第６図およ
び第７図中のＸ印は実験による破壊値である。
第６図および第７図より、サンプル１のＩ ＧＢＴもサ
ンプル２のＩＧＢＴも、発熱エネルギーＥＣがほぼ５
Ｊｏｕｌｅ／ｃｍ２に達すると熱破壊することがわか
る。従って第６図および第７図の一点鎖線のグラフより
、サンプル１．２のＩＧＢＴが熱破壊に耐えるためには
、単位面積当りのチャネル幅Ｗｕは、サンプル】のＩＧ
ＢＴの場合、ｗＵ≦２８０釦 、サンプル２のＩＧＢＴ
の場合、ｗＵ≦１５０ｃｍ−’でなければならない。
ンプル２のＩＧＢＴも、発熱エネルギーＥＣがほぼ５
Ｊｏｕｌｅ／ｃｍ２に達すると熱破壊することがわか
る。従って第６図および第７図の一点鎖線のグラフより
、サンプル１．２のＩＧＢＴが熱破壊に耐えるためには
、単位面積当りのチャネル幅Ｗｕは、サンプル】のＩＧ
ＢＴの場合、ｗＵ≦２８０釦 、サンプル２のＩＧＢＴ
の場合、ｗＵ≦１５０ｃｍ−’でなければならない。
以上のことより、インバータ用途に用いるＩＧＢＴとし
ては、単位面積当りのチャネル幅ｗＵが次のように設計
されることが望ましい。
ては、単位面積当りのチャネル幅ｗＵが次のように設計
されることが望ましい。
耐圧クラス５００〜７５０Ｖ（７）ＩＧＢＴ＝１−１
１、４０ ｃｍ ≦Ｗｏ ≦２８０ｃ＋ｎ耐圧クラス
１０００〜１５００ＶのＩＧＢＴ＝１−１ ７０ｃ＋ｎ ≦Ｗｕ ５１５０ｃｍ 効率的に１１１位面積当りのチャネル幅ＷＵを調整する
ためのＩ ＧＢＴの構造について以下に説明する。第８
Ａ図はこの発明によるＩＧＥＴのさらに他の実施例を示
す１乙面図、第８Ｂ図は第８Ａ図のＧ−Ｇ線に沿った断
面図である。この実施例では、ストライブ構造のＩＧＢ
Ｔセルの片側のＮ型エミッタ領域５を抜き、片側にのみ
ストライブ状のＮ型エミッタ領域５を設けている。こう
することにより、単位面積当りのチャネル幅ＷＵは、両
側にストライブ状のＮ型エミッタ領域５を設けた場合と
比べ、１／２に削減される。チャネル領域６を通って流
れる電子電流の分布をＩ ＧＢＴチップ全体に均一にす
るため、各ＩＧＢＴセルの同じ側にＮ型エミッタ領域５
を設けるのが望ましい。
１０００〜１５００ＶのＩＧＢＴ＝１−１ ７０ｃ＋ｎ ≦Ｗｕ ５１５０ｃｍ 効率的に１１１位面積当りのチャネル幅ＷＵを調整する
ためのＩ ＧＢＴの構造について以下に説明する。第８
Ａ図はこの発明によるＩＧＥＴのさらに他の実施例を示
す１乙面図、第８Ｂ図は第８Ａ図のＧ−Ｇ線に沿った断
面図である。この実施例では、ストライブ構造のＩＧＢ
Ｔセルの片側のＮ型エミッタ領域５を抜き、片側にのみ
ストライブ状のＮ型エミッタ領域５を設けている。こう
することにより、単位面積当りのチャネル幅ＷＵは、両
側にストライブ状のＮ型エミッタ領域５を設けた場合と
比べ、１／２に削減される。チャネル領域６を通って流
れる電子電流の分布をＩ ＧＢＴチップ全体に均一にす
るため、各ＩＧＢＴセルの同じ側にＮ型エミッタ領域５
を設けるのが望ましい。
第９図〜第１２図はこの発明によるＩＧＢＴのさらに他
の実施例を示す甲面図である。これらの実施例における
ＩＧＢＴはマトリクス状に配列された多数の正方形状Ｉ
ＧＢＴセルより成っている。
の実施例を示す甲面図である。これらの実施例における
ＩＧＢＴはマトリクス状に配列された多数の正方形状Ｉ
ＧＢＴセルより成っている。
第９図のＩＧＢＴにおいて、各ＩＧＢＴセルはすべて、
所定割合で設けられたエミッタバイパス領域１５をＨし
ている。第１０図および第１１図のＩＧＢＴは、エミッ
タ領域５を有するＩ ＧＢＴセルと有さないＩＧＢＴセ
ル（すなわちエミッタバイパス領域１５の割合が１００
％であるＩＧＢＴセル）とを含んでいる。第１０図のＩ
ＧＢＴにおいては、エミッタ領域５を有するＩＧＢＴ
セルにさらに所定割合でエミッタバイパス領域１５が設
けられている。第１１図のＩＧＢＴにおいては、エミッ
タ領域５を有するＩＧＢＴセルにはエミッタバイパス領
域１５は設けられていない。第１２図のＩＧＢＴにおい
て、各ＩＧＢＴセルはすべて、１１部にだけエミッタ領
域５を有し、残りの半部はエミッタバイパス領域１５と
なっている。これらの実施例において、エミッタバイパ
ス領域］、 ５ ｄ’）割合は適２３／、に変化されて
もよい。またこれらの実施例を適当に組合せてもよい。
所定割合で設けられたエミッタバイパス領域１５をＨし
ている。第１０図および第１１図のＩＧＢＴは、エミッ
タ領域５を有するＩ ＧＢＴセルと有さないＩＧＢＴセ
ル（すなわちエミッタバイパス領域１５の割合が１００
％であるＩＧＢＴセル）とを含んでいる。第１０図のＩ
ＧＢＴにおいては、エミッタ領域５を有するＩＧＢＴ
セルにさらに所定割合でエミッタバイパス領域１５が設
けられている。第１１図のＩＧＢＴにおいては、エミッ
タ領域５を有するＩＧＢＴセルにはエミッタバイパス領
域１５は設けられていない。第１２図のＩＧＢＴにおい
て、各ＩＧＢＴセルはすべて、１１部にだけエミッタ領
域５を有し、残りの半部はエミッタバイパス領域１５と
なっている。これらの実施例において、エミッタバイパ
ス領域］、 ５ ｄ’）割合は適２３／、に変化されて
もよい。またこれらの実施例を適当に組合せてもよい。
電子電流の分布をＩＧＢＴチップ全体に均一にするため
、エミッタバイパス領域１５はＩＧＢＴチップ全体にで
きるだけ均一に分布させるのが望ましい。またこれらの
実施例のｒＧＢＴセルに第４Ｂ図の断面図に示すＰ＋型
ベース領域１４を併用して、エミッタバイパス領域１５
によるチャネル幅の減少をより実効あらしめるようにし
てもよい。
、エミッタバイパス領域１５はＩＧＢＴチップ全体にで
きるだけ均一に分布させるのが望ましい。またこれらの
実施例のｒＧＢＴセルに第４Ｂ図の断面図に示すＰ＋型
ベース領域１４を併用して、エミッタバイパス領域１５
によるチャネル幅の減少をより実効あらしめるようにし
てもよい。
第１３図はコレクタショート構造を示す断面図図である
。この構造では、Ｎ型エピタキシャル層３の裏面に、Ｐ
型コレクタ層１ａとＮ 型７１７７７層２ａとが交互に
形成され、その上にコレクタ電極１０が全面に形成され
ている。Ｎ型エピタキシャル層３中のキャリアがＮ 型
バッファ層２ａを介して迅速にコレクタ電極１０に引き
出されるため、スイッチング速度が向上する。このよう
なコレクタショート構造を本発明のＩＧＢＴに適用して
もよい。
。この構造では、Ｎ型エピタキシャル層３の裏面に、Ｐ
型コレクタ層１ａとＮ 型７１７７７層２ａとが交互に
形成され、その上にコレクタ電極１０が全面に形成され
ている。Ｎ型エピタキシャル層３中のキャリアがＮ 型
バッファ層２ａを介して迅速にコレクタ電極１０に引き
出されるため、スイッチング速度が向上する。このよう
なコレクタショート構造を本発明のＩＧＢＴに適用して
もよい。
第１４Ａ図〜第１４Ｄ図は、この発明によるＩＧＢＴ
（耐圧クラス５００〜７００ Ｖ）の製造方法の一例を
示す断面図である。まず第１４Ａ図に示すように、０．
００５〜０．０２Ω・Ｃ程度の比抵抗のＰ型゛１′、導
体基板より成るＰ型コレクタ層１上に、０．１Ω・（至
）程度の比抵抗のＮ 型バッファ層２を約２０μｍの厚
みにエピタキシャル成長し、さらにその上に３０Ω・（
７）程度の高比抵抗のＮ型エピタキシャル層３を約６０
μｍの厚みにエピタキシャル成長する。そして、エピタ
キシャル層３上の全面に酸化膜７０を形成し、さらにそ
の上全面にポリシリコン層８０をＣＶＤ法などにより形
成する。
（耐圧クラス５００〜７００ Ｖ）の製造方法の一例を
示す断面図である。まず第１４Ａ図に示すように、０．
００５〜０．０２Ω・Ｃ程度の比抵抗のＰ型゛１′、導
体基板より成るＰ型コレクタ層１上に、０．１Ω・（至
）程度の比抵抗のＮ 型バッファ層２を約２０μｍの厚
みにエピタキシャル成長し、さらにその上に３０Ω・（
７）程度の高比抵抗のＮ型エピタキシャル層３を約６０
μｍの厚みにエピタキシャル成長する。そして、エピタ
キシャル層３上の全面に酸化膜７０を形成し、さらにそ
の上全面にポリシリコン層８０をＣＶＤ法などにより形
成する。
次に、第１４Ｂ図に示すように、酸化膜７０およびポリ
シリコン層８０を選択的にエツチングし、窓９０を開け
る。これにより酸化膜７０およびポリシリコン層８０は
それぞれゲート酸化膜７およびデー１１極８となる。窓
９０の形状は、ストライブ状あるいは、正方形に代表さ
れる多角形状などのＩＧＢＴセルの形状に対応する。こ
の窓９０を通してＰ型不純物をイオン注入法、拡散法な
どによりＮ型エピタキシャル層３に選択的に添加し、ｌ
ＧＢＴセル形状に応じた形状のＰ型ベース領域４を形
成する。
シリコン層８０を選択的にエツチングし、窓９０を開け
る。これにより酸化膜７０およびポリシリコン層８０は
それぞれゲート酸化膜７およびデー１１極８となる。窓
９０の形状は、ストライブ状あるいは、正方形に代表さ
れる多角形状などのＩＧＢＴセルの形状に対応する。こ
の窓９０を通してＰ型不純物をイオン注入法、拡散法な
どによりＮ型エピタキシャル層３に選択的に添加し、ｌ
ＧＢＴセル形状に応じた形状のＰ型ベース領域４を形
成する。
次に図示しないマスクを形成し、Ｎ型不純物をイオン注
入法、拡散法などによりＰ型ベース領域４に選択的に添
加し、前述した各実施例に従った所ｇｌのパターンのＮ
型エミッタ領域５を第１４Ｃ図に示すように形成する。
入法、拡散法などによりＰ型ベース領域４に選択的に添
加し、前述した各実施例に従った所ｇｌのパターンのＮ
型エミッタ領域５を第１４Ｃ図に示すように形成する。
例えば第２図のパターンの場合、Ｎ型エミッタ領域５の
間隔りはＤ＞２ｘＯ，ｌｌ （Ｘｊ、−Ｘｊ□）を満
足するように設定される。ここでＸＪ、およびＸｊｎは
それぞれＰ型ベース領域４およびＮ型エミッタ領域５の
深さを示す。係数の０．８は縦方向の拡散に対する横方
向の拡散の割合を示す。よってｏ、８ （Ｘ ｊ、−
Ｘ ｊｎ）は第２図のチャネル長しに相当することにな
る。
間隔りはＤ＞２ｘＯ，ｌｌ （Ｘｊ、−Ｘｊ□）を満
足するように設定される。ここでＸＪ、およびＸｊｎは
それぞれＰ型ベース領域４およびＮ型エミッタ領域５の
深さを示す。係数の０．８は縦方向の拡散に対する横方
向の拡散の割合を示す。よってｏ、８ （Ｘ ｊ、−
Ｘ ｊｎ）は第２図のチャネル長しに相当することにな
る。
最後に、第１４Ｄ図に示すように、Ｎ型エミッタ領域５
とＰ型ベース領域４の両方にオーミック接触するように
アルミ等の金属より成るエミッタ電極９が形成され、そ
の後、Ｐ型コレクタ層１の裏面にオーミック接触するよ
うにＴｉ−Ｎｉ−Ａｕ等の金属より成るコレクタ電極１
０が形成されて、ＩＧＢＴ装置が完成する。
とＰ型ベース領域４の両方にオーミック接触するように
アルミ等の金属より成るエミッタ電極９が形成され、そ
の後、Ｐ型コレクタ層１の裏面にオーミック接触するよ
うにＴｉ−Ｎｉ−Ａｕ等の金属より成るコレクタ電極１
０が形成されて、ＩＧＢＴ装置が完成する。
なお、第４Ｂ図に示すＰ＋型ベース領域１４を形成する
場合には、第１４Ｂ図の工程と第１４Ｃ図の工程との間
に、Ｐ型ベース領域４を形成するときの注入量よりも十
分に多い量（５倍量」二が望ましい）のＰ型不純物をＰ
型ベース領域４に選択的に注入する工程を追加すればよ
い。
場合には、第１４Ｂ図の工程と第１４Ｃ図の工程との間
に、Ｐ型ベース領域４を形成するときの注入量よりも十
分に多い量（５倍量」二が望ましい）のＰ型不純物をＰ
型ベース領域４に選択的に注入する工程を追加すればよ
い。
また、第１４Ａ図の工程において、Ｐ型半導体基板１上
にＮ＋型バッファ層２．Ｎ型エピタキシャル層３を順次
エピタキシャル成長させる代りに、第１５図に示すよう
に、高比抵抗Ｎ型半導体基板３０の裏面全面にＮ型不純
物を拡散してＮ＋型バッファ層２を形成し、この基板に
Ｐ型゛１′、導体基板より成るＰ型コレクタ層１を貼り
合せてもよい。
にＮ＋型バッファ層２．Ｎ型エピタキシャル層３を順次
エピタキシャル成長させる代りに、第１５図に示すよう
に、高比抵抗Ｎ型半導体基板３０の裏面全面にＮ型不純
物を拡散してＮ＋型バッファ層２を形成し、この基板に
Ｐ型゛１′、導体基板より成るＰ型コレクタ層１を貼り
合せてもよい。
この場合、両基板の貼り合せ面を親水性処理し、続いて
両基板を当接させ熱処理を施すことにより、両基板は容
易に接合される。
両基板を当接させ熱処理を施すことにより、両基板は容
易に接合される。
耐圧クラス１ｏｏｏ −１５００ＶのＩ Ｇ Ｂ Ｔを
製造する場合には、Ｎ型エピタキシャル層３の比抵抗を
６０Ω・（７）、Ｎ型エピタキシャル層３の厚みを１０
０μｍに変更すればよい。Ｐ型コレクタ層１の比抵抗、
Ｎ＋型バッファ層２の比抵抗およびＮ＋型バッファ層２
の厚みは上述した耐圧クラス５００〜７５０ｖのＩＧＢ
Ｔの場合と同様である。
製造する場合には、Ｎ型エピタキシャル層３の比抵抗を
６０Ω・（７）、Ｎ型エピタキシャル層３の厚みを１０
０μｍに変更すればよい。Ｐ型コレクタ層１の比抵抗、
Ｎ＋型バッファ層２の比抵抗およびＮ＋型バッファ層２
の厚みは上述した耐圧クラス５００〜７５０ｖのＩＧＢ
Ｔの場合と同様である。
なお、上記実施例ではＮチャネル型ＩＧＢＴについて説
明したが、Ｐチャネル型ＩＧＢＴにもこの発明が適用で
きることは勿論である。
明したが、Ｐチャネル型ＩＧＢＴにもこの発明が適用で
きることは勿論である。
本発明は以上のように構成されているので、以−ドのよ
うな効果を奏する。
うな効果を奏する。
請求項１のＩＧＢＴによれば、複数の第２半導体（ＨＪ
！ｉ域の相互間隔りはチャネル長しの２倍よりも大きく
されるので、チャネル幅が実効的に減少し、従って飽和
電流も実効的に減少する。その結果、ＩＧＢＴの短絡耐
量、ラッチアップ耐量を効果的に高めることができると
いう効果がある。
！ｉ域の相互間隔りはチャネル長しの２倍よりも大きく
されるので、チャネル幅が実効的に減少し、従って飽和
電流も実効的に減少する。その結果、ＩＧＢＴの短絡耐
量、ラッチアップ耐量を効果的に高めることができると
いう効果がある。
また、請求項２のＩＧＢＴによれば、第２半導体領域間
において該第２半導体領域よりも第１半導体領域の端部
に接近する第１導電型の高濃度領域を設けたので、Ｄ＞
２Ｌの関係が満足されなくともチャネル幅を実効的に減
少できる。その結果、請求項１のＩ ＧＢＴと同様、短
絡耐量、ラッチアップ耐量を効果的に高めることができ
るという効果がある。
において該第２半導体領域よりも第１半導体領域の端部
に接近する第１導電型の高濃度領域を設けたので、Ｄ＞
２Ｌの関係が満足されなくともチャネル幅を実効的に減
少できる。その結果、請求項１のＩ ＧＢＴと同様、短
絡耐量、ラッチアップ耐量を効果的に高めることができ
るという効果がある。
また、請求項３では耐圧クラスが５００〜７５０ Ｖ程
度のＩＧＢＴにおいて単位面積当りのチャー１刊 ネル幅Ｗ を１４０ｃｍ ≦ｗ、≦２８０ ｃｍ
の範囲に収め、あるいは、請求項４では耐圧クラスが１
０００〜＋５００Ｖ程度のＩＧＥＴにおいて単位面積当
りのチャネル幅Ｗを７０印 ≦Ｗｕ≦１５０ ｃｍの範
囲に収めたので、インバータ用途に適した短絡耐量、ラ
ッチアップ耐量を有するＩＧＢＴが得られるという効果
がある。
度のＩＧＢＴにおいて単位面積当りのチャー１刊 ネル幅Ｗ を１４０ｃｍ ≦ｗ、≦２８０ ｃｍ
の範囲に収め、あるいは、請求項４では耐圧クラスが１
０００〜＋５００Ｖ程度のＩＧＥＴにおいて単位面積当
りのチャネル幅Ｗを７０印 ≦Ｗｕ≦１５０ ｃｍの範
囲に収めたので、インバータ用途に適した短絡耐量、ラ
ッチアップ耐量を有するＩＧＢＴが得られるという効果
がある。
第１Ａ図はこの発明によるＩ ＧＢＴの一実施例を示す
甲面図、第１Ｂ図は第１Ａ図のＤ−Ｄ線に沿った断面図
、第２図はチャネル領域を流れる電子電流の様子を示す
一１１面図、第３Ａ図および第４Ａ図はこの発明による
ＩＧＥＴの他の実施例を示す甲面図、第３Ｂ図および第
４Ｂ図はそれぞれ第３Ａ図のＥ−Ｅ線および第４Ａ図の
Ｆ−Ｆ線に沿った断面図、第５図は反転層のでき方を示
す平面図、第６図および第７図は単位面積当りのチャネ
ル幅と飽和電流密度および発熱エネルギーとの関係を示
すグラフ、第８Ａ図はこの発明によるＩＧＢＴのさらに
他の実施例を示す平面図、第８Ｂ図は第８Ａ図のＧ−Ｇ
線に沿った断面図、第９図ないし第１２図はこの発明に
よるＩ ＧＢＴのさらに他の実施例を示す平面図、第１
３図はコレクタショート構造を示す断面図、第１４Ａ図
ないし第１４Ｄ図はこの発明によるＩＧＢＴの製造方法
の一例を示す断面図、第１５図は製造工程における変形
例を示す説明図、第１６Ａ図は従来のＩＧＢＴを示す平
面図、第１６Ｂ図は第１６Ａ図のＡ−Ａ線に沿った断面
図、第１７図はＩＧＢＴを用いたインバータ装置を示す
回路図、第１８図はＩＧＢＴとＭＯＳＦＥＴの飽和電流
を示すグラフ、第１９図はＩＧＢＴの短絡試験を示す波
形図、第２０図および第２１図は従来のエミッタバイパ
ス構造を示す甲面図である。 図において、１はＰ’Ｓコレクタ層、２はＮ＋型バッフ
ァ層、３はＮ５工ピタキシヤル層、４はＰ型ベース領域
、５はＮ型エミッタ領域、６はチャネル領域、７はゲー
ト絶縁膜、８はゲート電極、９はエミッタ電極、１０は
コレクタ電極、１５はバイパス領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 進 Ｏ贅 釈 区 し〆 −ＮｒＱ寸０■トω■Ｏ 第５図 第６図 第７図 単位面積当りのチャネル幅Ｗ、（ｃｍ７’）第９図 第１０図 第１１図 第１２図 第１４Ａ図 第１４８図 第１５図 第１７図 第１６Ａ図 第１６８図 エミッタ ゲート コレクタ 州 ′″″″ 第２０図 第２１図 手続補正書（自発）
甲面図、第１Ｂ図は第１Ａ図のＤ−Ｄ線に沿った断面図
、第２図はチャネル領域を流れる電子電流の様子を示す
一１１面図、第３Ａ図および第４Ａ図はこの発明による
ＩＧＥＴの他の実施例を示す甲面図、第３Ｂ図および第
４Ｂ図はそれぞれ第３Ａ図のＥ−Ｅ線および第４Ａ図の
Ｆ−Ｆ線に沿った断面図、第５図は反転層のでき方を示
す平面図、第６図および第７図は単位面積当りのチャネ
ル幅と飽和電流密度および発熱エネルギーとの関係を示
すグラフ、第８Ａ図はこの発明によるＩＧＢＴのさらに
他の実施例を示す平面図、第８Ｂ図は第８Ａ図のＧ−Ｇ
線に沿った断面図、第９図ないし第１２図はこの発明に
よるＩ ＧＢＴのさらに他の実施例を示す平面図、第１
３図はコレクタショート構造を示す断面図、第１４Ａ図
ないし第１４Ｄ図はこの発明によるＩＧＢＴの製造方法
の一例を示す断面図、第１５図は製造工程における変形
例を示す説明図、第１６Ａ図は従来のＩＧＢＴを示す平
面図、第１６Ｂ図は第１６Ａ図のＡ−Ａ線に沿った断面
図、第１７図はＩＧＢＴを用いたインバータ装置を示す
回路図、第１８図はＩＧＢＴとＭＯＳＦＥＴの飽和電流
を示すグラフ、第１９図はＩＧＢＴの短絡試験を示す波
形図、第２０図および第２１図は従来のエミッタバイパ
ス構造を示す甲面図である。 図において、１はＰ’Ｓコレクタ層、２はＮ＋型バッフ
ァ層、３はＮ５工ピタキシヤル層、４はＰ型ベース領域
、５はＮ型エミッタ領域、６はチャネル領域、７はゲー
ト絶縁膜、８はゲート電極、９はエミッタ電極、１０は
コレクタ電極、１５はバイパス領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 進 Ｏ贅 釈 区 し〆 −ＮｒＱ寸０■トω■Ｏ 第５図 第６図 第７図 単位面積当りのチャネル幅Ｗ、（ｃｍ７’）第９図 第１０図 第１１図 第１２図 第１４Ａ図 第１４８図 第１５図 第１７図 第１６Ａ図 第１６８図 エミッタ ゲート コレクタ 州 ′″″″ 第２０図 第２１図 手続補正書（自発）
Claims (4)
- （１）第１および第２主面を有する第１導電型の第１半
導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域の表面に選択的に形成された複数の
第２導電形の第２半導体領域とを備え、前記第２半導体
層の表面と前記第２半導体領域の表面とで挟まれた前記
第１半導体領域の表面近傍の領域はチャネル領域として
規定され、 前記複数の第２半導体領域の相互間隔Ｄと、前記第２半
導体層の表面と前記第２半導体領域の表面との間の距離
により規定される前記チャネル領域の長さＬとは、Ｄ＜
２Ｌの関係を満足し、前記チャネル領域上に形成された
絶縁膜と、前記絶縁膜上に形成された制御電極と、 前記第１および第２半導体領域上に形成された第１主電
極と、 前記第１半導体層の第２主面上に形成された第２主電極
とをさらに備える絶縁ゲート型バイポーラトランジスタ
。 - （２）第１および第２主面を有する第１導電型の第１半
導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域の表面に選択的に形成された複数の
第２導電形の第２半導体領域とを備え、前記第２半導体
層の表面と前記第２半導体領域の表面とで挟まれた前記
第１半導体領域の表面近傍の領域はチャネル領域として
規定され、 少なくとも前記第２半導体領域間の前記第１半導体領域
の表面に形成され、前記第１半導体領域よりも十分に高
い不純物濃度を有し、前記第２半導体領域間においては
前記第２半導体領域よりも前記第１半導体領域の端部に
接近する第１導電型の高濃度領域と、 前記チャネル領域上に形成された絶縁膜と、前記絶縁膜
上に形成された制御電極と、 前記第１および第２半導体領域上に形成された第１主電
極と、 前記第１半導体層の第２主面上に形成された第２主電極
とをさらに備える絶縁ゲート型バイポーラトランジスタ
。 - （３）耐圧が５００〜７５０Ｖ程度の絶縁ゲート型バイ
ポーラトランジスタであって、 第１および第２主面を有する第１導電型の第１半導体層
と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域の表面に選択的に形成された第２導
電形の第２半導体領域とを備え、 前記第２半導体層の表面と前記第２半導体領域の表面と
で挟まれた前記第１半導体領域の表面近傍の領域はチャ
ネル領域として規定され、 前記第２半導体層の表面と前記第２半導体領域の表面と
の対向端に沿った長さにより規定される前記チャネル領
域の幅Ｗに関し、その単位面積当りの値Ｗ＿ｕは１４０
ｃｍ＾−＾１≦Ｗ＿ｕ≦２８０ｃｍ＾−＾１を満足し、 前記チャネル領域上に形成された絶縁膜と、前記絶縁膜
上に形成された制御電極と、 前記第１および第２半導体領域上に形成された第１主電
極と、 前記第１半導体層の第２主面上に形成された第２主電極
とをさらに備える絶縁ゲート型バイポーラトランジスタ
。 - （４）耐圧が１０００〜１５００Ｖ程度の絶縁ゲート型
バイポーラトランジスタであって、 第１および第２主面を有する第１導電型の第１半導体層
と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域の表面に選択的に形成された第２導
電形の第２半導体領域とを備え、 前記第２半導体層の表面と前記第２半導体領域の表面と
で挟まれた前記第１半導体領域の表面近傍の領域はチャ
ネル領域として規定され、 前記第２半導体層の表面と前記第２半導体領域の表面と
の対向端に沿った長さにより規定される前記チャネル領
域の幅Ｗに関し、その単位面積当りの値Ｗ＿ｕは７０ｃ
ｍ＾−＾１≦Ｗ＿ｕ≦１５０ｃｍ＾−＾１を満足し、 前記チャネル領域上に形成された絶縁膜と、前記絶縁膜
上に形成された制御電極と、 前記第１および第２半導体領域上に、形成された第１主
電極と、 前記第１半導体層の第２主面上に形成された第２主電極
とをさらに備える絶縁ゲート型バイポーラトランジスタ
。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133202A JPH02312280A (ja) | 1989-05-26 | 1989-05-26 | 絶縁ゲート型バイポーラトランジスタ |
| US07/401,827 US5023691A (en) | 1989-05-26 | 1989-09-01 | Insulated gate bipolar transistor |
| EP95114058A EP0690512B1 (en) | 1989-05-26 | 1990-05-23 | Insulated gate bipolar transistor and method for fabricating the same |
| DE69025990T DE69025990T2 (de) | 1989-05-26 | 1990-05-23 | Bipolarer Transistor mit isolierter Steuerelektrode und Verfahren zu dessen Herstellung |
| EP90109810A EP0405138B1 (en) | 1989-05-26 | 1990-05-23 | Insulated gate bipolar transistor and method of making the same |
| DE69034157T DE69034157T2 (de) | 1989-05-26 | 1990-05-23 | Bipolartransistor mit isolierter Gate-Elektrode und Verfahren zur Herstellung |
| US07/648,902 US5170239A (en) | 1989-05-26 | 1991-01-31 | Insulated gate bipolar transistor having high short-circuit SOA and high latch-up current |
| US07/926,378 US5391898A (en) | 1989-05-26 | 1992-08-10 | Insulated gate bipolar transistor having high short-circuit and latch-up withstandability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133202A JPH02312280A (ja) | 1989-05-26 | 1989-05-26 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312280A true JPH02312280A (ja) | 1990-12-27 |
Family
ID=15099119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133202A Pending JPH02312280A (ja) | 1989-05-26 | 1989-05-26 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5023691A (ja) |
| EP (2) | EP0405138B1 (ja) |
| JP (1) | JPH02312280A (ja) |
| DE (2) | DE69025990T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397858B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 절연게이트 바이폴라 트랜지스터 |
| KR100455363B1 (ko) * | 1997-10-22 | 2005-06-07 | 페어차일드코리아반도체 주식회사 | 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법 |
| JP2005236113A (ja) * | 2004-02-20 | 2005-09-02 | Denso Corp | Ｍｏｓ型半導体装置およびそれを備えた点火装置 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2013012783A (ja) * | 2012-10-10 | 2013-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2016162780A (ja) * | 2015-02-26 | 2016-09-05 | サンケン電気株式会社 | 半導体装置 |
| CN117038708A (zh) * | 2023-09-28 | 2023-11-10 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其制备方法 |
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