JPH08316480A - 高耐圧半導体素子 - Google Patents
高耐圧半導体素子Info
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- JPH08316480A JPH08316480A JP5503096A JP5503096A JPH08316480A JP H08316480 A JPH08316480 A JP H08316480A JP 5503096 A JP5503096 A JP 5503096A JP 5503096 A JP5503096 A JP 5503096A JP H08316480 A JPH08316480 A JP H08316480A
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Abstract
供すること。 【解決手段】第1導電型の第1の半導体層と、前記第1
の半導体層の第1の主面に選択的に形成された第2導電
型の第2の半導体層と、前記第1の半導体層の第2の主
面に形成された第1導電型の第3の半導体層と、前記第
2導電型の第2の半導体層上に設けられた第1の電極
と、前記第1導電型の第3の半導体層上に設けられた第
2の電極とを具備し、 前記第2の半導体層は注入効率
が比較的高い第1の領域と、注入効率が比較的低い第2
の領域とを含み、前記第1の領域は前記第2の領域によ
り取り囲まれ、前記第1の電極は少なくとも前記第1の
領域に接続されている。
Description
ド、IGBT、サイリスタなどの高耐圧半導体素子に関
する。
高耐圧ダイオード(第1の従来の高耐圧ダイオード)の
要部断面構造、ならびに同素子内の不純物濃度分布およ
びオン状態のキャリア濃度分布を示している。
ース層1の一方の面にはP+ 型アノード層2を介してア
ノード電極4が形成され、他方の面にはN+ 型カソード
層3を介してカソード電極5が形成されている。
の場合、各部の不純物濃度および寸法は、N- 型ベース
層1は不純物濃度1.0×1013〜1.8×1013/c
m3、厚み450〜900μm、P+ 型アノード層2お
よびN+ 型カソード層3は表面濃度1×1019/c
m3 、厚み14〜70μmに設定される。
100A/cm2 程度の電流でオン電圧約2.6Vが得
られる。高耐圧特性は接合終端部をベベル構造とするこ
とで達成されている。
注入状態においてN- 型ベース層1内には多量のキャリ
アが蓄積している。そのキャリア分布は図9に示す通り
である。特に電子注入および正孔注入があるN+ 型カソ
ード層3およびP+ 型アノード層2の近傍で高いキャリ
ア濃度を示す。
結果、逆バイアスを印加したオフ時には大きい逆回復電
流が流れる。例えば、上述した素子パラメータの場合、
逆方向印加電圧1000V、電流変化率di/dt=−
200A/μs・cm2 でオフした時に、100A/c
m2 程度の大きな逆回復電流が流れる。したがって、こ
の逆回復電流により大きい電力を消費し、発熱を生じ
る。これは、高速スイッチングを妨げる原因となる。
方法として、P+ 型アノード層2の表面不純物濃度を下
げ、その厚みを薄くすることが有効であることは知られ
ている(例えば、IEEE TRANSACTIONS OF ELECTRON DEVI
CES. VOL-23, NO.8 pp.945-949, 1976, M,Naito et a
l., “High Curren t Characteristics of Asymmetrica
l P-i-N Diodes Having Low Foward Voltage Drop
s”)。
効率を下げることによって、逆回復時の初期に空乏層が
広がる接合付近のキャリアをオン状態で少なくしておく
ことができるためといわれる。
濃度を下げることは、アノード電極4とのオーミックコ
ンタクトを十分に低くすることを困難にし、オン特性を
悪化させることになる。電力用として必要な良好なオー
ミックコンタクトをとるためには、P+ 型アノード層2
の表面濃度を1×1019/cm3 程度にすることが必要
である。
てしかも厚みを薄くすると、逆バイアス印加時にP+ 型
アノード層2内に伸びる空乏層がアノード電極4にまで
達する状態になり、十分な高耐圧特性が得られなくな
る。
の持つ問題を解決するために、他の高耐圧ダイオード
(第2の従来の高耐圧ダイオード)が提案された。図1
0(a)(b)は、第2の従来の高耐圧ダイオードのア
ノード側平面図とそのA−A´断面図である。
選択的に高濃度のP型のアノード層(エミッタ層)が拡
散形成されている。アノード層は、N- 型ベース層1に
拡散形成されたP+ 型アノード層(P+ エミッタ層)本
体であるP+ 型層21 と、その表面部に拡散形成された
より高濃度のP++型層22 により構成されている。
(a)に示すように。ストライプパターンを持った複数
本の高濃度のN++型層6が拡散形成されている。そし
て、P++型層22 およびN++型層6に同時にコンタクト
するようにアノード電極4が形成されている。
ド層に対して低抵抗のオーミックコンタクトを取るため
のコンタクト層である。また、N++型層6は、アノード
層2からN- 型ベース層1への正孔注入の面積を減少さ
せ、電子を排出するための電流ブロッキング層である。
したがって、P++型層22 とN++型層6は、低抵抗接触
と正孔注入量の兼ね合いで所定の面積比をもって互いに
分散した状態で形成される。
高濃度のN+ 型カソード層3が全面に形成され、これに
カソード電極5が形成されている。N- 型ベース層1の
アノード側に露出する面は、酸化膜7で覆われている。
の例を説明する。図11は、この第2の従来例のダイオ
ードのアノード側のP++型層22 とこれに隣接するN++
型層6からなる基本構成部分の断面と、そのA−A´断
面、B−B´断面の不純物濃度分布を示している。
物濃度1×1013/cm3 であり、P+ 型層21 は拡散
深さ1.5μm、表面濃度1×1017/cm3 であり、
P++型層22 は拡散深さ0.3μm、表面濃度1×10
19/cm3 であり、N++型層6は拡散深さ0.4μm、
表面濃度1×1020/cm3 であり、N+ 型カソード層
3は拡散深さ15μm、表面濃度1×1019/cm3 で
ある。
ト抵抗ρは、 500Ω/□<ρ<20000Ω/□ の範囲に設定することが望ましい。
6の幅d1 と、P++型層22 の幅d2 とは、d1 ≦d2
に設定されるが、この従来例ではd1 =d2 である。ま
た、逆回復時の電流集中を考慮して、d1 <15μmに
設定することが望ましい。これにより、破壊耐量の向上
が図られる。
および形状寸法に設定した高耐圧ダイオードのオン状態
(高注入状態)でのN- 型ベース層1内でのキャリア濃
度分布が、第1の従来の高耐圧ダイオードのそれ(破
線)と共に示されている。
ば、アノード層が、従来に比べると低濃度のP+ 型層2
1 を主体とし、かつアノード層からの正孔注入を抑制す
るブロッキング層としてN++型層6を設けたことによっ
て、図11に示すように高注入状態においては、N- 型
ベース層1内でのキャリア濃度分布が、カソード側で1
×1017/cm3 であるのに対して、アノード側ではこ
れより一桁以上少ない1×1016/cm3 程度になる。
このようにN- 型ベース層1内でのアノード側でのキャ
リア濃度が少なくなる結果、逆回復特性が改善される。
ードの逆回復特性を第1の従来の高耐圧ダイオードと比
較して示している。これは電流密度100A/cm
2 (オン電圧2.6V)で、印加電圧1000V、di
/dt=−200A/μs・cm2 での波形である。図
12から、第2の従来の高耐圧ダイオードによれば、逆
回復電流を小さく保つことができ、逆回復特性を改善で
きることが分かる。
グ層としてN++型層6を形成したことにより、逆回復時
に寄生トランジスタ効果が生じる可能性がある。これ
は、図13に示すように、逆回復電流がアノード層のP
+ 型層21 内を横方向に流れて、P+ 型層21 とN++型
層6とから成る接合がビルトイン電圧(0.5V)以上
の順方向バイアスとなることにより発生する。したがっ
て、これを抑制することが必要である。
電圧降下VR の値は、N++型層6直下のP+ 型層21 の
シート抵抗ρp+と、そこを流れる電流密度iと、N++型
層6の幅d1 を用いて、 VR =ρp+(i/2)(d1 2 /4) と表すことができる。この電圧VR がビルトイン電圧
(0.5V)よりも小さければ、N++P+ N- N+ の寄
生トランジスタが動作することはなく、スイッチング損
失が低減される。
条件を、N++型層6およびP++型層22 の分散配置のあ
らゆる場合を想定してより一般化して説明すれば、次の
ようになる。
m2 〕、N++型層6直下のP+ 型層21のシート抵抗ρ
p+(Ω/□)、N++型層6の領域の点の集合をA
(a)、N++型層6の領域とP++型層22 の領域との境
界上の点の集合をB(b)とする。
dabとして、 D=max.(min dab) を満たす距離D[cm]、およびN++型層6とP+ 型層
21 と間の接合電圧Vj[V]としたとき、 Vj>ρp+(i/2)D2 を満たせばよい。
する条件をシート抵抗ρp+とN++型層6の幅d1 との関
係で示したものである。アノード層のP+ 型層21 のシ
ート抵抗が20000Ω/□の場合で、電流密度(電流
集中がある場合にはその最大電流値と同じ)が100A
/cm2 であるとき、d1 =15μmで、Vj=0.5
Vとなる。
が寄生トランジスタ効果を抑制するために必要である。
電流密度が200A/cm2 のときは、d1 <7.5μ
m、さらに電流密度が500A/cm2 のときは、d1
<3μmとする。
いときは、d1 を比較的大きく選ぶことができる。一
方、素子面積が大きく、電流集中がある場合には、d1
は小さく、例えば、3μm以下に選ぶことが望ましい。
ダイオードにおいては、寄生トランジスタ効果を抑制す
るために、d1 を3μm以下と非常に小さな値に設定せ
ざるを得なかった。
2 の直下においても、N++型層6の直下よりわずかに多
い程度にとどまり、電流密度が高くなると大きなオン電
圧が発生するという問題があった。
ドでは、オン特性の改善(例えば、オン電圧の低減)と
逆回復特性の改善(例えば、逆回復電流の低減)の両立
が困難であった。
の高耐圧ダイオードと同じオン電圧に設定しようとする
と、キャリアライフタイムを大きくせざるを得ないの
で、逆回復の際に逆回復電流は小さいもの、テイル電流
が長い間流れて大きな電力損失を発生する問題があっ
た。
を改良した第3の従来の高耐圧ダイオードの基本構成部
分の断面と、そのA−A´断面、B−B´断面の不純物
濃度分布を示している。
第2の従来の高耐圧ダイオードでN++型層6を形成した
部分に、表面不純物濃度を下げ、その厚みを薄くしたP
- 型アノード層23 が拡散形成されている。
深さ5μm、表面濃度4×1018/cm3 であり、P-
型アノード層23 は拡散深さ1μm、表面濃度5×10
15/cm3 である。また、P- 型アノード層23 のシー
ト抵抗ρは、 500Ω/□<ρ<20000Ω/□ の範囲に設定することが望ましい。
ノード層23 の幅d1 と、P+ 型アノード層21 の幅d
2 とはd1 ≦d2 に設定されるが、具体的にこの第3の
従来の高耐圧ダイオードではd1 =d2 である。
および形状寸法に設定した高耐圧ダイオードのオン状態
(高注入状態)でのA−A´断面、B−B´断面に沿っ
たN- 型ベース層1内でのキャリア濃度分布も示されて
いる。この第3の従来の高耐圧ダイオードにおいても、
アノード側でのキャリア濃度が少なくなっているので、
逆回復特性が改善される。
を大きくすると、第1の従来の高耐圧ダイオードで、P
- 型アノード層2の表面濃度を下げた場合と同様に、P
- 型アノード層23 内部に空乏層が大きく広がり、逆バ
イアス印加時にリーク電流が大きくなる。
流との関係をd1 をパラメータとして示したものであ
る。d1 が小さな場合には、P+ 型アノード層21 から
広がる空乏層によりP- 型アノード層23 がシールドさ
れるので、リーク電流は小さくなる。しかし、d1 =3
μmになるとシールド効果が薄れリーク電流が増大して
しまう。
においても、逆バイアス印加時のリーク電流を減らすた
めに、d1 を3μm以下と非常に小さな値に設定せざる
を得なかった。
の従来例と同様なキャリアプロファイルとなり、逆回復
特性が改善されないという問題が生じる。したがって、
第3の従来の高耐圧ダイオードでも、オン特性の改善と
逆回復特性の改善の両立が困難であった。
を改良した第4の従来の高耐圧ダイオードの基本構成部
分の断面と、そのA−A´,B−B´断面の不純物濃度
分布とオン状態でのキャリア濃度分布を示している。
第2の従来の高耐圧ダイオードでN++型層6を形成した
部分に、拡散層を形成せずにショットキーコンタクト8
を形成して電子電流だけが流れるようにしている。
ても、アノード側でのキャリア濃度が少なくなっている
ので逆回復特性が改善されるが、第3の従来の高耐圧ダ
イオードと同様に、d1 を大きくすると、逆バイアス印
加時にリーク電流が増大するという問題がある。
場合も、第2の従来の高耐圧ダイオードの場合と同様
に、A−A‘断面のキャリア蓄積量はB−B’断面より
わずから多い程度にとどまるため、電流密度が高くなる
と、大きなオン電圧が発生するという問題が生じる。し
たがって、第4の従来の高耐圧ダイオードでも、オン特
性の改善と逆回復特性の改善の両立が困難であった。
イオードにおいても、第1の従来の高耐圧ダイオードと
同じオン電圧に設定しようとすると、第2の従来の高耐
圧ダイオードの場合と同様に、キャリアライフタイムを
大きくせざるを得ないので、逆回復の際に逆回復電流は
小さいもの、テイル電流が長い間流れて大きな電力損失
を発生する問題が生じる。
素子構造を示す断面図である。図中、41は高抵抗のN
- 型基板を示しており、N- 型基板41の表面にはP型
エミッタ層42が形成され、このP型エミッタ層42の
表面にはアノード電極49が設けられたP+ 型コンタク
ト層45が形成されている。一方、N- 型基板41の裏
面にはカソード電極50が設けられたN+ 型エミッタ層
43が形成されている。
- 型基板41の表面にはP--型リサーフ層46がP型エ
ミッタ層42に接して形成されている。また、P--型リ
サーフ層46の外側にはN+ 型ストッパー層47が設け
られ、このN+ 型ストッパー層47にはストッパ電極5
1が設けられている。なお、図中、48は絶縁膜を示し
ている。
イオードには以下のような問題がある。すなわち、順方
向通電状態において、急激に逆電圧を印加して阻止状態
に回復させようとすると、空乏層が広がる際に最も高電
界となるP型エミッタ層42の端部のD点付近に素子周
辺部に存在していた残留キャリアが集中する。これによ
り、局所的にアバランシェ電流が流れて素子が破壊され
るなどの問題がある。
圧ダイオードでは、高抵抗のN- 型ベース層でのキャリ
ア蓄積に起因してオフ時に大きな逆回復電流が流れ、逆
回復特性が劣化するという問題があった。そこで、この
ような問題を解決するべく、種々の高耐圧ダイオードが
提案され、それなりの効果も期待できたが、いずれの高
耐圧ダイオードも逆回復特性およびオン特性の改善の両
立は困難であるという問題があった。
時に素子周辺部に存在していた残留キャリアが、P型エ
ミッタ層の端部付近に集中し、局所的にアバランシェ電
流が流れて素子が破壊されるという問題があった。
で、オフ時の素子周辺部の残留キャリアによる破壊を回
避できる高耐圧半導体素子、ならびにオン電圧を低く抑
えながら逆方向特性の改善の図れる高耐圧半導体素子を
提供することを目的とする。
に、本発明(請求項1)に係る高耐圧半導体素子は、第
1と第2の主面を有する第1導電型の第1の半導体層
と、前記第1の半導体層の前記第1の主面に選択的に形
成された第2導電型の第2の半導体層と、前記第1の半
導体層の前記第2の主面に形成された第1導電型の第3
の半導体層と、前記第2導電型の第2の半導体層上に設
けられた第1の電極と、前記第1導電型の第3の半導体
層上に設けられた第2の電極とを具備し、前記第2の半
導体層は注入効率が比較的高い第1の領域と、注入効率
が比較的低い第2の領域とを含み、前記第1の領域は前
記第2の領域により取り囲まれ、前記第1の電極は少な
くとも前記第1の領域に接続されていることを特徴とす
る。
前記第1の領域と前記第2の領域の両方に接続されてい
てもよい。
子は、第2導電型の第2の半導体層(エミッタ層)にお
いて、第1の領域と、この第1の領域を囲むとともに、
これに接するように第1導電型の第1の半導体層(ベー
ス層)の表面に形成され、かつ逆電圧印加時に完全空乏
化を起こさない、第1の領域よりも低濃度の第2の領域
とを有している。すなわち、通常の第2導電型エミッタ
層(本発明では第1の領域に相当)の周りに、それより
も低濃度の別の第2導電型エミッタ層(本発明の第2の
領域)を設けている。
域のキャリア注入は従来よりも少なくなり、順方向通電
時における第2導電型エミッタ層の端部付近、つまり、
第2の領域の端部付近のキャリア密度は従来よりも低く
なる。
は低減されるので、逆回復時に第2導電型エミッタ層の
端部付近が最も高電界となっても、キャリア集中による
局所的なアバランシェ電流で素子が破壊されるという問
題は生じない。
半導体素子は、第1と第2の主面を有する第1導電型の
第1の半導体層と、前記第1の半導体層の前記第1の主
面に選択的に形成された第2導電型の第2の半導体層
と、前記第1の半導体層の前記第2の主面に選択的に形
成された注入効率が比較的高い第1導電型の第3の半導
体層と、前記第2導電型の第2の半導体層上に設けられ
た第1の電極と、前記第1導電型の第3の半導体層上に
設けられた第2の電極とを具備し、前記第3の半導体層
は前記第2の半導体層を前記第2の主面に投影した領域
に含まれることを特徴とする。
子では、第2導電型の第2の半導体層(エミッタ層)の
端部が前記第1導電型の第3の半導体層(エミッタ層)
の端部より外側に形成されているので、順方向通電時に
おける第2導電型エミッタ層の端部付近のキャリア密度
は従来よりも低くなる。
は低減されるので、逆回復時に第2導電型エミッタ層の
端部付近が最も高電界となっても、キャリア集中による
局所的なアバランシェ電流で素子が破壊されるという問
題は生じない。
耐圧半導体素子は、第1と第2の主面を有する第1導電
型の第1の半導体層と、前記第1の半導体層の前記第1
の主面に選択的に形成された第2導電型の第2の半導体
層と、前記第1の半導体層の前記第2の主面に形成され
た第1導電型の第3の半導体層と、前記第2導電型の第
2の半導体層上に設けられた第1の電極と、前記第1導
電型の第3の半導体層上に設けられた第2の電極とを具
備し、前記第2の半導体層は注入効率の比較的高い複数
の第1の領域と、周期構造の注入効率低下手段を有して
注入効率が比較的低い複数の第2の領域とを含み、前記
複数の第1の領域と前記複数の第2の領域とが交互に配
列されていることを特徴とする。
前記第3の半導体層により取り囲まれるように形成され
た注入効率が比較的高い第1導電型の第4の半導体層を
さらに具備し、前記第4の半導体層は前記第2の半導体
層を前記第2の主面に投影した領域に含まれるようにし
てもよい。
の半導体層(エミッタ層)から第1導電型の第1の半導
体層(ベース層)への、第2導電型エミッタ層の多数キ
ャリアと同極性のキャリアの注入効率をいう。
ミッタ電流ブロッキング層、低濃度アノード層、ショッ
トキーコンタクトおよびこれらの組合わせである。
でも良い。この場合、エミッタ注入効率を決定する寸法
等の調整によって、第1の領域よりも第2の領域の方が
エミッタ注入効率が低くなるようにする。
ベース層内の高注入状態でのキャリア拡散長の3倍以内
の大きさであることが望ましい。このようにすると、第
1の領域から注入されたキャリアが、第1導電型ベース
層内で広がりをもって流れるようになるので、オン電圧
の上昇を効果的に抑制できる。これは本発明者等が初め
て見出した事実である。
り、第1の領域の中央部は第2の領域から離れるのでエ
ミッタ注入効率が高くなり、素子全体のエミッタ注入効
率は大きくなる。
ッタ注入効率の高い第1の領域内にキャリアが蓄積する
ので、従来よりも低いオン電圧が得られ、オン特性が改
善される。
とから、キャリアライフタイムを大きくする必要はない
ので、テイル電流が長い間流れて大きな電力損失が発生
する問題は生じない。
することにより、逆回復時には、第1の領域と第2の領
域との間で電流の2次元的な再分布が起こり、逆回復電
流が小さく保たれるので、逆回復特性が改善される。
導体素子は、第1と第2の主面を有する第1導電型の第
1の半導体層と、前記第1の半導体層の前記第1の主面
に選択的に形成された第2導電型の第2の半導体層と、
前記第1の半導体層の前記第2の主面に形成された第1
導電型の第3の半導体層と、前記第2の半導体層上に選
択的に形成された第1の電極と、前記第3の半導体層上
に形成された第2の電極と、前記第2の半導体層の端部
領域の1部に、前記端部領域の電位を検出するために前
記第1の電極と隔離されて形成された第3の電極とを具
備することを特徴とする。
の第2の半導体層(エミッタ層)端部の電位を常時モニ
ターできるため、逆回復時の電流集中による電位上昇を
観測でき、これを主素子(例えばIGBTなど)のゲー
ト回路にフィードバックすることにより、逆回復の速さ
を制御し、ダイオードの破壊が防止できる。
態を説明する。
の実施形態に係る高耐圧ダイオードの素子構造を示す平
面図および断面図である。図1(a)はアノード側の平
面図、図1(b)はそのA−A´断面図である。また、
図2は、同高耐圧ダイオードの要部断面構造とオン状態
のキャリア濃度分布を示す図である。
子構造として、第2の従来の高耐圧ダイオードのそれを
用いたものであり、図10、図11と対応する部分は同
じ符号を付してあり、詳細な説明は省略する。
(a)の基本構造を持つ高エミッタ注入効率の第1の注
入領域9(第1のエミッタ注入領域)と、図2(b)の
基本構造が繰り返された低エミッタ注入効率の第2の注
入領域10(第2のエミッタ注入領域)とが交互に配置
されている。
が動作しないように、N++層(電流ブロッキング層)6
の幅d1 を例えば3μm以下に設定している。第2の領
域10の幅W2 は、例えば、高注入状態でのN- 型ベー
ス層1内のキャリア拡散長Laが130μmならば、そ
の3倍の390μmより小さく選ぶとオン電圧の増加を
効果的に抑制することができる。
第2の領域10の幅を相当な大きさに設定することがで
きるため、第1の領域9と第2の領域10で蓄積される
キャリア濃度分布に図2(c)で示すような大きな差が
生じる。
の高耐圧ダイオード(図9)と同様に、N- 型ベース層
1内に多量のキャリアが蓄積され、第2の領域10で
は、第2の従来の高耐圧ダイオード(図11)と同様
に、N- 型ベース層1内でのアノード側のキャリア濃度
が少なくなる。その結果、電流密度が高くなっても、第
1の領域9に蓄積されたキャリアにより十分に低いオン
電圧が実現できる。
の逆回復特性を第1の従来の高耐圧ダイオード(第1の
従来例)および第2の従来の高耐圧ダイオード(第2の
従来例)と比較して示している。
来例よりも逆回復電流(アノード電流)がゼロになるま
での時間が短くなり、また、第1の従来例よりも逆回復
電流のピーク値が小さくなることが分かる。これは、実
施形態のダイオードでは、逆回復時に第1の領域9と第
2の領域10との間で電流の2次元的な再分布が起こる
からである。
もオン電圧を低くできるので、逆回復の際にテイル電流
が流れる時間を短くすることができ、電力損失を小さく
することができる。
第2の領域10の幅W2 とN- 型ベース層内のキャリア
拡散長Laとオン電圧との関係を示す図である。図4に
示すように、第2の領域の幅W2が、高注入状態でのN
- 型ベース層1内のキャリア拡散長Laの3倍以内であ
れば、オン電圧の増加は見られない。したがって、オン
電圧の増加を抑制するためには、W2 /La≦3に設定
するのが望ましい。
領域10の中のアノード側パターンの例を示す図であ
る。これらのパターンのいずれを選ぶ場合にも、第2の
従来例の説明で述べたような条件を考慮して寄生トラン
ジスタの発生を抑制することが重要である。
第2の領域10とを交互に配置したが、領域の形状およ
び配置パターンは種々変形することができる。図6で
は、第2の領域10の中に矩形状の第1の領域9を配置
している。この他、これら領域の形は図5と同様にスト
ライプ状でも矩形状でも水玉状でもかまわない。
密度を低減するために、ダイオード領域の端部には、エ
ミッタ注入効率の低い第2の領域10を配置したが、こ
の配置の仕方も種々変更することができる。領域の寸
法、領域を配置する場合の間隔なども、素子特性の要請
によって変更することができる。
は、図2(a)で示すような均一なP+ 型アノード層2
を形成したが、第1の領域9でも、図2(b)で示すよ
うな基本構造を用いて、第2の領域10よりも注入効率
が高くなるように、d1 ,d2の寸法を設定すれば、同
様の効果が得られる。
減するために、ダイオード領域の端部に配置する第2の
領域10の注入効率をダイオード領域の中央部に配置す
る第2の領域10のそれよりも低く設定すれば、ダイオ
ードの逆回復時の破壊耐量を高くすることができる。
持ち、d1 ,d2 の寸法を種々変えて3種類以上の注入
効率を持つ領域を設定し、これらの領域をそれらの寸
法、形状、配置パターンを種々変えて配置しても同様の
効果が得られ、さらに微妙な最適化を図ることができ
る。
の実施形態に係る高耐圧ダイオードの素子構造を示す断
面図である。本実施形態の高耐圧ダイオードが第1の実
施形態のそれと異なる点は、アノード側のみならず、カ
ソード側にも第1の領域、第2の領域を設けたことにあ
る。
が高い第1の領域としてのN+ 型層31 およびこれより
高濃度の領域N++型層32 と、N++型層32 と交互に形
成され、電子の注入効率が低い第2の注入領域としての
P++型層(電流ブロッキング層)11とから構成されて
いる。
型ベース層1内のキャリア濃度がアノード側、カソード
側共に従来より低くなるので、逆回復特性はより改善さ
れる。また、本実施形態では、図7に示すように、接合
終端領域のカソード側(図下側)表面には高エミッタ注
入効率の第1の領域はなく、低エミッタ注入効率の第2
の領域だけが配置されており、接合終端領域の電流密度
を低下させ、ダイオードの逆回復時の破壊耐量を高めて
いる。
ミッタ注入効率の第2の領域(正孔の注入効率が低い第
2の領域)は、カソード側の高エミッタ注入効率の第2
の領域(電子の注入効率が低い第2の領域)と対向する
ように形成されているが、この位置関係は種々変更する
ことができる。また、一方の面では第2の領域のみを形
成してもよいし、ダイオード領域端部に配置する第2の
領域10の注入効率をダイオード流域の中央部に配置す
る第2の領域10のそれよりも低く設定して、ダイオー
ドの逆回復時の破壊耐量を高くすることも可能である。
の実施形態に係る逆導通型IGBTの素子構造を断面図
である。本実施形態の逆導通型IGBTは、大きく分け
て、IGBT領域と、逆導通ダイオード領域とに分かれ
ている。
- 型ベース層1の表面に選択的にP型層(Pベース層)
12が形成され、その表面部にN++型層(ソース層)1
3が形成されている。
ース層1に挟まれた領域のP型層(Pベース層)12上
にゲート絶縁膜14を介してゲート電極15が形成され
ている。N++型層(ソース層)13にかかるようにP型
層(Pベース層)12の高濃度部分が拡散形成され、I
GBTのラッチアップ動作を防止している。P型層(P
ベース層)12表面にはP++型層22 が形成され、N++
型層(ソース層)13とともにソース電極17にオーミ
ック接続されている。
バッファ層22が形成され、その中に選択的にP+ 型層
(ドレイン層)16が形成されている。N型バッファ層
22はドレイン電極18にオーミック接続している。
16の内部に第1の実施形態の高耐圧ダイオードのアノ
ード側表面に形成したのと同様の構造を採用している。
すなわち、P+ 型層(ドレイン層)16内部には、その
表面部にN++型層(電流ブロッキング層)6により注入
効率を下げた第2の領域10と注入効率の高い第1の領
域9が形成されている。
となるゲート電極15の下に注入効率の高い第1の領域
9を配置し、それ以外の部分には注入効率の低い第2の
領域10を配置することによって、余分なキャリア蓄積
を避けている。
説明する。N- 型ベース層1の表面に選択的にP型層2
1 が形成され、その表面部には注入効率を制御するため
の第1の領域および第2の領域が配置され、そして、こ
れら第1、第2の領域に逆導通ダイオードのアノード電
極4がオーミック接続されている。
たN型バッファ層22の表面にはP++型層(電流ブロッ
キング層)11によりエミッタ注入効率を下げた第2の
領域とエミッタ注入効率の高い第1の領域とが形成され
ている。これら第1、第2の領域にはIGBTのドレイ
ン電極18がオーミック接続している。このIGBTの
ドレイン電極18は逆導通ダイオードのカソード電極と
して働く。
域との間には、逆導通ダイオード領域の残留キャリアが
IGBT領域に拡散しないように、キャリア拡散長に比
べて十分に長い隔離領域が設けられている。
た直後に、ソース電極17とドレイン電極18との間に
印加される電圧の極性が反転しても、IGBTのソース
電極17から排出されるリーク電流を十分に低くでき
る。
P- 型層(リサーフ層)20を形成して電界を緩和して
いる。また、接合終端領域にも同じ理由でP- 型層(リ
サーフ)20を形成して高耐圧を実現している。なお、
N++型層21は空乏層の伸びを止めるためのチャネルス
トッパ層である。
レイン層からの正孔の注入が抑えられることにより、ド
レイン電極18近傍のキャリア蓄積が低減されてターン
オフ特性が改善される。
側、カソード側の注入効率を第1の領域および第2の領
域により自由に決められるので、ダイオード特性をIG
BT特性とは独立して設定することができる。
ムを制御する電子線照射などの方法では、IGBT領域
と逆導通ダイオード領域のキャリアライフタイムを別々
に制御することは困難なので、注入効率をパターンで決
められる本発明の方法は複合化素子のそれぞれの素子の
特性を独立に最適化できるという意味で非常に有効な方
法である。
構成する基本構造として、図2(b)の構造を用いてき
たが、これに代えて図15、図17の構造やそれらを変
形した構造を用いても同様の効果が得られる。
散、電子線照射、プロトンやヘリウム照射などを組み合
わせて素子内部のキャリアライフタイムを変化させて、
さらに特性を向上させることも可能である。
実施形態で示したように、本発明のエミッタ構造(ダイ
オードのアノード構造)を種々の半導体素子のエミッタ
に適用すれば、ターンオフ損失(逆回復特性)とオン電
圧のトレードオフを改善することができる。
4の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。なお、図68の高耐圧ダイオードと対応
する部分には図68と同一符号を付してあり、詳細な説
明は省略する。
の端部(破線)よりも内側にN+ 型エミッタ層43の端
部が形成されていることにある。また、N+ 型エミッタ
層43の端部の外側に形成されているN型バッファ層4
4は、逆電圧印加時に空乏層がカソード電極50に達す
る(パンチスルー)のを防いでいる。
高い順方向通電時にはカソード側からの電子注入は主に
N+ 型エミッタ層43からしかおこらないため、P型エ
ミッタ層42の端部のD点付近のキャリア密度は低くな
る。
界点となっても、キャリア集中による局所的なアバラン
シェ電流で素子が破壊されるという問題は生じない。な
お、N+ 型エミッタ層43の端部とP型エミッタ層42
の端部とが一致していても良い。
5の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。本実施形態の高耐圧ダイオードが第4の
実施形態のそれと異なる点は、P--型リサーフ層46の
代わりに、P型ガードリング層52を用いて、高耐圧特
性を持たせていることにある。本実施形態でも、P型エ
ミッタ層42の端部のD点付近のキャリア密度が低くな
るので、先の実施形態と同様の効果が得られる。
6の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。本実施形態の高耐圧ダイオードが第4の
実施形態のそれと異なる点は、N型バッファ層44がな
いことにある。パンチスルーの心配のない厚いN- 型層
(基板)41を用いれば、このような構造の高耐圧ダイ
オードを問題なく実現できる。
7の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。本実施形態の高耐圧ダイオードが第6の
実施形態のそれと異なる点は、P--型リサーフ層46の
代わりに、P型ガードリング層52を用いて、高耐圧特
性を持たせていることにある。この実施例でも、P型エ
ミッタ層42の端部D点付近のキャリア密度が低くなる
ので、先の実施例と同様な効果が得られる。
8の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。本実施形態の高耐圧ダイオードが第4の
実施形態のそれと異なる点は、N型バッファ層44の代
わりに、絶縁膜48を用いてパンチスールーを防いでい
ることである。本実施形態でも、P型エミッタ層42の
端部のD点付近のキャリア密度が低くなるので、先の実
施形態と同様な効果が得られる。
9の実施形態に係る高耐圧ダイオードの素子構造を示す
断面図である。本実施形態の高耐圧ダイオードが第5の
実施形態のそれと異なる点は、P--型リサーフ層46の
代わりに、P型ガードリング層52を用いて高耐圧特性
を持たせている。本実施形態でも、P型エミッタ層42
の端部のD点付近のキャリア密度が低くなるので、先の
実施形態と同様な効果がえられる。
第10の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態の特徴は、第1のP型エ
ミッタ層42とP--型リサーフ層46の間、つまり、第
1のP- 型エミッタ層42の周りに低濃度の第2のP-
型エミッタ層53を設けたことにある。
電圧印加時に完全空乏化しない範囲で濃度を低く抑えて
注入効率を下げている。ここがP--型リサーフ層46層
とは根本的に違う。
ッタ層53のキャリア注入が小さくなるため、順方向通
電時にD点付近のキャリア密度が低くなっている。した
がって、逆回復時にD点付近が最高電界点となっても、
キャリア集中による局所的なアバランシェ電流で素子が
破壊されるという問題は生じない。
第11の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態の高耐圧ダイオードが第
10の実施形態のそれと異なる点は、P--型リサーフ層
46の代わりに、P型ガードリング層52を用いて、高
耐圧特性を持たせていることにある。本実施形態でも、
P型エミッタ層42の端部のD点付近のキャリア密度が
低くなるので、先の実施形態と同様の効果が得られる。
第12の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態の特徴は、P型エミッタ
層42内の端部付近に電子排出用のN+ 層54が形成さ
れていることにある。
にD点付近の電子がN+ 層54から素子外に排出される
ため、この端部付近のキャリア密度が低くなる。したが
って、逆回復時にD点付近が最高電界点となっても、キ
ャリア集中による局所的なアバランシェ電流で素子が破
壊されるという問題は生じない。
第13の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態の高耐圧ダイオードが第
12の実施形態のそれと異なる点は、P--型リサーフ層
46の代わりに、P型ガードリング層52を用いて、高
耐圧特性を持たせていることにある。本実施形態でも、
P型エミッタ層42の端部付近のD点付近のキャリア密
度が低くなるので、先の実施形態と同様の効果が得られ
る。
第14の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態は第1の実施形態と第1
0の実施形態とを組み合わせ例である。すなわち、本実
施形態の高耐圧ダイオードは、図1の高耐圧ダイオード
において、P型エミッタ層21 の周りにそれに接するよ
うに低濃度の別のP型エミッタ層46を形成した構成に
なっている。
型エミッタ層53は逆電圧印加時に完全空乏化しない範
囲で濃度を低く抑えて注入効率を下げている。本実施形
態によれば、第1の実施形態の効果の他に、P- 型エミ
ッタ層53を設けたことにより破壊耐量が高くなるとい
う効果が得られる。
第15の実施形態に係る高耐圧ダイオードの素子構造を
示す断面図である。本実施形態は第1の実施形態と第4
の実施形態とを組み合わせた例である。すなわち、本実
施形態の高耐圧ダイオードは、図1の高耐圧ダイオード
において、P型エミッタ層21 の端部よりも内側にN型
エミッタ層3の端部が位置するようにしたものである。
なお、上記2つの端部の位置が一致していても良い。
果に他に以下の効果が得られる。すなわち、P型エミッ
タ層21 の端部付近が最高電界点となっても、キャリア
集中が起こらないので、破壊耐量が向上するという効果
が得られる。
第16の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、逆電圧
印加時に完全空乏化するように設計された電界緩和用の
P--型リサーフ層46を設けている。この構造の特徴
は、P型エミッタ層42とP--型リサーフ層46の間
に、低注入効率のP- 型エミッタ層53を設け、かつア
ノード電極49をP型エミッタ層42のみにコンタクト
させて、P- 型エミッタ層53にはコンタクトさせてい
ないことである。
3の低濃度化によるキャリア注入の低下とともに、この
P- 型エミッタ層53の横方向抵抗57のためD点付近
でのキャリア注入が制限されるという2重の効果によっ
て、順方向通電時にD点付近のキャリア密度が低くなっ
ている。このため逆回復時にD点が最高電界点となって
もキャリアの集中が起こらず破壊に対して強い構造とな
る。
良好な順方向特性を維持しながら、破壊耐量の向上が可
能となる。
耐圧ダイオードの断面図である。この変形例では、P--
型リサーフ層46の代わりに電界緩和のためのP型ガー
ドリング層52が設けられている以外は、上記実施形態
と同じである。
わる高耐圧ダイオードの素子構造を示す断面図である。
この変形例ではP- 型エミッタ層53がP型エミッタ層
42を取り囲むように形成してある。この場合でも図3
0と同じ効果が得られる。
耐圧ダイオードの断面図である。この変形例では、P--
型リサーフ層46の代わりに電界緩和のためのP型ガー
ドリング層52が設けられている以外は、上記第2の変
形例と同じである。
第17の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、電界緩
和用のP--型リサーフ層46を設けている。この構造の
特徴は、P型エミッタ層42内の周辺部表面に注入効率
調整用のN型層56を設け、かつアノード電極49をP
型エミッタ層42のみにコンタクトさせていることであ
る。
層56の拡散深さを調整することにより、N型層56直
下のP型エミッタ層42の不純物量を調整できるため、
キャリア注入効率の低下が可能となる。
ッタ層42の横方向抵抗57によりD点付近でのキャリ
ア注入が制限されるという2重の効果により、順方向通
電時にD点付近のキャリア密度が低くなっている。この
ため逆回復時にD点が最高電界点となってもキャリアの
集中がおこらず破壊に対して強い構造となる。なお、こ
のN型層56は複数個並べて配置されていても構わな
い。
イオードの断面図である。この変形例では、P--型リサ
ーフ層46の代わりに電界緩和のためのP型ガードリン
グ層52が設けられている以外は、上記実施形態と同じ
である。
第18の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、電界緩
和用のP--型リサーフ層46を設けている。この構造の
特徴は、P型エミッタ層42内の周辺部表面をRIEな
どのプロセスにより一定量除去し、かつアノード電極4
9をP型エミッタ層42のみにコンタクトさせているこ
とである。
調整することにより、除去部直下のP型エミッタ層42
の不純物量を調整できるため、キャリア注入効率の低下
が可能となる。またこの場合も、上記効果に加えP型エ
ミッタ層42の横方向抵抗57によりD点付近でのキャ
リア注入が制限されるという2重の効果により、順方向
通電時にD点付近のキャリア密度が低くなっている。こ
のため逆回復時にD点が最高電界点となってもキャリア
の集中がおこらず破壊に対して強い構造となる。
イオードの断面図である。この変形例では、P--型リサ
ーフ層46の代わりに電界緩和のためのP型ガードリン
グ層52が設けられている以外は、上記実施形態と同じ
である。
第19の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、電界緩
和用のP--型リサーフ層46を設けている。この構造の
特徴は、素子周辺部のP型エミッタ層421 を分離し、
かつアノード電極49も分離してフィールドプレート電
極58を設けたことである。この構造においては、分離
したことにより素子周辺部のP型エミッタ層421 から
はキャリア注入が起こらないため、順方向時にD点付近
のキャリア密度が抑えられる。このため逆回復時にD点
が最高電界点になってもキャリアの集中が起こらず破壊
に対して強い構造となる。なお分離したことによってE
点の電界は強くなるが、この分離距離が短ければ影響の
ない範囲に抑えることができる。
イオードの断面図である。この変形例では、P--型リサ
ーフ層46の代わりに電界緩和のためのP型ガードリン
グ層52が設けられている以外は、上記実施形態と同じ
である。
第20の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、電界緩
和用のP--型リサーフ層46を設けている。
ード電極49とフィールドプレート電極58を高抵抗膜
(ポリシリコン膜等)59で接続したことである。この
構造においては、高抵抗膜59によってフィールドプレ
ート電極58の電位がアノード電極49と同電位に固定
されるためE点での電界強度が低下する。また、高抵抗
膜59があることによって素子周辺部のP型エミッタ層
421 からはキャリア注入が起こらないため、順方向時
にD点付近のキャリア密度が抑えられる。このため逆回
復時にD点が最高電界点になってもキャリアの集中が起
こらず破壊に対して強い構造となる。
イオードの断面図である。この変形例では、P--型リサ
ーフ層46の代わりに電界緩和のためのP型ガードリン
グ層52が設けられている以外は、上記実施形態と同じ
である。
第21の実施形態に係わる高耐圧ダイオードの断面図で
ある。この例では高耐圧特性を持たせるために、電界緩
和用のP--型リサーフ層46を設けている。
端部(波線で示す)よりも内側にN+ 型エミッタ層43
の端部が形成されていることである。その外側に形成さ
れているN型バッファ層44は逆電圧印加時に空乏層が
カソード電極50に達する(パンチスルー)のを防いで
いる。またN+ 型エミッタ層43はN型バッファ層43
よりも深く形成されている。
3の端部がP型エミッタ層42の端部よりも内側に設定
され、かつ深く形成されている。これにより、主電流が
N-型基板41を横切って流れる距離および電流広がり
を小さくでき、点Dの直下付近のN- 型基板41の厚み
が大きく採れる。従って点D付近では、逆回復時に空乏
層が大きく広がるので電界強度が低くなり、N型バッフ
ァ層44によるキャリア注入量の低減との二重の効果に
より、高い破壊耐量が実現される。
わる高耐圧ダイオードの断面図である。この変形例で
は、P--型リサーフ層46の代わりに電界緩和のための
P型ガードリング層52が設けられている以外は、上記
実施形態と同じである。
わる高耐圧ダイオードの構成を示す断面図である。図4
2と基本的には変わらないが、この例ではN型バッファ
層44が省略されている。パンチスルーの心配がない厚
い基板であれば、この構造が可能である。図45は、本
実施形態の第3の変形例に係わる高耐圧ダイオードの右
半分の断面図である。この変形例では、第2の変形例の
P--型リサーフ層46の代わりに電界緩和のためのP型
ガードリング層52が設けられている以外は、第2の変
形例と同じである。
オードの素子構造を改良して逆回復時における破壊を防
止するものであった。これから説明する実施形態は、素
子内部の周辺で残留キャリアによる破壊が生じる前に、
その破壊の前兆を検出できる端子を備えた高耐圧ダイオ
ードに関するものである。本発明の骨子は、高耐圧ダイ
オードのP型エミッタ層周辺部の電位が電流集中により
上昇するのを検出し、これをIGBTなどの主素子のゲ
ート回路にフィードバックすることにより、逆回復の速
さを制御し、破壊を防止することにある。このために、
素子周辺部のP型エミッタ層上にアノード電極と分離し
た検出端子が具備される。
第22の実施形態の高耐圧ダイオードの断面図である。
この実施形態では、高耐圧特性を持たせるために、逆電
圧印加時に完全空乏化するように設計された電界緩和用
P--型リサーフ層46が設けられている。
42の端部にアノード電極49とは独立した検出電極6
0を設けていることである。この構造においては、逆回
復時に電流集中が点D付近で起きると、集中した電流で
P型エミッタ層42の横方向抵抗57とで発生する電圧
降下を検出端子60で検出することができ、電流集中が
起こったことがわかる。この信号を後述する使用法のよ
うに利用すれば、電流集中を回避しダイオードの破壊が
防止できる。
リサーフ層46上にある電極(フィールドプレート電
極)にはアノード電位を与えるが、この実施形態では検
出電極60とアノード電極49の電位差が大きくは違わ
ない場合を考えており、検出電極60の電位で代用して
いる。
例を示す回路図である。一般的には、本発明のダイオー
ドはインバータに利用されるが、説明の簡略化のために
図示したチョッパ回路で説明する。ダイオード71と負
荷インダクタンス69に循環電流74が流れている状態
で、主素子70をオンすることによってダイオード71
の逆回復が始まる。
42端部で電流集中が起こると、前述のメカニズムで検
出端子の電位が上昇する。この電位を検出し、絶縁増幅
器72を介して主素子70のゲート回路73にフィード
バックして主素子のターンオンを止めてやれば電流集中
によるダイオード71の破壊を防止することができる。
程度(検出電極電位)に応じて主素子70のゲート電圧
を連続的に変化させるようにシーケンスを組めば、逆回
復の速さを制御し、装置の動作は止めずにすませること
もできる。
イオードの断面図である。この例では、電界緩和のため
にP型ガードリング層52が設けられている以外はFI
G.46と同じである。
第23の実施形態の高耐圧ダイオードの断面図である。
この構造における特徴はP型エミッタ層42とP--型リ
サーフ層46の間に、逆電圧印加時に完全空乏化しない
ように設計されたP- 型エミッタ層53が設けられてい
ることであり、それ以外は図46と同じである。この構
造においては、P-型エミッタ層53の横方向抵抗57
が大きいため電流集中の検出が容易に行える。
第24の実施形態の高耐圧ダイオードの断面図である。
この構造における特徴はP型エミッタ層42内の周辺部
表面に横方向抵抗57調整用のN型層56が設けられて
いることであり、それ以外は図46と同じである。この
構造においては、N型層56の拡散深さを調整すること
により、除去部直下のP型エミッタ層42の横方向抵抗
57を調整できるため、電流集中の検出感度が調整でき
る。
第25の実施形態の高耐圧ダイオードの断面図である。
この構造における特徴は、P型エミッタ層42内の周辺
部表面がRIEなどによりに一定量除去されていること
であり、それ以外は図46と同じである。この構造にお
いては、除去部の深さを調整することにより、除去部直
下のP型エミッタ層42の横方向抵抗57を調整できる
ため、電流集中の検出感度が調整できる。
第26の実施形態の高耐圧ダイオードの断面図である。
この構造における特徴は、P型エミッタ層42とP型層
65の間に、P- 型エミッタ層53が設けられているこ
とであり、それ以外は図46と同じである。この構造に
おいては、このP- 型エミッタ層53の横方向抵抗57
が大きいため、電流集中の検出が容易に行える。
第27の実施形態の高耐圧ダイオードの断面図である。
この構造における特徴は、P型エミッタ層42とP型層
65を完全分離し、抵抗性膜67を介して電気的に接続
することであり、それ以外は図46と同じである。この
構造においては、この抵抗性膜67の抵抗により、電流
集中の検出が容易に行える。
0をフィールドプレート電極として用いる場合について
述べたが、これ以降は、アノード電極49をフィールド
プレート電極として用いる場合について述べる。
第28の実施形態の高耐圧ダイオードの平面図であり、
図中のA−A’線、B−B’線に沿った断面図を図55
および図56にそれぞれ示す。この構造における特徴
は、第2の絶縁膜63で検出電極60を覆うことにより
アノード電極49をフィールドプレート電極として利用
し、検出電極60の電位を観測するために第2のアノー
ド電極61を1部開口していることであり、それ以外は
図46と同じである。なお、参照番号64は検出電極6
0の電位を測定するための取り出し電極である。
発明の第29の実施形態の高耐圧ダイオードの断面図で
あり、図54のA−A’線、B−B’線に沿った断面図
にそれぞれ相当する。この構造における特徴は、第2の
絶縁膜63で検出電極60を覆うことによりアノード電
極49をフィールドプレート電極として利用し、検出電
極60の電位を観測するために第2のアノード電極61
を1部開口していることであり、それ以外は図49と同
じである。
発明の第30の実施形態の高耐圧ダイオードの断面図で
あり、図54のA−A’線、B−B’線に沿った断面図
にそれぞれ相当する。この構造における特徴は、第2の
絶縁膜63で検出電極60を覆うことによりアノード電
極49をフィールドプレート電極として利用し、検出電
極60の電位を観測するために第2のアノード電極61
を1部開口していることであり、それ以外は図50と同
じである。
発明の第31の実施形態の高耐圧ダイオードの断面図で
あり、図54のA−A’線、B−B’線に沿った断面図
にそれぞれ相当する。この構造における特徴は、第2の
絶縁膜63で検出電極60を覆うことによりアノード電
極49をフィールドプレート電極として利用し、検出電
極60の電位を観測するために第2のアノード電極61
を1部開口していることであり、それ以外は図51と同
じである。
発明の第32の実施形態の高耐圧ダイオードの断面図で
あり、図54のA−A’線、B−B’線に沿った断面図
にそれぞれ相当する。この構造における特徴は、第2の
絶縁膜63で検出電極60を覆うことによりアノード電
極49をフィールドプレート電極として利用し、検出電
極60の電位を観測するために第2のアノード電極61
を1部開口していることであり、それ以外は図52と同
じである。
発明の第33の実施形態の高耐圧ダイオードの断面図で
あり、図54のA−A’線、B−B’線に沿った断面図
にそれぞれ相当する。この構造における特徴は、第2の
絶縁膜63で検出電極60を覆うことによりアノード電
極49をフィールドプレート電極として利用し、検出電
極60の電位を観測するために第2のアノード電極61
を1部開口していることであり、それ以外は図53と同
じである。
第34の実施形態の高耐圧ダイオードの平面図である。
この構造における特徴は検出電極60を分割し、それぞ
れの電位を測定できるようにしていることである。この
構造においては、局所的な電流集中が起きた場合にも感
度よく検出できるという利点がある。多くの場合電流集
中はコーナー部分で生じるため、実際に検出に使用する
箇所はコーナー部の4カ所だけとすることもできる。
れるものではない。例えば、上記実施形態では、主とし
て高耐圧ダイオードの場合について説明したが、本発明
は、該素子と同様のダイオード構造を有するサイリスタ
やバイポーラパワートランジスタやIGBT等の他の高
耐圧半導体素子にも適用できる。
型、第2導電型をP型とした場合の実施形態であるが、
第1導電型をP型、第2導電型をN型としても良い。
で、種々変形して実施できる。
によれば、第2導電型エミッタ層において、第1の領域
と、第1の領域を囲むとともに、これに接するように第
1導電型ベース層の表面に形成され、かつ逆電圧印加時
に完全空乏化を起こさない、第1の領域よりも低濃度の
第2の領域を設けることにより、上記端部付近の残留キ
ャリアを低減でき、破壊耐量や逆回復特性を改善され
る。
導電型エミッタ層の端部が前記第1導電型エミッタ層の
端部より外側に形成されているので、順方向通電時にお
ける第2導電型エミッタ層の端部付近のキャリア密度は
従来よりも低くなる。したがって、上記端部付近の残留
キャリアは低減されるので、逆回復時に第2導電型エミ
ッタ層の端部付近が最も高電界となっても、キャリア集
中による局所的なアバランシェ電流で素子が破壊される
という問題は生じない。
第1導電型ベース層内に、注入効率の比較的高い第1の
領域と、周期構造の注入効率低下手段を有し、注入効率
の比較的低い第2の領域とを具備した第2導電型のエミ
ッタ層を形成することにより、素子全体のエミッタ注入
効率が大きくなり、オン特性を改善できる。また、逆回
復時には、第1の領域と第2の領域との間で電流の2次
元的な再分布が起こり、逆回復電流が小さく保たれるの
で、逆回復特性が改善される。
導電型の第2の半導体層(エミッタ層)端部の電位を常
時モニターできるため、逆回復時の電流集中による電位
上昇を観測でき、これを主素子(例えばIGBTなど)
のゲート回路にフィードバックすることにより、逆回復
の速さを制御し、ダイオードの破壊が防止できる。
ドの平面図およびそのA−A´断面図
状態のキャリア濃度分布を示す図
従来の高耐圧ダイオードおよび第2の従来の高耐圧ダイ
オードと比較して示す図
- 型ベース層内のキャリア拡散長とオン電圧との関係を
示す特性図
ド側パターンの例を示す平面図
2の領域の他の配置パターンを示す平面図
ドの素子構造を示す断面図
Tの素子構造を断面図
びに同素子内の不純物濃度分布およびオン状態のキャリ
ア濃度分布を示す図
びそのA−A´断面図
らびに同素子内の不純物濃度分布およびオン状態でのキ
ャリア濃度分布を示す図
を第1の従来の高耐圧ダイオードと比較して示す図
タ効果を説明するための図
タ効果を抑制するために望ましいシート抵抗およびN++
型層の幅の範囲を説明するための図
と同素子内のオン状態のキャリア濃度分布を示す図
とリーク電流電流との関係をd1をパラメータとして示
す図
と同素子内のオン状態のキャリア濃度分布を示す図
ードの素子構造を示す断面図
ードの素子構造を示す断面図
ードの素子構造を示す断面図
ードの素子構造を示す断面図
ードの素子構造を示す断面図
ードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
係る高耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
路図
耐圧ダイオードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの素子構造を示す断面図
オードの平面図
オードの素子構造を示す図で、図54のA−A’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のB−B’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のA−A’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のB−B’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のA−A’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のB−B’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のA−A’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のB−B’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のA−A’線の沿
った断面に相当する断面図
オードの素子構造を示す図で、図54のB−B’線の沿
った断面に相当する断面図
オードの平面図
す断面図
Claims (5)
- 【請求項1】第1と第2の主面を有する第1導電型の第
1の半導体層と、 前記第1の半導体層の前記第1の主面に選択的に形成さ
れた第2導電型の第2の半導体層と、 前記第1の半導体層の前記第2の主面に形成された第1
導電型の第3の半導体層と、 前記第2導電型の第2の半導体層上に設けられた第1の
電極と、 前記第1導電型の第3の半導体層上に設けられた第2の
電極とを具備し、 前記第2の半導体層は注入効率が比較的高い第1の領域
と、注入効率が比較的低い第2の領域とを含み、前記第
1の領域は前記第2の領域により取り囲まれ、前記第1
の電極は少なくとも前記第1の領域に接続されているこ
とを特徴とする高耐圧半導体素子。 - 【請求項2】第1と第2の主面を有する第1導電型の第
1の半導体層と、 前記第1の半導体層の前記第1の主面に選択的に形成さ
れた第2導電型の第2の半導体層と、 前記第1の半導体層の前記第2の主面に選択的に形成さ
れた注入効率が比較的高い第1導電型の第3の半導体層
と、 前記第2導電型の第2の半導体層上に設けられた第1の
電極と、 前記第1導電型の第3の半導体層上に設けられた第2の
電極とを具備し、 前記第3の半導体層は前記第2の半導体層を前記第2の
主面に投影した領域に含まれることを特徴とする高耐圧
半導体素子。 - 【請求項3】第1と第2の主面を有する第1導電型の第
1の半導体層と、 前記第1の半導体層の前記第1の主面に選択的に形成さ
れた第2導電型の第2の半導体層と、 前記第1の半導体層の前記第2の主面に形成された第1
導電型の第3の半導体層と、 前記第2導電型の第2の半導体層上に設けられた第1の
電極と、 前記第1導電型の第3の半導体層上に設けられた第2の
電極とを具備し、 前記第2の半導体層は注入効率の比較的高い複数の第1
の領域と、周期構造の注入効率低下手段を有して注入効
率が比較的低い複数の第2の領域とを含み、前記複数の
第1の領域と前記複数の第2の領域とが交互に配列され
ていることを特徴とする高耐圧半導体素子。 - 【請求項4】前記第1の半導体層の前記第2の主面に、
前記第3の半導体層により取り囲まれるように形成され
た注入効率が比較的高い第1導電型の第4の半導体層を
さらに具備し、 前記第4の半導体層は前記第2の半導体層を前記第2の
主面に投影した領域に含まれることを特徴とする請求項
3に記載の高耐圧半導体素子。 - 【請求項5】第1と第2の主面を有する第1導電型の第
1の半導体層と、 前記第1の半導体層の前記第1の主面に選択的に形成さ
れた第2導電型の第2の半導体層と、 前記第1の半導体層の前記第2の主面に形成された第1
導電型の第3の半導体層と、 前記第2の半導体層上に選択的に形成された第1の電極
と、 前記第3の半導体層上に形成された第2の電極と、 前記第2の半導体層の端部領域の1部に、前記端部領域
の電位を検出するために前記第1の電極と隔離されて形
成された第3の電極と、を具備することを特徴とする高
耐圧半導体素子。
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Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6639260B2 (en) | 2000-12-18 | 2003-10-28 | Denso Corporation | Semiconductor device having a vertical semiconductor element |
JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
JP2007042836A (ja) * | 2005-08-03 | 2007-02-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
DE19908477B4 (de) * | 1998-07-29 | 2007-06-14 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
JP2007227806A (ja) * | 2006-02-24 | 2007-09-06 | Denso Corp | 半導体装置 |
JP2007227982A (ja) * | 2007-06-12 | 2007-09-06 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置 |
JP2009087973A (ja) * | 2007-09-27 | 2009-04-23 | Toyota Motor Corp | ダイオード |
JP2010087510A (ja) * | 2008-09-30 | 2010-04-15 | Infineon Technologies Austria Ag | ロバスト半導体デバイス |
JP2010171283A (ja) * | 2009-01-23 | 2010-08-05 | Shindengen Electric Mfg Co Ltd | PiNダイオード |
WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
WO2011125156A1 (ja) * | 2010-04-02 | 2011-10-13 | トヨタ自動車株式会社 | ダイオード領域とigbt領域を有する半導体基板を備える半導体装置 |
JP2012124464A (ja) * | 2010-11-16 | 2012-06-28 | Toyota Central R&D Labs Inc | ダイオード |
JP2013008779A (ja) * | 2011-06-23 | 2013-01-10 | Toyota Central R&D Labs Inc | ダイオード |
US8546213B2 (en) | 2009-12-11 | 2013-10-01 | Hitachi, Ltd. | Method of manufacturing semiconductor device having high voltage ESD protective diode |
WO2014148400A1 (ja) * | 2013-03-21 | 2014-09-25 | 富士電機株式会社 | 半導体装置 |
JP2015156489A (ja) * | 2014-02-20 | 2015-08-27 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 後側の電極に直接隣接するゾーンを有する半導体素子およびrc−igbt |
US9219113B2 (en) | 2013-06-12 | 2015-12-22 | Mitsubishi Electric Corporation | Semiconductor device having breakdown voltage enhancement structure |
US9455355B2 (en) | 2013-07-08 | 2016-09-27 | Mitsubishi Electric Corporation | Semiconductor device |
US20170018659A1 (en) | 2015-07-16 | 2017-01-19 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2017028055A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | ダイオード |
JP2018093242A (ja) * | 2010-05-26 | 2018-06-14 | 三菱電機株式会社 | 半導体装置 |
CN112310191A (zh) * | 2019-08-01 | 2021-02-02 | 三菱电机株式会社 | 半导体装置 |
CN113380871A (zh) * | 2020-03-10 | 2021-09-10 | 株式会社东芝 | 半导体装置 |
-
1996
- 1996-03-12 JP JP5503096A patent/JP3447884B2/ja not_active Expired - Lifetime
Cited By (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19908477B4 (de) * | 1998-07-29 | 2007-06-14 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
US6639260B2 (en) | 2000-12-18 | 2003-10-28 | Denso Corporation | Semiconductor device having a vertical semiconductor element |
US6982459B2 (en) | 2000-12-18 | 2006-01-03 | Denso Corporation | Semiconductor device having a vertical type semiconductor element |
JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
JP2007042836A (ja) * | 2005-08-03 | 2007-02-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2007227806A (ja) * | 2006-02-24 | 2007-09-06 | Denso Corp | 半導体装置 |
JP2007227982A (ja) * | 2007-06-12 | 2007-09-06 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置 |
JP2009087973A (ja) * | 2007-09-27 | 2009-04-23 | Toyota Motor Corp | ダイオード |
US8828810B2 (en) | 2008-09-30 | 2014-09-09 | Infineon Technologies Austria Ag | Method of producing a semiconductor including two differently doped semiconductor zones |
JP2010087510A (ja) * | 2008-09-30 | 2010-04-15 | Infineon Technologies Austria Ag | ロバスト半導体デバイス |
JP2010171283A (ja) * | 2009-01-23 | 2010-08-05 | Shindengen Electric Mfg Co Ltd | PiNダイオード |
US8546213B2 (en) | 2009-12-11 | 2013-10-01 | Hitachi, Ltd. | Method of manufacturing semiconductor device having high voltage ESD protective diode |
US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
WO2011125156A1 (ja) * | 2010-04-02 | 2011-10-13 | トヨタ自動車株式会社 | ダイオード領域とigbt領域を有する半導体基板を備える半導体装置 |
US8686467B2 (en) | 2010-04-02 | 2014-04-01 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device comprising semiconductor substrate and having diode region and IGBT region |
JP2018093242A (ja) * | 2010-05-26 | 2018-06-14 | 三菱電機株式会社 | 半導体装置 |
JP2012124464A (ja) * | 2010-11-16 | 2012-06-28 | Toyota Central R&D Labs Inc | ダイオード |
JP2013008779A (ja) * | 2011-06-23 | 2013-01-10 | Toyota Central R&D Labs Inc | ダイオード |
US9450110B2 (en) | 2013-03-21 | 2016-09-20 | Fuji Electric Co., Ltd. | Semiconductor device |
JPWO2014148400A1 (ja) * | 2013-03-21 | 2017-02-16 | 富士電機株式会社 | 半導体装置 |
WO2014148400A1 (ja) * | 2013-03-21 | 2014-09-25 | 富士電機株式会社 | 半導体装置 |
US9219113B2 (en) | 2013-06-12 | 2015-12-22 | Mitsubishi Electric Corporation | Semiconductor device having breakdown voltage enhancement structure |
US9455355B2 (en) | 2013-07-08 | 2016-09-27 | Mitsubishi Electric Corporation | Semiconductor device |
JP2015156489A (ja) * | 2014-02-20 | 2015-08-27 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 後側の電極に直接隣接するゾーンを有する半導体素子およびrc−igbt |
US20170018659A1 (en) | 2015-07-16 | 2017-01-19 | Fuji Electric Co., Ltd. | Semiconductor device |
US10229970B2 (en) | 2015-07-16 | 2019-03-12 | Fuji Electric Co., Ltd. | Semiconductor device having schottky electrode connected to anode region |
JP2017028055A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | ダイオード |
CN112310191A (zh) * | 2019-08-01 | 2021-02-02 | 三菱电机株式会社 | 半导体装置 |
JP2021027092A (ja) * | 2019-08-01 | 2021-02-22 | 三菱電機株式会社 | 半導体装置 |
CN112310191B (zh) * | 2019-08-01 | 2024-05-07 | 三菱电机株式会社 | 半导体装置 |
CN113380871A (zh) * | 2020-03-10 | 2021-09-10 | 株式会社东芝 | 半导体装置 |
JP2021144981A (ja) * | 2020-03-10 | 2021-09-24 | 株式会社東芝 | 半導体装置 |
CN113380871B (zh) * | 2020-03-10 | 2024-06-11 | 株式会社东芝 | 半导体装置 |
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Publication number | Publication date |
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