WO2011125156A1 - ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置 - Google Patents

ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置 Download PDF

Info

Publication number
WO2011125156A1
WO2011125156A1 PCT/JP2010/056094 JP2010056094W WO2011125156A1 WO 2011125156 A1 WO2011125156 A1 WO 2011125156A1 JP 2010056094 W JP2010056094 W JP 2010056094W WO 2011125156 A1 WO2011125156 A1 WO 2011125156A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
mask
diode
igbt
semiconductor device
Prior art date
Application number
PCT/JP2010/056094
Other languages
English (en)
French (fr)
Inventor
真也 岩崎
明高 添野
Original Assignee
トヨタ自動車株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トヨタ自動車株式会社 filed Critical トヨタ自動車株式会社
Priority to KR1020127020205A priority Critical patent/KR101218459B1/ko
Priority to JP2011535749A priority patent/JP5083468B2/ja
Priority to CN201080065840.6A priority patent/CN102822968B/zh
Priority to PCT/JP2010/056094 priority patent/WO2011125156A1/ja
Priority to DE112010005443.6T priority patent/DE112010005443B4/de
Publication of WO2011125156A1 publication Critical patent/WO2011125156A1/ja
Priority to US13/609,868 priority patent/US8686467B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the technology described in this specification relates to a semiconductor device in which a diode region and an IGBT region are formed on the same semiconductor substrate.
  • Patent Document 1 discloses a semiconductor device in which a diode region and an IGBT region are formed on the same semiconductor substrate.
  • the back side of the semiconductor substrate is an n-type cathode layer in the diode region, and a p-type collector layer in the IGBT region.
  • the cathode layer and the collector layer are in contact with each other, and the boundary exists within the boundary region between the diode region and the IGBT region.
  • carriers may move between the IGBT region and the diode region.
  • carriers move from the IGBT region to the diode region.
  • the carrier density in the drift region of the IGBT region decreases, the resistance of the drift region increases, and the on-voltage during the IGBT operation increases.
  • a reverse recovery current flows in the diode region.
  • carriers move from the IGBT region to the diode region.
  • the reverse recovery current of the diode is increased, and element breakdown is likely to occur.
  • the present specification is a semiconductor device in which a diode region and an IGBT region are formed on the same semiconductor substrate, and suppresses carrier movement between the IGBT region and the diode region, and suppresses an increase in on-voltage during IGBT operation.
  • a semiconductor device capable of improving the recovery characteristics of the diode is also provided.
  • the present specification provides a semiconductor device in which a diode region and an IGBT region are formed on the same semiconductor substrate.
  • the diode region includes a first conductivity type anode region exposed on the surface of the semiconductor substrate, a second conductivity type diode drift region formed on the back side of the anode region, and a diode drift region.
  • the IGBT region is formed with a second conductivity type emitter region exposed on the surface of the semiconductor substrate, a side region and a back surface side of the emitter region, and a first conductivity type body region in contact with the emitter electrode.
  • the second conductivity type IGBT drift region formed on the back surface side of the body region, the first conductivity type collector region formed on the back surface side of the IGBT drift region, the emitter region and the IGBT drift region are separated. And a gate electrode facing the body region in the range through the insulating film.
  • a low concentration region is provided between the cathode region and the collector region on the back side of the semiconductor substrate.
  • the low-concentration region is a first conductivity type, which is a first low-concentration region whose impurity concentration of the first conductivity type is lower than that of the collector region, and a second conductivity type, which is of the second conductivity type than the cathode region. At least one of the second low concentration region having a low impurity concentration is provided.
  • a low concentration region having a higher electrical resistance than the cathode region and the collector region is formed between the cathode region and the collector region. Since carriers hardly flow into the low-concentration region with high resistance, the carrier density is low in the region above the low-concentration region of the semiconductor substrate. For this reason, the carrier density between the diode region and the IGBT region can be reduced. As a result, carrier movement between the IGBT region and the diode region can be suppressed, an increase in the on-voltage during the IGBT operation can be suppressed, and the recovery characteristics of the diode can be improved.
  • the cathode region, the collector region, and the low concentration region can be exposed on the back surface of the semiconductor substrate, and an electrode in contact with the back surface of the semiconductor substrate can be provided.
  • the contact resistance between the low concentration region and the electrode is preferably higher than both the contact resistance between the cathode region and the electrode and the contact resistance between the collector region and the electrode.
  • the carrier density between the diode region and the IGBT region can be further reduced.
  • the boundary between the cathode region and the low concentration region is preferably located closer to the diode region than below the body region of the IGBT region when the semiconductor device is viewed in plan.
  • a lifetime control region may be formed in the diode drift region.
  • the carrier lifetime in the lifetime control region is shorter than the carrier lifetime in the diode drift region outside the lifetime control region.
  • the end of the lifetime control region on the IGBT region side is preferably located above the low concentration region when the semiconductor device is viewed in plan.
  • An isolation region of the first conductivity type can be formed between the diode region and the IGBT region in a range from the surface of the semiconductor substrate to a depth deeper than the lower end of the anode region and the lower end of the body region.
  • the end of the lifetime control region on the IGBT region side may be located below the isolation region when the semiconductor device is viewed in plan.
  • the first method for manufacturing a semiconductor device includes a mask process, an ion implantation process, and an annealing process.
  • a mask is disposed on the back surface side of the diode forming region or the back surface side of the IGBT forming region of the semiconductor wafer.
  • impurity ions are implanted from the back side of the mask to the back side of the semiconductor wafer to form an ion implantation region.
  • first ions are implanted into the back surface of the semiconductor wafer in a first direction that forms an acute angle with the back surface of the semiconductor wafer from the region where the mask is formed in the mask process toward the region where the mask is not formed.
  • the annealing step an ion implantation region is annealed.
  • a mask is disposed in either the diode formation region or the IGBT formation region.
  • a second ion implantation step is performed in which ions are implanted into the back surface of the semiconductor wafer in a second direction intersecting with the one direction, the first direction ion implantation and the first Only one of the two directions of ion implantation is shielded and a portion that does not reach is formed.
  • This portion is a low ion implantation region and is formed in the vicinity of the boundary between the diode formation region and the IGBT formation region.
  • a region with a low impurity concentration can be formed between the diode region and the IGBT region.
  • the second manufacturing method of the semiconductor device includes a mask process in which a mask is disposed on the back surface side of the diode region or the IGBT region of the semiconductor wafer, and impurity ions are implanted from the back surface side of the mask to the back surface of the semiconductor wafer.
  • the ions are activated by irradiating the ion implantation region with a laser. Since the ion implantation region in the vicinity of the boundary with the region where the mask is disposed does not have a sufficiently high temperature, the ions are not sufficiently activated and become a region having a low impurity concentration. Since either one of the diode formation region and the IGBT formation region is provided with a mask in the mask process, a region with a low impurity concentration can be formed between the diode formation region and the IGBT formation region.
  • the mask in the mask process, the mask may be fixed to the semiconductor wafer via an adhesive layer in contact with the back surface of the semiconductor wafer.
  • the third manufacturing method of the above semiconductor device includes a mask process in which a mask is disposed on the back surface side of the diode formation region or the IGBT formation region of the semiconductor wafer, and ion implantation from the back surface side of the mask to the back surface of the semiconductor wafer. And performing a laser annealing process on the boundary between the first collector region and the cathode region on the back surface of the semiconductor wafer, and an ion implantation process for forming the first conductivity type collector region and the second conductivity type cathode region adjacent to each other. And a laser annealing step.
  • the impurity concentration of the first conductivity type is lower than that of the collector region in the vicinity of the boundary between the collector region of the first conductivity type and the cathode region of the second conductivity type, and the second conductivity type is lower than that of the cathode region.
  • a region having a low impurity concentration can be formed.
  • the above first to third manufacturing methods may further include a crystal defect forming step.
  • a mask in the mask process, a mask is disposed on the back surface side of the IGBT formation region of the semiconductor wafer, and in the crystal defect formation process, charged particles are irradiated from the back surface side of the mask to the back surface of the semiconductor wafer. It is preferable to form crystal defects in the diode formation region.
  • the mask arranged in the mask process can be used as a mask for shielding impurity ions in the ion implantation process, and can be used as a mask for shielding charged particles in the crystal defect forming process.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. It is a figure explaining the manufacturing method of the semiconductor device which concerns on a modification.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 3.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 3.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 3.
  • FIG. It is sectional drawing of the semiconductor device which concerns on other embodiment. It is sectional drawing of the semiconductor device which concerns on other embodiment.
  • the semiconductor device 10 includes a semiconductor substrate 12, a metal layer formed on the front surface and the back surface of the semiconductor substrate 12, an insulating film, and the like.
  • a diode region 20, an IGBT region 40, and a boundary region 80 are formed in the semiconductor substrate 12.
  • a boundary region 80 is formed between the diode region 20 and the IGBT region 40.
  • An anode electrode 22 is formed on the surface of the semiconductor substrate 12 in the diode region 20.
  • An emitter electrode 42 is formed on the surface of the semiconductor substrate 12 in the IGBT region 40.
  • a common electrode 60 is formed on the back surface of the semiconductor substrate 12.
  • an anode layer 26 In the diode region 20, an anode layer 26, a diode drift layer 28, and a cathode layer 30 are formed.
  • the anode layer 26 is p-type.
  • the anode layer 26 includes an anode contact region 26a and a low concentration anode layer 26b.
  • the anode contact region 26 a is formed in an island shape in a range exposed on the surface of the semiconductor substrate 12.
  • the anode contact region 26a has a high impurity concentration.
  • the anode contact region 26 a is ohmically connected to the anode electrode 22.
  • the low concentration anode layer 26b is formed on the lower side and the side of the anode contact region 26a and covers the anode contact region 26a.
  • the impurity concentration of the low concentration anode layer 26b is lower than that of the anode contact region 26a.
  • the diode drift layer 28 is formed below the anode layer 26.
  • the diode drift layer 28 is n-type.
  • the diode drift layer 28 includes an upper drift layer 28a and a lower drift layer 28b.
  • the upper drift layer 28a has a lower impurity concentration than the lower drift layer 28b.
  • the cathode layer 30 is formed below the diode drift layer 28.
  • the cathode layer 30 is formed in a range exposed on the back surface of the semiconductor substrate 12.
  • the cathode layer 30 is n-type and has a high impurity concentration.
  • the cathode layer 30 is ohmically connected to the common electrode 60.
  • the anode layer 26, the diode drift layer 28, and the cathode layer 30 form a diode.
  • an emitter region 44 In the IGBT region 40, an emitter region 44, a body layer 48, an IGBT drift layer 50, a collector layer 52, a gate electrode 54, and the like are formed.
  • a plurality of trenches are formed on the surface of the semiconductor substrate 12 in the IGBT region 40.
  • a gate insulating film 56 is formed on the inner surface of each trench.
  • a gate electrode 54 is formed inside each trench. The surface of the gate electrode 54 is covered with an insulating film 58. The gate electrode 54 is insulated from the emitter electrode 42.
  • the emitter region 44 is formed in an island shape in a range exposed on the surface of the semiconductor substrate 12.
  • the emitter region 44 is formed in a range in contact with the gate insulating film 56.
  • the emitter region 44 is n-type and has a high impurity concentration.
  • the emitter region 44 is ohmically connected to the emitter electrode 42.
  • the body layer 48 is p-type.
  • the body layer 48 includes a body contact region 48a and a low concentration body layer 48b.
  • the body contact region 48 a is formed in an island shape in a range exposed on the surface of the semiconductor substrate 12.
  • the body contact region 48 a is formed between the two emitter regions 44.
  • the body contact region 48a has a high impurity concentration.
  • the body contact region 48 a is ohmically connected to the emitter electrode 42.
  • the low concentration body layer 48b is formed under the emitter region 44 and the body contact region 48a.
  • the low concentration body layer 48 b is formed in a shallower range than the lower end of the gate electrode 54.
  • the impurity concentration of the low-concentration body layer 48b is lower than that of the body contact region 48a.
  • the emitter region 44 is separated from the IGBT drift layer 50 by the low-concentration body layer 48b.
  • the gate electrode 54 is opposed to the low-concentration body layer 48 b in a range separating the emitter region 44 and the IGBT drift layer 50 through the gate insulating film 56.
  • the IGBT drift layer 50 is formed below the body layer 48.
  • the IGBT drift layer 50 is n-type.
  • the IGBT drift layer 50 includes a drift layer 50a and a buffer layer 50b.
  • the drift layer 50 a is formed below the body layer 48.
  • the drift layer 50a has a low impurity concentration.
  • the drift layer 50a has substantially the same impurity concentration as the upper drift layer 28a of the diode region 20, and is a layer continuous with the upper drift layer 28a.
  • the buffer layer 50b is formed below the drift layer 50a.
  • the buffer layer 50b has a higher impurity concentration than the drift layer 50a.
  • the buffer layer 50b has substantially the same impurity concentration as the lower drift layer 28b of the diode region 20, and is a layer continuous with the lower drift layer 28b.
  • the collector layer 52 is formed below the IGBT drift layer 50.
  • the collector layer 52 is formed in a range exposed on the back surface of the semiconductor substrate 12.
  • the collector layer 52 is p-type and has a high impurity concentration.
  • the collector layer 52 is ohmically connected to the common electrode 60.
  • An IGBT is formed by the emitter region 44, the body layer 48, the IGBT drift layer 50, the collector layer 52, and the gate electrode 54.
  • a boundary region 80 is formed between the diode region 20 and the IGBT region 40.
  • the boundary region is an inactive region where no element structure is formed, and the surface of the boundary region 80 is not in contact with the electrode.
  • An insulating film 82 is formed on the surface of the boundary region 80.
  • a separation region 70 is formed in the boundary region 80.
  • the isolation region 70 is formed in a range from the surface of the semiconductor substrate 12 to a depth deeper than the lower end of the anode layer 26 and the lower end of the body layer 48. More specifically, the isolation region 70 is formed in a range from the surface of the semiconductor substrate 12 to a depth deeper than the lower end of the gate electrode 54.
  • the isolation region 70 is in contact with the anode layer 26 and the body layer 48.
  • the isolation region 70 is p-type.
  • the impurity concentration of the isolation region 70 is higher than that of the low concentration anode layer 26b and the low concentration body layer 48b.
  • the bottom surface of the separation region 70 is flat.
  • the isolation region 70 prevents the electric field from concentrating between the anode layer 26 and the body layer 48. In particular, since the isolation region 70 is formed to a position deeper than the lower end of the gate electrode 54, the electric field is suppressed from concentrating on the gate electrode 54 near the isolation region 70.
  • the upper drift layer 28a and the drift layer 50a are continuous.
  • the lower drift layer 28b and the buffer layer 50b are continuous below the continuous upper drift layer 28a and the drift layer 50a.
  • the lower drift layer 28b and the buffer layer 50b are continuous.
  • the low concentration layer 100 is formed between the cathode layer 30 and the collector layer 52.
  • the low concentration layer 100 is n-type and has a lower impurity concentration than the cathode layer 30.
  • the electrical resistance of the low concentration layer 100 is higher than both the electrical resistance of the cathode layer 30 and the electrical resistance of the collector layer 52.
  • the low concentration layer 100 is formed in a range exposed on the back surface of the semiconductor substrate 12 and is ohmically connected to the common electrode 60. Since the impurity concentration is low, the contact resistance between the low concentration layer 100 and the common electrode 60 is higher than the contact resistance between the cathode layer 30 and the common electrode 60 and the contact resistance between the collector layer 52 and the common electrode.
  • the cathode layer 30 in the diode region 20 extends to the lower side of the separation region 70, and is adjacent to the low concentration layer 100 on the lower side of the separation region 70.
  • the low concentration layer 100 extends to the boundary between the IGBT region 40 and the boundary region 80, and is adjacent to the collector layer 52 of the IGBT region 40. That is, the boundary 72 between the cathode layer 30 and the low concentration layer 100 is located closer to the diode region 20 than below the body region 48 of the IGBT region 40 when the semiconductor device 10 is viewed in plan. More specifically, the boundary 72 is located below the bottom surface (flat portion) of the separation region 70.
  • the boundary 74 between the collector layer 52 and the low concentration layer 100 is located below the inclined portion of the isolation region 70 and at the same time below the body region 48 of the IGBT region 40.
  • a carrier lifetime control region 39 is formed in the upper drift layer 28 a of the diode drift layer 28.
  • the carrier lifetime control region 39 there are crystal defects formed by implanting charged particles into the semiconductor substrate 12.
  • the crystal defect density in the carrier lifetime control region 39 is extremely higher than the surrounding upper drift layer 28a.
  • the carrier lifetime control region 39 has a depth near the anode layer 26 and is deeper than the lower end of the separation region 70.
  • the carrier lifetime control region 39 extends from the diode region 20 into the boundary region 80 and does not enter the IGBT region 40.
  • the reference number 39a indicates the end of the carrier lifetime control area 39 on the IGBT area 40 side.
  • An end 39 a of the carrier lifetime control region 39 is located inside the boundary region 80 and below the separation region 70. More specifically, the end portion 39 a is located below the bottom surface (flat portion) of the separation region 70. Further, the end portion 39 a is located above the low concentration layer 100.
  • the structure of the boundary region 80 shown in FIG. 1 extends between the diode region 20 and the IGBT region 40. That is, between the diode region 20 and the IGBT region 40, the low concentration layer 100, the boundary 72, the boundary 74, and the end portion 39 a of the carrier lifetime control region 39 extend along the separation region 70.
  • holes flow from the common electrode 60 to the emitter electrode 42 through the collector layer 52, the IGBT drift layer 50, the low-concentration body layer 48b, and the body contact region 48a. That is, a current flows from the common electrode 60 to the emitter electrode 42. Electrons and holes flow into the IGBT drift layer 50, and the resistance is reduced by conductivity modulation. This reduces the on-voltage during the IGBT operation.
  • the low concentration layer 100 is formed under the isolation region 70.
  • the low concentration layer 100 has a higher electrical resistance than the cathode layer 30 and the collector layer 52 and has a high contact resistance with the common electrode 60, and therefore, carriers between the semiconductor substrate 12 and the common electrode 60 through the low concentration layer 100. Is difficult to move. As a result, the carrier density is low in the semiconductor substrate 12 on the upper side of the low concentration layer 100. For this reason, it is suppressed that the holes supplied to the IGBT drift layer 50 move to the boundary region 80 side and flow into the low concentration layer 100.
  • the low concentration layer 100 exists between the collector layer 52 and the cathode layer 30 and the distance from the IGBT drift layer 50 to the cathode layer 30 is long, the low concentration layer 100 is supplied to the IGBT drift layer 50. The movement of the holes toward the cathode layer 30 is suppressed. Thus, since a hole is suppressed from moving from the IGBT area
  • a portion of the body layer 48 of the IGBT region 40 close to the diode region 20, and a portion of the IGBT drift layer 50 and the cathode layer 30 of the diode region 20 close to the IGBT region 40 serve as parasitic diodes. May work.
  • carriers holes in the semiconductor device 10
  • Carriers accumulate in the drift layer.
  • the forward voltage of the diode region 40 increases.
  • the parasitic diode described above is easy to operate when the diode is on.
  • the number of carriers moving from the IGBT drift layer 50 side to the boundary region 80 side increases, and the carrier concentration of the drift layer in the boundary region 80 is reduced despite the formation of the carrier lifetime control region 39. The effect of reducing cannot be obtained sufficiently.
  • the low concentration layer 100 is formed under the separation region 70 of the boundary region 80.
  • the low concentration layer 100 has a higher electrical resistance than the cathode layer 30 and the collector layer 52 and has a higher contact resistance with the common electrode 60, and thus the parasitic diode is less likely to operate. That is, carriers are unlikely to accumulate in the drift layer in the boundary region 80.
  • the diode performs a reverse recovery operation. That is, holes that existed in the diode drift layer 28 when the forward voltage is applied are discharged to the anode electrode 22, and electrons that existed in the diode drift layer 28 when the forward voltage is applied are discharged to the common electrode 60.
  • Carriers may accumulate in the IGBT drift layer 50 in the boundary region 80. As the number of carriers accumulated in the IGBT drift layer 50 in the boundary region 80 increases, the reverse recovery current increases and the recovery characteristics of the diode deteriorate.
  • the low concentration layer 100 is formed under the isolation region 70, the accumulation of carriers in the IGBT drift layer 50 in the boundary region 80 is suppressed when the diode is on.
  • an increase in reverse recovery current is suppressed. That is, the deterioration of the recovery characteristics of the diode is suppressed.
  • a carrier lifetime control region 39 is formed in the diode drift layer 28 .
  • the crystal defects in the carrier lifetime control region 39 function as carrier recombination centers. Therefore, during the reverse recovery operation, many of the carriers in the diode drift layer 28 disappear by recombination in the carrier lifetime control region 39. Therefore, in the semiconductor device 10, the reverse recovery current generated during the reverse recovery operation is suppressed.
  • the carrier lifetime control region 39 extends to the lower side of the separation region 70. Accordingly, carriers existing in the diode drift region 28 below the isolation region 70 are recombined in the carrier lifetime control region 39. This prevents a high current from being generated in the vicinity of the separation region 70 during the reverse recovery operation.
  • the low concentration layer 100 is provided between the collector layer 52 and the cathode layer 30.
  • an effect of suppressing an increase in on-voltage during the IGBT operation can be obtained.
  • the diode when the diode is operated, it is constituted by a parasitic diode (a portion close to the diode region 20 in the body layer 48 of the IGBT region 40, an IGBT drift layer 50, and a portion close to the IGBT region 40 in the cathode layer 30 of the diode region 20). The effect of improving the recovery characteristics at the time of reverse diode recovery can be obtained.
  • the parasitic diode is difficult to operate, so that the carrier lifetime control region has a sufficient effect of attenuating carriers. This is effective for improving the recovery characteristics of the diode.
  • the end 39 a of the carrier lifetime control region 39 is located under the separation region 70. Even if the position of the end 39a (position in the width direction of the separation region 70 (left and right direction in FIG. 1)) is shifted under the separation region 70 due to a manufacturing error, the area of the carrier lifetime control region 39 in the diode region 20 Will not change. Further, as described above, the current flowing through the diode drift layer 28 under the isolation region 70 is small. Therefore, even if the characteristics of the diode drift layer 28 under the isolation region 70 change due to the position of the end 39a being shifted, the influence on the reverse recovery characteristics of the diode is small. For this reason, in the semiconductor device 10, the reverse recovery characteristic of the diode is unlikely to fluctuate even if the position of the end 39a is shifted. That is, the reverse recovery characteristics of the diode are unlikely to vary when the semiconductor device 10 is mass-produced.
  • Method for manufacturing semiconductor device Next, a method for manufacturing the semiconductor device 10 will be described. After a plurality of element structures of the semiconductor device 10 according to FIG. 1 are formed on a semiconductor wafer, the semiconductor device 10 is manufactured by separating each semiconductor device by dicing or the like. Hereinafter, first to third manufacturing methods for forming the element structure of the semiconductor device 10 on a semiconductor wafer will be described.
  • the first manufacturing method of the semiconductor device 10 includes a mask process, a crystal defect forming process, an ion implantation process, and an annealing process.
  • a mask is disposed on the back side of the diode formation region (region where the diode region of the semiconductor device is formed) of the semiconductor wafer or on the back side of the IGBT formation region (region where the IGBT region of the semiconductor device is formed).
  • the mask material may be any material that can shield charged particles and impurity ions, and silicon (Si) or the like can be preferably used.
  • charged particles ions, neutrons, electron beams, etc.
  • irradiation with charged particles may be performed through an energy absorbing material made of aluminum or the like.
  • impurity ions having a conductivity type opposite to the side on which the mask is disposed are implanted a plurality of times into the back surface of the semiconductor wafer to form an ion implantation region.
  • impurity ions having a conductivity type opposite to the side on which the mask is disposed are implanted a plurality of times into the back surface of the semiconductor wafer to form an ion implantation region.
  • p-type impurity ions are implanted.
  • n-type impurity ions are implanted.
  • the multiple ion implantation steps include a first ion implantation step in which ions are implanted in a first direction that forms an acute angle with the back surface of the semiconductor wafer from the region where the mask is formed toward the region where the mask is not formed, A second ion implantation step of performing ion implantation in a second direction intersecting with the one direction.
  • the first direction is a direction that forms an acute angle with the back surface of the semiconductor wafer from the IGBT forming region side toward the diode forming region side.
  • the first direction is a direction that forms an acute angle with the back surface of the semiconductor wafer from the diode formation region side toward the IGBT formation region side.
  • Either the first ion implantation step or the second ion implantation step may be performed first, whereby a low ion implantation region can be formed between the diode formation region and the IGBT formation region.
  • annealing step annealing treatment is performed on the ion implantation region and the low ion implantation region.
  • the mask disposed in the mask process can be used as a mask for shielding impurity ions of the first conductivity type in the ion implantation process, and can be used as a mask for shielding charged particles in the crystal defect forming process.
  • the first manufacturing method will be described more specifically as Example 1 with reference to FIGS. 2 to 8 illustrating the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 2 is a view showing a cross section of a part of a semiconductor wafer according to the first manufacturing method of the semiconductor device 10.
  • a wafer 610 shown in FIG. 2 shows a state before the carrier lifetime control region 39, the cathode layer 30, the low concentration layer 100, and the common electrode 60 of the semiconductor device 10 are formed. Is already formed.
  • a p-type collector layer 652 is formed on the back side of the wafer 610.
  • a region that becomes the diode region 20 of the semiconductor device 10 of FIG. 1 is a diode formation region 620
  • a region that becomes the IGBT region 40 is an IGBT formation region 640
  • a region that becomes the boundary region 80 is a boundary.
  • a formation region 680 is shown. Components similar to those of the semiconductor device 10 of FIG. 1 are denoted by the same reference numerals.
  • the carrier lifetime control region 39, the cathode layer 30, and the low concentration layer 100 of the semiconductor device 10 are formed.
  • a mask 701 is disposed on the back side of the IGBT formation region of the wafer 610.
  • the mask 701 is used as a mask for shielding impurity ions of the first conductivity type in the ion implantation process, and is used as a mask for shielding charged particles in the crystal defect formation process.
  • ribs 661 are provided on the periphery of the wafer 610, and the element structure shown in FIG. 2 is formed in the element formation region inside the ribs 661.
  • FIG. 4 is a view showing the wafer 610 with the mask 701 installed in the same cross section as FIG. As shown in FIG. 4, a mask 701 is opened in a part of the diode formation region 620 and the boundary region 680 that form the carrier lifetime control region 39. The position of the end portion 701 a of the mask 701 is adjusted according to the position of the end portion 39 a of the carrier lifetime control region 39.
  • a crystal defect forming step is performed.
  • charged particles are irradiated from the back surface side of the mask 701 from the direction perpendicular to the back surface of the wafer 610 to form crystal defects in the diode forming region 620 of the wafer 610.
  • the charged particles are irradiated with the irradiation energy adjusted so as to stop at the upper drift layer 28 a of the diode drift layer 28.
  • a region having a high crystal defect density is formed in the upper drift layer 28 a and becomes a carrier lifetime control region 39.
  • the position of the end portion 39a of the carrier lifetime control region 39 substantially coincides with the end portion 701a of the mask 701 on the diode forming region 620 side.
  • n-type impurity ions are implanted twice into the back surface of the wafer 610, and an ion implantation region in which n-type ions are implanted into a part of the collector layer 652 on the back surface of the wafer 610 is formed.
  • the direction of these two ion implantations is from the IGBT formation region 640 side (region side where the mask is formed in the mask process) to the diode formation region 620 side (region where the mask is not formed in the mask process).
  • a direction forming an acute angle with the back surface of the semiconductor wafer hereinafter referred to as a first direction, which is a direction indicated by a dashed arrow 662 in FIG. 6.
  • a second direction which is a direction indicated by a solid arrow 664 in FIG. 6).
  • the second direction intersects the first direction.
  • n-type ions are implanted into the portion 600 of the collector layer 652 when n-type ion implantation is performed in the second direction.
  • n-type ions are not implanted into the portion 600.
  • the portion 630 of the collector layer 652 on the side closer to the diode formation region 620 than the portion 600 N-type ions are implanted.
  • a first direction that forms an acute angle with the back surface of the semiconductor wafer from the IGBT formation region 640 side to the diode formation region 620 side and a second direction that intersects the first direction (more specifically, from the diode formation region 620 side).
  • the n-type ion concentration implanted into the portion 600 is lower than the n-type ion concentration implanted into the portion 630.
  • the portion 600 is a low ion implantation region, and is formed between the diode formation region 620 and the IGBT formation region 640 along the end portion 701a of the mask 701 on the diode formation region 620 side.
  • the end of the portion 600 on the diode formation region 620 side is defined as a boundary 672, and the end of the IGBT formation region 640 side is defined as a boundary 674.
  • FIG. 7 is a view schematically showing a part of the wafer 610 and the mask 701 shown in FIG. 6, and includes an end 701a of the mask 701 and a collector layer 652 (including the portion 600 and the portion 630) located in the vicinity thereof. ).
  • the positions of points A, B, and C in FIG. 7 coincide with the end portion 701 a of the mask 701.
  • a line segment AB is the distance between the back surface of the wafer 610 and the surface of the mask 701 on the wafer 610 side, and is denoted by d1.
  • a line segment BC is the thickness of the mask 701 and is d2.
  • the line segment CD schematically shows the path of the charged particle in the ion implantation in the first direction regulated by the end 701a, and the point D is at the same position as the boundary 672. Assuming that the angle formed by the line segment CD and the back surface of the wafer 610 is ⁇ 1 (0 ⁇ 1 ⁇ 90 °), the angle formed by the charged particle path in the first direction ion implantation and the back surface of the wafer 610 is ⁇ 1.
  • the line segment BE schematically shows the path of the charged particle in the ion implantation in the second direction regulated by the end 701a, and the point E is at the same position as the boundary 674. If the angle formed by the line segment BE and the back surface of the wafer 610 is ⁇ 2 (0 ⁇ 2 ⁇ 90 °), the angle formed by the path of the charged particles in the ion implantation in the second direction and the back surface of the wafer 610 is ⁇ 2.
  • the length of the line segment AD is (d1 + d2) / tan ⁇ 1, and indicates the distance in the planar direction of the wafer 610 from the end 701a to the boundary 672.
  • the length of the line segment AE is d1 / tan ⁇ 2, and indicates the distance in the planar direction of the wafer 610 from the end 701a to the boundary 674. Therefore, the distance DE between the boundary 672 and the boundary 672 can be expressed by the following equation (1). (D1 + d2) / tan ⁇ 1 + d1 / tan ⁇ 2 (1)
  • Example 1 the value of ⁇ 2 is adjusted using the above equation (1) so that the low concentration layer 100 does not penetrate to the lower side of the body layer 48 in the IGBT region 40.
  • the mask 701 is removed, and then an annealing process for the wafer 610 is performed.
  • the annealing process is performed on the portion 600 and the portion 630 which are ion implantation regions.
  • the portion 630 becomes the n-type cathode layer 30, and the portion 600 becomes the low-concentration layer 100 in which the n-type impurity concentration is lower than that of the cathode layer 30.
  • the back surface of the wafer 610 can include three layers of the collector layer 52, the low concentration layer 100, and the cathode layer 30.
  • the semiconductor device 10 according to the embodiment can be formed by forming the common electrode 60 shown in FIG. 1 on the back surface of the wafer 610 shown in FIG. 8 and dicing the semiconductor electrode into individual semiconductor devices.
  • a mask is arranged on the back side of either the diode formation region or the IGBT formation region of the semiconductor wafer.
  • ion implantation is performed in a direction (first direction) that forms an acute angle with the back surface of the semiconductor wafer from the IGBT formation region side to the diode formation region side, and from the diode formation region side to the IGBT formation region side.
  • ion implantation is performed in a direction (second direction) that forms an acute angle with the back surface of the semiconductor wafer.
  • a low ion implantation region is formed between the diode formation region and the IGBT formation region, in which one of the first direction ion implantation and the second direction ion implantation is shielded and does not reach.
  • a region with a low impurity concentration can be formed between the diode region and the IGBT region by performing an annealing process after forming the low ion implantation region.
  • a mask for shielding impurity ions of the first conductivity type in the ion implantation step can be used as a mask for shielding charged particles in the crystal defect forming step. Since one mask can be used in combination in the ion implantation process and the crystal defect formation process, the manufacturing process is simplified.
  • the position of the edge of the mask to be arranged in the mask process is matched with the position of the edge of the carrier lifetime control region, and then the mask is used in the ion implantation process.
  • the boundary between the low concentration layer and the cathode layer is located closer to the diode region than the end of the carrier lifetime control region, Can be located closer to the IGBT region than the end of the carrier lifetime control region. That is, the end of the carrier lifetime control region can be positioned above the low concentration layer. Since the position of the end of the carrier lifetime control region and the position of the low-concentration layer can be appropriately aligned using one mask, the manufacturing process is simplified.
  • the positions of the edge portions of the carrier lifetime control region and the positions of the low-concentration layers may be shifted due to the shift of the positions of the plurality of masks. Therefore, it is not necessary to align the positions of the plurality of masks.
  • the second direction is a direction from the diode formation region side where the mask is not formed in the mask process to the IGBT formation region side where the mask is formed in the mask process, but is not limited thereto.
  • the second direction is a direction intersecting the first direction (a direction not parallel to the first direction), and thereby, ion implantation in the first direction and the second direction between the diode formation region and the IGBT formation region. It is only necessary to form a portion (a portion that becomes a low ion implantation region) where only one of the first and second ion implantations is shielded and does not reach. For example, as shown in FIG.
  • the second direction intersects the first direction.
  • the direction may be perpendicular to the back surface of the semiconductor wafer.
  • the boundary 674a between the low concentration layer 102a and the IGBT formation region 640 is the diode formation of the mask 701. It coincides with the end portion 701a on the region 620 side. Also, as shown in FIG.
  • the second direction is the IGBT formation region side. From the back surface of the semiconductor wafer toward the diode forming region side and an acute angle ⁇ 21, and ⁇ 21> ⁇ 11. Also in this case, the second direction intersects the first direction, and a low ion implantation region can be formed on the back surface of the semiconductor wafer.
  • the boundary 674b between the low concentration layer 102b and the IGBT formation region 640 is closer to the diode formation region 640 side than the end portion 701a of the mask 701 on the diode formation region 620 side.
  • a mask 701 can be attached to the back surface of the wafer 610 using a resist 703 or the like.
  • the boundary 674c between the low concentration layer 102c and the IGBT formation region 640 is on the diode formation region 620 side of the mask 701. It coincides with the end 701a.
  • the second manufacturing method of the semiconductor device 10 includes a mask step of arranging a mask on the back surface side of the diode forming region or the IGBT forming region of the semiconductor wafer, and charged particles on the back surface of the semiconductor wafer from the back surface side of the mask.
  • a laser annealing step of performing a laser annealing process on the ion implantation region in a state where the mask is arranged.
  • Example 2 the second manufacturing method will be specifically described as Example 2 with reference to FIGS. 12 to 14 illustrating the method for manufacturing the semiconductor device 10 according to the embodiment.
  • FIG. 12 shows the wafer 710 after completion of the crystal defect forming step with respect to the wafer 610 shown in FIG.
  • a carrier lifetime control region 39 is formed in the upper drift layer 28 a of the diode drift layer 28 of the wafer 710.
  • a mask 701 is disposed on the back side of the wafer 710 as in FIG.
  • the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals.
  • n-type impurity ions are implanted into the back surface of the wafer 710, and n-type ions are implanted into a part of the collector layer 652 on the back surface of the wafer 710 as shown in FIG.
  • An ion implantation region 730 is formed.
  • a laser annealing process is performed in a state where the mask 701 is disposed.
  • the ion implantation region is annealed by laser annealing.
  • ions are sufficiently activated in a portion that is in a high energy state, while the vicinity of the boundary with the region where the mask is disposed is sufficient for activating the ions. Can't get enough energy.
  • FIG. 14 when a laser is irradiated in the vicinity of the end portion 701a of the mask 701, the portion 120 enters a high energy state, and ions are sufficiently activated, while the portion 120 is closer to the IGBT formation region 640.
  • the portion 123 is in a state of insufficient energy, and ions are not sufficiently activated.
  • the portion 123 becomes insufficiently activated by ions and becomes a low concentration layer 103 with a low impurity concentration.
  • the cathode layer 30 can be formed on the entire back surface of the diode forming region 620.
  • the low concentration layer 103 can be formed between the cathode layer 30 and the collector layer 52 along the end portion 701 a of the mask 701.
  • the common electrode 60 shown in FIG. 1 is formed on the back surface of the wafer 710 shown in FIG. 14, and the semiconductor device 10 according to the embodiment can be formed by dicing and dividing into individual semiconductor devices.
  • a mask for shielding impurity ions of the first conductivity type in the ion implantation step is used in the crystal defect forming step as in the case of using the first manufacturing method. It can be used as a mask for shielding charged particles. Since the position of the end of the carrier lifetime control region and the position of the low-concentration layer can be appropriately aligned using one mask, the manufacturing process is simplified. Further, since one mask is used, it is not necessary to align the positions of the plurality of masks.
  • the third manufacturing method of the semiconductor device 10 includes a mask step of arranging a mask on the back surface side of the diode formation region or the IGBT formation region of the semiconductor wafer, and charging from the back surface side of the mask to the back surface of the semiconductor wafer.
  • Example 3 the third manufacturing method will be specifically described as Example 3 with reference to FIGS. 15 to 17 illustrating the method for manufacturing the semiconductor device according to the embodiment.
  • Example 3 after the wafer 710 shown in FIG. 13 is manufactured by the same manufacturing process as that of Example 2 according to the second manufacturing method, the mask 701 is removed and an annealing process is performed. Thereby, the wafer 810 shown in FIG. 15 can be manufactured.
  • the same reference numerals are assigned to the same components as those in FIGS.
  • an n-type cathode layer 830 and a p-type collector layer 852 are formed adjacent to each other on the back surface side of the wafer 810.
  • the boundary 121 is a boundary between the cathode layer 830 and the collector layer 852.
  • Laser annealing is performed on the boundary 121 on the back surface side of the wafer 810 shown in FIG.
  • the cathode layer 830 and the collector layer 852 in the vicinity of the boundary 121 are locally heated.
  • the n-type impurity in the cathode layer 830 and the p-type impurity in the collector layer 852 cancel each other, and a low-concentration layer 104 having a low impurity concentration is formed as shown in FIG.
  • the n-type impurity concentration of the cathode layer 830 may be set higher than the p-type impurity concentration of the collector layer 852.
  • FIG. 17 is a view of the wafer 810 viewed from the back side.
  • the low concentration layer 104 can be selectively formed in a part between the cathode layer 830 and the collector layer 852.
  • Laser annealing is performed on the entire boundary 121 to form the low concentration layer 104 between the cathode layer 830 and the collector layer 852, and then the common electrode 60 shown in FIG.
  • the semiconductor device 10 according to the embodiment can be formed by dividing the semiconductor device into individual semiconductor devices.
  • a mask for shielding impurity ions of the first conductivity type in the ion implantation step is used as in the case of using the first and second manufacturing methods.
  • it can be used as a mask for shielding charged particles. Since the position of the end of the carrier lifetime control region and the position of the low-concentration layer can be appropriately aligned using one mask, the manufacturing process is simplified. Further, since one mask is used, it is not necessary to align the positions of the plurality of masks.
  • a semiconductor device in which a low concentration layer is selectively formed in a part between the cathode layer and the collector layer can be manufactured.
  • any of the ion implantation process and the crystal defect formation process may be performed first.
  • the semiconductor device 10 can be manufactured by methods other than the first, second, and third manufacturing methods described above.
  • a first n-type ion implantation is performed on the back surface of the wafer 610 shown in FIG. 3 using a first mask patterned in accordance with the cathode layer 30, and patterned in accordance with the low concentration layer 100.
  • the second n-type ion implantation is performed at a lower impurity concentration than the first n-type ion implantation using the second mask, and the p-type is used using the third mask patterned in accordance with the collector layer 52. Can be used, followed by annealing.
  • the semiconductor device in which the low concentration layer is n-type has been described as an example, but the low concentration layer may be p-type.
  • a p-type low concentration layer may be formed instead of the n-type low concentration layer 100.
  • the impurity concentration of the p-type low concentration layer is lower than the p-type impurity concentration of the collector layer 30.
  • both the n-type low concentration layer 111 and the p-type low concentration layer 112 can be provided.
  • the positions of the n-type low concentration layer 111 and the p-type low concentration layer 112 may be interchanged.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the p-type low concentration layer has higher electrical resistance than the cathode layer and the collector layer. For this reason, in the semiconductor device 10 shown in FIG. 1, even if a p-type low concentration layer is formed instead of the n-type low concentration layer 100, the n-type low concentration layer described above is formed. The same effect as when 100 is formed can be obtained. That is, even when the p-type low-concentration layer is formed, it is possible to obtain an effect of suppressing an increase in on-voltage during the IGBT operation and an effect of improving the recovery characteristics of the diode.
  • the contact resistance between the p-type low concentration layer and the common electrode is higher than the contact resistance between the cathode layer and the common electrode and the contact resistance between the collector layer and the common electrode, the contact resistance is more effective.
  • the n-type low-concentration layer it is possible to suppress an increase in the on-voltage during the IGBT operation and improve the recovery characteristics of the diode.
  • the first to third manufacturing methods described above are applied. Is possible.
  • the semiconductor device in which the carrier lifetime control region 39 is provided in the diode region 20 has been described as an example.
  • the semiconductor device 10b does not have the carrier lifetime control region. May be.
  • the effect obtained by providing the low concentration layer in the semiconductor device described above can be obtained even in a semiconductor device not provided with the carrier lifetime control region.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • a semiconductor device that does not include a carrier lifetime control region can be manufactured by not performing the crystal defect forming step in the first to third manufacturing methods of the semiconductor device 10 described above.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type may be n-type and the second conductivity type may be p-type.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置であって、ＩＧＢＴ領域とダイオード領域との間のキャリア移動を抑制し、ＩＧＢＴ動作時のオン電圧上昇を抑制するとともに、ダイオードのリカバリ特性を改善することが可能な半導体装置を提供する。 【解決手段】 ダイオード領域２０とＩＧＢＴ領域４０が同一半導体基板に形成されている半導体装置であって、半導体基板の裏面側では、ダイオード領域の第２導電型のカソード領域３０と、ＩＧＢＴ領域の第１導電型のコレクタ領域５２との間に、低濃度領域１００が設けられている。低濃度領域１００は、第１導電型であって、コレクタ領域よりも第１導電型の不純物濃度が低い第１低濃度領域と、第２導電型であって、カソード領域よりも第２導電型の不純物濃度が低い第２低濃度領域との少なくともいずれか一方を有する。

Description

ダイオード領域とＩＧＢＴ領域を有する半導体基板を備える半導体装置
　本明細書に記載の技術は、ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置に関する。
　日本国特許公開公報２００８－１９２７３７号（特許文献１）には、ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置が開示されている。半導体基板の裏面側は、ダイオード領域ではｎ型のカソード層となっており、ＩＧＢＴ領域では、ｐ型のコレクタ層となっている。カソード層とコレクタ層とは互いに接しており、その境界は、ダイオード領域とＩＧＢＴ領域との境界領域内に存在している。
特開２００８－１９２７３７号公報
　ＩＧＢＴ領域とダイオード領域との境界近傍においては、ＩＧＢＴ領域とダイオード領域との間でキャリアが移動する場合がある。例えば、ＩＧＢＴ動作時には、キャリアがＩＧＢＴ領域からダイオード領域に移動する。その結果、ＩＧＢＴ領域のドリフト領域におけるキャリア密度が減少してドリフト領域の抵抗が高くなり、ＩＧＢＴ動作時のオン電圧が高くなってしまう。また、ダイオード領域に還流電流が流れている状態でＩＧＢＴ領域をオン状態に切換えると、ダイオード領域に逆回復電流が流れる。このダイオードの逆回復時には、キャリアがＩＧＢＴ領域からダイオード領域に移動する。その結果、ダイオードの逆回復電流が大きくなって、素子破壊が起こり易くなる。
　本明細書は、ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置であって、ＩＧＢＴ領域とダイオード領域との間のキャリア移動を抑制し、ＩＧＢＴ動作時のオン電圧上昇を抑制するとともに、ダイオードのリカバリ特性を改善することが可能な半導体装置を提供する。
　本明細書は、ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置を提供する。この半導体装置では、ダイオード領域は、半導体基板の表面に露出している第１導電型のアノード領域と、アノード領域の裏面側に形成されている第２導電型のダイオードドリフト領域と、ダイオードドリフト領域より第２導電型の不純物濃度が高く、ダイオードドリフト領域の裏面側に形成されている第２導電型のカソード領域と、を備えている。ＩＧＢＴ領域は、半導体基板の表面に露出している第２導電型のエミッタ領域と、エミッタ領域の側方及び裏面側に形成されており、エミッタ電極に接している第１導電型のボディ領域と、ボディ領域の裏面側に形成されている第２導電型のＩＧＢＴドリフト領域と、ＩＧＢＴドリフト領域の裏面側に形成されている第１導電型のコレクタ領域と、エミッタ領域とＩＧＢＴドリフト領域を分離している範囲のボディ領域に絶縁膜を介して対向しているゲート電極と、を備えている。半導体基板の裏面側のカソード領域とコレクタ領域との間には、低濃度領域が設けられている。低濃度領域は、第１導電型であって、コレクタ領域よりも第１導電型の不純物濃度が低い第１低濃度領域と、第２導電型であって、カソード領域よりも第２導電型の不純物濃度が低い第２低濃度領域との少なくともいずれか一方を有している。
　上記の構成によれば、カソード領域とコレクタ領域との間に、カソード領域およびコレクタ領域と比較して電気抵抗が高い、低濃度領域が形成されている。抵抗の高い低濃度領域には、キャリアが流れ込みにくいため、半導体基板の低濃度領域の上側の領域では、キャリア密度が小さくなる。このため、ダイオード領域とＩＧＢＴ領域との間のキャリア密度を低減することができる。これによって、ＩＧＢＴ領域とダイオード領域との間のキャリア移動を抑制し、ＩＧＢＴ動作時のオン電圧上昇を抑制するとともに、ダイオードのリカバリ特性を改善することができる。
　カソード領域とコレクタ領域と低濃度領域を半導体基板の裏面に露出させ、半導体基板の裏面に接する電極を設けることができる。この場合には、低濃度領域と電極とのコンタクト抵抗は、カソード領域と電極のコンタクト抵抗およびコレクタ領域と電極のコンタクト抵抗のいずれよりも高いことが好ましい。ダイオード領域とＩＧＢＴ領域との間のキャリア密度をより低減することができる。
　カソード領域と低濃度領域との境界は、半導体装置を平面視した場合に、ＩＧＢＴ領域のボディ領域の下方よりもダイオード領域の近くに位置していることが好ましい。
　ダイオードドリフト領域内には、ライフタイム制御領域が形成されていてもよい。ライフタイム制御領域内でのキャリアのライフタイムは、ライフタイム制御領域外のダイオードドリフト領域でのキャリアのライフタイムより短い。ライフタイム制御領域のＩＧＢＴ領域側の端部は、半導体装置を平面視した場合に、低濃度領域の上方に位置していることが好ましい。
　ダイオード領域とＩＧＢＴ領域の間には、半導体基板の表面からアノード領域の下端及びボディ領域の下端より深い深さまでの範囲に、第１導電型の分離領域を形成することができる。この場合には、ライフタイム制御領域のＩＧＢＴ領域側の端部は、半導体装置を平面視した場合に、分離領域の下方に位置していてもよい。
　本明細書は、上記の半導体装置の製造方法についても提供する。上記の半導体装置の第１の製造方法は、マスク工程と、イオン注入工程と、アニール工程とを含んでいる。マスク工程では、半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置する。イオン注入工程では、マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行ってイオン注入領域を形成する。このイオン注入工程は、マスク工程においてマスクを形成した領域側からマスクを形成していない領域側に向かって半導体ウェハの裏面と鋭角を成す第１方向で半導体ウェハの裏面にイオン注入する第１イオン注入工程と、前記第１方向と交差する第２方向で半導体ウェハの裏面にイオン注入する第２イオン注入工程とを含んでいる。アニール工程では、イオン注入領域のアニール処理を行う。
　マスク工程では、ダイオード形成領域とＩＧＢＴ形成領域とのいずれか一方にマスクが配置されている。マスク工程においてマスクを形成した領域側からマスクを形成していない領域側に向かって半導体ウェハの裏面と鋭角を成す第１方向で半導体ウェハの裏面にイオン注入する第１イオン注入工程と、この第１方向と交差する第２方向で半導体ウェハの裏面にイオン注入する第２イオン注入工程とを行うと、ダイオード形成領域とＩＧＢＴ形成領域との境界の近傍において、第１方向のイオン注入と、第２方向のイオン注入とのいずれか一方のみが遮蔽されて到達しない部分が形成される。この部分は低イオン注入領域であり、ダイオード形成領域とＩＧＢＴ形成領域との境界の近傍に形成されている。低イオン注入領域を形成することによって、ダイオード領域とＩＧＢＴ領域との間に、不純物濃度の低い領域を形成することができる。
　上記の半導体装置の第２の製造方法は、半導体ウェハのダイオード領域の裏面側もしくはＩＧＢＴ領域の裏面側にマスクを配置する、マスク工程と、マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行ってイオン注入領域を形成する、イオン注入工程と、マスクが配置された状態でイオン注入領域にレーザアニール処理を行うレーザアニール工程と、を含んでいる。
　レーザアニール処理によってイオン注入領域のアニール処理を行う場合、イオン注入領域にレーザを照射することによってイオンを活性化する。マスクが配置されている領域との境界の近傍のイオン注入領域は、十分に高温とならないため、イオンが十分に活性化されず、不純物濃度の低い領域となる。ダイオード形成領域とＩＧＢＴ形成領域とのいずれか一方には、マスク工程においてマスクが配置されているから、ダイオード形成領域とＩＧＢＴ形成領域との間に、不純物濃度の低い領域を形成することができる。
　上記の第１の製造方法および第２の製造方法について、マスク工程では、マスクは、半導体ウェハの裏面に接する接着層を介して、半導体ウェハに固定されていてもよい。
　上記の半導体装置の第３の製造方法は、半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置する、マスク工程と、マスクの裏面側から半導体ウェハの裏面にイオン注入を行って、第１導電型のコレクタ領域と第２導電型のカソード領域を隣接して形成するイオン注入工程と、半導体ウェハの裏面の第コレクタ領域とカソード領域との境界にレーザアニール処理を行うレーザアニール工程と、を含んでいる。
　レーザアニール処理を行うと、第１導電型のコレクタ領域と第２導電型のカソード領域との境界近傍に、コレクタ領域よりも第１導電型の不純物濃度が低く、カソード領域よりも第２導電型の不純物濃度が低い領域を形成することができる。
　上記の第１ないし第３の製造方法は、結晶欠陥形成工程をさらに含んでいてもよい。この場合、マスク工程では、半導体ウェハのＩＧＢＴ形成領域の裏面側にマスクを配置し、結晶欠陥形成工程では、マスクの裏面側から半導体ウェハの裏面に、荷電粒子の照射を行って、半導体ウェハのダイオード形成領域に結晶欠陥を形成することが好ましい。マスク工程で配置したマスクは、イオン注入工程で不純物イオンを遮蔽するためのマスクとして使用できるとともに、結晶欠陥形成工程では荷電粒子を遮蔽するためのマスクとして使用できる。
実施形態に係る半導体装置の断面図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例３に係る半導体装置の製造方法を説明する図である。 実施例３に係る半導体装置の製造方法を説明する図である。 実施例３に係る半導体装置の製造方法を説明する図である。 他の実施形態に係る半導体装置の断面図である。 他の実施形態に係る半導体装置の断面図である。
　（半導体装置）
　本明細書が開示する実施形態に係る半導体装置について説明する。
　図１に示すように、実施形態に係る半導体装置１０は、半導体基板１２と、半導体基板１２の表面及び裏面に形成されている金属層及び絶縁膜等を備えている。半導体基板１２には、ダイオード領域２０とＩＧＢＴ領域４０と境界領域８０が形成されている。ダイオード領域２０とＩＧＢＴ領域４０との間に、境界領域８０が形成されている。
　ダイオード領域２０内の半導体基板１２の表面には、アノード電極２２が形成されている。ＩＧＢＴ領域４０内の半導体基板１２の表面には、エミッタ電極４２が形成されている。半導体基板１２の裏面には、共通電極６０が形成されている。
　ダイオード領域２０には、アノード層２６、ダイオードドリフト層２８、カソード層３０が形成されている。
　アノード層２６は、ｐ型である。アノード層２６は、アノードコンタクト領域２６ａと低濃度アノード層２６ｂを備えている。アノードコンタクト領域２６ａは、半導体基板１２の表面に露出する範囲に、島状に形成されている。アノードコンタクト領域２６ａは、不純物濃度が高い。アノードコンタクト領域２６ａは、アノード電極２２に対してオーミック接続されている。低濃度アノード層２６ｂは、アノードコンタクト領域２６ａの下側及び側方に形成されており、アノードコンタクト領域２６ａを覆っている。低濃度アノード層２６ｂの不純物濃度は、アノードコンタクト領域２６ａより低い。
　ダイオードドリフト層２８は、アノード層２６の下側に形成されている。ダイオードドリフト層２８は、ｎ型である。ダイオードドリフト層２８は、上部ドリフト層２８ａと下部ドリフト層２８ｂとを備えている。上部ドリフト層２８ａは、下部ドリフト層２８ｂよりも不純物濃度が低い。
　カソード層３０は、ダイオードドリフト層２８の下側に形成されている。カソード層３０は、半導体基板１２の裏面に露出する範囲に形成されている。カソード層３０は、ｎ型であり、不純物濃度が高い。カソード層３０は、共通電極６０に対してオーミック接続されている。
　アノード層２６、ダイオードドリフト層２８、及び、カソード層３０によってダイオードが形成されている。
　ＩＧＢＴ領域４０には、エミッタ領域４４、ボディ層４８、ＩＧＢＴドリフト層５０、コレクタ層５２、及び、ゲート電極５４等が形成されている。
　ＩＧＢＴ領域４０内の半導体基板１２の表面には、複数のトレンチが形成されている。各トレンチの内面には、ゲート絶縁膜５６が形成されている。各トレンチの内部に、ゲート電極５４が形成されている。ゲート電極５４の表面は絶縁膜５８により覆われている。ゲート電極５４は、エミッタ電極４２から絶縁されている。
　エミッタ領域４４は、半導体基板１２の表面に露出する範囲に、島状に形成されている。エミッタ領域４４は、ゲート絶縁膜５６に接する範囲に形成されている。エミッタ領域４４は、ｎ型であり、不純物濃度が高い。エミッタ領域４４は、エミッタ電極４２に対してオーミック接続されている。
　ボディ層４８は、ｐ型である。ボディ層４８は、ボディコンタクト領域４８ａと低濃度ボディ層４８ｂを備えている。ボディコンタクト領域４８ａは、半導体基板１２の表面に露出する範囲に、島状に形成されている。ボディコンタクト領域４８ａは、２つのエミッタ領域４４の間に形成されている。ボディコンタクト領域４８ａは、不純物濃度が高い。ボディコンタクト領域４８ａは、エミッタ電極４２に対してオーミック接続されている。低濃度ボディ層４８ｂは、エミッタ領域４４及びボディコンタクト領域４８ａの下側に形成されている。低濃度ボディ層４８ｂは、ゲート電極５４の下端より浅い範囲に形成されている。低濃度ボディ層４８ｂの不純物濃度は、ボディコンタクト領域４８ａよりも低い。低濃度ボディ層４８ｂによって、エミッタ領域４４がＩＧＢＴドリフト層５０から分離されている。ゲート電極５４は、エミッタ領域４４とＩＧＢＴドリフト層５０を分離している範囲の低濃度ボディ層４８ｂにゲート絶縁膜５６を介して対向している。
　ＩＧＢＴドリフト層５０は、ボディ層４８の下側に形成されている。ＩＧＢＴドリフト層５０は、ｎ型である。ＩＧＢＴドリフト層５０は、ドリフト層５０ａとバッファ層５０ｂを備えている。ドリフト層５０ａは、ボディ層４８の下側に形成されている。ドリフト層５０ａは、不純物濃度が低い。ドリフト層５０ａは、ダイオード領域２０の上部ドリフト層２８ａと略同じ不純物濃度を有しており、上部ドリフト層２８ａと連続する層である。バッファ層５０ｂは、ドリフト層５０ａの下側に形成されている。バッファ層５０ｂは、ドリフト層５０ａよりも不純物濃度が高い。バッファ層５０ｂは、ダイオード領域２０の下部ドリフト層２８ｂと略同じ不純物濃度を有しており、下部ドリフト層２８ｂと連続する層である。
　コレクタ層５２は、ＩＧＢＴドリフト層５０の下側に形成されている。コレクタ層５２は、半導体基板１２の裏面に露出する範囲に形成されている。コレクタ層５２は、ｐ型であり、不純物濃度が高い。コレクタ層５２は、共通電極６０に対してオーミック接続されている。
　エミッタ領域４４、ボディ層４８、ＩＧＢＴドリフト層５０、コレクタ層５２、及び、ゲート電極５４によってＩＧＢＴが形成されている。
　ダイオード領域２０とＩＧＢＴ領域４０の間には、境界領域８０が形成されている。境界領域は、素子構造が形成されていない不活性領域であり、境界領域８０の表面は、電極と接していない。境界領域８０の表面には、絶縁膜８２が形成されている。境界領域８０には、分離領域７０が形成されている。分離領域７０は、半導体基板１２の表面からアノード層２６の下端及びボディ層４８の下端より深い深さまでの範囲に形成されている。より詳細には、分離領域７０は、半導体基板１２の表面からゲート電極５４の下端より深い深さまでの範囲に形成されている。分離領域７０は、アノード層２６及びボディ層４８に接している。分離領域７０は、ｐ型である。分離領域７０の不純物濃度は、低濃度アノード層２６ｂ及び低濃度ボディ層４８ｂより高い。分離領域７０の底面は、平坦である。分離領域７０は、アノード層２６とボディ層４８の間において電界が集中することを抑制する。特に、分離領域７０がゲート電極５４の下端よりも深い位置まで形成されているので、分離領域７０近傍のゲート電極５４に電界が集中することが抑制される。
　分離領域７０の下側では、上部ドリフト層２８ａとドリフト層５０ａが連続している。連続する上部ドリフト層２８ａとドリフト層５０ａの下側では、下部ドリフト層２８ｂとバッファ層５０ｂが連続している。低濃度層１００の上側で、下部ドリフト層２８ｂとバッファ層５０ｂが連続している。低濃度層１００は、カソード層３０とコレクタ層５２の間に形成されている。低濃度層１００は、ｎ型であり、カソード層３０よりも不純物濃度が低い。低濃度層１００の電気抵抗は、カソード層３０の電気抵抗およびコレクタ層５２の電気抵抗のいずれよりも高い。
　カソード層３０およびコレクタ層５２と同様に、低濃度層１００は半導体基板１２の裏面に露出する範囲に形成されており、共通電極６０に対してオーミック接続されている。不純物濃度が低いため、低濃度層１００と共通電極６０とのコンタクト抵抗は、カソード層３０と共通電極６０とのコンタクト抵抗、コレクタ層５２と共通電極とのコンタクト抵抗と比較して高い。
　ダイオード領域２０のカソード層３０は、分離領域７０の下側まで延出されており、分離領域７０の下側で、低濃度層１００と隣接している。低濃度層１００は、ＩＧＢＴ領域４０と境界領域８０との境界まで延びており、ＩＧＢＴ領域４０のコレクタ層５２と隣接している。すなわち、カソード層３０と低濃度層１００との境界７２は、半導体装置１０を平面視した場合に、ＩＧＢＴ領域４０のボディ領域４８の下方よりもダイオード領域２０に近い側に位置している。より詳細には、境界７２は、分離領域７０の底面（平坦部分）の下側に位置している。コレクタ層５２と低濃度層１００との境界７４は分離領域７０の傾斜部の下側に位置していると同時に、ＩＧＢＴ領域４０のボディ領域４８の下方に位置している。
　ダイオードドリフト層２８の上部ドリフト層２８ａには、キャリアライフタイム制御領域３９が形成されている。キャリアライフタイム制御領域３９内には、半導体基板１２に荷電粒子を打ち込むことによって形成された結晶欠陥が存在している。キャリアライフタイム制御領域３９内の結晶欠陥密度は、その周囲の上部ドリフト層２８ａに比べて極めて高い。キャリアライフタイム制御領域３９は、アノード層２６の近傍の深さであり、分離領域７０の下端より深い深さに形成されている。また、キャリアライフタイム制御領域３９は、ダイオード領域２０から境界領域８０内に延びており、ＩＧＢＴ領域４０には侵入していない。
　参照番号３９ａは、キャリアライフタイム制御領域３９のＩＧＢＴ領域４０側の端部を示している。キャリアライフタイム制御領域３９の端部３９ａは、境界領域８０の内部であって、分離領域７０の下側に位置している。より詳細には、端部３９ａは、分離領域７０の底面（平坦部分）の下側に位置している。また、端部３９ａは、低濃度層１００の上側に位置している。
　図１に示す境界領域８０の構造は、ダイオード領域２０とＩＧＢＴ領域４０の間に沿って延設されている。すなわち、ダイオード領域２０とＩＧＢＴ領域４０の間において、低濃度層１００、境界７２、境界７４、キャリアライフタイム制御領域３９の端部３９ａは分離領域７０に沿って伸びている。
　（半導体装置のＩＧＢＴの動作）
　半導体装置１０のＩＧＢＴの動作について説明する。エミッタ電極４２と共通電極６０の間に共通電極６０がプラスとなる電圧を印加し、ゲート電極５４にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、ＩＧＢＴがオンする。すなわち、ゲート電極５４へのオン電位の印加により、ゲート絶縁膜５６に接する範囲の低濃度ボディ層４８ｂにチャネルが形成される。すると、電子が、エミッタ電極４２から、エミッタ領域４４、チャネル、ＩＧＢＴドリフト層５０、及び、コレクタ層５２を介して、共通電極６０に流れる。また、ホールが、共通電極６０から、コレクタ層５２、ＩＧＢＴドリフト層５０、低濃度ボディ層４８ｂ、及び、ボディコンタクト領域４８ａを介して、エミッタ電極４２に流れる。すなわち、共通電極６０からエミッタ電極４２に電流が流れる。ＩＧＢＴドリフト層５０には、電子とホールが流れ込み、伝導度変調によって、抵抗が小さくなる。これによってＩＧＢＴ動作時のオン電圧が小さくなる。
　境界領域８０の分離領域７０の下側を通過して、ＩＧＢＴドリフト層５０側のホールがダイオードドリフト層２８に移動すると、ＩＧＢＴドリフト層５０のホール密度が小さくなって、ＩＧＢＴ領域４０の伝導度変調が阻害され、ＩＧＢＴのオン電圧上昇の原因となる。
　但し、半導体装置１０では、分離領域７０の下には低濃度層１００が形成されている。低濃度層１００は、カソード層３０およびコレクタ層５２よりも電気抵抗が高く、共通電極６０とのコンタクト抵抗が高いため、低濃度層１００を介して半導体基板１２と共通電極６０との間でキャリアの移動が起こりにくい。その結果、低濃度層１００の上側の半導体基板１２では、キャリア密度が低くなる。このため、ＩＧＢＴドリフト層５０に供給されたホールが境界領域８０側に移動して低濃度層１００に流れ込むことが抑制される。さらに、コレクタ層５２とカソード層３０との間には低濃度層１００が存在しており、ＩＧＢＴドリフト層５０からカソード層３０までの距離が長くなっているため、ＩＧＢＴドリフト層５０に供給されたホールがカソード層３０に向かって移動することが抑制される。このように、ホールがＩＧＢＴ領域４０からダイオード領域２０へと移動することが抑制されるため、ＩＧＢＴ動作時のオン電圧上昇が抑制される。
　（半導体装置のダイオードの動作）
　ゲート電極５４に印加する電位を、オン電位からオフ電位に切り換えると、ＩＧＢＴがターンオフする。さらに、半導体装置１０のダイオードをターンオンする。すなわち、アノード電極２２と共通電極６０の間に、アノード電極２２がプラスとなる電圧（すなわち、順電圧）を印加すると、ダイオードがターンオンする。これによって、アノード電極２２から、アノード層２６、ダイオードドリフト層２８、及び、カソード層３０を経由して、共通電極６０に電流が流れる。
　ダイオードがオンしているときに、ＩＧＢＴ領域４０のボディ層４８のうちダイオード領域２０に近い部分、ＩＧＢＴドリフト層５０、ダイオード領域２０のカソード層３０のうちＩＧＢＴ領域４０に近い部分、が寄生ダイオードとして動作する場合がある。この場合、ボディ層４８側からＩＧＢＴドリフト層５０に注入されたキャリア（半導体装置１０においてはホール）は、境界領域のドリフト層を経由してカソード層３０に向かって移動し、境界領域８０内のドリフト層にキャリアが蓄積する。
　さらに、ダイオードドリフト層２８にキャリアライフタイム制御領域３９が形成されている場合には、ダイオード領域４０の順方向電圧が大きくなる。その結果、ダイオードがオンしているときに、上記に説明した寄生ダイオードが動作し易くなる。寄生ダイオードが動作すると、ＩＧＢＴドリフト層５０側から境界領域８０側に移動するキャリアが増加し、キャリアライフタイム制御領域３９が形成されているにも関わらず、境界領域８０のドリフト層のキャリア濃度を低減させる効果が十分に得られない。
　但し、図１に係る半導体装置１０では、境界領域８０の分離領域７０の下には低濃度層１００が形成されている。低濃度層１００は、カソード層３０およびコレクタ層５２よりも電気抵抗が高く、共通電極６０とのコンタクト抵抗が高いため、上記の寄生ダイオードが動作しにくい。すなわち、境界領域８０のドリフト層にはキャリアが蓄積しにくい。
　次に、ダイオードに印加される電圧を順電圧から逆電圧に切り換えると、ダイオードが逆回復動作を行う。すなわち、順電圧印加時にダイオードドリフト層２８内に存在していたホールがアノード電極２２に排出され、順電圧印加時にダイオードドリフト層２８内に存在していた電子が共通電極６０に排出される。
　境界領域８０のＩＧＢＴドリフト層５０にキャリアが蓄積する場合がある。境界領域８０のＩＧＢＴドリフト層５０に蓄積されるキャリアが多くなると、逆回復電流が大きくなり、ダイオードのリカバリ特性が低下する。
　既に説明したように、分離領域７０の下には低濃度層１００が形成されているため、ダイオードがオンしているときに境界領域８０のＩＧＢＴドリフト層５０にキャリアが蓄積されることが抑制される。その結果、逆回復電流が大きくなることが抑制される。すなわち、ダイオードのリカバリ特性の低下が抑制される。
　また、ダイオードドリフト層２８には、キャリアライフタイム制御領域３９が形成されている。キャリアライフタイム制御領域３９内の結晶欠陥は、キャリアの再結合中心として機能する。したがって、逆回復動作時に、ダイオードドリフト層２８内のキャリアの多くが、キャリアライフタイム制御領域３９内で再結合により消滅する。したがって、半導体装置１０では、逆回復動作時に生じる逆回復電流が抑制される。
　また、半導体装置１０では、キャリアライフタイム制御領域３９が分離領域７０の下側まで伸びている。したがって、分離領域７０の下側のダイオードドリフト領域２８内に存在するキャリアが、キャリアライフタイム制御領域３９で再結合する。このため、逆回復動作時に、分離領域７０近傍で高い電流が生じることが防止される。
　以上に説明したように、本実施形態の半導体装置１０では、コレクタ層５２とカソード層３０との間に低濃度層１００が設けられている。これによって、ＩＧＢＴ動作時にはオン電圧上昇が抑制される効果を得ることができる。また、ダイオード動作時には寄生ダイオード（ＩＧＢＴ領域４０のボディ層４８のうちダイオード領域２０に近い部分と、ＩＧＢＴドリフト層５０と、ダイオード領域２０のカソード層３０のうちＩＧＢＴ領域４０に近い部分とによって構成される）が動作することを抑制し、ダイオード逆回復時のリカバリ特性を改善する効果を得ることができる。
　また、キャリアライフタイム制御領域を３９が存在することによってダイオード領域２０の順方向電圧が上昇しても、この寄生ダイオードが動作し難いため、キャリアライフタイム制御領域がキャリアを減衰する効果を十分に得ることができ、ダイオードのリカバリ特性の改善に効果的である。
　なお、半導体装置１０では、分離領域７０の下にキャリアライフタイム制御領域３９の端部３９ａが位置している。製造誤差により分離領域７０の下において端部３９ａの位置（分離領域７０の幅方向（図１の左右方向）の位置）がずれたとしても、ダイオード領域２０内におけるキャリアライフタイム制御領域３９の面積は変わらない。また、上述したように、分離領域７０の下のダイオードドリフト層２８に流れる電流は小さい。したがって、端部３９ａの位置がずれることによって分離領域７０の下のダイオードドリフト層２８の特性が変化しても、ダイオードの逆回復特性に与える影響は小さい。このため、半導体装置１０は、端部３９ａの位置がずれても、ダイオードの逆回復特性が変動し難い。すなわち、半導体装置１０の量産時に、ダイオードの逆回復特性がばらつき難い。
　（半導体装置の製造方法）
　次に、半導体装置１０の製造方法を説明する。図１に係る半導体装置１０の素子構造を半導体ウェハに複数形成した後で、ダイシング等によって、それぞれの半導体装置を切り離すことによって、半導体装置１０の製造を行う。以下、半導体装置１０の素子構造を半導体ウェハに形成する第１～第３の製造方法について説明する。
　（第１の製造方法）
　半導体装置１０の第１の製造方法は、マスク工程と、結晶欠陥形成工程と、イオン注入工程と、アニール工程とを含んでいる。
　マスク工程では、半導体ウェハのダイオード形成領域（半導体装置のダイオード領域を形成する領域）の裏面側もしくはＩＧＢＴ形成領域（半導体装置のＩＧＢＴ領域を形成する領域）の裏面側にマスクを配置する。マスクの材料は、荷電粒子及び不純物イオンの遮蔽が可能なものであればよく、シリコン（Ｓｉ）等を好適に用いることができる。
　結晶欠陥形成工程では、マスクの裏面側から半導体ウェハの裏面に、荷電粒子（イオン、中性子、電子線等）の照射を行って、半導体ウェハのダイオード形成領域のダイオードドリフト層２８に結晶欠陥を形成する。必要に応じて、アルミニウム等を材料とするエネルギー吸収材を介して荷電粒子の照射等を行ってもよい。
　イオン注入工程では、半導体ウェハの裏面に対して、マスクが配置されている側と逆の導電型の不純物イオンを複数回注入してイオン注入領域を形成する。例えば、ダイオード形成領域の裏面側にマスクを配置した場合は、ｐ型の不純物イオンを注入する。ＩＧＢＴ形成領域の裏面側にマスクを配置した場合は、ｎ型の不純物イオンを注入する。複数回のイオン注入工程は、マスクを形成した領域側からマスクを形成していない領域側に向かって半導体ウェハの裏面と鋭角を成す第１方向にイオン注入を行う第１イオン注入工程と、第１方向と交差する第２方向にイオン注入を行う第２イオン注入工程とを含んでいる。ダイオード形成領域の裏面側にマスクを配置した場合には、第１方向は、ＩＧＢＴ形成領域側からダイオード形成領域側に向かって半導体ウェハの裏面と鋭角を成す方向である。ＩＧＢＴ形成領域の裏面側にマスクを配置した場合には、第１方向は、ダイオード形成領域側からＩＧＢＴ形成領域側に向かって半導体ウェハの裏面と鋭角を成す方向である。第１イオン注入工程と第２イオン注入工程とは、いずれを先に行ってもよく、これによってダイオード形成領域とＩＧＢＴ形成領域との間に低イオン注入領域を形成することができる。アニール工程では、イオン注入領域および低イオン注入領域のアニール処理を行う。
　マスク工程で配置したマスクは、イオン注入工程で第１導電型の不純物イオンを遮蔽するためのマスクとして使用できるとともに、結晶欠陥形成工程では荷電粒子を遮蔽するためのマスクとして使用できる。
　実施形態に係る半導体装置の製造方法を例示する図２～図８を用いて、実施例１として第１の製造方法をより具体的に説明する。
　図２は、半導体装置１０の第１の製造方法に係る半導体ウェハの一部分の断面を示す図である。図２に示すウェハ６１０は、半導体装置１０のキャリアライフタイム制御領域３９、カソード層３０、低濃度層１００、共通電極６０が形成される前の状態を示すものであり、それ以外の半導体装置１０の構成は既に形成されている。ウェハ６１０の裏面側には、ｐ型のコレクタ層６５２が形成されている。ウェハ６１０では、製造工程が完了した後に、図１の半導体装置１０のダイオード領域２０となる領域をダイオード形成領域６２０、ＩＧＢＴ領域４０となる領域をＩＧＢＴ形成領域６４０、境界領域８０となる領域を境界形成領域６８０で示している。図１の半導体装置１０と同様の構成は、同一の参照番号を付している。第１の製造方法の各工程では、半導体装置１０のキャリアライフタイム制御領域３９、カソード層３０、低濃度層１００を形成する。
　マスク工程では、図３に示すように、ウェハ６１０のＩＧＢＴ形成領域の裏面側にマスク７０１を配置する。マスク７０１は、イオン注入工程では、第１導電型の不純物イオンを遮蔽するためのマスクとして使用し、結晶欠陥形成工程では、荷電粒子を遮蔽するためのマスクとして使用する。図３に示すように、ウェハ６１０の周縁部にはリブ６６１が設けられており、リブ６６１の内側の素子形成領域に図２に示す素子構造が形成されている。平板状のマスク７０１をリブ６６１に固定することによって、ウェハ６１０の素子形成領域とマスク７０１とを離間した状態で固定することができる。図３には図示していないが、マスク７０１は、ウェハ６１０に結晶欠陥を形成する領域の下方となる位置が開口している。図４は、マスク７０１を設置した状態のウェハ６１０を、図２と同じ断面で示す図である。図４に示すように、キャリアライフタイム制御領域３９を形成する、ダイオード形成領域６２０と境界領域６８０の一部において、マスク７０１が開口している。マスク７０１の端部７０１ａの位置は、キャリアライフタイム制御領域３９の端部３９ａの位置に合わせて調整されている。
　次に、結晶欠陥形成工程を行う。結晶欠陥形成工程では、図５に示すように、マスク７０１の裏面側から、ウェハ６１０の裏面に対して垂直な方向から荷電粒子の照射を行って、ウェハ６１０のダイオード形成領域６２０に結晶欠陥を形成する。荷電粒子は、ダイオードドリフト層２８の上部ドリフト層２８ａに停止するように照射エネルギーを調整されて、照射される。これによって、結晶欠陥密度の高い領域が上部ドリフト層２８ａに形成され、キャリアライフタイム制御領域３９となる。キャリアライフタイム制御領域３９の端部３９ａの位置は、マスク７０１のダイオード形成領域６２０側の端部７０１ａと略一致している。
　次に、イオン注入工程を行う。イオン注入工程では、ウェハ６１０の裏面に対して、ｎ型の不純物イオンを２回注入して、ウェハ６１０の裏面のコレクタ層６５２の一部に、ｎ型のイオンが注入されたイオン注入領域を形成する。
　図６に示すように、この２回のイオン注入の方向は、ＩＧＢＴ形成領域６４０側（マスク工程においてマスクを形成した領域側）からダイオード形成領域６２０側（マスク工程においてマスクを形成していない領域側）に向かって半導体ウェハの裏面と鋭角を成す方向（以下、第１方向という。図６に破線の矢印６６２で示す方向である）と、ダイオード形成領域６２０側からＩＧＢＴ形成領域６４０側に向かって半導体ウェハの裏面と鋭角を成す方向（以下、第２方向という。図６に実線の矢印６６４で示す方向である）とを含んでいる。図６に示す断面で、第２方向は、第１方向と交差している。図６に示すように、コレクタ層６５２の部分６００には、第２方向にｎ型のイオン注入を行った場合には、ｎ型のイオンが注入される。一方、部分６００には、第１方向にｎ型のイオン注入を行った場合には、ｎ型のイオンが注入されない。図６において、部分６００よりもダイオード形成領域６２０に近い側のコレクタ層６５２の部分６３０には、第１方向と、第２方向と、いずれの方向でｎ型のイオン注入を行った場合でも、ｎ型のイオンが注入される。
　すなわち、ＩＧＢＴ形成領域６４０側からダイオード形成領域６２０側に向かって半導体ウェハの裏面と鋭角を成す第１方向と、第１方向と交差する第２方向（より具体的にはダイオード形成領域６２０側からＩＧＢＴ形成領域６４０側に向かって半導体ウェハの裏面と鋭角を成す第２方向）とを含む、少なくとも２回以上のイオン注入を行うことによって、ウェハ６１０のダイオード形成領域６２０の裏面に、ｎ型のイオン濃度の異なる２つの部分（部分６００と部分６３０）を形成することができる。部分６００に注入されるｎ型のイオン濃度は、部分６３０に注入されるｎ型のイオン濃度よりも低い。部分６００は、低イオン注入領域であり、マスク７０１のダイオード形成領域６２０側の端部７０１ａに沿って、ダイオード形成領域６２０とＩＧＢＴ形成領域６４０との間に形成される。
　部分６００のダイオード形成領域６２０側の端部を境界６７２とし、ＩＧＢＴ形成領域６４０側の端部を境界６７４とする。マスク７０１の位置、第１方向および第２方向のイオン注入の角度を調整することによって、部分６００の幅（すなわち、境界６７２と境界６７４との間の長さ）を調整することができる。
　実施例１では、結晶欠陥を形成する位置に基づいてマスク７０１の位置を固定しているため、第１方向および第２方向のイオン注入の角度を調整して、部分６００の幅を調整する。第１方向および第２方向のイオン注入の角度を設計する方法の一例について、図７を用いて説明する。図７は、図６に示すウェハ６１０およびマスク７０１の一部を模式的に示す図であって、マスク７０１の端部７０１ａと、その近傍に位置するコレクタ層６５２（部分６００および部分６３０を含む）を示している。ウェハ６１０を平面視した場合における図７の点Ａ、Ｂ，Ｃの位置は、マスク７０１の端部７０１ａと一致している。線分ＡＢは、ウェハ６１０の裏面とマスク７０１のウェハ６１０側の面との距離であり、ｄ１とする。線分ＢＣは、マスク７０１の厚さであり、ｄ２とする。線分ＣＤは、端部７０１ａによって規制される第１方向のイオン注入における荷電粒子の進路を模式的に示しており、点Ｄは境界６７２と同位置である。線分ＣＤとウェハ６１０の裏面が成す角をθ１（０＜θ１＜９０°）とすると、第１方向のイオン注入における荷電粒子の進路とウェハ６１０の裏面が成す角はθ１となる。線分ＢＥは、端部７０１ａによって規制される第２方向のイオン注入における荷電粒子の進路を模式的に示しており、点Ｅは境界６７４と同位置である。線分ＢＥとウェハ６１０の裏面が成す角はθ２（０＜θ２＜９０°）とすると、第２方向のイオン注入における荷電粒子の進路とウェハ６１０の裏面が成す角はθ２となる。
　線分ＡＤの長さは、（ｄ１＋ｄ２）／ｔａｎθ１となり、端部７０１ａから境界６７２までのウェハ６１０の平面方向の距離を示している。線分ＡＥの長さは、ｄ１／ｔａｎθ２となり、端部７０１ａから境界６７４までのウェハ６１０の平面方向の距離を示している。従って、境界６７２と境界６７２の距離ＤＥは、下記の式（１）によって表すことができる。
（ｄ１＋ｄ２）／ｔａｎθ１＋ｄ１／ｔａｎθ２　…　（１）
　実施例１においては、低濃度層１００がＩＧＢＴ領域４０のボディ層４８の下側まで侵入しないように、上記の式（１）を用いて、θ２の値を調整する。
　次に、マスク７０１を取り外し、その後にウェハ６１０のアニール工程を行う。アニール工程では、イオン注入領域である部分６００、部分６３０のアニール処理を行う。アニール処理を行うと、部分６３０はｎ型のカソード層３０となり、部分６００は、ｎ型の不純物濃度がカソード層３０よりも低い低濃度層１００となる。これによって、図８に示すように、ウェハ６１０の裏面は、コレクタ層５２、低濃度層１００、カソード層３０の３層を備えることができる。図８に示すウェハ６１０の裏面に、図１に示す共通電極６０を形成し、ダイシングして１つ１つの半導体装置に切り分けることによって、実施形態に係る半導体装置１０を形成することができる。
　上記のとおり、第１の製造方法では、マスク工程において、半導体ウェハのダイオード形成領域とＩＧＢＴ形成領域とのいずれか一方の裏面側にマスクを配置する。この後に行うイオン注入工程では、ＩＧＢＴ形成領域側からダイオード形成領域側に向かって半導体ウェハの裏面と鋭角を成す方向（第１方向）のイオン注入と、ダイオード形成領域側からＩＧＢＴ形成領域側に向かって半導体ウェハの裏面と鋭角を成す方向（第２方向）のイオン注入とを行う。これによって、ダイオード形成領域とＩＧＢＴ形成領域との間に、第１方向のイオン注入と、第２方向のイオン注入とのいずれか一方が遮蔽されて到達しない、低イオン注入領域が生じる。低イオン注入領域を形成した後で、アニール工程を行うことによって、ダイオード領域とＩＧＢＴ領域との間に、不純物濃度の低い領域を形成することができる。
　第１の製造方法では、イオン注入工程で第１導電型の不純物イオンを遮蔽するためのマスクを、結晶欠陥形成工程では荷電粒子を遮蔽するためのマスクとして使用できる。１つのマスクをイオン注入工程と結晶欠陥形成工程で併用できるため、製造工程が簡略化される。
　また、実施例１のように、マスク工程で配置するマスクの端部の位置を、キャリアライフタイム制御領域の端部の位置に合わせた上で、このマスクを用いて、イオン注入工程で、第１方向と第２方向のイオン注入を行うと、低濃度層とカソード層との境界は、キャリアライフタイム制御領域の端部よりもダイオード領域に近い側に位置し、低濃度層とコレクタ層との境界は、キャリアライフタイム制御領域の端部よりもＩＧＢＴ領域に近い側に位置するようにできる。すなわちキャリアライフタイム制御領域の端部が、低濃度層の上方に位置するようにすることができる。１つのマスクを利用して、キャリアライフタイム制御領域の端部の位置と低濃度層の位置を適切に整合させることが可能であるため、製造工程が簡略化する。また、マスクを複数用いる場合には、複数のマスクの位置が互いにずれることによって、キャリアライフタイム制御領域の端部の位置と低濃度層の位置がずれる場合があるが、１つのマスクを用いているため、複数のマスクの位置を互いに合わせる必要がない。
　尚、図６では、第２方向は、マスク工程においてマスクを形成していないダイオード形成領域側から、マスク工程においてマスクを形成したＩＧＢＴ形成領域側に向かう方向であったが、これに限定されない。第２方向は、第１方向と交差する方向（第１方向と平行でない方向）であって、これによってダイオード形成領域とＩＧＢＴ形成領域との間に、第１方向のイオン注入と、第２方向のイオン注入とのいずれか一方のみが遮蔽されて到達しない部分（低イオン注入領域となる部分）を形成することができればよい。例えば、図９に示すように、第１方向が、ＩＧＢＴ形成領域側からダイオード形成領域側に向かって半導体ウェハの裏面と鋭角を成す方向である場合に、第２方向は、第１方向と交差し、かつ、半導体ウェハの裏面に垂直な方向であってもよい。この場合、第２方向のイオン注入は、端部７０１ａよりもＩＧＢＴ形成領域６４０に近い側には行われないから、低濃度層１０２ａとＩＧＢＴ形成領域６４０との境界６７４ａは、マスク７０１のダイオード形成領域６２０側の端部７０１ａと一致する。また、図１０に示すように、第１方向が、ＩＧＢＴ形成領域側からダイオード形成領域側に向かって半導体ウェハの裏面と鋭角θ１１を成す方向である場合に、第２方向は、ＩＧＢＴ形成領域側からダイオード形成領域側に向かって半導体ウェハの裏面と鋭角θ２１を成す方向であって、かつθ２１＞θ１１となるようにしてもよい。この場合にも、第２方向は、第１方向と交差し、半導体ウェハの裏面に低イオン注入領域を形成することができる。低濃度層１０２ｂとＩＧＢＴ形成領域６４０との境界６７４ｂは、マスク７０１のダイオード形成領域６２０側の端部７０１ａよりもダイオード形成領域６４０側に近くなる。
　尚、図１１に示すように、マスク７０１をレジスト７０３等を用いてウェハ６１０の裏面に貼り付けることもできる。この場合、イオン注入は、端部７０１ａよりもＩＧＢＴ形成領域６４０に近い側には行われないから、低濃度層１０２ｃとＩＧＢＴ形成領域６４０との境界６７４ｃは、マスク７０１のダイオード形成領域６２０側の端部７０１ａと一致する。
　（第２の製造方法）
　半導体装置１０の第２の製造方法は、半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置するマスク工程と、マスクの裏面側から半導体ウェハの裏面に、荷電粒子の照射を行って、半導体ウェハのダイオード形成領域に結晶欠陥を形成する結晶欠陥形成工程と、マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行ってイオン注入領域を形成するイオン注入工程と、マスクが配置された状態でイオン注入領域にレーザアニール処理を行うレーザアニール工程と、を含んでいる。
　以下、実施形態に係る半導体装置１０の製造方法を例示する図１２～図１４を用いて、第２の製造方法を実施例２として、具体的に説明する。
　実施例２のマスク工程と結晶欠陥形成工程は、第１の製造方法に係る実施例１と同様であるので、説明を省略する。図２に示すウェハ６１０に対して、結晶欠陥形成工程まで完了した後のウェハ７１０を図１２に示す。ウェハ７１０のダイオードドリフト層２８の上部ドリフト層２８ａには、キャリアライフタイム制御領域３９が形成されている。ウェハ７１０の裏面側には、図４等と同様にマスク７０１が配置されている。図１２では、図１、図２と同様の構成には、同一の参照番号を付している。
　次に、イオン注入工程を行う。イオン注入工程では、ウェハ７１０の裏面に対して、ｎ型の不純物イオンを注入して、図１３に示すように、ウェハ７１０の裏面のコレクタ層６５２の一部に、ｎ型のイオンが注入されたイオン注入領域７３０を形成する。
　次に、マスク７０１が配置された状態でレーザアニール工程を行う。レーザアニール工程では、レーザアニール処理によってイオン注入領域のアニール処理を行う。イオン注入領域７３０にレーザ光を照射することによって、高エネルギー状態となる部分は十分にイオンが活性化される一方、マスクが配置されている領域との境界の近傍は、イオンの活性化に十分なエネルギーを得ることができない。図１４に示すように、マスク７０１の端部７０１ａの近傍にレーザを照射すると、部分１２０は高エネルギー状態となり、十分にイオンが活性化される一方、部分１２０よりもＩＧＢＴ形成領域６４０に近い側である部分１２３は、エネルギーが不十分な状態となって、イオンが十分に活性化されない。部分１２３はイオンの活性化が不十分となり、不純物濃度の低い低濃度層１０３となる。ダイオード形成領域６２０の裏面のイオン注入領域７３０の全体にレーザ光を走査すると、マスクが配置されている領域との境界の近傍を除く領域では、イオンが十分に活性化され、図１４に示すように、ダイオード形成領域６２０の裏面全体にカソード層３０を形成することができる。同時に、マスク７０１の端部７０１ａに沿って、カソード層３０とコレクタ層５２との間に低濃度層１０３を形成することができる。図１４に示すウェハ７１０の裏面に、図１に示す共通電極６０を形成し、ダイシングして１つ１つの半導体装置に切り分けることによって、実施形態に係る半導体装置１０を形成することができる。
　上記のとおり、第２の製造方法を用いても、第１の製造方法を用いる場合と同様に、イオン注入工程で第１導電型の不純物イオンを遮蔽するためのマスクを、結晶欠陥形成工程では荷電粒子を遮蔽するためのマスクとして使用できる。１つのマスクを利用して、キャリアライフタイム制御領域の端部の位置と低濃度層の位置を適切に整合させることが可能であるため、製造工程が簡略化する。また、１つのマスクを用いているため、複数のマスクの位置を互いに合わせる必要がない。
　（第３の製造方法）
　上記の半導体装置１０の第３の製造方法は、半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置するマスク工程と、マスクの裏面側から半導体ウェハの裏面に、荷電粒子の照射を行って、半導体ウェハのダイオード形成領域に結晶欠陥を形成する結晶欠陥形成工程と、マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行って、第１導電型のコレクタ領域と第２導電型のカソード領域を隣接して形成するイオン注入工程と、半導体ウェハの裏面のコレクタ領域とカソード領域との境界にレーザアニール処理を行うレーザアニール工程と、を含んでいる。
　以下、実施形態に係る半導体装置の製造方法を例示する図１５～図１７を用いて、第３の製造方法を実施例３として、具体的に説明する。
　実施例３では、第２の製造方法に係る実施例２と同様の製造工程によって図１３に示すウェハ７１０を製造した後に、マスク７０１を除去して、アニール処理を行う。これによって、図１５に示すウェハ８１０を製造することができる。図１５では、図１、図２、図１３等と同様の構成には、同一の参照番号を付している。
　図１５に示すように、ウェハ８１０の裏面側には、ｎ型のカソード層８３０とｐ型のコレクタ層８５２が隣接して形成されている。境界１２１は、カソード層８３０とコレクタ層８５２との境界である。
　図１５に示すウェハ８１０の裏面側の境界１２１に対してレーザアニール処理を行う。境界１２１にレーザ光を照射してレーザアニール処理を行うと、境界１２１近傍のカソード層８３０とコレクタ層８５２が局所的に加熱される。これによって、カソード層８３０のｎ型の不純物とコレクタ層８５２のｐ型の不純物とが相殺し合って、図１６に示すように、不純物濃度が低い低濃度層１０４が形成される。低濃度層１０４をｎ型の不純物層とするためには、例えば、カソード層８３０のｎ型の不純物濃度を、コレクタ層８５２のｐ型の不純物濃度よりも高くしておけばよい。
　図１７は、ウェハ８１０を裏面側から見た図である。第３の製造方法によれば、図１７に示すように、カソード層８３０とコレクタ層８５２との間の一部に選択的に低濃度層１０４を形成することができる。境界１２１の全体にレーザアニール処理を行い、カソード層８３０とコレクタ層８５２との間に低濃度層１０４を形成した後で、ウェハ８１０の裏面に、図１に示す共通電極６０を形成し、ダイシングして１つ１つの半導体装置に切り分けることによって、実施形態に係る半導体装置１０を形成することができる。
　上記のとおり、第３の製造方法を用いても、第１および第２の製造方法を用いる場合と同様に、イオン注入工程で第１導電型の不純物イオンを遮蔽するためのマスクを、結晶欠陥形成工程では荷電粒子を遮蔽するためのマスクとして使用できる。１つのマスクを利用して、キャリアライフタイム制御領域の端部の位置と低濃度層の位置を適切に整合させることが可能であるため、製造工程が簡略化する。また、１つのマスクを用いているため、複数のマスクの位置を互いに合わせる必要がない。
　また、第３の製造方法によれば、図１７に示すように、カソード層とコレクタ層との間の一部に選択的に低濃度層が形成されている半導体装置を製造することができる。
　尚、第１～第３の製造方法においては、イオン注入工程と結晶欠陥形成工程のうちのいずれの工程を先に行ってもよい。
　尚、上記で説明した、第１、第２、第３の製造方法以外の方法によっても、半導体装置１０を製造できることは、当業者であれば容易に理解できる。例えば、図３に示すウェハ６１０の裏面に、カソード層３０に合わせてパターニングされた第１のマスクを用いて第１のｎ型のイオン注入を行い、低濃度層１００に合わせてパターニングされた第２のマスクを用いて、第１のｎ型のイオン注入よりも低い不純物濃度で第２のｎ型のイオン注入を行い、コレクタ層５２に合わせてパターニングされた第３のマスクを用いてｐ型のイオン注入を行い、その後、アニール処理を行う方法を用いることができる。
　上記では、低濃度層がｎ型である半導体装置を例示して説明したが、低濃度層は、ｐ型でもよい。図１に示す半導体装置１０において、ｎ型の低濃度層１００に代えて、ｐ型の低濃度層が形成されていてもよい。この場合、ｐ型の低濃度層の不純物濃度は、コレクタ層３０のｐ型の不純物濃度よりも低い。また、図１８に示す半導体装置１０ａのように、ｎ型の低濃度層１１１とｐ型の低濃度層１１２を両方とも設けることもできる。また、図１８において、ｎ型の低濃度層１１１とｐ型の低濃度層１１２の位置が入れ替わっていてもよい。尚、図１８では、図１と同様の構成には、同一の参照番号を付している。
　ｎ型の低濃度層と同様に、ｐ型の低濃度層は、カソード層およびコレクタ層よりも電気抵抗が高い。このため、図１に示す半導体装置１０において、ｎ型の低濃度層１００に代えて、ｐ型の低濃度層が形成されている場合であっても、上記で説明したｎ型の低濃度層１００が形成されている場合と同様の作用効果を得ることができる。すなわち、ｐ型の低濃度層が形成されていることによっても、ＩＧＢＴ動作時のオン電圧上昇を抑制する効果とダイオードのリカバリ特性を改善する効果を得ることができる。さらに、ｐ型の低濃度層と共通電極とのコンタクト抵抗が、カソード層と共通電極とのコンタクト抵抗、コレクタ層と共通電極とのコンタクト抵抗と比較して高い場合には、より効果的に、ＩＧＢＴ動作時のオン電圧上昇を抑制し、ダイオードのリカバリ特性を改善することが可能であることは、ｎ型の低濃度層の場合と同様である。
　図１に示す半導体装置１０において、ｎ型の低濃度層１００に代えて、ｐ型の低濃度層を設ける場合にも、上記において説明した、第１～第３の製造方法を応用して製造することが可能である。
　上記においては、ダイオード領域２０にキャリアライフタイム制御領域３９が設けられている半導体装置を例示して説明したが、図１９に示すように、キャリアライフタイム制御領域を備えていない半導体装置１０ｂであってもよい。上記において説明した、半導体装置が低濃度層を備えることによって得られる作用効果は、キャリアライフタイム制御領域を備えていない半導体装置においても得ることができる。尚、図１９では、図１と同様の構成には、同一の参照番号を付している。キャリアライフタイム制御領域を備えていない半導体装置は、上記に説明した、半導体装置１０の第１～第３の製造方法において、結晶欠陥形成工程を行わないことによって製造することができる。
　また、上記においては、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としてもよい。
　以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (10)

  1. 　ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置であって、
    　ダイオード領域は、
    　半導体基板の表面に露出している第１導電型のアノード領域と、
    　アノード領域の裏面側に形成されている第２導電型のダイオードドリフト領域と、
    　ダイオードドリフト領域より第２導電型の不純物濃度が高く、ダイオードドリフト領域の裏面側に形成されている第２導電型のカソード領域と、
    　を備えており、
    　ＩＧＢＴ領域は、
    　半導体基板の表面に露出している第２導電型のエミッタ領域と、
    　エミッタ領域の側方及び裏面側に形成されており、エミッタ電極に接している第１導電型のボディ領域と、
    　ボディ領域の裏面側に形成されている第２導電型のＩＧＢＴドリフト領域と、
    　ＩＧＢＴドリフト領域の裏面側に形成されている第１導電型のコレクタ領域と、
    　エミッタ領域とＩＧＢＴドリフト領域を分離している範囲のボディ領域に絶縁膜を介して対向しているゲート電極と、
    を備えており、
    　半導体基板の裏面側のカソード領域とコレクタ領域との間には、低濃度領域が設けられており、
    　低濃度領域は、第１導電型であって、コレクタ領域よりも第１導電型の不純物濃度が低い第１低濃度領域と、第２導電型であって、カソード領域よりも第２導電型の不純物濃度が低い第２低濃度領域との少なくともいずれか一方を有する、半導体装置。
  2. 　半導体基板の裏面に接する電極をさらに備えており、
    　カソード領域とコレクタ領域と低濃度領域は、半導体基板の裏面に露出しており、
    　低濃度領域と電極とのコンタクト抵抗は、カソード領域と電極のコンタクト抵抗およびコレクタ領域と電極のコンタクト抵抗のいずれよりも高い、請求項１に記載の半導体装置。
  3. 　カソード領域と低濃度領域との境界は、半導体装置を平面視した場合に、ＩＧＢＴ領域のボディ領域の下方よりもダイオード領域の近くに位置している、請求項１または２に記載の半導体装置。
  4. 　ダイオードドリフト領域内には、ライフタイム制御領域が形成されており、
    　ライフタイム制御領域内でのキャリアのライフタイムは、ライフタイム制御領域外のダイオードドリフト領域でのキャリアのライフタイムより短く、
    　ライフタイム制御領域のＩＧＢＴ領域側の端部は、半導体装置を平面視した場合に、低濃度領域の上方に位置している、請求項１ないし３のいずれか一項に記載の半導体装置。
  5. 　ダイオード領域とＩＧＢＴ領域の間には、半導体基板の表面からアノード領域の下端及びボディ領域の下端より深い深さまでの範囲に、第１導電型の分離領域が形成されており、
    　ライフタイム制御領域のＩＧＢＴ領域側の端部は、半導体装置を平面視した場合に、分離領域の下方に位置している、請求項１ないし４のいずれか一項に記載の半導体装置。
  6. 　請求項１ないし５のいずれか一項に記載の半導体装置の製造方法であって、
    　半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置する、マスク工程と、
    　マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行ってイオン注入領域を形成する、イオン注入工程と、
    　イオン注入領域のアニール処理を行う、アニール工程と、を含んでおり、
    　イオン注入工程は、マスク工程においてマスクを形成した領域側からマスクを形成していない領域側に向かって半導体ウェハの裏面と鋭角を成す第１方向で半導体ウェハの裏面にイオン注入する第１イオン注入工程と、前記第１方向と交差する第２方向で半導体ウェハの裏面にイオン注入する第２イオン注入工程とを含む、半導体装置の製造方法。
  7. 　請求項１ないし５のいずれか一項に記載の半導体装置の製造方法であって、
    　半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置する、マスク工程と、
    　マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行ってイオン注入領域を形成する、イオン注入工程と、
    　マスクが配置された状態でイオン注入領域にレーザアニール処理を行うレーザアニール工程と、を含む、半導体装置の製造方法。
  8. 　マスク工程では、マスクは、半導体ウェハの裏面に接する接着層を介して、半導体ウェハに固定される、請求項６または７に記載の半導体装置の製造方法。
  9. 　請求項１ないし５のいずれか一項に記載の半導体装置の製造方法であって、
    　半導体ウェハのダイオード形成領域の裏面側もしくはＩＧＢＴ形成領域の裏面側にマスクを配置する、マスク工程と、
    　マスクの裏面側から半導体ウェハの裏面に不純物イオンの注入を行って、第１導電型のコレクタ領域と第２導電型のカソード領域を隣接して形成するイオン注入工程と、
    　半導体ウェハの裏面のコレクタ領域とカソード領域との境界にレーザアニール処理を行うレーザアニール工程と、を含む、半導体装置の製造方法。
  10. 　マスク工程では、半導体ウェハのＩＧＢＴ形成領域の裏面側にマスクを配置し、
    　マスクの裏面側から半導体ウェハの裏面に、荷電粒子の照射を行って、半導体ウェハのダイオード形成領域に結晶欠陥を形成する結晶欠陥形成工程をさらに含んでいる、請求項６ないし９のいずれか一項に記載の半導体装置の製造方法。
     
     
     
PCT/JP2010/056094 2010-04-02 2010-04-02 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置 WO2011125156A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020127020205A KR101218459B1 (ko) 2010-04-02 2010-04-02 다이오드 영역과 ｉｇｂｔ 영역을 갖는 반도체 기판을 구비하는 반도체 장치
JP2011535749A JP5083468B2 (ja) 2010-04-02 2010-04-02 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
CN201080065840.6A CN102822968B (zh) 2010-04-02 2010-04-02 具备具有二极管区和绝缘栅双极性晶体管区的半导体基板的半导体装置
PCT/JP2010/056094 WO2011125156A1 (ja) 2010-04-02 2010-04-02 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
DE112010005443.6T DE112010005443B4 (de) 2010-04-02 2010-04-02 Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
US13/609,868 US8686467B2 (en) 2010-04-02 2012-09-11 Semiconductor device comprising semiconductor substrate and having diode region and IGBT region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/056094 WO2011125156A1 (ja) 2010-04-02 2010-04-02 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/609,868 Continuation US8686467B2 (en) 2010-04-02 2012-09-11 Semiconductor device comprising semiconductor substrate and having diode region and IGBT region

Publications (1)

Publication Number Publication Date
WO2011125156A1 true WO2011125156A1 (ja) 2011-10-13

Family

ID=44762143

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/056094 WO2011125156A1 (ja) 2010-04-02 2010-04-02 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置

Country Status (6)

Country Link
US (1) US8686467B2 (ja)
JP (1) JP5083468B2 (ja)
KR (1) KR101218459B1 (ja)
CN (1) CN102822968B (ja)
DE (1) DE112010005443B4 (ja)
WO (1) WO2011125156A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103918078A (zh) * 2011-11-09 2014-07-09 丰田自动车株式会社 半导体装置及其制造方法
JP2015008235A (ja) * 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
JP2015118989A (ja) * 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
WO2016204227A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
WO2017047276A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
JP2020077674A (ja) * 2018-11-05 2020-05-21 富士電機株式会社 半導体装置および製造方法
WO2020129186A1 (ja) * 2018-12-19 2020-06-25 三菱電機株式会社 半導体装置
US10985158B2 (en) 2018-03-16 2021-04-20 Fuji Electric Co., Ltd. Semiconductor device with transistor portion having low injection region on the bottom of a substrate

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
KR101604234B1 (ko) 2012-03-05 2016-03-17 미쓰비시덴키 가부시키가이샤 반도체장치
JP6078961B2 (ja) * 2012-03-19 2017-02-15 富士電機株式会社 半導体装置の製造方法
JP5787853B2 (ja) * 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
CN104253154A (zh) * 2013-06-28 2014-12-31 无锡华润上华半导体有限公司 一种具有内置二极管的igbt及其制造方法
JP6119593B2 (ja) 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP2015176927A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および絶縁ゲート型バイポーラトランジスタ
US9419148B2 (en) 2014-03-28 2016-08-16 Stmicroelectronics S.R.L. Diode with insulated anode regions
CN104979160A (zh) * 2014-04-04 2015-10-14 中国科学院微电子研究所 半导体器件的制作方法及ti-igbt的制作方法
JP6222702B2 (ja) * 2014-09-11 2017-11-01 株式会社東芝 半導体装置
JP6197773B2 (ja) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
JP6641983B2 (ja) 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
JP2016174041A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6334465B2 (ja) * 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
JP6588774B2 (ja) * 2015-09-02 2019-10-09 株式会社東芝 半導体装置
JP6445952B2 (ja) 2015-10-19 2018-12-26 株式会社東芝 半導体装置
CN106711232A (zh) * 2015-11-16 2017-05-24 上海联星电子有限公司 一种快恢复二极管及其制作方法
US10516017B2 (en) * 2016-07-19 2019-12-24 Mitsubishi Electric Corporation Semiconductor device, and manufacturing method for same
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
DE102016117723A1 (de) * 2016-09-20 2018-03-22 Infineon Technologies Ag Diodenstruktur eines Leistungshalbleiterbauelements
JP6674395B2 (ja) 2017-02-03 2020-04-01 株式会社東芝 半導体装置
JP6790908B2 (ja) * 2017-02-23 2020-11-25 株式会社デンソー 半導体装置
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
CN110785852B (zh) * 2017-12-06 2023-10-24 富士电机株式会社 半导体装置
WO2019216085A1 (ja) * 2018-05-10 2019-11-14 富士電機株式会社 半導体装置の製造方法
JP7010184B2 (ja) * 2018-09-13 2022-01-26 株式会社デンソー 半導体装置
JP7099404B2 (ja) * 2019-05-27 2022-07-12 株式会社デンソー 負荷駆動装置
DE102019125007B4 (de) * 2019-09-17 2022-06-30 Infineon Technologies Ag RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich und Verfahren zur Herstellung eines RC-IGBT
JP2022047844A (ja) * 2020-09-14 2022-03-25 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7410900B2 (ja) 2021-03-17 2024-01-10 株式会社東芝 半導体装置
CN113224131B (zh) * 2021-04-27 2024-02-06 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105977A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体装置
JPH06260499A (ja) * 1993-03-02 1994-09-16 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH08316480A (ja) * 1995-03-15 1996-11-29 Toshiba Corp 高耐圧半導体素子
JPH09326495A (ja) * 1996-04-03 1997-12-16 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2000200906A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 電力用半導体装置およびその製造方法
WO2004109808A1 (ja) * 2003-06-05 2004-12-16 Mitsubishi Denki Kabushiki Kaisha 半導体装置およびその製造方法
JP2005142288A (ja) * 2003-11-05 2005-06-02 Honda Motor Co Ltd 半導体装置とその製造方法
JP2006093520A (ja) * 2004-09-27 2006-04-06 Nikon Corp イオン注入方法、並びに、これを用いた電界効果トランジスタの製造方法及び固体撮像素子の製造方法
JP2008103590A (ja) * 2006-10-20 2008-05-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969400A (en) 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
US6180966B1 (en) * 1997-03-25 2001-01-30 Hitachi, Ltd. Trench gate type semiconductor device with current sensing cell
JP5332175B2 (ja) 2007-10-24 2013-11-06 富士電機株式会社 制御回路を備える半導体装置
JP4893609B2 (ja) * 2007-12-07 2012-03-07 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
KR101335833B1 (ko) 2009-09-07 2013-12-03 도요타 지도샤（주） 다이오드 영역과 ｉｇｂｔ 영역을 갖는 반도체 기판을 구비하는 반도체 장치
CN102414817B (zh) * 2009-09-14 2014-01-08 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105977A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体装置
JPH06260499A (ja) * 1993-03-02 1994-09-16 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH08316480A (ja) * 1995-03-15 1996-11-29 Toshiba Corp 高耐圧半導体素子
JPH09326495A (ja) * 1996-04-03 1997-12-16 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2000200906A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 電力用半導体装置およびその製造方法
WO2004109808A1 (ja) * 2003-06-05 2004-12-16 Mitsubishi Denki Kabushiki Kaisha 半導体装置およびその製造方法
JP2005142288A (ja) * 2003-11-05 2005-06-02 Honda Motor Co Ltd 半導体装置とその製造方法
JP2006093520A (ja) * 2004-09-27 2006-04-06 Nikon Corp イオン注入方法、並びに、これを用いた電界効果トランジスタの製造方法及び固体撮像素子の製造方法
JP2008103590A (ja) * 2006-10-20 2008-05-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887190B2 (en) 2011-11-09 2018-02-06 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JPWO2013069113A1 (ja) * 2011-11-09 2015-04-02 トヨタ自動車株式会社 半導体装置およびその製造方法
US9397206B2 (en) 2011-11-09 2016-07-19 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the same
CN103918078B (zh) * 2011-11-09 2016-09-14 丰田自动车株式会社 半导体装置及其制造方法
CN103918078A (zh) * 2011-11-09 2014-07-09 丰田自动车株式会社 半导体装置及其制造方法
JP2015008235A (ja) * 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
JP2015118989A (ja) * 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
US10756182B2 (en) 2015-06-17 2020-08-25 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JPWO2016204227A1 (ja) * 2015-06-17 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
US10304928B2 (en) 2015-06-17 2019-05-28 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11335772B2 (en) 2015-06-17 2022-05-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2016204227A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
WO2017038389A1 (ja) * 2015-08-28 2017-03-09 株式会社デンソー 半導体装置
US10950446B2 (en) 2015-09-16 2021-03-16 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device
WO2017047276A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2017047276A1 (ja) * 2015-09-16 2017-12-28 富士電機株式会社 半導体装置および半導体装置の製造方法
US10468254B2 (en) 2015-09-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
US10985158B2 (en) 2018-03-16 2021-04-20 Fuji Electric Co., Ltd. Semiconductor device with transistor portion having low injection region on the bottom of a substrate
JP2020077674A (ja) * 2018-11-05 2020-05-21 富士電機株式会社 半導体装置および製造方法
JP7268330B2 (ja) 2018-11-05 2023-05-08 富士電機株式会社 半導体装置および製造方法
WO2020129186A1 (ja) * 2018-12-19 2020-06-25 三菱電機株式会社 半導体装置
JPWO2020129186A1 (ja) * 2018-12-19 2021-10-28 三菱電機株式会社 半導体装置
US11374091B2 (en) 2018-12-19 2022-06-28 Mitsubishi Electric Corporation Semiconductor device
JP7131632B2 (ja) 2018-12-19 2022-09-06 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP5083468B2 (ja) 2012-11-28
CN102822968A (zh) 2012-12-12
DE112010005443T5 (de) 2013-01-24
JPWO2011125156A1 (ja) 2013-07-08
KR101218459B1 (ko) 2013-01-22
KR20120115529A (ko) 2012-10-18
US8686467B2 (en) 2014-04-01
CN102822968B (zh) 2016-08-03
DE112010005443B4 (de) 2019-03-14
US20130001639A1 (en) 2013-01-03

Similar Documents

Publication Publication Date Title
JP5083468B2 (ja) ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
US10629678B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6406361B2 (ja) 半導体装置及びその製造方法
JP5321669B2 (ja) 半導体装置
JP6078961B2 (ja) 半導体装置の製造方法
US8748236B2 (en) Method for manufacturing semiconductor device
JP5499692B2 (ja) 半導体装置及びその製造方法
EP2654084B1 (en) Method of manufacturing a semiconductor device
JP5693962B2 (ja) 逆導電絶縁ゲート・バイポーラ・トランジスタを製造するための方法
JP5811861B2 (ja) 半導体装置の製造方法
WO2011030454A1 (ja) ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
JP5742962B2 (ja) 半導体装置およびその製造方法
JP6611532B2 (ja) 半導体装置および半導体装置の製造方法
JP6037495B2 (ja) 半導体装置およびその製造方法
JP2010147239A (ja) 半導体装置及びその製造方法
JP2011129619A (ja) 半導体装置の製造方法
WO2014087499A1 (ja) 半導体装置
WO2020075248A1 (ja) 半導体装置及びその製造方法
JP2020031155A (ja) 半導体装置
JP6665713B2 (ja) 半導体装置
JP5751106B2 (ja) 半導体装置の製造方法
JP5686033B2 (ja) 半導体装置の製造方法
JP5887848B2 (ja) 半導体装置の製造方法
JP6569512B2 (ja) 半導体装置の製造方法
JP5609078B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080065840.6

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2011535749

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10849400

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127020205

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 112010005443

Country of ref document: DE

Ref document number: 1120100054436

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10849400

Country of ref document: EP

Kind code of ref document: A1