JP6588774B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ダイオードなどの半導体装置は、電力変換回路などに広く用いられている。電力変換回路において電源がオン状態からオフ状態へ切り替わる際、ダイオードが接続された回路内の寄生インダクタンス成分により、ダイオードにサージ電圧が加わる。このとき、サージ電圧によってダイオード内の電界が臨界電界を超えてインパクトイオン化が生じ、アバランシェ降伏が発生する場合がある。
特開２０１３−２５４８５８号公報
本発明が解決しようとする課題は、破壊耐量の向上を可能とする半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、絶縁部と、を有する。
前記第２半導体領域は、前記第１半導体領域上に設けられている。
前記第３半導体領域の少なくとも一部は、前記第２半導体領域に囲まれている。前記第３半導体領域は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い第２導電形のキャリア濃度を有する。
前記第４半導体領域の少なくとも一部は、前記第２半導体領域に囲まれている。前記第４半導体領域は、前記第３半導体領域と離間している。前記第４半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い。前記第４半導体領域の、前記第２半導体領域から前記第１半導体領域に向かう第１方向における端部は、前記第３半導体領域の前記第１方向における端部に対して、前記第１方向側に設けられている。
前記第４半導体領域は、前記第１方向に直交する第３方向において、前記第３半導体領域同士の間に設けられている。
前記絶縁部は、前記第４半導体領域の上と、前記第３半導体領域と前記第４半導体領域との間に位置する前記第２半導体領域の一部の上と、前記第３半導体領域の上と、に設けられている。
前記第３半導体領域、前記第４半導体領域、及び前記絶縁部のそれぞれは、前記第３方向において、互いに離れて複数設けられている。
第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す平面図の一例である。 第１実施形態に係る半導体装置の一部を表す平面図の他の一例である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。 第４実施形態に係る半導体装置の一部を表す断面図である。 第５実施形態に係る半導体装置の一部を表す断面図である。 図８のＡ−Ａ´線を含む平面図の一例である。 図８のＡ−Ａ´線を含む平面図の他の一例である。 第６実施形態に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｎ形とｐ形を反転させて実施することも可能である。
（第１実施形態）
図１〜図３を用いて、第１実施形態に係る半導体装置１００について説明する。
図１は、第１実施形態に係る半導体装置１００の断面図である。
図２は、第１実施形態に係る半導体装置１００の平面図の一例である。
図３は、第１実施形態に係る半導体装置１００の平面図の他の一例である。
半導体装置１００は、例えば、ダイオードである。
半導体装置１００は、半導体層Ｓと、アノード電極８（第１電極）と、カソード電極９（第２電極）と、を備える。
半導体層Ｓは、ダイオードのカソードを構成する、ｎ−形（第１導電形）の半導体領域１（第１半導体領域）およびｎ＋形半導体領域５（第６半導体領域）と、ダイオードのアノードを構成する、ｐ−形（第２導電形）の半導体領域２（第２半導体領域）、ｐ形半導体領域３（第３半導体領域）、およびｐ形半導体領域４（第４半導体領域）と、を有する。
図１に表すように、半導体層Ｓは、表面Ｓ１と、裏面Ｓ２と、を有する。表面Ｓ１には、アノード電極８が設けられ、裏面Ｓ２には、カソード電極９が設けられている。
ｎ＋形半導体領域５は、半導体層Ｓ中の裏面Ｓ２側に形成されている。ｎ＋形半導体領域５は、カソード電極９と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形半導体領域５の上に設けられている。ｎ−形半導体領域１は、ｎ＋形半導体領域５の上に、一様に設けられている。
ｐ−形半導体領域２は、ｎ−形半導体領域１の上に設けられ、半導体層Ｓ中の表面Ｓ１側に位置している。
ｐ形半導体領域３はＸ方向において複数設けられている。図１に表す例では、ｐ形半導体領域３は、ｐ−形半導体領域２に囲まれている。あるいは、ｐ形半導体領域３の一部がｐ−形半導体領域２に囲まれ、ｐ形半導体領域３の他の一部がｎ−形半導体領域１に囲まれていてもよい。
ｐ形半導体領域４は、Ｘ方向において複数設けられている。ｐ形半導体領域４は、ｐ形半導体領域３と離間して設けられ、ｐ−形半導体領域２に囲まれている。または、ｐ形半導体領域４の一部がｐ−形半導体領域２に囲まれ、ｐ形半導体領域４の他の一部がｎ−形半導体領域１に囲まれていてもよい。ｐ形半導体領域３とｐ形半導体領域４との間には、ｐ−形半導体領域２の一部（部分２ａ）が設けられている。
ｐ形半導体領域４の深さは、ｐ形半導体領域３の深さよりも深い。すなわち、ｐ−形半導体領域２からｎ−形半導体領域１に向かう第１方向（−Ｚ方向）における、ｐ形半導体領域４の第１端部は、ｐ形半導体領域３の−Ｚ方向における第２端部に対して、−Ｚ方向側に設けられている。なお、第１端部が第２端部に対して−Ｚ方向側に位置するとは、第２端部を含み−Ｚ方向に直交する面からみて、第１端部が−Ｚ方向に設けられていることを意味している。
他の表現によると、ｎ＋形半導体領域５とｐ形半導体領域４との間のＺ方向における距離は、ｎ＋形半導体領域５とｐ形半導体領域３との間のＺ方向における距離よりも短い。
ｐ形半導体領域４のｐ形不純物濃度は、ｐ形半導体領域３のｐ形不純物濃度と等しくてもよいし、これより高くてもよい。
ｐ形半導体領域４のＸ方向の長さＬ１は、ｐ形半導体領域３のＸ方向の長さＬ２よりも短い。ただし、ｐ形半導体領域４の深さがｐ形半導体領域３の深さよりも深ければ、長さＬ１が長さＬ２と等しくても良いし、長さＬ２より長くても良い。
ｐ形半導体領域４は、例えば図１に表すように、Ｘ方向において隣り合う２つのｐ形半導体領域３の間に設けられている。ただし、３つ以上のｐ形半導体領域３に対して１つのｐ形半導体領域４が設けられていてもよい。または、１つのｐ形半導体領域３に対して１つのｐ形半導体領域４が設けられていてもよい。
絶縁部１０は、ｐ形半導体領域４の上と、部分２ａの少なくとも一部の上と、に設けられる。絶縁部１０は、さらに、ｐ形半導体領域４に隣り合う２つのｐ形半導体領域３の少なくともいずれかの上に、設けられていてもよい。図１に表す例では、絶縁部１０は、ｐ形半導体領域４、ｐ形不純物濃度３、および部分２ａの上に設けられ、これらの領域に接している。
アノード電極８は、絶縁部１０の上に設けられている。
ｐ−形半導体領域２の一部はアノード電極８と接し、ショットキー接合を形成している。複数のｐ形半導体領域３のうち少なくとも一つは、アノード電極８と接し、オーミック接合を形成している。
ｐ形半導体領域３、ｐ形半導体領域４、および絶縁部１０は、例えば、図２に表すように、Ｙ方向に延びている。ｐ形半導体領域３のＹ方向における長さは、ｐ形半導体領域４のＹ方向における長さと等しくても良いし、異なっていても良い。
あるいは、図３に表すように、ｐ形半導体領域４は、Ｙ方向において複数設けられていてもよい。この場合、ｐ形半導体領域４のＹ方向の長さは、ｐ形半導体領域３のＹ方向の長さよりも短い。図３に表す例では、複数のｐ形半導体領域４は、Ｙ方向に並んで配列されているが、それぞれのｐ形半導体領域４のＸ方向における位置が互いに異なっていてもよい。
次に、図４を用いて第１実施形態に係る半導体装置１００の製造方法について説明する。
図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
まず、図４（ａ）に表すように、ｎ＋形の半導体領域５ａと、ｎ−形の半導体領域１ａと、を有する半導体層Ｓａを用意する。半導体層Ｓａの主成分は、例えば、Ｓｉである。半導体層Ｓａは、例えば、ｎ＋形の半導体基板上に、ｎ形不純物を添加しながらＳｉ層をエピタキシャル成長させることで形成される。ｎ形不純物としては、例えば、リンまたはヒ素が用いられる。
次に、基板Ｓａの表面に、ｐ−形半導体領域２を形成するために、ｐ形不純物をイオン注入する。続いて、基板Ｓａ中に、ｐ形半導体領域３とｐ形半導体領域４を形成するために、ｐ形不純物をイオン注入する。ｐ形半導体領域４が形成される領域には、例えば、ｐ形半導体領域３が形成される領域よりも多くのｐ形不純物をイオン注入する。ｐ形不純物としては、例えば、ボロンが用いられる。
それぞれの領域を形成するためのｐ形不純物のイオン注入が行われた後に、基板Ｓａに加熱処理を行うことで、図４（ｂ）に表すように、ｐ−形半導体領域２、ｐ形半導体領域３、およびｐ形半導体領域４が形成される。なお、各半導体領域を形成するためのイオン注入を行う度に、基板Ｓａに加熱処理を行ってもよい。
次に、基板Ｓａ上に、絶縁部１０を形成する。絶縁部１０は、例えば、ＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁層を形成し、この絶縁層をフォトリソグラフィ法およびドライエッチング法を用いて加工することで形成される。絶縁部１０は、例えば、酸化シリコンを含む。
次に、基板Ｓａ上に、金属層を形成することで、アノード電極８を形成する。続いて、図４（ｃ）に表すように、半導体層Ｓａの裏面を研磨し、半導体層Ｓを形成する。このとき、研削の終了点がｎ＋形の半導体領域５ａ中となるように、半導体層Ｓａの研磨を行う。この工程により、図１に表すｎ＋形半導体領域５が形成される。
次に、図４（ｄ）に表すように、半導体層Ｓの裏面に金属層を形成することで、カソード電極９を形成する。
以上の工程により、図１に表す半導体装置１００が得られる。
ここで、本実施形態による作用および効果について説明する。
本実施形態によれば、インパクトイオン化によるアバランシェ降伏によって半導体装置の破壊が生じる可能性を低減できる。
これは、以下の理由による。
半導体装置にサージ電圧が印加された際、アノードのｐ形半導体とカソードのｎ形半導体との接合近傍でインパクトイオン化が生じる場合がある。このインパクトイオン化によりキャリアが生成され、アバランシェ降伏が生じると、半導体装置が破壊される可能性がある。
これに対して、本実施形態に係る半導体装置１００は、ｐ形半導体領域３、ｐ形半導体領域４、および絶縁部１０を有する。ｐ形半導体領域４は、その−Ｚ方向における端部が、ｐ形半導体領域３の−Ｚ方向における端部に対して、−Ｚ方向側に位置している。このため、半導体装置１００にサージ電圧が印加された際にｐ形半導体領域４でインパクトイオン化が生じる可能性は、ｐ形半導体領域３でインパクトイオン化が生じる可能性よりも高い。
ｐ形半導体領域４でインパクトイオン化が生じてアバランシェ降伏が発生すると、そのｐ形半導体領域４とアノード電極８との間に電流が流れる。このとき、ｐ形半導体領域４の直上には絶縁部１０が設けられているため、電流は、ｐ−形半導体領域２を通じてアノード電極８に流れる。一方で、ｐ−形半導体領域２のｐ形不純物濃度は、ｐ形半導体領域４のｐ形不純物濃度よりも低い。すなわち、ｐ−形半導体領域２における電気抵抗は、ｐ形半導体領域４における電気抵抗よりも高い。
このため、電流がｐ−形半導体領域２を流れることで電圧降下が生じ、ｐ形半導体領域４における電位がアノード電極８における電位よりも低くなる。また、ｐ形半導体領域４に流れる電流が大きいほど、ｐ−形半導体領域２を流れる電流も大きくなるため、その電圧降下も大きくなる。従って、ｐ形半導体領域４に流れる電流が大きくなるほど、ｐ形半導体領域４における電位の低下も大きくなる。
ｐ形半導体領域４における電位が低くなると、ｐ形半導体領域４においてインパクトイオン化が発生する可能性が低くなる。このため、ｐ形半導体領域４においてアバランシェ降伏が発生する可能性も低減され、ｐ形半導体領域４を流れる電流は小さくなる。この結果、ｐ形半導体領域３においてインパクトイオン化が発生する場合に比べて、半導体装置の破壊に至る大きな電流が、半導体装置１００中を流れる可能性を低減することができ、半導体装置の破壊耐量を向上させることができる。
ここで、ｐ−形半導体領域２とアノード電極８とは、ショットキー接合を形成している。ショットキー接合においては、温度が上昇すると、逆電圧印加時の漏れ電流が大きく増加する。ｐ形半導体領域４、ｐ形半導体領域３、および部分２ａの上に、絶縁部１０を設けることで、ショットキー接合を長くしても、漏れ電流の増加を防ぐことができる。この結果、ｐ−形半導体領域２における電流の経路を長くすることができる。ｐ−形半導体領域２における電流の経路を長くすることで、電流がｐ−形半導体領域２を流れる際の、ｐ−形半導体領域２における電圧降下がより大きくなり、ｐ形半導体領域４における電位をより低くすることが可能となる。この結果、半導体装置の破壊が生じる可能性をより一層低減できる。
本実施形態によれば、上述したように、ｐ形半導体領域４に流れる電流を低減することが可能となる。ｐ形半導体領域４に流れる電流が低減されると、ｐ形半導体領域４において発生する熱量も低減される。このためｐ−形半導体領域２とアノード電極８のショットキー接合における温度の上昇が抑制され、漏れ電流の増大によって半導体装置の破壊が生じる可能性を低減することが可能となる。
また、ｐ形半導体領域４が複数設けられている場合は、複数のｐ形半導体領域４のうちの１つでインパクトイオン化が生じて電流が流れ、そのｐ形半導体領域４における電位が低下すると、他のｐ形半導体領域４でインパクトイオン化が発生する。このため、ｐ形半導体領域３においてインパクトイオン化が生じる可能性をより低減し、半導体装置の破壊が生じる可能性をより一層低減することが可能となる。
また、ｐ形半導体領域４がＹ方向に延びている場合、Ｙ方向において複数の箇所でインパクトイオン化が発生しうる。このため、１か所において集中的にインパクトイオン化が発生する場合に比べて、ｐ形半導体領域４に電流が流れる際の電流密度を低減することが可能となる。また、Ｙ方向における複数の箇所でインパクトイオン化が発生することで熱が分散して発生し、半導体装置の昇温を抑制することが可能となる。
あるいは、ｐ形半導体領域４がＹ方向において複数設けられている場合、それぞれのｐ形半導体領域４でインパクトイオン化が生じると、それぞれのｐ形半導体領域４が設けられた部分に電流が流れる。例えば、ｐ形半導体領域４が特定の方向に延びて設けられており、そのｐ形半導体領域４内の複数の箇所でインパクトイオン化が発生した場合について考える。この場合、複数の箇所で発生したキャリアは、当該ｐ形半導体領域４中のある１点に集中して局所的に大きな電流が流れる可能性がある。ｐ形半導体領域４をＹ方向において複数設けることで、複数の箇所で発生したキャリアが集中して局所的に大きな電流が流れることが抑制される。
インパクトイオン化は、先端の曲率が大きい半導体領域において発生する。先端の曲率が大きいと、当該先端近傍で電界の集中が生じるためである。従って、ｐ形半導体領域４のＸ方向の長さを、ｐ形半導体領域３のＸ方向の長さよりも短くすることが効果的である。Ｘ方向の長さが短くなるように半導体領域を形成することで、当該半導体領域の先端の曲率が大きくなるためである。ｐ形半導体領域４のＸ方向の長さを、ｐ形半導体領域３のＸ方向の長さよりも短くすることで、ｐ形半導体領域３においてインパクトイオン化が生じる可能性を低減しつつ、ｐ形半導体領域４でインパクトイオン化が生じる可能性を高めることができる。この結果、半導体装置の破壊耐量をより一層向上させることが可能となる。
（第２実施形態）
図５を用いて、第２実施形態に係る半導体装置２００について説明する。
図５は、第２実施形態に係る半導体装置２００の断面図である。
半導体装置２００は、半導体装置１００との比較において、例えば、ｐ−形半導体領域２に差異を有する。半導体装置２００のｐ−形半導体領域２以外の構造については、例えば、半導体装置１００と同様の構造を採用可能である。
ｐ−形半導体領域２は、第１部分２１と、第２部分２２と、を有する。第２部分２２のｐ形不純物濃度は、第１部分２１のｐ形不純物濃度よりも低い。第１部分２１と第２部分２２は、例えば、Ｘ方向において交互に設けられている。第１部分２１のＸ方向の長さは、例えば、第１部分２２のＸ方向の長さよりも長い。
ｐ形半導体領域３の少なくとも一部は、第１部分２１に囲まれている。ｐ形半導体領域４の少なくとも一部は、第２部分２２に囲まれている。
第２部分２２におけるｐ形不純物濃度は、第１部分２１のｐ形不純物濃度よりも低いため、第２部分２２における電気抵抗は、第１部分２１における電気抵抗よりも高い。ｐ形半導体領域４とアノード電極８の間に電流が流れる際に、電流は、この第２部分２２を通る。従って、ｐ−形半導体領域２が第２部分２２を有することで、第１実施形態に比べて、電流がｐ−形半導体領域２を流れる際の電圧降下を、より大きくすることが可能となる。電圧降下が大きくなることで、ｐ形半導体領域４における電位をより一層低下させることができる。この結果、第１実施形態に比べて、半導体装置の破壊が生じる可能性をさらに低減することが可能となる。
（第３実施形態）
図６を用いて、第３実施形態に係る半導体装置３００について説明する。
図６は、第３実施形態に係る半導体装置３００の断面図である。
半導体装置３００は、例えば、ＦＲＤ（Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）領域３１０およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ Ｔｒａｎｓｉｓｔｏｒ）領域３２０を有する、ＲＣ−ＩＧＢＴである。
半導体装置３００は、半導体層と、コレクタ電極４０（第１電極）と、エミッタ電極４１（第２電極）と、を有する。
半導体層は、ｎ−形（第１導電形）の半導体領域１（第１半導体領域）と、ｐ−形（第２導電形）の半導体領域２（第２半導体領域）と、ｐ形半導体領域３（第３半導体領域）と、ｐ形半導体領域４（第４半導体領域）と、ｎ＋形半導体領域５と、ｐ＋形コレクタ領域３１と、ｎ形バッファ領域３２と、ｐ形ベース領域３６と、ｐ＋形コンタクト領域３７と、ｎ＋形エミッタ領域３８と、ゲート電極３３と、ゲート絶縁層３４と、絶縁層３９と、を有する。
ＦＲＤ領域３１０は、ｎ＋形半導体領域５、ｎ形バッファ領域３２の一部、ｎ−形半導体領域１の一部、ｐ−形半導体領域２、ｐ形半導体領域３、ｐ形半導体領域４、および絶縁部１０を有する。ＦＲＤ領域３１０におけるｐ−形半導体領域２、ｐ形半導体領域３、ｐ形半導体領域４、および絶縁部１０は、例えば、第１実施形態に係る半導体装置１００と同様の構造を有する。
ＩＧＢＴ領域３２０は、ｐ＋形コレクタ領域３１、ｎ形バッファ領域３２の一部、ｎ−形半導体領域１の一部、ゲート電極３３、ゲート絶縁層３４、ｐ形ベース領域３６、ｐ＋形コンタクト領域３７、およびｎ＋形エミッタ領域３８を有する。
ｐ＋形コレクタ領域３１は、半導体層Ｓ中の裏面Ｓ２側に設けられ、コレクタ電極４０と電気的に接続されている。ｐ＋形コレクタ領域３１の上およびｎ＋形半導体領域５の上には、ｎ形バッファ領域３２が設けられている。
ｐ形ベース領域３６は、ｎ−形半導体領域１の上に設けられ、半導体層Ｓ中の表面Ｓ１側に位置している。ｐ形ベース領域３６は、例えば、ｐ−形半導体領域２と、Ｘ方向において離間している。また、ｐ形ベース領域３６とｐ−形半導体領域２を電気的に分離するために、ｐ形ベース領域３６の端部、ｐ−形半導体領域２の端部、およびこれらの間のｎ−形半導体領域１を覆うように、絶縁部３９が形成されている。
ｎ＋形エミッタ領域３８は、ｐ形ベース領域３６の上に選択的に設けられ、エミッタ電極４１に電気的に接続されている。ｐ＋形コンタクト領域３７も同様に、ｐ形ベース領域３６の上に選択的に設けられ、エミッタ電極４１に電気的に接続されている。
ゲート電極３３は、少なくともｐ形ベース領域３６と、ゲート絶縁層３４を介して対面している。
図６に表す例において、隣り合うゲート電極３３の間に２つのｎ＋形エミッタ領域３８が設けられ、それら２つのｎ＋形エミッタ領域３８の間にｐ＋形コンタクト領域３７が設けられている。この構造に代えて、半導体装置３００は、隣り合うゲート電極３３の間において、ｐ＋形コンタクト領域３７とｎ＋形エミッタ領域３８が、Ｙ方向において交互に設けられた構造を有していてもよい。
一般的な電力変換回路では、このＲＣ−ＩＧＢＴを複数用いてブリッジ回路を形成する。１つのＲＣ−ＩＧＢＴでゲート電極３３に閾値以上の電圧が印加されると、ｐ形ベース領域３６のうちゲート絶縁層３４との界面付近の領域にチャネル（反転領域）が形成される。コレクタ電極４０に、エミッタ電極４１に対して、正の電圧が印加された状態でチャネルを形成することで、ＩＧＢＴがオン状態となる。このとき、電子は、チャネルを通して、ｎ＋形エミッタ領域３８からｎ−形半導体領域１に注入され、正孔は、ｐ＋形コレクタ領域３１からｎ−形半導体領域１に注入され、ＲＣ−ＩＧＢＴは導通状態となり、負荷に電流が流れる。負荷は、典型的にはインダクタンスである。
その後、ゲート電極３３における電圧が閾値電圧以下になると、ｐ形ベース領域３６におけるチャネルが消滅し、ＩＧＢＴがオフ状態となる。
ＩＧＢＴがオフ状態となった際に、インダクタンス負荷に流れていた電流は、インダクタンス負荷と並列接続されている別のＲＣ−ＩＧＢＴのエミッタ電極４１からコレクタ電極４０に向けて、ＦＲＤ領域３１０に電流が流れる。そして、再度先ほどターンオフしたＲＣ−ＩＧＢＴをオン状態にした際に、ＦＲＤ領域３１０において空乏層が広がり、ｐ形半導体領域４でインパクトイオン化が発生しうる。
本実施形態では、半導体装置３００が、ＦＲＤ領域３１０において、ｐ形半導体領域４および絶縁部１０を有する。このため、ＦＲＤ領域３１０においてインパクトイオン化が発生した場合でも、ｐ形半導体領域４に流れる電流を低減することができる。この結果、半導体装置の破壊が生じる可能性を低減することが可能となる。
なお、図６に表す半導体装置３００は、ゲート電極３３が、半導体層Ｓに形成されたトレンチ内に設けられた、いわゆるトレンチ型ゲート構造を有しているが、半導体装置３００は、ゲート電極３３が表面Ｓ１の上に設けられた、いわゆるプレーナ型ゲート構造を有していてもよい。
（第４実施形態）
図７を用いて、第４実施形態に係る半導体装置４００について説明する。
図７は、第４実施形態に係る半導体装置４００の断面図である。
半導体装置４００は、例えば、ＩＧＢＴである。
半導体装置４００は、半導体装置３００との比較において、例えば、ｎ＋形半導体領域５を有しておらず、ｐ形ベース領域３６中にｐ形半導体領域３およびｐ形半導体領域４が設けられている点で異なる。
半導体装置４００において、半導体層Ｓの裏面Ｓ２側には、ｐ＋形コレクタ領域３１が設けられている。ｐ＋形コレクタ領域３１上には、ｎ形バッファ領域３２、ｎ−形半導体領域１、およびｐ形ベース領域３６が設けられている。
ｐ形半導体領域３の少なくとも一部およびｐ形半導体領域４の少なくとも一部は、ｐ形ベース領域３６中に設けられている。ｐ形半導体領域３およびｐ形半導体領域４は、隣り合うゲート電極３３の間に設けられている。ｐ形半導体領域３のｐ形不純物濃度およびｐ形半導体領域４のｐ形不純物濃度は、例えば、ｐ形ベース領域３６のｐ形不純物濃度よりも高い。また、ｐ形半導体領域４の−Ｚ方向の深さは、ゲート絶縁層３４の−Ｚ方向の深さよりも深い。
絶縁部１０は、ｐ形半導体領域４上、部分３６ａ上、およびｐ形半導体領域３の一部上に設けられている。部分３６ａは、ｐ形ベース領域３６のうち、ｐ形半導体領域３とｐ形半導体領域４との間に位置する部分である。
半導体装置４００が、ｐ形半導体領域４および絶縁部１０を有することで、ｎ−形半導体領域１とｐ形ベース領域３６との間に逆方向電圧が印加された際に、インパクトイオン化の発生によって半導体装置４００に流れる電流を抑制することができる。この結果、半導体装置において破壊が生じる可能性を低減することが可能となる。
（第５実施形態）
図８〜図１０を用いて、第５実施形態に係る半導体装置５００について説明する。
図８は、第５実施形態に係る半導体装置５００の断面図である。
図９は、図８のＡ−Ａ´線を含む平面図の一例である。
図１０は、図８のＡ−Ａ´線を含む平面図の他の一例である。
本実施形態に係る半導体装置５００は、半導体装置１００との比較において、例えば、ｐ−形半導体領域６（第５半導体領域）をさらに有する点で異なる。
ｐ−形半導体領域６は、ｐ−形半導体領域２およびｐ形半導体領域３よりも−Ｚ方向側に設けられ、ｎ−形半導体領域１に囲まれている。また、ｐ−形半導体領域６は、ｐ形半導体領域４と接している。ｐ−形半導体領域６の一部は、Ｚ方向において、部分２ａとｎ＋形半導体領域５との間に位置している。
図９に表す例では、複数のｐ−形半導体領域６が、Ｘ方向において互いに離間して設けられている。それぞれのｐ−形半導体領域６は、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。
図１０に表す例では、ｐ−形半導体領域６はＸ−Ｙ面に沿って広がっており、複数のｐ形不純物濃度４と接続されている。ｎ−形半導体領域１の一部は、Ｘ−Ｙ面に沿ってｐ−形半導体領域６によって囲まれている。
図９および図１０のいずれの例においても、Ｘ−Ｙ面に沿ったｐ−形半導体領域６の面積は、ｐ形半導体領域４の面積よりも大きい。
ｎ−形半導体領域１に囲まれたｐ−形半導体領域６を設けることで、インパクトイオン化は、ｐ−形半導体領域６で発生しやすくなる。ｐ−形半導体領域６でインパクトイオン化が生じると、電流はｐ形半導体領域４およびｐ−形半導体領域２を通じてアノード電極８に流れる。このとき、ｐ−形半導体領域６の面積を、ｐ形半導体領域４よりも大きくすることで、他の実施形態に比べてインパクトイオン化が発生するポイントをより多くすることができる。
このため、本実施形態によれば、第１実施形態に比べて、半導体装置の破壊耐量をより一層向上させることが可能となる。
また、図９に表すように、複数のｐ−形半導体領域６を互いに分離して設けることで、それぞれのｐ−形半導体領域６で発生したインパクトイオン化による電流を、各ｐ形半導体領域４を通してアノード電極８に流すことができる。このため、インパクトイオン化が発生した際に、ｐ−形半導体領域６に局所的に大きな電流が流れる可能性を低減することができる。
あるいは、図１０に表すように、Ｘ−Ｙ面に沿って広がるｐ−形半導体領域６を設けることで、インパクトイオン化が発生するポイントをより多くすることができる。このため、ｐ−形半導体領域６を電流が流れる際の電流密度を低減することができる。また、より多くの箇所でインパクトイオン化が分散して発生することで、インパクトイオン化によって生じる熱を分散し、半導体装置の昇温を抑制することが可能となる。
（第６実施形態）
図１１を用いて、第６実施形態に係る半導体装置６００について説明する。
図１１は、第６実施形態に係る半導体装置６００の断面図である。
本実施形態に係る半導体装置６００は、半導体装置５００との比較において、例えば、ｐ形半導体領域４の−Ｚ方向における端部が、ｐ−形半導体領域６よりも−Ｚ方向側に設けられている。すなわち、ｎ＋形半導体領域５とｐ形半導体領域４との間のＺ方向における距離は、ｎ＋形半導体領域５とｐ−形半導体領域６との間のＺ方向における距離よりも短い。
ｐ形半導体領域４の端部を、ｐ−形半導体領域６よりも−Ｚ方向側に設けことで、インパクトイオン化が、ｐ形半導体領域４の端部で発生しやすくなる。このとき、インパクトイオン化による電流は、主に、図１１において破線で表される２つの経路を流れる。
すなわち、本実施形態によれば、インパクトイオン化が生じた際の電流を複数の経路に分散して流すことができ、電流密度を低減することが可能となる。このため、本実施形態によれば、第１実施形態に比べて、半導体装置の破壊耐量をより一層向上させることが可能となる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、２００、３００、４００、５００、６００…半導体装置 １…ｎ−形半導体領域 ２…ｐ−形半導体領域 ３…ｐ形半導体領域 ４…ｐ形半導体領域 ５…ｎ＋形半導体領域 ６…ｐ−形半導体領域 ８…アノード電極 ９…カソード電極 １０…絶縁部 ３１…ｐ＋形コレクタ領域 ３３…ゲート電極 ３６…ｐ形ベース領域 ３７…ｐ＋形コンタクト領域 ３８…ｎ＋形エミッタ領域 ４０…コレクタ電極 ４１…エミッタ電極 ３１０…ＦＲＤ領域 ３２０…ＩＧＢＴ領域

Claims (5)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    少なくとも一部が前記第２半導体領域に囲まれ、前記第２半導体領域の第２導電形のキャリア濃度よりも高い第２導電形のキャリア濃度を有する第２導電形の第３半導体領域と、
    少なくとも一部が前記第２半導体領域に囲まれ、前記第３半導体領域と離間し、前記第３半導体領域の第２導電形のキャリア濃度よりも高い第２導電形のキャリア濃度を有し、前記第２半導体領域から前記第１半導体領域に向かう第１方向における端部が、前記第３半導体領域の前記第１方向における端部に対して前記第１方向側に設けられ、前記第１方向に直交する第３方向において、前記第３半導体領域同士の間に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上と、前記第３半導体領域と前記第４半導体領域との間に位置する前記第２半導体領域の一部の上と、前記第３半導体領域の上と、に設けられた絶縁部と、
    を備え、
    前記第３半導体領域、前記第４半導体領域、及び前記絶縁部のそれぞれは、前記第３方向において、互いに離れて複数設けられた半導体装置。
  2. 複数の前記第３半導体領域のそれぞれは、前記第１方向及び前記第３方向に直交する第２方向に延び、
    複数の前記第４半導体領域のそれぞれの、前記第３方向における長さは、複数の前記第３半導体領域のそれぞれの前記第３方向における長さよりも短い請求項１記載の半導体装置。
  3. 複数の前記絶縁部の上、前記第２半導体領域の上、および複数の前記第３半導体領域の上に設けられた導電部をさらに備えた請求項１又は２に記載の半導体装置。
  4. 前記第２半導体領域は、前記導電部とショットキー接合を形成し、
    複数の前記第３半導体領域は、前記導電部とオーミック接合を形成している請求項３記載の半導体装置。
  5. 前記第２半導体領域は、
    第１部分と、
    前記第１部分の第２導電形のキャリア濃度よりも低い第２導電形のキャリア濃度を有する第２部分と、
    を有し、
    複数の前記第３半導体領域の前記少なくとも一部は、前記第１部分に囲まれ、
    複数の前記第４半導体領域の前記少なくとも一部は、前記第２部分に囲まれた請求項１〜４のいずれか１つに記載の半導体装置。
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JP4119148B2 (ja) 2002-04-02 2008-07-16 株式会社東芝 ダイオード
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
JP2007311822A (ja) 2007-07-23 2007-11-29 Toshiba Corp ショットキーバリヤダイオード
JP2012114104A (ja) * 2009-02-24 2012-06-14 Hitachi Ltd 蓄積型絶縁ゲート型電界効果型トランジスタ
DE112009004065B4 (de) * 2009-09-14 2019-02-21 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung mit einem Halbleitersubstrat einschließlich eines Diodenbereichs und eines IGBT-Bereichs
JP5083468B2 (ja) * 2010-04-02 2012-11-28 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
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