TW201711164A - 半導體裝置 - Google Patents

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松下憲一
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東芝股份有限公司
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Abstract

實施形態之半導體裝置具有第1導電型之第1半導體區域、第2導電型之第2半導體區域、第2導電型之第3半導體區域、第2導電型之第4半導體區域、及絕緣部。第4半導體區域與第3半導體區域相隔。第4半導體區域之第2導電型之載子密度高於第2半導體區域之第2導電型之載子密度。第4半導體區域之自第2半導體區域朝向第1半導體區域之第1方向上之端部相對於第3半導體區域之第1方向之端部，設置於第1方向側。絕緣部設置於第4半導體區域之上、和第2半導體區域中位於第3半導體區域與第4半導體區域之間之部分的至少一部分之上。

Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2015-173184號(申請日：2015年9月2日)為基礎申請之優先權。本申請案通過參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係有關於一種半導體裝置。
二極體等半導體裝置被廣泛用於電力轉換電路等中。於電力轉換電路中電源自接通狀態切換為斷開狀態時，因連接了二極體之電路內之寄生電感成分，會對二極體施加突波電壓。此時，存在因突波電壓而導致二極體內之電場超過臨界電場而產生衝擊離子化(impact ionization)，發生突崩擊穿(avalanche breakdown)之情形。
本發明之實施形態提供一種能夠提高破壞耐量之半導體裝置。
實施形態之半導體裝置具有第1導電型之第1半導體區域、第2導電型之第2半導體區域、第2導電型之第3半導體區域、第2導電型之第4半導體區域、及絕緣部。
上述第2半導體區域設置於上述第1半導體區域上。
上述第3半導體區域之至少一部分由上述第2半導體區域包圍。
上述第4半導體區域之至少一部分由上述第2半導體區域包圍。上述第4半導體區域與上述第3半導體區域相隔。上述第4半導體區域 之第2導電型之載子濃度高於上述第2半導體區域之第2導電型之載子濃度。上述第4半導體區域之、自上述第2半導體區域朝向上述第1半導體區域之第1方向上之端部相對於上述第3半導體區域之上述第1方向上之端部，設置於上述第1方向側。
上述絕緣部設置於上述第4半導體區域之上、和位於上述第3半導體區域與上述第4半導體區域之間的上述第2半導體區域之一部分之上。
1‧‧‧n-型半導體區域
1a‧‧‧n-型半導體區域
2‧‧‧p-型半導體區域
2a‧‧‧部分
3‧‧‧p型半導體區域
4‧‧‧p型半導體區域
5‧‧‧n+型半導體區域
5a‧‧‧n+型半導體區域
8‧‧‧陽極電極
9‧‧‧陰極電極
10‧‧‧絕緣部
21‧‧‧第1部分
22‧‧‧第2部分
31‧‧‧p+型集極區域
32‧‧‧n型緩衝區域
33‧‧‧閘極電極
34‧‧‧閘極絕緣層
36‧‧‧p型基極區域
36a‧‧‧部分
37‧‧‧p+型接點區域
38‧‧‧n+型發射極區域
39‧‧‧絕緣部
40‧‧‧集電極
41‧‧‧發射電極
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
310‧‧‧FRD區域
320‧‧‧IGBT區域
400‧‧‧半導體裝置
500‧‧‧半導體裝置
600‧‧‧半導體裝置
L1‧‧‧長度
L2‧‧‧長度
S‧‧‧半導體層
Sa‧‧‧半導體層
S1‧‧‧表面
S2‧‧‧背面
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體裝置之一部分之剖視圖。
圖2係表示第1實施形態之半導體裝置之一部分之俯視圖之一例。
圖3係表示第1實施形態之半導體裝置之一部分之俯視圖之另一例。
圖4A~D係表示第1實施形態之半導體裝置之製造步驟之步驟剖視圖。
圖5係表示第2實施形態之半導體裝置之一部分之剖視圖。
圖6係表示第3實施形態之半導體裝置之一部分之剖視圖。
圖7係表示第4實施形態之半導體裝置之一部分之剖視圖。
圖8係表示第5實施形態之半導體裝置之一部分之剖視圖。
圖9係包含圖8之A-A'線之俯視圖之一例。
圖10係包含圖8之A-A'線之俯視圖之另一例。
圖11係表示第6實施形態之半導體裝置之一部分之剖視圖。
以下，一邊參照附圖一邊對本發明之各實施形態進行說明。
此外，附圖係示意性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比率等未必與現實物體相同。另外，即便在表示 相同部分之情形時，亦存在根據附圖而相互之尺寸或比率不同地表示之情形。
以下說明中，n+、n、n-及p+、p、p-之表述表示各導電型之雜質濃度之相對高低。即，n+表示n型之雜質濃度相對高於n，n-表示n型之雜質濃度相對低於n。另外，p+表示p型之雜質濃度相對高於p，p-表示p型之雜質濃度相對於低於p。
另外，本申請之說明書及各圖中，對與已說明之部分相同之要素標註相同之符號，適當省略詳細說明。
關於以下所說明之各實施形態，亦可以使各半導體區域之n型與p型反轉而實施。
(第1實施形態)
使用圖1~圖3對第1實施形態之半導體裝置100進行說明。
圖1係第1實施形態之半導體裝置100之剖視圖。
圖2係第1實施形態之半導體裝置100之俯視圖之一例。
圖3係第1實施形態之半導體裝置100之俯視圖之另一例。
半導體裝置100例如為二極體。
半導體裝置100具備半導體層S、陽極電極8(第1電極)、及陰極電極9(第2電極)。
半導體層S具有n-型(第1導電型)半導體區域1(第1半導體區域)及n+型半導體區域5(第6半導體區域)、與p-型(第2導電型)半導體區域2(第2半導體區域)、p型半導體區域3(第3半導體區域)、及p型半導體區域4(第4半導體區域)。n-型半導體區域1及n+型半導體區域5構成二極體之陰極。p-型半導體區域2、p型半導體區域3、及p型半導體區域4構成二極體之陽極。
如圖1所示，半導體層S具有表面S1與背面S2。於表面S1設有陽極電極8。於背面S2設有陰極電極9。
n+型半導體區域5形成在半導體層S中之背面S2側。n+型半導體區域5與陰極電極9電性連接。
n-型半導體區域1設置於n+型半導體區域5之上。n-型半導體區域1均勻地設置於n+型半導體區域5之上。
p-型半導體區域2設置於n-型半導體區域1之上，且位於半導體層S中之表面S1側。
p型半導體區域3於X方向上設有複數個。於圖1所示之例中，p型半導體區域3由p-型半導體區域2包圍。或者，亦可p型半導體區域3之一部分由p-型半導體區域2包圍，p型半導體區域3之另一部分由n-型半導體區域1包圍。
p型半導體區域4於X方向上設有複數個。p型半導體區域4與p型半導體區域3相隔而設，且由p-型半導體區域2包圍。或者，亦可p型半導體區域4之一部分由p-型半導體區域2包圍，p型半導體區域4之另一部分由n-型半導體區域1包圍。於p型半導體區域3與p型半導體區域4之間設有p-型半導體區域2之一部分(部分2a)。
p型半導體區域4之深度較p型半導體區域3之深度深。即，p型半導體區域4具有自p-型半導體區域2朝向n-型半導體區域1之第1方向(-Z方向)上之第1端部，p型半導體區域3具有-Z方向上之第2端部。而且，第1端部相對於第2端部設置於-Z方向側。此外，所謂第1端部相對於第2端部位於-Z方向側，係指自包含第2端部且與-Z方向正交之面觀察，第1端部設置於-Z方向。
根據其他表達，n+型半導體區域5與p型半導體區域4之間之Z方向上之距離較n+型半導體區域5與p型半導體區域3之間之Z方向上之距離短。
p型半導體區域4之p型雜質濃度可與p型半導體區域3之p型雜質濃度相等，亦可較p型半導體區域3之p型雜質濃度高。
p型半導體區域4之X方向之長度L1較p型半導體區域3之X方向之長度L2短。但是，若p型半導體區域4之深度較p型半導體區域3之深度深，則長度L1可與長度L2相等，亦可較長度L2長。
例如如圖1所示，p型半導體區域4設置於X方向上相鄰之2個p型半導體區域3之間。但是，亦可相對於3個以上之p型半導體區域3而設置1個p型半導體區域4。或者，亦可相對於1個p型半導體區域3而設置1個p型半導體區域4。
絕緣部10設置於p型半導體區域4之上與部分2a之至少一部分之上。絕緣部10亦可進而設置於與p型半導體區域4相鄰之2個p型半導體區域3中之至少一個之上。於圖1所示之例中，絕緣部10設置於p型半導體區域4、p型半導體區域3、及部分2a之上，並與該等區域相接。
陽極電極8設置於絕緣部10之上。
p-型半導體區域2之一部分與陽極電極8相接，形成肖特基接合。複數個p型半導體區域3中之至少一個與陽極電極8相接，形成歐姆接合。
例如如圖2所示，p型半導體區域3、p型半導體區域4及絕緣部10沿Y方向延伸。p型半導體區域3之Y方向上之長度可與p型半導體區域4之Y方向上之長度相等，亦可不同。
或者，如圖3所示，p型半導體區域4亦可於Y方向上設有複數個。該情形時，p型半導體區域4之Y方向之長度較p型半導體區域3之Y方向之長度短。於圖3所示之例中，複數個p型半導體區域4沿Y方向並排排列，但各p型半導體區域4於X方向上之位置亦可互不相同。
其次，使用圖4對第1實施形態之半導體裝置100之製造方法進行說明。
圖4係表示第1實施形態之半導體裝置100之製造步驟之步驟剖視圖。
首先，如圖4A所示，準備具有n+型半導體區域5a與n-型半導體區域1a之半導體層Sa。半導體層Sa之主成分例如為Si。半導體層Sa例如藉由於n+型半導體基板上一邊添加n型雜質一邊使Si層磊晶生長而形成。作為n型雜質，例如使用磷或砷。
其次，於半導體層Sa之表面，為了形成p-型半導體區域2而離子注入p型雜質。繼而，於半導體層Sa中，為了形成p型半導體區域3與p型半導體區域4而離子注入p型雜質。於形成有p型半導體區域4之區域，例如離子注入較形成有p型半導體區域3之區域為更多之p型雜質。作為p型雜質，例如使用硼。
於進行用以形成各區域之p型雜質之離子注入後，藉由對半導體層Sa進行加熱處理，如圖4B所示，形成p-型半導體區域2、p型半導體區域3、及p型半導體區域4。此外，亦可於每次進行用以形成各半導體區域之離子注入時，對半導體層Sa進行加熱處理。
接著，於半導體層Sa上形成絕緣部10。絕緣部10例如藉由使用CVD(Chemical Vapor Deposition，化學氣相沈積)法形成絕緣層，並使用光微影法及乾式蝕刻法對該絕緣層進行加工而形成。絕緣部10例如包含氧化矽。
其次，藉由於半導體層Sa上形成金屬層而形成陽極電極8。繼而，如圖4C所示，對半導體層Sa之背面進行研磨，形成半導體層S。此時，以研削結束點成為n+型半導體區域5a中之方式進行半導體層Sa之研磨。藉由該步驟，形成圖1所示之n+型半導體區域5。
然後，如圖4D所示，藉由於半導體層S之背面形成金屬層而形成陰極電極9。
藉由以上步驟，獲得圖1所示之半導體裝置100。
於此，對本實施形態之作用及效果進行說明。
根據本實施形態，可降低因衝擊離子化所導致之突崩擊穿 (avalanche breakdown)而產生半導體裝置之破壞之可能性。
其原因如下。
於對半導體裝置施加了突波電壓時，有於陽極之p型半導體與陰極之n型半導體之結附近產生衝擊離子化之情形。若因該衝擊離子化而產生載子，發生突崩擊穿，則有半導體裝置被破壞之可能性。
對此，本實施形態之半導體裝置100具有p型半導體區域3、p型半導體區域4、及絕緣部10。p型半導體區域4之-Z方向上之端部相對於p型半導體區域3之-Z方向上之端部，位於-Z方向側。因此，對半導體裝置100施加突波電壓時在p型半導體區域4產生衝擊離子化之可能性高於在p型半導體區域3產生衝擊離子化之可能性。
若於p型半導體區域4產生衝擊離子化而發生突崩擊穿，則於該p型半導體區域4與陽極電極8之間流通電流。由於在p型半導體區域4之正上方設著絕緣部10，故電流通過p-型半導體區域2而流向陽極電極8。另一方面，p-型半導體區域2之p型雜質濃度低於p型半導體區域4之p型雜質濃度。即，p-型半導體區域2之電阻高於p型半導體區域4之電阻。
藉由電流於p-型半導體區域2流通而產生電壓降，p型半導體區域4之電位變得低於陽極電極8之電位。流經p型半導體區域4之電流越大，則流經p-型半導體區域2之電流亦變得越大，因而該電壓降亦變大。因而，流經p型半導體區域4之電流越大，則p型半導體區域4之電位之降低亦變得越大。
若p型半導體區域4之電位降低，則於p型半導體區域4產生衝擊離子化之可能性降低。因而，於p型半導體區域4發生突崩擊穿之可能性亦降低，流經p型半導體區域4之電流減小。結果，與於p型半導體區域3產生衝擊離子化之情形相比，可降低大到會破壞半導體裝置之電流於半導體裝置100中流通之可能性。因而，可提高半導體裝置之 破壞耐量。
p-型半導體區域2與陽極電極8形成肖特基接合。於肖特基接合中，若溫度上升，則反向電壓施加時之洩漏電流大幅地增加。藉由於p型半導體區域4、p型半導體區域3、及部分2a之上設置絕緣部10，即便使肖特基接合變長，亦可防止洩漏電流增加。結果，可延長p-型半導體區域2之電流路徑。通過延長p-型半導體區域2之電流路徑，可使電流流經p-型半導體區域2時p-型半導體區域2之電壓降變得更大，使p型半導體區域4之電位變得更低。因而，可進一步降低產生半導體裝置之破壞之可能性。
根據本實施形態，如上所述，可減少流經p型半導體區域4之電流。若流經p型半導體區域4之電流減少，則p型半導體區域4中產生之熱量亦會減少。因而，可抑制p-型半導體區域2與陽極電極8之肖特基接合中之溫度上升，降低因洩漏電流增大而產生半導體裝置之破壞之可能性。
於設有複數個p型半導體區域4之情形時，於複數個p型半導體區域4中之一部分產生衝擊離子化而流通電流。而且，若其一部分p型半導體區域4之電位降低，則會於另一部分之p型半導體區域4產生衝擊離子化。因而，可進一步降低在p型半導體區域3產生衝擊離子化之可能性，進一步降低產生半導體裝置之破壞之可能性。
另外，於p型半導體區域4沿Y方向延伸之情形時，可能會於Y方向上在複數個部位產生衝擊離子化。因而，與於1個部位集中地產生衝擊離子化之情形相比，可降低電流流經p型半導體區域4時之電流密度。另外，藉由於Y方向上之複數個部位產生衝擊離子化，而分散地產生熱，從而可抑制半導體裝置之升溫。
或者，於p型半導體區域4於Y方向上設有複數個之情形時，若於各個p型半導體區域4產生衝擊離子化，則於設有各個p型半導體區域4 之部分流通電流。例如，考慮到如下情形：p型半導體區域4沿特定方向延伸設置，於該p型半導體區域4內之複數個部位產生衝擊離子化。該情形時，有如下可能性：於複數個部位產生之載子集中於該p型半導體區域4中之某1點而局部地流通大電流。藉由將p型半導體區域4於Y方向上設置複數個，可抑制於複數個部位產生之載子集中而局部地流通大電流。
衝擊離子化係於前端曲率大之半導體區域產生。其原因在於，若前端曲率大，則會於該前端附近產生電場集中。因而，有效的是使p型半導體區域4之X方向之長度較p型半導體區域3之X方向之長度短。其原因在於，藉由以X方向之長度變短之方式形成半導體區域，該半導體區域之前端曲率變大。藉由使p型半導體區域4之X方向長度較p型半導體區域3之X方向之長度短，可降低於p型半導體區域3產生衝擊離子化之可能性，並且提高於p型半導體區域4產生衝擊離子化之可能性。結果，可進一步提高半導體裝置之破壞耐量。
(第2實施形態)
使用圖5對第2實施形態之半導體裝置200進行說明。
圖5係第2實施形態之半導體裝置200之剖視圖。
半導體裝置200與半導體裝置100相比，例如p-型半導體區域2存在差異。關於半導體裝置200之p-型半導體區域2以外之構造，例如可採用與半導體裝置100相同之構造。
p-型半導體區域2具有第1部分21與第2部分22。第2部分22之p型雜質濃度低於第1部分21之p型雜質濃度。第1部分21與第2部分22例如於X方向上交替地設置。第1部分21之X方向之長度例如較第2部分22之X方向之長度長。
p型半導體區域3之至少一部分由第1部分21包圍。p型半導體區域4之至少一部分由第2部分22包圍。
由於第2部分22之p型雜質濃度低於第1部分21之p型雜質濃度，故第2部分22之電阻高於第1部分21之電阻。於p型半導體區域4與陽極電極8之間流通電流時，電流通過該第2部分22。因而，p-型半導體區域2具有第2部分22，由此與第1實施形態相比，可進一步增大電流流經p-型半導體區域2時之電壓降。因電壓降增大，可進一步降低p型半導體區域4之電位。結果，與第1實施形態相比，可進一步降低產生半導體裝置之破壞之可能性。
(第3實施形態)
使用圖6對第3實施形態之半導體裝置300進行說明。
圖6係第3實施形態之半導體裝置300之剖視圖。
半導體裝置300例如為具有FRD(Fast Recovery Diode，快恢復二極體)區域310及IGBT(Insulated Gate Bipolar Transistor，絕緣閘極雙極型電晶體)區域320之RC(Reverse Conducting，逆導)-IGBT。
半導體裝置300具有半導體層、集電極40(第1電極)、及發射電極41(第2電極)。
半導體層具有n-型(第1導電型)半導體區域1(第1半導體區域)、p-型(第2導電型)半導體區域2(第2半導體區域)、p型半導體區域3(第3半導體區域)、p型半導體區域4(第4半導體區域)、n+型半導體區域5、p+型集極區域31、n型緩衝區域32、p型基極區域36、p+型接點區域37、n+型發射極區域38、閘極電極33、閘極絕緣層34、及絕緣部39。
FRD區域310具有n+型半導體區域5、n型緩衝區域32之一部分、n-型半導體區域1之一部分、p-型半導體區域2、p型半導體區域3、p型半導體區域4、及絕緣部10。FRD區域310中之p-型半導體區域2、p型半導體區域3、p型半導體區域4、及絕緣部10，例如具有與第1實施形態之半導體裝置100相同之構造。
IGBT區域320具有p+型集極區域31、n型緩衝區域32之一部分、n- 型半導體區域1之一部分、閘極電極33、閘極絕緣層34、p型基極區域36、p+型接點區域37、及n+型發射極區域38。
p+型集極區域31設置於半導體層S中之背面S2側，且與集電極40電性連接。於p+型集極區域31之上及n+型半導體區域5之上設有n型緩衝區域32。
p型基極區域36設置於n-型半導體區域1之上，位於半導體層S中之表面S1側。p型基極區域36例如與p-型半導體區域2於X方向上相隔。另外，為了使p型基極區域36與p-型半導體區域2電性分離，以覆蓋p型基極區域36之端部、p-型半導體區域2之端部、及該等之間之n-型半導體區域1之方式形成絕緣部39。
n+型發射極區域38選擇性地設置於p型基極區域36之上，且與發射電極41電性連接。p+型接點區域37亦同樣地選擇性地設置於p型基極區域36之上，且與發射電極41電性連接。
閘極電極33至少與p型基極區域36隔著閘極絕緣層34而相對向。
於圖6所示之例中，於相鄰之閘極電極33之間設有2個n+型發射極區域38，於該等2個n+型發射極區域38之間設有p+型接點區域37。代替該構造，半導體裝置300亦可以具有如下構造：於相鄰之閘極電極33之間，p+型接點區域37與n+型發射極區域38於Y方向上交替地設置。
一般之電力轉換電路中，使用複數個該RC-IGBT形成橋接電路。若於1個RC-IGBT中對閘極電極33施加臨限值以上之電壓，則於p型基極區域36中與閘極絕緣層34之界面附近之區域形成通道(反轉區域)。藉由於對發射電極41施加正電壓之狀態下在集電極40形成通道，IGBT成為接通狀態。此時，電子通過通道自n+型發射極區域38注入到n-型半導體區域1，電洞自p+型集極區域31注入至n-型半導體區域1，RC-IGBT成為導通狀態，於負載中流通電流。負載典型而言為電 感。
之後，若閘極電極33之電壓成為臨限值電壓以下，則p型基極區域36中之通道消失，IGBT成為斷開狀態。
當IGBT成為斷開狀態時，流經電感負載之電流自與電感負載並聯連接之另一RC-IGBT之發射電極41朝向集電極40，於FRD區域310中流通電流。然後，當再次使剛才斷開之RC-IGBT成為接通狀態時，FRD區域310中空乏層擴展，於p型半導體區域4可能會產生衝擊離子化。
本實施形態中，半導體裝置300於FRD區域310具有p型半導體區域4及絕緣部10。因而，即便於FRD區域310產生衝擊離子化之情形時，亦可減少流經p型半導體區域4之電流。結果，可降低產生半導體裝置之破壞之可能性。
此外，圖6所示之半導體裝置300具有閘極電極33設置於形成在半導體層S之溝槽內之所謂溝槽型閘極構造，但半導體裝置300亦可具有閘極電極33設置於表面S1之上之所謂平面型閘極構造。
(第4實施形態)
使用圖7對第4實施形態之半導體裝置400進行說明。
圖7係第4實施形態之半導體裝置400之剖視圖。
半導體裝置400例如為IGBT。
半導體裝置400與半導體裝置300相比，例如於以下方面不同，即，不具有n+型半導體區域5，且於p型基極區域36中設有p型半導體區域3及p型半導體區域4。
半導體裝置400中，於半導體層S之背面S2側設有p+型集極區域31。於p+型集極區域31上設有n型緩衝區域32、n-型半導體區域1、及p型基極區域36。
p型半導體區域3之至少一部分及p型半導體區域4之至少一部分 設置於p型基極區域36中。p型半導體區域3及p型半導體區域4設置於相鄰之閘極電極33之間。p型半導體區域3之p型雜質濃度及p型半導體區域4之p型雜質濃度例如高於p型基極區域36之p型雜質濃度。另外，p型半導體區域4之-Z方向之深度較閘極絕緣層34之-Z方向之深度深。
絕緣部10設置於p型半導體區域4上、部分36a上、及p型半導體區域3之一部分上。部分36a係p型基極區域36中位於p型半導體區域3與p型半導體區域4之間之部分。
半導體裝置400具有p型半導體區域4及絕緣部10，由此，可抑制當對n-型半導體區域1與p型基極區域36之間施加反向電壓時因產生衝擊離子化而流經半導體裝置400中之電流。結果，可降低半導體裝置中產生破壞之可能性。
(第5實施形態)
使用圖8~圖10對第5實施形態之半導體裝置500進行說明。
圖8係第5實施形態之半導體裝置500之剖視圖。
圖9係包含圖8之A-A'線之俯視圖之一例。
圖10係包含圖8之A-A'線之俯視圖之另一例。
本實施形態之半導體裝置500與半導體裝置100相比，例如於亦具有p-型半導體區域6(第5半導體區域)之方面不同。
p-型半導體區域6設置得較p-型半導體區域2及p型半導體區域3靠-Z方向側，且由n-型半導體區域1包圍。另外，p-型半導體區域6與p型半導體區域4相接。p-型半導體區域6之一部分於Z方向上位於部分2a與n+型半導體區域5之間。
於圖9所示之例中，複數個p-型半導體區域6於X方向上相互相隔而設。各p-型半導體區域6沿X-Y面由n-型半導體區域1包圍。
於圖10所示之例中，p-型半導體區域6沿X-Y面擴展，且與複數個p型半導體區域4連接。n-型半導體區域1之一部分沿X-Y面由p-型半導 體區域6包圍。
於圖9及圖10之任一例中，沿X-Y面之p-型半導體區域6之面積均大於p型半導體區域4之面積。
藉由設置由n-型半導體區域1所包圍之p-型半導體區域6，衝擊離子化容易在p-型半導體區域6產生。若於p-型半導體區域6產生衝擊離子化，則電流通過p型半導體區域4及p-型半導體區域2而流向陽極電極8。此時，藉由使p-型半導體區域6之面積大於p型半導體區域4，與其他實施形態相比可進一步增多產生衝擊離子化之點。
因而，根據本實施形態，與第1實施形態相比，可進一步提高半導體裝置之破壞耐量。
另外，如圖9所示，藉由將複數個p-型半導體區域6相互分離地設置，可使由在各p-型半導體區域6產生之衝擊離子化所產生之電流通過各p型半導體區域4而流向陽極電極8。因而，可降低當產生衝擊離子化時於p-型半導體區域6局部地流通大電流之可能性。
或者，如圖10所示，藉由設置沿X-Y面擴展之p-型半導體區域6，可進一步增多產生衝擊離子化之點。因而，可降低電流流經p-型半導體區域6時之電流密度。另外，藉由於更多部位分散地產生衝擊離子化，可將由衝擊離子化產生之熱分散，從而抑制半導體裝置之升溫。
(第6實施形態)
使用圖11對第6實施形態之半導體裝置600進行說明。
圖11係第6實施形態之半導體裝置600之剖視圖。
本實施形態之半導體裝置600與半導體裝置500相比，例如p型半導體區域4之-Z方向上之端部設置得較p-型半導體區域6靠-Z方向側。即，n+型半導體區域5與p型半導體區域4之間之Z方向上之距離較n+型半導體區域5與p-型半導體區域6之間之Z方向上之距離短。
藉由將p型半導體區域4之端部設置得較p-型半導體區域6靠-Z方 向側，衝擊離子化容易於p型半導體區域4之端部產生。此時，由衝擊離子化產生之電流主要流經圖11中虛線所表示之2條路徑。
即，根據本實施形態，可使產生衝擊離子化時之電流分散地流向複數條路徑，從而可降低電流密度。因而，根據本實施形態，與第1實施形態相比，可進一步提高半導體裝置之破壞耐量。
關於以上所說明之各實施形態中之各半導體區域之間之雜質濃度之相對高低，例如可使用SCM(Scanning Capacitance Microscope，掃描型靜電電容顯微鏡)進行確認。此外，各半導體區域中之載子濃度可視為與各半導體區域中經活化之雜質濃度相等。因而，關於各半導體區域之間之載子濃度之相對高低，亦可使用SCM進行確認。
另外，關於各半導體區域中之雜質濃度，例如可藉由SIMS(Secondary Ion Mass Spectroscopy，二次離子質譜法)進行測定。
以上，例示了本發明之幾個實施形態，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種方式實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更等。該等實施形態或其變化例包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。另外，上述各實施形態可相互組合而實施。
1‧‧‧n-型半導體區域
2‧‧‧p-型半導體區域
2a‧‧‧部分
3‧‧‧p型半導體區域
4‧‧‧p型半導體區域
5‧‧‧n+型半導體區域
8‧‧‧陽極電極
9‧‧‧陰極電極
10‧‧‧絕緣部
100‧‧‧半導體裝置
L1‧‧‧長度
L2‧‧‧長度
S‧‧‧半導體層
S1‧‧‧表面
S2‧‧‧背面
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (12)

  1. 一種半導體裝置，其包括：第1導電型之第1半導體區域；第2導電型之第2半導體區域，其設置於上述第1半導體區域之上；第2導電型之第3半導體區域，上述第3半導體區域之至少一部分由上述第2半導體區域包圍；第2導電型之第4半導體區域，上述第4半導體區域之至少一部分由上述第2半導體區域包圍，上述第4半導體區域與上述第3半導體區域相隔，上述第4半導體區域之第2導電型之載子濃度高於上述第2半導體區域之第2導電型之載子濃度，上述第4半導體區域之第1方向上之端部相對於上述第3半導體區域之上述第1方向上之端部，設置於上述第1方向側，且上述第1方向係自上述第2半導體區域朝向上述第1半導體區域之方向；及絕緣部，設置於上述第4半導體區域之上、和位於上述第3半導體區域與上述第4半導體區域之間的上述第2半導體區域之一部分之上。
  2. 如請求項1之半導體裝置，其中上述第3半導體區域之第2導電型之載子濃度高於上述第2半導體區域之第2導電型之載子濃度。
  3. 如請求項1之半導體裝置，其中上述第4半導體區域之第2導電型之載子濃度高於上述第3半導體區域之第2導電型之載子濃度。
  4. 如請求項3之半導體裝置，其中上述第3半導體區域沿與上述第1方向正交之第2方向延伸，上述第4半導體區域之、與上述第1方向及上述第2方向正交之第3方向上之長度較上述第3半導體區域之上述第3方向上之長度 短。
  5. 如請求項4之半導體裝置，其中上述絕緣部之一部分設置於上述第3半導體區域之上。
  6. 如請求項5之半導體裝置，其中上述第3半導體區域於上述第3方向上設有複數個，上述第4半導體區域於上述第3方向上設置於複數個上述第3半導體區域之間，上述絕緣部之上述一部分於上述第3方向上設置於與上述第4半導體區域相鄰之上述第3半導體區域之上。
  7. 如請求項1之半導體裝置，其進而包括導電部，上述導電部設置於上述絕緣部之上、上述第2半導體區域之上、及上述第3半導體區域之上。
  8. 如請求項7之半導體裝置，其中上述第2半導體區域與上述導電部形成肖特基接合，上述第3半導體區域與上述導電部形成歐姆接合。
  9. 如請求項1之半導體裝置，其中上述第2半導體區域包括：第1部分；及第2部分，其具有較上述第1部分之第2導電型之載子濃度低之第2導電型之載子濃度；且上述第3半導體區域之上述至少一部分由上述第1部分包圍，上述第4半導體區域之上述至少一部分由上述第2部分包圍。
  10. 如請求項1之半導體裝置，其進而包括第2導電型之第5半導體區域，上述第2導電型之第5半導體區域由上述第1半導體區域包圍，且與上述第4半導體區域相接。
  11. 如請求項10之半導體裝置，其中上述第4半導體區域之上述端部相對於上述第5半導體區域之上述第1方向側之端部，設置於上 述第1方向側。
  12. 一種半導體裝置，其包括：第1導電型之第6半導體區域；第1導電型之第1半導體區域，設置於上述第6半導體區域之上，且上述第1半導體區域之第1導電型之載子濃度低於上述第6半導體區域之第1導電型之載子濃度；第2導電型之第2半導體區域，其設置於上述第1半導體區域之上；第2導電型之第3半導體區域，上述第3半導體區域之至少一部分由上述第2半導體區域包圍；第2導電型之第4半導體區域，上述第4半導體區域之至少一部分由上述第2半導體區域包圍，上述第4半導體區域與上述第3半導體區域相隔，上述第4半導體區域之第2導電型之載子濃度高於上述第2半導體區域之第2導電型之載子濃度，上述第4半導體區域與上述第6半導體區域之間之第1方向上之距離較上述第3半導體區域與上述第6半導體區域之間之上述第1方向上之距離短，且上述第1方向係自上述第2半導體區域朝向上述第1半導體區域之方向；及絕緣部，設置於上述第4半導體區域之上、和位於上述第3半導體區域與上述第4半導體區域之間的上述第2半導體區域之一部分之上。
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