JP2012114321A

JP2012114321A - 半導体装置

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Publication number: JP2012114321A
Application number: JP2010263300A
Authority: JP
Inventors: Naruto Honda; 成人本田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-11-26
Filing date: 2010-11-26
Publication date: 2012-06-14
Anticipated expiration: 2030-11-26
Also published as: JP5566272B2

Abstract

【課題】飽和電流のばらつきを抑制でき、飽和電流の調整を容易とし、かつ大電流が流れるときの電流を抑制できる半導体装置を提供することである。
【解決手段】縦型のトレンチゲート構造のＩＧＢＴにおいて、半導体基板１の主表面ＭＳにおいてｎ型エミッタ領域４は所定方向に延在しており、ゲート電極層７を内部に有する溝１ａはｎ型エミッタ領域４と交差する方向に延在している。主表面ＭＳにおいてｐ型ベース領域３とｎ型エミッタ領域４との双方が溝１ａの壁面に接している。主表面ＭＳにおいてｐ型ベース領域３およびｎ型エミッタ領域４の境界とコンタクトホール１１ａの端部との間に層間絶縁層１１が位置している。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、縦型の絶縁ゲート型バイポーラトランジスタを有する半導体装置に関するものである。

ＩＧＢＴ(Insulated Gate Bipolar Transistor)などに代表される電力半導体素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速動作とバイポーラトランジスタの低オン電圧の特性とを兼ね備えており、インバータなどの電力変換装置に広く用いられる。

近年、トレンチゲート構造を持つＩＧＢＴの開発により、オン電圧とスイッチングロスとの低減が進んでいる。さらに、キャリア蓄積層を備えた改良型のＩＧＢＴやＩＥＧＴ(Injection Enhanced Gate Transistor)の出現により、チップの縦方向のキャリア分布の最適化が図れるようになり、さらなるオン電圧とスイッチングロスの低減が可能となっている（たとえば、特許文献１参照）。

上述した構造により、ＩＧＢＴが動作する際の発熱量を小さくでき、電流密度の向上が可能となっている。これによりチップサイズを小さくできるため、チップコストが低減し、それを搭載するＩＧＢＴモジュールを小型化できるという様々なメリットがある（たとえば、特許文献１参照）。

トレンチゲート構造のＩＧＢＴが開発される以前は、主にＩＧＢＴ動作時の発熱量によりチップサイズが制約されていた。しかし、近年は動作時の発熱量が抑制されたことにより、ＩＧＢＴを搭載したパッケージの冷却技術ばらつきによってチップサイズが制約されるようになってきている。

以下、その理由について述べる。ＩＧＢＴが短絡状態になり大電流が流れた場合、通常、制御回路が短絡電流を検出し、ゲート電圧を低下させることで電流を遮断する。しかし、制御系が短絡電流を検出した後、電流を遮断するまでの間には、数μｓｅｃ．の時間が必要となる。このため、この間にチップが破壊しないように設計を行う必要がある。

次に飽和電流が小さすぎる場合は、短絡状態になっても制御回路が短絡状態を認識することができず、電流が遮断できない。そうすると短絡電流が長時間流れ続け、その発熱によりチップが破壊する。したがって、飽和電流値を所定の範囲内に収める必要がある。

飽和電流のばらつきが大きい場合、飽和電流が大きい方にばらついた場合でもチップが破壊しないように、単位面積あたりの飽和電流が小さくなるようにＭＯＳ部の設計を行う必要がある。この場合、必要な電流を得るためにはチップ面積を大きくしなければならなくなる。

飽和電流値を決定する主なパラメータとして、ゲートの閾値電圧Ｖｇｅ（ｔｈ）が挙げられる。Ｖｇｅ（ｔｈ）の値が小さいと飽和電流は小さくなる。したがって、Ｖｇｅ（ｔｈ）のばらつきを抑えることにより、飽和電流のばらつきが抑えられる。

特開２００１−１５７３８号公報

しかし、トレンチゲート構造のＩＧＢＴでは、Ｖｇｅ（ｔｈ）の値が同一であっても、トレンチ開口寸法のばらつきや、トレンチ形成工程とエミッタ形成工程のリソグラフィのマスクの重ね合わせずれにより、飽和電流が変化する。つまり、上記構造のＩＧＢＴでは、Ｖｇｅ（ｔｈ）のばらつきを小さくしても、プレーナー型のＩＧＢＴに比べて飽和電流のばらつきが大きくなる。特に、キャリア蓄積層を有するトレンチゲート構造のＩＧＢＴの場合、その傾向が顕著である。

本発明は、上記課題を解決するためになされたものであり、その目的は、飽和電流のばらつきを抑制でき、飽和電流の調整を容易とし、かつ大電流が流れるときの電流を抑制できる半導体装置を提供することである。

本発明の半導体装置は、縦型の絶縁ゲート型バイポーラトランジスタを有する半導体装置であって、半導体基板と、第１導電型の第１の領域と、第２導電型のベース領域と、第１導電型のエミッタ領域と、ゲート絶縁層と、ゲート電極層と、絶縁層とを備えている。半導体基板は主表面を有している。第１導電型の第１の領域は半導体基板内に形成されている。第２導電型のベース領域は、半導体基板内において第１の領域とｐｎ接合を構成し、かつ主表面に位置する部分を有するように形成されている。第１導電型のエミッタ領域は、半導体基板内においてベース領域とｐｎ接合を構成し、かつ主表面において所定方向に延在している。半導体基板には、主表面においてエミッタ領域と交差する方向に延在し、かつ主表面からエミッタ領域とベース領域とを貫通して第１の領域に達する溝が形成されている。ゲート絶縁層は溝の壁面に沿って形成されている。ゲート電極層は、溝の内部に形成され、かつ第１の領域とエミッタ領域とに挟まれるベース領域の部分にゲート絶縁層を介在して対向している。絶縁層は主表面上に形成されている。ベース領域とエミッタ領域との双方が主表面において溝の壁面に接している。絶縁層には、エミッタ領域に達する第１の孔と、ベース領域に達する第２の孔とが形成されている。第１の孔と第２の孔とは、溝が主表面において延在する延在方向に沿って絶縁層を挟んで互いに隣り合って配置されており、主表面においてベース領域およびエミッタ領域の境界と第１の孔の端部との間に絶縁層が位置している。

本発明によれば、ベース領域とエミッタ領域との双方が主表面において溝の壁面に接しており、主表面においてベース領域およびエミッタ領域の境界と第１の孔の端部との間に絶縁層が位置している。このため、飽和電流のばらつきを抑制することができ、飽和電流の調整が容易となり、かつ大電流が流れるときの電流を抑制することができる。

本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。図１のＩＩ−ＩＩ線に沿う概略断面図である。図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。図１のＩＶ−ＩＶ線に沿う概略断面図である。比較例１の構成を概略的に示す平面図である。図５のＶＩ−ＶＩ線に沿う概略断面図である。図５のＶＩＩ−ＶＩＩ線に沿う概略断面図である。図５のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。比較例２の構成を概略的に示す平面図である。図９のＸ−Ｘ線に沿う概略断面図である。比較例と対比して本発明の実施の形態１の作用効果を説明するための図であって、比較例１の概略平面図（Ａ）と、比較例２の概略平面図（Ｂ）と、本発明の実施の形態１の平面図（Ｃ）である。本発明の実施の形態２における半導体装置の構成を概略的に示す断面図であって、図１のＩＩ−ＩＩ線に対応する断面を示す図である。本発明の実施の形態２における半導体装置の構成を概略的に示す断面図であって、図１のＩＶ−ＩＶ線に対応する断面を示す図である。本発明の実施の形態２における半導体装置の構成の変形例を概略的に示す断面図であって、図１のＩＶ−ＩＶ線に対応する断面を示す図である。本発明の実施の形態４における半導体装置の構成を概略的に示す断面図であって、図１のＩＶ−ＩＶ線に対応する断面を示す図である。半導体基板の主表面においてエミッタ領域がトレンチと直交せずに斜めに交差する場合の構成を示す平面図である。層間絶縁層に形成されたコンタクトホールの変形例を示す概略平面図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の構成について図１〜図４を用いて説明する。

図１〜図４を参照して、本実施の形態の半導体装置は縦型でトレンチゲート構造のＩＧＢＴを有している。そのＩＧＢＴは、半導体基板１に形成されており、ｎ型領域（第１の領域）２と、ｐ型ベース領域３と、ｎ型エミッタ領域４と、ｐ型コレクタ領域５と、ゲート絶縁層６と、ゲート電極層７と、エミッタ電極１２と、コレクタ電極１３とを主に有している。

半導体基板１は主表面ＭＳとその反対側の裏面ＢＳとを有し、かつｎ型の半導体基板を用いて形成されている。ｎ型領域２は半導体基板１の内部に形成されている。ｐ型ベース領域３は、半導体基板１内においてｎ型領域２とｐｎ接合を構成し、かつ主表面ＭＳに位置する部分を有するように形成されている。ｎ型エミッタ領域４は、ｐ型ベース領域３とｐｎ接合を構成し、かつ半導体基板１の主表面ＭＳに形成されている。

半導体基板１は、主表面ＭＳに形成された複数の溝１ａを有している。複数の溝１ａの各々は半導体基板１の主表面ＭＳからｎ型エミッタ領域４とｐ型ベース領域３とを貫通してｎ型領域２に達するように形成されている。

ゲート絶縁層６は、複数の溝１ａの各々の壁面に沿って形成されている。ゲート電極層７は、複数の溝１ａの各々の内部を埋め込むように形成されている。このゲート電極層７は、ｎ型領域２とｎ型エミッタ領域４とに挟まれるｐ型ベース領域３の部分にゲート絶縁層６を介在して対向している。

上記のｎ型領域２、ｐ型ベース領域３、ｎ型エミッタ領域４、ゲート絶縁層６およびゲート電極層７とによりＩＧＢＴのＭＩＳ（Metal Insulator Semiconductor）トランジスタ部が構成されている。

ｐ型コレクタ領域５は、半導体基板１の主表面ＭＳの反対側の裏面ＢＳに形成されており、かつｎ型領域２のｎ型領域２とｐｎ接合を構成している。このｐ型コレクタ領域５、ｎ型領域２およびｐ型ベース領域３とによりＩＧＢＴのバイポーラトランジスタ部が構成されている。

半導体基板１の主表面ＭＳ上を覆うように、層間絶縁層（絶縁層）１１が形成されている。この層間絶縁層１１には、ｎ型エミッタ領域４に達するコンタクトホール（第１の孔）１１ａと、ｐ型ベース領域３に達するコンタクトホール（第２の孔）１１ｂとが形成されている。エミッタ電極１２は、コンタクトホール１１ａ、１１ｂを通じてｎ型エミッタ領域４およびｐ型ベース領域３の双方に電気的に接続するように層間絶縁層１１上に形成されている。

コレクタ電極１３は、半導体基板１の裏面ＢＳ上に形成されており、かつｐ型コレクタ領域５に電気的に接続されている。

図１を参照して、ｎ型エミッタ領域４は、半導体基板１の主表面ＭＳにおいて所定方向（図中横方向）に直線状に延在している。複数の溝１ａの各々は、主表面ＭＳにおいてｎ型エミッタ領域４と交差する方向（たとえば直交する方向：図中縦方向）に直線状に延在している。

主表面ＭＳにおいて２つの溝１ａに挟まれる領域には、ｎ型エミッタ領域４とｐ型ベース領域３とが交互に配置されている。これにより、複数のｎ型エミッタ領域４はストライプ状（縞状）に配置されており、ｐ型ベース領域の複数の主表面に位置する部分もストライプ状（縞状）に配置されている。

ｐ型ベース領域３とｎ型エミッタ領域４との双方は、主表面ＭＳにおいて溝１ａの壁面に接している。このため、複数のｎ型エミッタ領域４のうち互いに隣り合う２つのｎ型エミッタ領域４の間はｐ型ベース領域３により分離されており、互いにｎ型の領域によって接続されてはいない。

コンタクトホール１１ａとコンタクトホール１１ｂとは、溝１ａが主表面ＭＳにおいて延在する延在方向（図中縦方向）に沿って互いに隣り合って配置されている。互いに隣り合うコンタクトホール１１ａとコンタクトホール１１ｂとは層間絶縁層１１によって互いに分離されている。これにより、主表面ＭＳにおいてｐ型ベース領域３およびｎ型エミッタ領域４の境界とコンタクトホール１１ａの端部との間には距離Ｌ１（またはＬ２）の間隔があり、この間隔には層間絶縁層１１が位置している。また主表面ＭＳにおいてｐ型ベース領域３およびｎ型エミッタ領域４の境界とコンタクトホール１１ｂの端部との間には距離Ｌ３（またはＬ４）の間隔があり、この間隔には層間絶縁層１１が位置している。

次に、本実施の形態の半導体装置の作用効果について２つの比較例と対比して説明する。

まず縦型でトレンチゲート構造のＩＧＢＴの飽和電流ばらつきの要因について図５〜図８に示す比較例１を用いて説明する。図５〜図８を参照して、比較例１の構成は、主表面ＭＳの２つの溝１ａに挟まれる領域においてｎ型エミッタ領域４が梯子状の平面形状を有している点、およびｐ型ベース領域３とｎ型エミッタ領域４との双方に達するコンタクトホール１１Ａが層間絶縁層１１に形成されている点とにおいて、本実施の形態とは異なっている。

この比較例１においては、ｎ型エミッタ領域４は、溝１ａの延在方向に交差する方向に延びる領域４ａと、溝１ａの延在方向に沿って延びる領域４ｂとを有することにより梯子状に構成されている。またコンタクトホール１１Ａは、複数のｐ型ベース領域３および複数のｎ型エミッタ領域４ａ上において連続的に延びている。これによりコンタクトホール１１Ａは、複数のｐ型ベース領域３の主表面に位置する部分と複数のｎ型エミッタ領域４ａとのそれぞれに達するように連続的に延びている。このためエミッタ電極１２は複数のｎ型エミッタ領域４ａとｐ型ベース領域３とに電気的に接続されている。

なお、これ以外の比較例１の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

この比較例１においてＩＧＢＴがオン状態になったとき、電子は図７の矢印Ａ１に示すようにエミッタ電極１２からコンタクトホール１１Ａを通じてｎ型エミッタ領域４ａへ渡り、さらにｐ型ベース領域３内の溝１ａに沿って形成されるチャネル領域(図示しない)を通ってｎ型領域２へ入りコレクタ電極１３へと進む。

ここで図５に示すようにｎ型エミッタ領域４ｂのうち、ｎ型エミッタ領域４ａとｎ型エミッタ領域４ｂとの接続点Ｐ１からの距離Ｌが大きい部分Ｐ２では、エミッタ拡散抵抗(エミッタバラスト抵抗)と電子電流の積による電圧ドロップが発生する。この部分Ｐ２では、ゲートの実質的な印加電圧が低下することとなり、飽和電流が流れにくくなる。

上記構造においては、ｎ型エミッタ領域４ａの間隔Ｓを変えることでエミッタバラスト抵抗が変化する。このため、飽和電流値の設計を行いやすく、さらには大電流が流れるとバラスト抵抗による電圧ドロップが大きくなり電流を抑制するメリットもある。

しかし、製造工程の中で図１１（Ａ）に示すように溝１ａの開口寸法Ｗ２が小さくなった場合、溝１ａに平行に形成されたｎ型エミッタ領域４ｂの幅Ｗ１が大きくなる。このときエミッタバラスト抵抗が小さくなるため飽和電流が大きくなる。逆に、溝１ａの開口寸法Ｗ２が大きくなった場合には、飽和電流が小さくなる。つまり、溝１ａの開口寸法Ｗ２のばらつきにより、溝１ａに平行に形成されたｎ型エミッタ領域４ｂの幅Ｗ１がばらつき、その結果、飽和電流がばらつくという問題があった。

このばらつきを抑えるため、図９および１０に示すように、図５〜図８に示す比較例１の構成から溝１ａに平行に形成されるｎ型エミッタ領域４ｂをなくした比較例２の構造も考えられる。なお図９のＶＩＩ−ＶＩＩ線に沿う概略断面図は図７の構成と同じであり、また図９のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図は図８の構成と同じである。また比較例２の構成は、ｎ型エミッタ領域４ｂをなくした点以外は比較例１の構成とほぼ同じであるため、比較例１と同一の要素については同一の符号を付し、その説明を繰り返さない。

この比較例２の構造では、上記のｎ型エミッタ領域４ｂが形成されていないため溝１ａの開口寸法がばらついてもエミッタバラスト抵抗が変化しない。よって、飽和電流のばらつきが非常に小さくなる。しかし比較例２では、図１１（Ｂ）に示すようにｎ型エミッタ領域４のみを設けてｎ型エミッタ領域４ｂを設けていないため、エミッタバラスト抵抗が無く、それゆえにエミッタバラスト抵抗で飽和電流を調整することができずその調整が困難になるとともに、大電流が流れるときにその電流の抑制が困難になる。

なお図１１（Ａ）、（Ｂ）中の矢印は飽和電流を形成するキャリア（電子）の移動方向を示している。

一方、本実施の形態の構成では、図１１（Ｃ）に示すように溝１ａと平行に延びるｎ型エミッタ領域が形成されていない。そして主表面ＭＳにおいて溝１ａの延在方向のｎ型エミッタ領域４の幅はコンタクトホール１１ａの幅よりも大きい。このため、主表面ＭＳにおいて溝１ａの延在方向におけるコンタクトホール１１ａの両側（図中上下側）にはｎ型エミッタ領域４の外側の領域４Ｂ（格子状ハッチングの領域）が存在している。この外側の領域４Ｂがエミッタバラスト抵抗の領域となる。このため本実施の形態では、比較例１と比較してエミッタバラスト抵抗となる領域が小さくできるため、溝１ａの開口寸法がばらついた場合や、溝１ａを形成する工程とｎ型エミッタ領域４を形成する工程とにおいてマスクの重ね合わせずれが生じた場合でも、飽和電流のばらつきを小さく抑えることができる。

なお図５に示す比較例１においても、ｎ型エミッタ領域４ａの間隔Ｓを小さくすることでエミッタバラスト抵抗を小さくすることができる。しかし、この間隔Ｓを小さくするとスイッチングオフする際に、破壊が生じやすくなるという問題がある。ＩＧＢＴはバイポーラトランジスタであるため、キャリアとしては電子とホールが寄与する。パワーデバイスはスイッチング素子として使用され、電流をオフする際、このキャリアを取り除く必要がある。キャリアを消失するには、再結合など自然に消滅するモードもあるが、グランド（ＧＮＤ）電位を印加されたエミッタ電極１２からキャリアを逃す必要がある。そして、ｎ型エミッタ領域４ａ同士の間に挟まれたｐ型コンタクト領域（ｐ型ベース領域３のうちエミッタ電極と接続される領域）は、エミッタ電極１２付近に存在するホールがそのエミッタ電極１２に到達するまでのパスとなる。このため、ｎ型エミッタ領域４ａの間隔Ｓを小さくすると、このパスが狭くなるため、スイッチングオフ時に破壊が生じやすくなる。

また本実施の形態の構成では、図１１（Ｃ）に示すようにｎ型エミッタ領域４の外側の領域４Ｂ（格子状ハッチングの領域）にエミッタバラスト抵抗がある。このため、エミッタバラスト抵抗で飽和電流を調整でき、大電流が流れるときもそのエミッタバラスト抵抗で電流の抑制が可能となり、短絡破壊耐量を向上させることができる。

なおエミッタバラスト抵抗は、正確にはｎ型エミッタ領域４上における溝１ａの側壁に形成されたチャネルからコンタクトホール１１ａまでの領域の抵抗となるが、実効的に効いてくるエミッタバラスト抵抗は図１１（Ｃ）の領域４Ｂ（格子状ハッチングの領域）となる。

（実施の形態２）
図１、図１２および図１３を参照して、本実施の形態の構成は、エミッタ電極１２の構成において実施の形態１の構成と異なる。本実施の形態のエミッタ電極１２は、第１の導電層１２ａと、第２の導電層１２ｂとを有している。第１の導電層１２ａはコンタクトホール１１ａの内部に配置されている。第２の導電層１２ｂは第１の導電層１２ａに電気的に接続され、かつコンタクトホール１１ｂ内に形成されるとともに層間絶縁層１１上に配置されている。

第１の導電層１２ａと第２の導電層１２ｂとは互いに異なる導電率を有している。第１の導電層１２ａは第２の導電層１２ｂよりも低い導電率を有している。具体的には第１の導電層１２ａがたとえばタングステン（導電率：１８．９×１０⁶／ｍ・Ω）よりなり、第２の導電層１２ｂがたとえばアルミニウム（導電率：３７．７×１０⁶／ｍ・Ω）よりなっている。

なお、これ以外の本実施の形態の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、実施の形態１と同様、短絡破壊耐量を向上させるとともに、飽和電流の調整を容易とし、かつ大電流が流れるときの電流の制御を容易にすることができる。

またコンタクトホール１１ａの内部に導電率の低い第１の導電層１２ａが形成されている。このため、エミッタバラスト抵抗をより大きくすることができ、結果的にＩＧＢＴの伝達特性を小さくでき、短絡状態になったときに大電流が流れるのをより防止することができる。

図１２および図１３では、コンタクトホール１１ａ内にのみ第１の導電層１２ａが形成された構成について説明したが、第１の導電層１２ａは図１４に示すようにコンタクトホール１１ａだけでなくコンタクトホール１１ｂ内に形成されていてもよい。この構成でも、図１２および図１３の構成と同様な効果が得られる。

（実施の形態３）
図１、図１２および図１３を参照して、本実施の形態の構成は、エミッタ電極１２の第１の導電層１２ａの構成において実施の形態２の構成と異なる。本実施の形態の第１の導電層１２ａは、不純物が導入された多結晶シリコンよりなっており、多結晶シリコンへのイオン注入処理により第１の導電層１２ａの導電率を制御することができる。

なお、これ以外の本実施の形態の構成は上述した実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

実施の形態２の構成ではエミッタバラスト抵抗の選択は第１の導電層１２ａの材料の物性値のみからとなるが、本実施の形態では第１の導電層１２ａの導電率をイオン注入量で制御できることから、エミッタバラスト抵抗値の選択幅を広げることができる。

なお実施の形態３におけるコンタクトホール１１ｂの第１の導電層１２ａが、不純物が導入された多結晶シリコンよりなっていてもよい。

（実施の形態４）
図１５を参照して、本実施の形態の構成は、ｎ型エミッタ領域４の構成およびｐ型ベース領域３の構成において図１４に示す実施の形態２の構成と異なる。本実施の形態のｎ型エミッタ領域４は、低濃度ｎ型領域（第２の領域）４ｑと、高濃度ｎ型領域（第３の領域）４ｐとを有している。低濃度ｎ型領域４ｑはコンタクトホール１１ａの直下の主表面ＭＳに位置している。高濃度ｎ型領域４ｐは、低濃度ｎ型領域４ｑに接続されて低濃度ｎ型領域４ｑの周囲を取り囲み、かつ低濃度ｎ型領域４ｑよりも高いｎ型不純物濃度を有している。

またｐ型ベース領域３は、高濃度ｐ型領域（第４の領域）３ｂと、低濃度ｐ型領域（第５の領域）３ａとを有している。高濃度ｐ型領域３ｂはコンタクトホール１１ｂの直下の主表面ＭＳに位置している。低濃度ｐ型領域３ａは、高濃度ｐ型領域３ｂに接続されて高濃度ｐ型領域３ｂの周囲を取り囲み、かつ高濃度ｐ型領域３ｂよりも低いｐ型不純物濃度を有している。

本実施の形態のｎ型エミッタ領域４の構成およびｐ型ベース領域３は以下のように製造される。

まず図１５においてｎ型領域２の上に低濃度ｐ型領域３ａが形成され、その低濃度ｐ型領域３ａの表面に高濃度ｎ型領域４ｐが形成される。そして半導体基板１の主表面ＭＳ上に層間絶縁層１１が形成され、その層間絶縁層１１が通常のフォトリソグラフィー技術およびエッチング技術によりパターニングされてコンタクトホール１１ａ、１１ｂが層間絶縁層１１に形成される。この後、このコンタクトホール１１ａ、１１ｂを通じて半導体基板１の主表面ＭＳにｐ型のドーパントがイオン注入される。

これにより、コンタクトホール１１ａの直下の主表面ＭＳにおいては、注入されたｐ型ドーパントによって高濃度ｎ型領域４ｐ中のｎ型キャリアが相殺されて、ｎ型キャリア濃度が減少した低濃度ｎ型領域４ｑが形成される。またコンタクトホール１１ｂの直下の主表面ＭＳにおいては、注入されたｐ型ドーパントによって低濃度ｐ型領域３ａ中のｐ型キャリアが増加されて高濃度ｐ型領域３ｂが形成される。

なお本実施の形態の低濃度ｐ型領域３ａは実施の形態１〜３のｐ型ベース領域３と実質的に同じ不純物濃度分布を有しており、本実施の形態の高濃度ｎ型領域４ｐは実施の形態１〜３のｎ型エミッタ領域４と実質的に同じ不純物濃度分布を有している。

上記のイオン注入されるｐ型ドーパントの濃度は、コンタクトホール１１ａ直下の高濃度ｎ型領域４ｐ内がｐ型に反転しないように制御される必要があるため、高濃度ｎ型領域４ｐのｎ型不純物濃度よりも低くなければならない。

本実施の形態によれば、低濃度ｎ型領域４ｑの存在により、エミッタバラスト抵抗が高くなり、より効果的に短絡破壊耐量を向上することができる。さらにｐ型ドーパントのイオン注入量によって低濃度ｎ型領域４ｑの導電率を制御できることから、エミッタバラスト抵抗の選択幅を広げることができる。

（変形例）
上記の実施の形態１〜４においては、ｎ型エミッタ領域４（または４ａ）は半導体基板１の主表面ＭＳにおける溝１ａの延在方向に対して直交する方向に延在する場合について説明したが、図１６に示すようにｎ型エミッタ領域４（または４ａ）は溝１ａの延在方向に対して傾斜して延在していてもよい。つまりｎ型エミッタ領域４（または４ａ）は、溝１ａの延在方向に対して垂直な下層の直線Ｃ−Ｃに対して角度θをもって傾斜していてもよい。

この場合、ｎ型エミッタ領域４のエミッタバラスト抵抗となる領域４Ｂは、半導体基板１の主表面においてコンタクトホール１１ａの溝１ａの延在方向の両側（図中上下側）においてｎ型エミッタ領域４が延在する方向に沿って延びる領域（格子状ハッチングの領域）となる。

また上記の実施の形態１〜３においては、コンタクトホール１１ａと、その両側のコンタクトホール１１ｂとのそれぞれが層間絶縁層１１によって分離された場合について説明したが、コンタクトホール１１ａは、一方側のコンタクトホール１１ｂととは繋がっていてもよく、他方側のコンタクトホール１１ｂとだけ層間絶縁層１１によって分離されていればよい。その構成を図１７に示す。

図１７を参照して、上記のコンタクトホール１１ａと一方側のコンタクトホール１１ｂとが繋がった複数のコンタクトホール１１ｃが、半導体基板１の主表面において溝１ａの延在方向に並んで配置されている。このコンタクトホール１１ｃは、ｎ型エミッタ領域４と、そのｎ型エミッタ領域４の一方側のｐ型ベース領域との双方に達するように形成されている。互いに隣り合う２つのコンタクトホール１１ｃは層間絶縁層１１によって分離されている。

この構成においても、ｎ型エミッタ領域４にエミッタバラスト抵抗を形成できるため、実施の形態１〜４と同様の効果を得ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。

本発明は、縦型の絶縁ゲート型バイポーラトランジスタを有する半導体装置に特に有利に適用され得る。

１半導体基板、１ａ溝、２ｎ型領域、３ｐ型ベース領域、３ａ低濃度ｐ型領域、３ｂ高濃度ｐ型領域、４，４ａ，４ｂｎ型エミッタ領域、４ｐ高濃度ｎ型領域、４ｑ低濃度ｎ型領域、５ｐ型コレクタ領域、６ゲート絶縁層、７ゲート電極層、１１層間絶縁層、１１Ａ，１１ａ，１１ｂ，１１ｃコンタクトホール、１２エミッタ電極、１２ａ，１２ｂ導電層、１３コレクタ電極。

Claims

縦型の絶縁ゲート型バイポーラトランジスタを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板内に形成された第１導電型の第１の領域と、
前記半導体基板内において前記第１の領域とｐｎ接合を構成し、かつ前記主表面に位置する部分を有するように形成された第２導電型のベース領域と、
前記半導体基板内において前記ベース領域とｐｎ接合を構成し、かつ前記主表面において所定方向に延在する第１導電型のエミッタ領域とを備え、
前記半導体基板には、前記主表面において前記エミッタ領域と交差する方向に延在し、かつ前記主表面から前記エミッタ領域と前記ベース領域とを貫通して前記第１の領域に達する溝が形成されており、さらに
前記溝の壁面に沿って形成されたゲート絶縁層と、
前記溝の内部に形成され、かつ前記第１の領域と前記エミッタ領域とに挟まれる前記ベース領域の部分に前記ゲート絶縁層を介在して対向するゲート電極層と、
前記主表面上に形成された絶縁層とを備え、
前記ベース領域と前記エミッタ領域との双方が前記主表面において前記溝の壁面に接しており、
前記絶縁層には、前記エミッタ領域に達する第１の孔と、前記ベース領域に達する第２の孔とが形成されており、
前記第１の孔と前記第２の孔とは、前記溝が前記主表面において延在する延在方向に沿って前記絶縁層を挟んで互いに隣り合って配置されており、前記主表面において前記ベース領域および前記エミッタ領域の境界と前記第１の孔の端部との間に前記絶縁層が位置している、半導体装置。
前記絶縁層上に形成され、かつ前記第１の孔を通じて前記エミッタ領域に電気的に接続され、かつ前記第２の孔を通じて前記ベース領域に電気的に接続されたエミッタ電極をさらに備えた、請求項１に記載の半導体装置。
前記エミッタ電極は、前記第１の孔の内部に配置された第１の導電層と、前記第１の導電層に電気的に接続されかつ前記絶縁層上に配置された第２の導電層とを含み、
前記第１の導電層は前記第２の導電層よりも低い導電率を有している、請求項２に記載の半導体装置。
前記第１の導電層は前記第１の孔と前記第２の孔との各々の内部に配置された部分を有している、請求項３に記載の半導体装置。
前記第１の導電層の材質が、不純物を導入された多結晶シリコンを含む、請求項３または４に記載の半導体装置。
前記エミッタ領域は、前記第１の孔の直下の前記主表面に位置する第２の領域と、前記第２の領域に接続されかつ前記第２の領域よりも第１導電型の不純物濃度の高い第３の領域とを含む、請求項１〜５のいずれかに記載の半導体装置。
前記ベース領域は、前記第２の孔の直下の前記主表面に位置する第４の領域と、前記第４の領域に接続されかつ前記第４の領域よりも第２導電型の不純物濃度の低い第５の領域とを含む、請求項６に記載の半導体装置。