CN113823672A - 半导体装置及其制造方法 - Google Patents

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trench
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insulating film
electrode
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矢田乡昌稔
白石尚宽
近藤胜则
渡部宪佳
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Mitsumi Electric Co Ltd
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Mitsumi Electric Co Ltd
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Abstract

本发明提供容易调整饱和电压且能够抑制特性的波动的半导体装置及其制造方法。半导体装置具有：设于半导体基板的主面的第一、第二沟槽；在第一沟槽与第二沟槽之间设于主面的第二导电型的第一半导体层；在主面的与第一半导体层之间隔着第一沟槽且与第一沟槽接触的第一导电型的第二半导体层；设于第二半导体层之下且与第二半导体层及第一沟槽接触的第二导电型的第三半导体层；设于第三半导体层之下、与第三半导体层接触且与第一沟槽分离的第一导电型的第四半导体层；在主面的与上述第一半导体层之间隔着第二沟槽的第二导电型的第五半导体层；经由绝缘膜设置在第一沟槽内的栅极沟槽电极；以及经由绝缘膜设置在第二沟槽内的发射极沟槽电极。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置及其制造方法。
背景技术
在绝缘栅双极型晶体管(insulated gate bipolar transistor：IGBT)中，公知有在P型的沟道区域的下方以与沟道区域的整个下表面接触的方式设有高浓度的N型半导体层的半导体装置(专利文献1)。通过设置高浓度的N型半导体层，能够降低饱和电压。
现有技术文献
专利文献
专利文献1：日本专利第3288218号公报
专利文献2：日本专利第5089191号公报
发明内容
发明所要解决的课题
在设有高浓度的N型半导体层的现有的半导体装置中，IGBT的MOS构造的阈值电压等特性容易产生波动。
本发明的目的在于，提供能够容易调整饱和电压且能够抑制特性的波动的半导体装置及其制造方法。
用于解决课题的方案
本公开的一个方式的半导体装置具备：第一导电型的半导体基板，其具备第一主面和与上述第一主面相反一侧的第二主面；第一沟槽，其设于上述第一主面；第二沟槽，其设于上述第一主面；第二导电型的第一半导体层，其在上述第一沟槽与上述第二沟槽之间设于上述第一主面；第一导电型的第二半导体层，其设于上述第一主面的在与上述第一半导体层之间隔着上述第一沟槽的位置，且与上述第一沟槽接触；第二导电型的第三半导体层，其设于上述第二半导体层之下，且与上述第二半导体层及上述第一沟槽接触；第一导电型的第四半导体层，其设于上述第三半导体层之下，与上述第三半导体层接触，而且与上述第一沟槽分离；第二导电型的第五半导体层，其设于上述第一主面的在与上述第一半导体层之间隔着上述第二沟槽的位置；第一绝缘膜，其设于上述第一沟槽的内壁；第一栅极沟槽电极，其经由上述第一绝缘膜设置在上述第一沟槽内，且与上述第三半导体层对置；第二绝缘膜，其设于上述第二沟槽的内壁；第一发射极沟槽电极，其经由上述第二绝缘膜设置在上述第二沟槽内；栅极电极，其与上述第一栅极沟槽电极连接；发射极电极，其与上述第一发射极沟槽电极、上述第二半导体层、上述第三半导体层以及上述第五半导体层连接；以及集电极电极，其设于上述第二主面，上述第一半导体层是电浮动的。
发明的效果如下。
根据本公开，能够容易调整饱和电压，且能够抑制特性的波动。
附图说明
图1是示出第一实施方式的半导体装置中的半导体层及沟槽电极的布局的图。
图2是示出第一实施方式的半导体装置的剖视图。
图3是示出第一实施方式的半导体装置的制造方法的剖视图(其1)。
图4是示出第一实施方式的半导体装置的制造方法的剖视图(其2)。
图5是示出第一实施方式的半导体装置的制造方法的剖视图(其3)。
图6是示出第一实施方式的半导体装置的制造方法的剖视图(其4)。
图7是示出第一实施方式的半导体装置的制造方法的剖视图(其5)。
图8是示出第一实施方式的半导体装置的制造方法的剖视图(其6)。
图9是示出第一实施方式的半导体装置的制造方法的剖视图(其7)。
图10是示出第一实施方式的半导体装置的制造方法的剖视图(其8)。
图11是示出第一实施方式的半导体装置的制造方法的剖视图(其9)。
图12是示出第一实施方式的半导体装置的制造方法的剖视图(其10)。
图13是示出第一实施方式的变化例的半导体装置的剖视图。
图14是示出Vce-Ic特性的图。
图15是示出与载流子浓度相关的模拟的结果的图。
图16是示出第二实施方式的半导体装置的剖视图。
图17是示出第三实施方式的半导体装置的剖视图。
符号说明
10—半导体基板，10A、10B—主面，11、13、15、17、18、63—P型半导体层，12、14、16、62—N型半导体层，21、22、25、26—沟槽，30、31—绝缘膜，41、46—栅极沟槽电极，42、45—发射极沟槽电极，50—层间绝缘膜，61—发射极电极，64—集电极电极，100、101、200、300—半导体装置，R1、R2、R3—区域。
具体实施方式
以下，参照附图，具体地对本公开的实施方式进行说明。其中，在本说明书及附图中，有时对实质上具有同一功能结构的构成要素标注同一符号来省略重复的说明。并且，在以下的说明中，将与基板的表面平行且相互正交的两个方向设为X方向、Y方向，将与基板的表面垂直的方向设为Z方向。
(第一实施方式)
首先，对第一实施方式进行说明。第一实施方式涉及包含绝缘栅双极型晶体管(insulated gate bipolar transistor：IGBT)的半导体装置。图1是示出第一实施方式的半导体装置中的半导体层及沟槽电极的布局的图。图2是示出第一实施方式的半导体装置的剖视图。图2相当于沿图1中的II-II线的剖视图。
如图1所示，第一实施方式的半导体装置100具有N型的半导体基板10，该半导体基板10具备第一主面10A和与第一主面10A相反一侧的第二主面10B。半导体基板10例如是硅基板。在第一主面10A形成有多个栅极用的沟槽21和多个发射极用的沟槽22。沟槽21、22例如沿Y方向延伸。例如，两条沟槽21成对，两条沟槽22成对，沟槽21的对和沟槽22的对在X方向上交替地配置。在X方向上相邻的两条沟槽21之间的距离、在X方向上相邻的两条沟槽22之间的距离、以及在X方向上相邻的沟槽21与沟槽22之间的距离相等。也就是说，在不区分沟槽21和沟槽22的情况下，在第一主面10A并在X方向上以等间隔呈条纹状地形成有多个沟槽。在X方向上相邻的两条沟槽21之间划定有第一区域R1，在X方向上相邻的沟槽21与沟槽22之间划定有第二区域R2，在X方向上相邻的两条沟槽22之间划定有第三区域R3。在第一实施方式中，在X方向上以…、第三区域R3、第二区域R2、第一区域R1、第二区域R2、第三区域R3、第二区域R2、第一区域R1、…的方式，交替地配置第一区域R1和第三区域R3，在第一区域R1与第三区域R3之间配置有一个第二区域R2。
在第一区域R1中，在第一主面10A设有N型半导体层12。N型半导体层12以比半导体基板10高的浓度含有N型杂质。N型半导体层12在第一主面10A露出，且与沟槽21接触。在N型半导体层12之下设有P型半导体层13。P型半导体层13与N型半导体层12及沟槽21接触。在Z方向上，P型半导体层13的下端相比沟槽21的下端位于上方。在P型半导体层13的与N型半导体层12的界面附近形成有P型半导体层17。P型半导体层17可以遍及N型半导体层12及P型半导体层13地形成，也可以形成为包含N型半导体层12与P型半导体层13的界面。P型半导体层17与沟槽21分离。P型半导体层17以比P型半导体层13高的浓度含有P型杂质。在Z方向上，P型半导体层17的下端相比P型半导体层13的下端位于上方。在P型半导体层13之下设有N型半导体层14。N型半导体层14以比半导体基板10高的浓度且比N型半导体层12低的浓度含有N型杂质。N型半导体层14与P型半导体层13接触，且与沟槽21分离。
在第二区域R2中，在第一主面10A设有P型半导体层11。P型半导体层11与沟槽21及沟槽22接触。例如，在Z方向上，P型半导体层11的下端相比沟槽21的下端位于上方。例如，P型半导体层11的深度为沟槽21的深度以上。P型半导体层11以比P型半导体层13低的浓度含有P型杂质。
在第三区域R3中，在第一主面10A设有P型半导体层15。例如，P型半导体层15以与P型半导体层13相同程度的浓度含有P型杂质。P型半导体层15在第一主面10A露出，且与沟槽22接触。例如，在Z方向上，P型半导体层15的下端可以位于与P型半导体层13的下端相同的位置，也可以相比P型半导体层13的下端位于下方。例如，在Z方向上，P型半导体层15的下端可以位于与P型半导体层11的下端相同的位置，也可以相比P型半导体层11的下端位于上方。P型半导体层15的深度可以与P型半导体层13的深度相等，也可以比P型半导体层13的深度大且为P型半导体层11的深度以下。P型半导体层18形成在P型半导体层15的内部。P型半导体层18以比P型半导体层15高的浓度含有P型杂质。例如，P型半导体层18以与P型半导体层17相同程度的浓度含有P型杂质。在P型半导体层15之下设有N型半导体层16。N型半导体层16以比半导体基板10高的浓度含有N型杂质。例如，N型半导体层16以与N型半导体层14相同程度的浓度含有N型杂质。N型半导体层16的至少一部分与P型半导体层15重叠，与P型半导体层15接触，且与沟槽22分离。
在沟槽21、22的内壁设有绝缘膜30。在第一主面10A之上设有绝缘膜31。即，绝缘膜31覆盖P型半导体层11及N型半导体层12。绝缘膜30、31例如是热氧化膜。在沟槽21内经由绝缘膜30设有栅极沟槽电极41。栅极沟槽电极41经由绝缘膜30与P型半导体层13对置。在沟槽22内经由绝缘膜30设有发射极沟槽电极42。栅极沟槽电极41及发射极沟槽电极42例如使用多晶硅来形成。绝缘膜31还形成在栅极沟槽电极41及发射极沟槽电极42之上。
绝缘膜30的沟槽21内的部分作为栅极绝缘膜发挥功能。在第一区域R1内，N型半导体层12、P型半导体层13以及N型的半导体基板10沿沟槽21内的绝缘膜30排列，P型半导体层13作为沟道区域发挥功能。即，由第一区域R1、绝缘膜30、以及栅极沟槽电极41构成MOS构造。
在绝缘膜31之上设有层间绝缘膜50。层间绝缘膜50例如为BPSG(borophosphosilicate glass：硼磷硅玻璃)膜。在层间绝缘膜50、绝缘膜31以及N型半导体层12形成有到达P型半导体层17的开口部51。由开口部51将N型半导体层12分割成两个部分。在层间绝缘膜50、绝缘膜31以及P型半导体层15形成有通到P型半导体层18的开口部52。在层间绝缘膜50之上设有发射极电极(发射极焊盘)61。发射极电极61通过开口部51与N型半导体层12及P型半导体层13接触，通过开口部52与P型半导体层15、18接触。发射极电极61例如使用铝来形成。
在第二主面10B设有P型半导体层63，在P型半导体层63的上方设有N型半导体层62。N型半导体层62与P型半导体层63接触。N型半导体层62以比半导体基板10高的浓度含有N型杂质。在第二主面10B之上即P型半导体层63的下方设有集电极电极64。集电极电极64与P型半导体层63接触。集电极电极64例如使用从P型半导体层63朝向下方依次层叠的Al、Ti、Ni以及Au的层叠膜来形成。集电极电极64也可以使用从P型半导体层63朝向下方依次层叠的Al、Ti、Ni以及Ag的层叠膜等其它材料。
各栅极沟槽电极41例如被引出到半导体装置100的外周的附近，与未图示的栅极电极(栅极焊盘)共同连接。也可以以供电的延迟时间在半导体装置100的整体中均等的方式，在栅极沟槽电极41与栅极电极之间适当地设置分流器(电阻)。栅极电极例如使用铝来形成。各发射极沟槽电极42例如被引出到半导体装置100的外周的附近，与发射极电极(发射极焊盘)61连接。
由于P型半导体层11不与发射极电极61、集电极电极64以及栅极电极直接连接，所以是电浮动的。
此外，虽然省略了图示，但在半导体装置100的外周部设有所谓的护环构造，保持耐压。
接下来，对第一实施方式的半导体装置100的制造方法进行说明。图3～图12是示出第一实施方式的半导体装置100的制造方法的剖视图。
首先，如图3所示，准备具备第一主面10A和第二主面10B的半导体基板10，通过P型杂质的离子注入以及之后的热处理，在成为第二区域R2的区域中，在第一主面10A形成P型半导体层11。
接下来，如图4所示，在第一主面10A形成多个栅极用的沟槽21和多个发射极用的沟槽22。在沟槽21及沟槽22的形成中，例如，在第一主面10A之上形成光致抗蚀剂的掩模，使用该掩模进行半导体基板10的蚀刻。在X方向上相邻的两条沟槽21之间划定第一区域R1，在X方向上相邻的沟槽21与沟槽22之间划定第二区域R2，在X方向上相邻的两条沟槽22之间划定第三区域R3。
接下来，如图5所示，在沟槽21、22的内壁形成绝缘膜30。绝缘膜30还形成在第一主面10A之上。绝缘膜30例如能够通过热氧化来形成。
接下来，如图6所示，在沟槽21内，经由绝缘膜30形成栅极沟槽电极41，在沟槽22内经由绝缘膜30形成发射极沟槽电极42。
此外，P型半导体层11能够通过绝缘膜30的形成等中的加热来形成为预定的深度。
接下来，如图7所示，将绝缘膜30的半导体基板10上的部分和P型半导体层11上的部分除去。即，将绝缘膜30从第一区域R1内的形成P型半导体层13、N型半导体层12的区域、第三区域R3内的形成P型半导体层15的区域、以及第二区域R2内的形成P型半导体层11的区域之上除去。然后，在上述除去绝缘膜30后的区域形成注入离子用的绝缘膜31。注入离子用的绝缘膜31是比绝缘膜30薄的绝缘膜。绝缘膜31例如能够通过热氧化来形成。绝缘膜31还形成在栅极沟槽电极41及发射极沟槽电极42之上。之后，通过P型杂质的离子注入，在第一区域R1内形成P型半导体层13，在第三区域R3内形成P型半导体层15。P型半导体层13及P型半导体层15能够同时形成。也可以在互不相同的工序中形成P型半导体层13及P型半导体层15。接着，通过N型杂质的离子注入，在第一区域R1内形成N型半导体层12。绝缘膜31在上述注入离子时保护半导体基板10及P型半导体层11的表面。
接下来，如图8所示，在绝缘膜31之上形成层间绝缘膜50。
接下来，如图9所示，在层间绝缘膜50、绝缘膜31以及N型半导体层12形成到达P型半导体层13的开口部51，在层间绝缘膜50以及绝缘膜31形成到达P型半导体层15的开口部52。开口部51及开口部52能够同时形成。在开口部51及开口部52的形成中，例如在层间绝缘膜50之上形成光致抗蚀剂的掩模，使用该掩模进行层间绝缘膜50、绝缘膜31、N型半导体层12以及P型半导体层15的蚀刻。开口部52进入P型半导体层15。开口部51也可以进入P型半导体层13。
接下来，如图10所示，形成第一区域R1内的N型半导体层14及P型半导体层17和第三区域R3内的N型半导体层16及P型半导体层18。在上述半导体层的形成中，分别在第一区域R1内、第三区域R3内进行用于形成N型半导体层14、N型半导体层16的N型杂质的离子注入。接着，分别在第一区域R1内、第三区域R3内进行用于形成P型半导体层17、P型半导体层18的P型杂质的离子注入。然后，在上述离子注入之后进行热处理。这样，能够形成N型半导体层14、N型半导体层16、P型半导体层17以及P型半导体层18。N型半导体层14的至少一部分与P型半导体层13重叠，N型半导体层16的至少一部分与P型半导体层15重叠。
接下来，如图11所示，在层间绝缘膜50之上形成发射极电极61。发射极电极61通过开口部51与N型半导体层12及P型半导体层13接触，通过开口部52与P型半导体层15、18接触。
接下来，如图12所示，通过N型杂质的离子注入，在第二主面10B形成N型半导体层62。而且，通过P型杂质的离子注入，在第二主面10B形成P型半导体层63。接着，在第二主面10B之上形成集电极电极64。
并且，虽然省略了图示，但形成与各栅极沟槽电极41连接的栅极电极。
例如，也可以在形成P型半导体层17、P型半导体层18、N型半导体层14以及N型半导体层16之后且在形成发射极电极61之前，在半导体装置100的外周的附近，在层间绝缘膜50形成到达发射极沟槽电极42的开口部(未图示)。发射极电极61能够通过该开口部与发射极沟槽电极42连接。
此处，对第一实施方式的半导体装置100的效果进行说明。
在第一实施方式的半导体装置100中，N型半导体层14作为空穴阻挡层发挥功能。并且，N型半导体层14与沟槽21分离。因此，第一区域R1的MOS构造的阈值电压等特性不容易受到N型半导体层14的影响。即，根据第一实施方式，能够抑制MOS构造的特性的波动。
与第一区域R1相邻地设有第二区域R2，在第二区域R2设有浮动的P型半导体层11。因此，通过电子注入促进(injection enhancement：IE)效果，能够得到良好的IGBT的静态特性。并且，能够在不同的工序中形成P型半导体层11和P型半导体层13，例如能够将P型半导体层11形成得比P型半导体层13深。因此，能够在第一区域R1得到良好的MOS特性，并且能够得到优异的耐压。
以在与第一区域R1之间隔着第二区域R2的方式设有第三区域R3，且在第二区域R2与第三区域R3之间设有沟槽22。在沟槽22内设有栅极沟槽电极41的情况下，由于栅极电容的增大，有安全动作区域(short circuit safe operation area：SCSOA)以及开关特性恶化的担忧。在第一实施方式中，在沟槽22内设有与发射极电极61连接的发射极沟槽电极42，因而能够避免伴随栅极电容的增大产生的特性的降低。
在不区分沟槽21和沟槽22的情况下，在第一主面10A并在X方向上以等间隔呈条纹状地配置多个沟槽。因此，沟槽的密度的均匀性较高，能够抑制形成沟槽时的蚀刻的加工波动。通过抑制加工波动，能够提高半导体装置100的成品率，并且能够降低电特性的波动。
在第三区域R3中，与发射极电极61连接的P型半导体层15与N型的半导体基板10接触地设置。因此，能够在IGBT的开关动作时迅速地排出载流子，能够提高开关特性。
而且，能够根据P型半导体层15的深度来调整饱和电压Vce(sat)。在图2所示的剖视图中，P型半导体层15的深度与P型半导体层13的深度相等，但P型半导体层15的深度也可以比P型半导体层13的深度大。图13是示出第一实施方式的变化例的半导体装置的剖视图。
在第一实施方式的变形例的半导体装置101中，P型半导体层15的深度比P型半导体层13的深度大且为P型半导体层11的深度以下。N型半导体层16形成为其整体与P型半导体层15重叠。其它结构与第一实施方式相同。
当比较半导体装置100和半导体装置101时，MOS特性相同，并且半导体装置100的饱和电压Vce(sat)比半导体装置101的饱和电压Vce(sat)低。本申请发明人们制作按照第一实施方式、其变形例的半导体装置，且在图14中示出分别实际测定出集电极-发射极间电压Vce与集电极电流Ic的关系(Vce-Ic特性)的结果。如图14所示，在第一实施方式与其变形例之间，阈值电压相等。另一方面，流过额定的集电极电流Ic时的集电极-发射极间电压Vce(饱和电压Vce(sat))在第一实施方式中比变形例小。
并且，图15中示出本申请发明人们对第一实施方式、其变形例进行的与载流子浓度相关的模拟的结果。在该模拟中，对第一区域R1的在俯视时包含N型半导体层14的部分和第三区域R3的在俯视时包含N型半导体层16的部分，计算了Z方向上的空穴的浓度分布。图15中的实线示出关于第一实施方式的第一区域R1的模拟结果，虚线示出关于第一实施方式的第三区域R3的模拟结果，单点划线示出关于变形例的第一区域R1的模拟结果，双点划线示出关于变形例的第三区域R3的模拟结果。
如图15所示，在第一实施方式中，与变形例相比，在第一区域R1及第三区域R3的双方中得到了空穴浓度较高的模拟结果。这是认为，在P型半导体层15形成得比变形例浅的第一实施方式中因为带来一种载流子蓄积效果。
这样，能够与MOS特性独立地根据P型半导体层15的深度来调整饱和电压Vce(sat)。其中，在P型半导体层15的深度与P型半导体层13的深度相等的情况下，能够同时形成P型半导体层15和P型半导体层13。另一方面，通过在不同的工序中形成P型半导体层15和P型半导体层13，能够得到期望的MOS特性，并且能够调整饱和电压Vce(sat)。
N型半导体层16优选与沟槽22分离。这是为了能够发挥更优异的IE效果，进一步降低饱和电压Vce(sat)而提高半导体装置100的效率。
P型半导体层11的深度优选为沟槽21的深度以上。这是为了容易缓和沟槽21的下端处的电场集中。
(第二实施方式)
接下来，对第二实施方式进行说明。第二实施方式主要在第一区域R1、第二区域R2、第三区域R3的配置这一点上与第一实施方式不同。图16是示出第二实施方式的半导体装置的剖视图。
在第二实施方式的半导体装置200中，在第一主面10A，除了形成有多个栅极用的沟槽21和多个发射极用的沟槽22之外，还形成有多个发射极用的沟槽25。沟槽25例如沿Y方向延伸。与第一实施方式相同，沟槽21的对和沟槽22的对在X方向上交替地配置。并且，在相邻的沟槽21的对与沟槽22的对之间各两条地配置有沟槽25。在X方向上相邻的两条沟槽21之间的距离、在X方向上相邻的两条沟槽22之间的距离、在X方向上相邻的两条沟槽25之间的距离、在X方向上相邻的沟槽21与沟槽25之间的距离、以及在X方向上相邻的沟槽22与沟槽25之间的距离相等。也就是说，在不区分沟槽21、沟槽22以及沟槽25的情况下，在第一主面10A并在X方向上以等间隔呈条纹状地形成有多个沟槽。与第一实施方式相同，在X方向上相邻的两条沟槽21之间划定有第一区域R1，在X方向上相邻的两条沟槽22之间划定有第三区域R3。第二区域R2划定在在X方向上相邻的沟槽21与沟槽25之间、在X方向上相邻的两条沟槽25之间、以及在X方向上相邻的沟槽25与沟槽22之间。在第二实施方式中，在X方向上，以…、第三区域R3、三个第二区域R2、第一区域R1、三个第二区域R2、第三区域R3、三个第二区域R2、第一区域R1、…的方式，交替地配置有第一区域R1和第三区域R3，且在第一区域R1与第三区域R3之间配置有三个第二区域R2。
在第二区域R2中，在第一主面10A设有P型半导体层11。P型半导体层11与在X方向上划定该第二区域R2的两个沟槽(沟槽21、沟槽22或沟槽25)接触。
在沟槽25的内壁也设有绝缘膜30。在沟槽25内经由绝缘膜30设有发射极沟槽电极45。发射极沟槽电极45例如使用多晶硅来形成。与发射极沟槽电极42相同，发射极沟槽电极45例如被引出到半导体装置100的外周的附近，与发射极电极(发射极焊盘)61连接。
其它结构与第一实施方式相同。
根据第二实施方式，也能够得到与第一实施方式相同的效果。并且，IE效果更高，能够更加降低饱和电压Vce(sat)。
此外，配置在相邻的沟槽21的对与沟槽22的对之间的沟槽25的数量不做限定，沟槽25的数量可以是一条，也可以是三条以上。
(第三实施方式)
接下来，对第三实施方式进行说明。第三实施方式主要在第一区域R1、第二区域R2、第三区域R3的配置这一点上与第二实施方式不同。图17是示出第三实施方式的半导体装置的剖视图。
在第三实施方式的半导体装置300中，在第一主面10A，除了形成有多个栅极用的沟槽21、多个发射极用的沟槽22、以及多个发射极用的沟槽25之外，还形成有多个栅极用的沟槽26。沟槽26例如沿Y方向延伸。与第二实施方式相同，沟槽21的对和沟槽22的对在X方向上交替地配置。并且，在相邻的沟槽21的对与沟槽22的对之间各两条地配置有沟槽25。而且，在相邻的两条沟槽25之间配置有一条沟槽26。在X方向上相邻的两条沟槽21之间的距离、在X方向上相邻的两条沟槽22之间的距离、在X方向上相邻的沟槽21与沟槽25之间的距离、在X方向上相邻的沟槽25与沟槽26之间的距离、以及在X方向上相邻的沟槽22与沟槽25之间的距离相等。也就是说，在不区分沟槽21、沟槽22、沟槽25以及沟槽26的情况下，在第一主面10A并在X方向上以等间隔呈条纹状地形成有多个沟槽。与第二实施方式相同，在X方向上相邻的两条沟槽21之间划定有第一区域R1，在X方向上相邻的两条沟槽22之间划定有第三区域R3。第二区域R2划定在在X方向上相邻的沟槽21与沟槽25之间、在X方向上相邻的沟槽25与沟槽26之间、以及在X方向上相邻的沟槽26与沟槽22之间。在第三实施方式中，在X方向上以…、第三区域R3、四个第二区域R2、第一区域R1、四个第二区域R2、第三区域R3、四个第二区域R2、第一区域R1、…的方式交替地配置有第一区域R1和第三区域R3，且在第一区域R1与第三区域R3之间配置有四个第二区域R2。
在第二区域R2中，在第一主面10A设有P型半导体层11。P型半导体层11与在X方向上划定该第二区域R2的两个沟槽(沟槽21、沟槽22、沟槽25或沟槽26)接触。
在沟槽26的内壁也设有绝缘膜30。在沟槽26内经由绝缘膜30设有栅极沟槽电极46。栅极沟槽电极46例如使用多晶硅来形成。与栅极沟槽电极41相同，栅极沟槽电极46例如被引出到半导体装置100的外周的附近，与未图示的栅极电极(栅极焊盘)连接。
其它结构与第二实施方式相同。
根据第三实施方式，也能够得到与第二实施方式相同的效果。并且，能够避免影响IGBT的特性的MOS构造中的栅极电容的增加，并且使输入电容增加。由此，能够降低栅极噪声。
以上，对优选的实施方式等进行了详细说明，但并不限定于上述的实施方式等，在不脱离权利要求书所记载的范围的情况下，能够对上述的实施方式等施加各种变形及置换。

Claims (16)

1.一种半导体装置，其特征在于，具有：
第一导电型的半导体基板，其具备第一主面和与上述第一主面相反一侧的第二主面；
第一沟槽，其设于上述第一主面；
第二沟槽，其设于上述第一主面；
第二导电型的第一半导体层，其在上述第一沟槽与上述第二沟槽之间设于上述第一主面；
第一导电型的第二半导体层，其设于上述第一主面的在与上述第一半导体层之间隔着上述第一沟槽的位置，且与上述第一沟槽接触；
第二导电型的第三半导体层，其设于上述第二半导体层之下，且与上述第二半导体层及上述第一沟槽接触；
第一导电型的第四半导体层，其设于上述第三半导体层之下，与上述第三半导体层接触，而且与上述第一沟槽分离；
第二导电型的第五半导体层，其设于上述第一主面的在与上述第一半导体层之间隔着上述第二沟槽的位置；
第一绝缘膜，其设于上述第一沟槽的内壁；
第一栅极沟槽电极，其经由上述第一绝缘膜设置在上述第一沟槽内，且与上述第三半导体层对置；
第二绝缘膜，其设于上述第二沟槽的内壁；
第一发射极沟槽电极，其经由上述第二绝缘膜设置在上述第二沟槽内；
栅极电极，其与上述第一栅极沟槽电极连接；
发射极电极，其与上述第一发射极沟槽电极、上述第二半导体层、上述第三半导体层以及上述第五半导体层连接；以及
集电极电极，其设于上述第二主面，
上述第一半导体层是电浮动的。
2.根据权利要求1所述的半导体装置，其特征在于，
具有设于上述第五半导体层之下且与上述第五半导体层接触的第一导电型的第六半导体层。
3.根据权利要求2所述的半导体装置，其特征在于，
上述第六半导体层与上述第二沟槽分离。
4.根据权利要求1至3任一项中所述的半导体装置，其特征在于，
上述第一半导体层的深度为上述第一沟槽的深度以上。
5.根据权利要求1至3任一项中所述的半导体装置，其特征在于，
上述第五半导体层的深度与上述第三半导体层的深度相等。
6.根据权利要求1至3任一项中所述的半导体装置，其特征在于，
上述第五半导体层的深度比上述第三半导体层的深度大且为上述第一半导体层的深度以下。
7.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，
具有设于上述第一主面的第三沟槽和设于上述第一主面的第四沟槽，
上述第一沟槽位于上述第二沟槽与上述第三沟槽之间，
上述第二沟槽位于上述第一沟槽与上述第四沟槽之间，
上述第三半导体层还与上述第三沟槽接触，
上述第四半导体层还与上述第三沟槽分离，
上述第五半导体层还与上述第四沟槽接触，
上述半导体装置具有：
第一导电型的第七半导体层，其设于上述第三半导体层之上，与上述第三半导体层及上述第三沟槽接触，与上述第二半导体层分离，且与上述发射极电极连接；
第三绝缘膜，其设于上述第三沟槽的内壁；
第二栅极沟槽电极，其经由上述第三绝缘膜设置在上述第三沟槽内，与上述第三半导体层对置，且与上述栅极电极连接；
第四绝缘膜，其设于上述第四沟槽的内壁；以及
第二发射极沟槽电极，其经由上述第四绝缘膜设置在上述第四沟槽内，且与上述发射极电极连接。
8.根据权利要求7所述的半导体装置，其特征在于，
上述第三沟槽、上述第一沟槽、上述第二沟槽以及上述第四沟槽以等间隔呈条纹状地配置。
9.根据权利要求1至3任一项中所述的半导体装置，其特征在于，具有：
第五沟槽，其在上述第一沟槽与上述第二沟槽之间设于上述第一主面；
第五绝缘膜，其设于上述第五沟槽的内壁；
第三发射极沟槽电极，其经由上述第五绝缘膜设置在上述第五沟槽内，且与上述发射极电极连接，
上述第一半导体层设置在相邻的上述第一沟槽与上述第五沟槽之间、相邻的上述第二沟槽与上述第五沟槽之间。
10.根据权利要求9所述的半导体装置，其特征在于，
在上述第一沟槽与上述第二沟槽之间并在上述第一主面设有多个上述第五沟槽，
在每个上述第五沟槽设有上述第五绝缘膜和上述第三发射极沟槽电极，
上述第一半导体层还设置在相邻的两个上述第五沟槽之间。
11.根据权利要求10所述的半导体装置，其特征在于，具有：
第六沟槽，其在相邻的两个上述第五沟槽之间设于上述第一主面；
第六绝缘膜，其设于上述第六沟槽的内壁；以及
第三栅极沟槽电极，其经由上述第六绝缘膜设置在上述第六沟槽内，且与上述栅极电极连接，
上述第一半导体层设置在相邻的上述第五沟槽与上述第六沟槽之间。
12.一种半导体装置的方法，其特征在于，具有以下各工序：
在具备第一主面和与上述第一主面相反一侧的第二主面的第一导电型的半导体基板的上述第一主面，形成第一沟槽及第二沟槽的工序；
在上述第一沟槽与上述第二沟槽之间并在上述第一主面形成第二导电型的第一半导体层的工序；
在上述第一主面的在与上述第一半导体层之间隔着上述第一沟槽的位置，形成与上述第一沟槽接触的第一导电型的第二半导体层的工序；
在上述第二半导体层之下，形成与上述第二半导体层及上述第一沟槽接触的第二导电型的第三半导体层的工序；
在上述第三半导体层之下，形成与上述第三半导体层接触且与上述第一沟槽分离的第一导电型的第四半导体层的工序；
在上述第一主面的在与上述第一半导体层之间隔着上述第二沟槽的位置，形成第二导电型的第五半导体层的工序；
在上述第一沟槽的内壁形成第一绝缘膜的工序；
在上述第一沟槽内经由上述第一绝缘膜形成与上述第三半导体层对置的第一栅极沟槽电极的工序；
在上述第二沟槽的内壁形成第二绝缘膜的工序；
在上述第二沟槽内经由上述第二绝缘膜形成第一发射极沟槽电极的工序；
形成与上述第一栅极沟槽电极连接的栅极电极的工序；
形成与上述第一发射极沟槽电极、上述第二半导体层、上述第三半导体层、以及上述第五半导体层连接的发射极电极的工序；以及
在上述第二主面形成集电极电极的工序，
上述第一半导体层是电浮动的。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，具有以下各工序：
在形成上述发射极电极的工序之前，在上述第二半导体层和上述第五半导体层之上形成绝缘膜的工序；
在上述绝缘膜和上述第二半导体层，形成到达上述第三半导体层的第一开口部的工序；以及
在上述绝缘膜形成到达上述第五半导体层的第二开口部的工序，
上述发射极电极通过上述第一开口部与上述第二半导体层和上述第三半导体层连接，且通过上述第二开口部与上述第五半导体层连接。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
形成上述第四半导体层的工序具有通过上述第一开口部进行第一导电型的杂质的离子注入的工序。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
通过上述第一导电型的杂质的离子注入，来形成至少一部分与上述第五半导体层重叠的第一导电型的第六半导体层。
16.根据权利要求15所述的半导体装置的方法，其特征在于，
上述第六半导体层与上述第二沟槽分离。
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