JP2004152806A - 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 - Google Patents
絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 Download PDFInfo
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Abstract
【課題】負荷短絡耐量が大きく、また導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法を提供することである。
【解決手段】ゲート絶縁膜３５の膜厚は、ゲート電極３１がバスラインの幹部から延伸している方向に向かうにつれて薄くなっている。このため、ゲートのスレッショルド電圧は、ゲート電極３１が延伸する方向に向かうにつれて低くなている。従って、ゲート電極３１に印加されるゲート電圧の伝搬の遅延が相殺され、チャネルが形成されるべき各部分には、時間的なばらつきがなくほぼ一斉にチャネルが形成され、電流が偏って流れることが防止される。
【選択図】 図２
【解決手段】ゲート絶縁膜３５の膜厚は、ゲート電極３１がバスラインの幹部から延伸している方向に向かうにつれて薄くなっている。このため、ゲートのスレッショルド電圧は、ゲート電極３１が延伸する方向に向かうにつれて低くなている。従って、ゲート電極３１に印加されるゲート電圧の伝搬の遅延が相殺され、チャネルが形成されるべき各部分には、時間的なばらつきがなくほぼ一斉にチャネルが形成され、電流が偏って流れることが防止される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型半導体素子の一種であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、低オン抵抗性、温度特性等が他種の絶縁ゲート型半導体素子と比較して優れており、インバータ回路や電源回路等に利用されている。ＩＧＢＴには、その特性を向上させるための様々な技術が応用されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１９０５９４号公報
【０００４】
従来のＩＧＢＴは、図７に断面図を示すように、ｎ型ベース領域５１と、ｎ型ベース領域５１の一面に接するように形成されているｐ＋型のコレクタ領域５２と、ｎ型ベース領域５１の他面に形成されたｐ型ベース領域５３と、ｐ型ベース領域５３内に形成されているｎ＋型のエミッタ領域５４と、を有する半導体基板５０を備えている。
さらに、図７のＩＧＢＴは、コレクタ領域５２と接続されているコレクタ電極６３と、ｐ型ベース領域５３上に絶縁膜６５を介して設けられたゲート電極６１と、エミッタ領域５４とｐ型ベース領域５３との双方に電気的に接続されたエミッタ電極６２とを備えている。エミッタ電極６２とゲート電極６１との間には、層間絶縁膜６４が配置されている。
【０００５】
また、図８に平面図を示すように、図７のＩＧＢＴは、バスライン７１を半導体基板５０の一面上に備えている。（なお、図８においては、図面を見やすくするため、エミッタ電極６２と層間絶縁膜６４とを省略している。）
バスライン７１は、その幹部７２、７３の一部が櫛歯状に延びている。この櫛歯状に延びている部分が、ゲート電極６１である。このＩＧＢＴに電流が流れる状態、すなわちＩＧＢＴがオン状態となるために必要となる電圧は、このバスライン７１を介して外部からゲート電極６１に供給される。
【０００６】
ゲート電極６１に閾値電圧（スレッショルド電圧）以上のゲート電圧が印加されると、ゲート電極６１下のｐ型ベース領域５３にｎチャネルが形成され、エミッタ領域５４とｎ型ベース領域５１とが導通状態（ＩＧＢＴがオン状態）となる。
【０００７】
このゲート電圧は、ゲート電極が有する電気抵抗とゲート電極−チャネル領域間の寄生容量とが形成するローパスフィルタなどの影響により、バスライン７１からゲート電極６１の縁端に向かって、時間差をおいて伝わってゆくことが知られている。従って、従来のＩＧＢＴのチャネルは、バスライン７１の幹部近傍からゲート電極６１の長さ方向（矢印の方向）に向かって、順次に形成されていた。
【０００８】
このため、従来のＩＧＢＴでは、バスライン７１の幹部７２、７３近傍の部分が導通してから、ゲート電極６１の縁端の周辺部分が導通するまでの間に、極めて短時間だが、バスライン７１の幹部７２、７３近傍の部分にだけチャネルが形成され、この部分に電流が集中して流れる期間が生じていた。
【０００９】
【発明が解決しようとする課題】
一方、何らかの理由で負荷が短絡した状態で、ＩＧＢＴがオン状態となり、このＩＧＢＴに過大な電流が流れると、結果としてＩＧＢＴは素子破壊を起こしてしまう。所定条件下でＩＧＢＴの負荷を短絡したときに流れる電流がＩＧＢＴのチャネルを流れ始めてからＩＧＢＴが破壊に至るまでの時間は負荷短絡耐量と呼ばれ、ＩＧＢＴの性能を表す目安のひとつとなっている。すなわち、この負荷短絡耐量が大きいほど、ＩＧＢＴは回路設計の自由度が高く、使いやすいといえる。
【００１０】
負荷短絡耐量の観点からみると、従来のＩＧＢＴは、上述したように、バスライン７１の幹部７２、７３の近傍部分に形成されたチャネルに電流が集中して流れる期間を生じるため、このチャネルに集中して流れる電流が容易に過大な量に達して、幹部７２、７３の近傍部分が極めて容易に破壊に至る（すなわち、負荷短絡耐量が小さい）、という問題があった。
【００１１】
このような問題は、ＩＧＢＴだけでなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、その他の絶縁ゲート型半導体素子においても、同様に生じていた。
【００１２】
本発明は上記実状に鑑みてなされたもので、負荷短絡耐量が大きな絶縁ゲート型半導体素子やその製造方法を提供することを目的とする。
また、本発明は、導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記の課題を解決するため、本発明の第１の観点に係る絶縁ゲート型半導体素子は、
ゲート電極と、
前記ゲート電極に接するゲート絶縁膜と、
半導体からなり、前記ゲート絶縁膜を介してチャネル領域に対向しているチャネル領域と、
半導体からなり、前記チャネル領域の両端に１個ずつ接している２個の半導体領域と、
を備えており、前記チャネル領域が、前記ゲート電極に印加される電圧に応じてチャネルを形成する絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１４】
このような絶縁ゲート型半導体素子においては、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンする。従って、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１５】
また、本発明の第２の観点に係る絶縁ゲート型半導体素子は、
上面及び下面を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の上面の表面領域に互いに接しないよう２個形成された第２導電型の第２の半導体領域と、各前記第２の半導体領域のそれぞれの表面領域に形成され、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の２個のエミッタをなす第１導電型の第３の半導体領域と、前記第１の半導体領域の下面の表面領域に形成され、前記ＩＧＢＴのコレクタをなす第２導電型の第４の半導体領域と、を備える半導体基板と、
前記半導体基板の上面のうち前記ＩＧＢＴの２個のエミッタに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＩＧＢＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１６】
このような絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１７】
また、本発明の第３の観点に係る絶縁ゲート型半導体素子は、
第１導電型の第１の半導体領域と、前記第１の半導体領域の表面領域に形成され、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソースをなす第２導電型の第２の半導体領域と、前記第１の半導体領域の表面領域に前記第２の半導体領域と接しないように形成され、前記ＭＩＳＦＥＴのドレインをなす第２導電型の第３の半導体領域と、を備える半導体基板と、
前記半導体基板の表面のうち前記ＭＩＳＦＥＴのドレイン及びソースに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＭＩＳＦＥＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１８】
このような絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１９】
また、本発明の第４の観点に係る絶縁ゲート型半導体素子の製造方法は、
上面及び下面を有する第１導電型の半導体からなる半導体基板の上面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面領域に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２の半導体領域を、互いが接しないように２個形成する工程と、
各前記第２の半導体領域の表面領域に、前記ゲート電極をマスクとして第１導電型の不純物を拡散させることにより、第１導電型の第３の半導体領域を、各前記第２の半導体領域のそれぞれの表面領域に形成する工程と、
前記半導体基板の下面の表面領域に第２導電型の不純物を拡散させることにより、第２導電型の第４の半導体領域を形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする。
【００２０】
このような製造方法により製造される絶縁ゲート型半導体素子においては、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００２１】
また、本発明の第５の観点に係る絶縁ゲート型半導体素子の製造方法は、
第１導電型の半導体からなる半導体基板の表面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２及び第３の半導体領域を、互いが接しないように形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする。
【００２２】
このような製造方法で製造される絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態に係る絶縁ゲート型半導体素子について、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ＝ＩＧＢＴ）を例とし、図面を参照して詳細に説明する。
【００２４】
図１（ａ）は、本実施の形態のＩＧＢＴの平面図である。図２（ａ）〜（ｃ）は、このＩＧＢＴの断面図である。また、図１（ｂ）は、このＩＧＢＴの一部の平面図である。図示するように、このＩＧＢＴは、半導体基板１０と、ゲート電極３１と、エミッタ電極３２と、コレクタ電極３３と、ゲート絶縁膜３５と、層間絶縁膜３４とから構成されている。
【００２５】
なお、図１（ａ）では、ゲート電極３１の構造を理解しやすくするため、エミッタ電極３２と層間絶縁膜３４とを省略している。また、図１（ｂ）では、後述するｐ型ベース領域１３やエミッタ領域１４の構造を理解しやすくするため、ゲート電極３１、エミッタ電極３２、層間絶縁膜３４を省略している。
また、図２（ａ）、図２（ｂ）及び図２（ｃ）は、それぞれ、図１（ｂ）に示す断面Ａ−Ａ、Ｂ−Ｂ及びＣ−Ｃを示している。
【００２６】
半導体基板１０は、図２（ａ）に示すように、ｎ型ベース領域１１と、コレクタ領域１２と、複数のｐ型ベース領域１３と、複数のエミッタ領域１４とを備えている。
【００２７】
半導体基板１０は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型の不純物が添加された半導体（ｎ型の半導体）からなる。半導体基板１０のうち、コレクタ領域１２、ｐ型ベース領域１３及びエミッタ領域１４を除いた部分が、ｎ型ベース領域１１を構成する。
【００２８】
コレクタ領域１２は、半導体基板１０の下面の表面領域にボロン（Ｂ）、アルミニウム（Ａｌ）等のｐ型の不純物を拡散するなどして形成された、ｐ型ベース領域１３よりもｐ型不純物濃度の高いｐ＋型の半導体領域から構成されている。
【００２９】
ｐ型ベース領域１３は、半導体基板１０の上面の表面領域にｐ型の不純物を拡散するなどして形成された、ｐ型の半導体領域から構成されている。
ｐ型ベース領域１３を半導体基板１０の上面からみた形状は、図１（ｂ）に示すような帯状になっており、また、図２（ａ）に示すように、ｐ型ベース領域１３の一部は、半導体基板１０の上面の表面に露出している。
【００３０】
エミッタ領域１４は、ｐ型ベース領域１３にｎ型の不純物を拡散するなどして形成された、ｎ型ベース領域１１よりも不純物濃度の高いｎ＋型の半導体領域から構成されている。
エミッタ領域１４を半導体基板１０の上面からみた形状は、図１（ｂ）に示すように、ｐ型ベース領域１３に囲まれた帯状となっている。また、図１（ｂ）に示すように、エミッタ領域１４の一部は、半導体基板１０の上面の表面に露出している。
【００３１】
また、半導体基板１０の上面には、図１（ａ）に示すように、ボンディングパッド２１と、バスラインと、ゲート電極３１とが形成されている。
【００３２】
ボンディングパッド２１は、ＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成される金属膜から構成されている（以下では、この金属膜はアルミニウム膜であるものとして説明する）。
ボンディングパッド２１は、バスラインと電気的に接続されるように配置されている。ボンディングパッド２１には、図示しないボンディングワイヤが接続され、このボンディングワイヤを介して外部から電圧が印加される。
【００３３】
バスラインは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成される導電性の多結晶シリコン膜（ポリシリコン膜）とこのシリコン膜の上面にＰＶＤ等により形成される金属膜とが積層されて構成されている。
バスラインは、半導体基板１０の縁辺に沿うように形成されている略長方形の環状部２２と、環状部２２の一方の長辺の中央部分から半導体基板１０の中心に向かって直線状に延びている第１の幹部２３と、環状部２２の他方の長辺の中央部分から半導体基板１０の中心に向かって直線状に延びている第２の幹部２４とを備えている。ただし、第１の幹部２３の先端及び第２の幹部２４の先端は、互いに接していない。
【００３４】
なお、ボンディングパッド２１を構成するアルミニウム膜の抵抗率は、ポリシリコン膜の抵抗率と比較して無視できる程度に小さい。このため、ボンディングパッド２１とバスラインとの間には、実質的には接触電位差等は生じないものとみなすことができる。
【００３５】
ゲート電極３１は、バスラインを構成するポリシリコン膜と同時にＣＶＤ等により形成されたポリシリコン膜から構成されている。ゲート電極３１は、図１（ａ）および図２（ａ）に示すように、バスラインの第１および第２の幹部２３、２４と接続されており、櫛歯状をなしている。換言すれば、ゲート電極３１は、図１（ａ）に示すように、バスラインの第１および第２の幹部２３、２４からバスラインの環状部２２の短辺（図示するＸまたはＸ’方向）に向けて延伸された、櫛歯状のポリシリコン膜からなるものである。
【００３６】
ただし、ゲート電極３１をなす櫛歯状のポリシリコン膜は、図２（ａ）に示すように、ゲート絶縁膜３５を介して、ｎ型ベース領域１１及びｐ型ベース領域１３のうち２個のエミッタ領域１４に挟まれている部分と対向するように形成されている。
【００３７】
ゲート電極３１には、ボンディングパッドとバスラインとを介して電圧が印加される。なお、ゲート電極３１の縁端は、バスラインの環状部２２に接していない。
【００３８】
エミッタ電極３２は、例えばＰＶＤ等により形成されたアルミニウム膜等から構成されており、半導体基板１０の上面に形成されている。エミッタ電極３２は、層間絶縁膜３４の後述する開口３６及びゲート絶縁膜３５の後述する開口３７を介して、ｐ型ベース領域１３と、エミッタ領域１４とに接続されている。
【００３９】
コレクタ電極３３は、ＰＶＤ等により形成されたアルミニウム膜等から構成されており、半導体基板１０の下面に、コレクタ領域１２を被覆するように形成されている。従って、コレクタ電極３３はコレクタ領域１２と接続されている。
【００４０】
層間絶縁膜３４は、ＣＶＤ等によって形成されるシリコン酸化膜から構成されており、ゲート電極３１とエミッタ電極３２とを絶縁するように配置されている。
ゲート絶縁膜３５は、酸化処理等により形成されたシリコン酸化膜から構成されており、半導体基板１０の上面とゲート電極３１との間にｐ型ベース領域１３及びｎ型ベース領域１１のうち２個のエミッタ領域１４に挟まれた部分を被覆するように形成されている。ゲート電極３１とゲート絶縁膜３５とが、このＩＧＢＴのゲートを構成する。
【００４１】
なお、図２（ａ）に示すように、ｐ型ベース領域１３及びエミッタ領域１４がエミッタ電極３４と接続できるよう、層間絶縁膜３４には開口３６が設けられており、またゲート絶縁膜３５には開口３７が設けられている。
【００４２】
ゲート絶縁膜３５の厚みは、例えば図２（ａ）〜（ｃ）に示すように、ゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離が大きくなるにつれて減少するように形成されている。ただし、ゲート絶縁膜３５の厚みの最小値は、ゲート絶縁膜３５がいわゆる絶縁破壊に容易に至らないような値となっている。（なお、ゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離は、図１（ｂ）に示す断面Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃのうちでは断面Ａ−Ａが最も近く、次いで断面Ｂ−Ｂ、断面Ｃ−Ｃの順であり、断面Ｃ−Ｃが最も遠い。）
【００４３】
ゲート絶縁膜３５がこのように形成されることにより、ゲートの各部のスレッショルド電圧は、バスラインの幹部２３又は２４とゲート電極３１との接続点から離れていくにつれ低くなる。
【００４４】
ゲート絶縁膜３５の厚みは、より具体的には、例えば、ゲート電極３１が延伸する方向に向かって、順に、０．１μｍ、０．０８μｍ、０．０６μｍ、０．０４μｍ、０．０２μｍというように段階的に減少していればよい。
【００４５】
次に、本実施の形態のＩＧＢＴを製造する手順を、図３（ａ）〜（ｃ）、図４（ｄ）〜（ｆ）、図５（ａ）〜（ｅ）を参照して説明する。なお、以下に説明する手順は、一例であり、同様の構造が得られるのであれは、いかなる手順であっても差し支えない。
【００４６】
まず、ｎ型半導体からなる半導体基板１０を用意する。そして、図３（ａ）に示すように、半導体基板１０の下面にｐ型の不純物を拡散し、後に形成するｐ型ベース領域１３より不純濃度の高いｐ＋型の半導体層（すなわち、コレクタ領域１２）を形成する。
【００４７】
次に、半導体基板１０の上面に酸化処理等を施して、図３（ｂ）に示すように、シリコン酸化膜を形成する。このシリコン酸化膜が、ゲート絶縁膜３５を後に形成する。続いて、図５（ａ）に示すように、このシリコン酸化膜のうちゲート絶縁膜３５の最も薄い箇所となる部分以外の部分の上にフォトレジスト３８を形成した上で、このシリコン酸化膜に異方性エッチングを施す。
【００４８】
以下、図５（ｂ）〜図５（ｅ）に示すように、フォトレジストを形成する範囲を変えつつ、フォトレジストの形成及びエッチングを繰り返して行うことにより、シリコン酸化膜を、後に形成するゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離が大きくなるにつれて薄くなるように加工する。
【００４９】
続いて、シリコン酸化膜上に、ＣＶＤ等によりポリシリコン膜を形成する。このポリシリコン膜およびシリコン酸化膜を、上述したゲート電極３１、バスライン及びゲート絶縁膜３５の形状になるようパターニングする。この結果、バスラインと、このバスラインに接続されたゲート電極３１とが形成され、また、図３（ｃ）に示すように、上述の開口３７も形成される。
【００５０】
次に、ゲート電極３１（及びバスライン）をなすポリシリコン膜をマスクとして、イオン注入等によりｐ型不純物をｎ型ベース領域１１に注入し、図４（ｄ）に示すように、ｐ型の半導体領域（すなわち、ｐ型ベース領域１３）を形成する。
続いて、引き続きこのポリシリコン膜をマスクとして用い、イオン注入等によってｎ型不純物をｐ型ベース領域１３に注入し、図４（ｅ）に示すように、ｎ＋型の半導体領域（すなわち、エミッタ領域１４）を形成する。
なお、このポリシリコン膜には、マスクとして用いられる際に不純物が添加される結果、導電性が付与される。
【００５１】
エミッタ領域１４の形成が終わると、ＣＶＤ等により、半導体基板１０の上面上に、ゲート電極３１を被覆するようなシリコン酸化膜（すなわち、層間絶縁膜３４）を形成する。次に、半導体基板１０に熱処理を施して、層間絶縁膜３４の膜質を安定化させ、また、層間絶縁膜３４の表面を平坦化する。そして、層間絶縁膜３４をエッチングして、図４（ｆ）に示すように、開口３６を形成する。
【００５２】
次に、半導体基板１０の上面上に、ＰＶＤ等によって、アルミニウム膜等から構成されるエミッタ電極３２を形成する。エミッタ電極３２は、開口３６、３７を介してｐ型ベース領域１３とエミッタ領域１４とに電気的に接続される。また、ＰＶＤ等により、図１（ａ）に示すようなボンディングパッド２１を、バスラインに接続されるように形成する。
一方、半導体基板１０の下面上には、ＰＶＤ等により、アルミニウム膜等から構成されるコレクタ電極３３を形成する。
【００５３】
次に、以上説明したこのＩＧＢＴの動作を説明する。
このＩＧＢＴのゲート電極３１に電圧が印加されると電界が生じ、空乏層がゲート絶縁膜３５とｐ型ベース領域１３との間の界面に形成される。ゲート電極３１のある部分に印加される電圧がスレッショルド電圧以上になると、ゲート絶縁膜３５を介してゲート電極３１の当該部分と対向するｐ型ベース領域１３には、電界の影響を受けて反転層（ｎチャネル）が形成される。
【００５４】
この結果、エミッタ領域１４からｎチャネルを介してｎ型ベース領域１１に電子が注入されるようになり、また、コレクタ領域１２からｎ型ベース領域１１に正孔が注入されるようになる。従って、エミッタ領域１４とコレクタ領域１２との間に、ｎ型ベース領域１１及びｎチャネルを介して電流が流れ、このＩＧＢＴはオン状態となる。なお、この電流はさらにベース領域１３を通ってエミッタ電極３２から外部に流れる。
【００５５】
ゲート電極３１に印加されるゲート電圧は、ゲート電極３１が有する電気抵抗とゲート電極３１−ｎチャネル間の寄生容量とが形成するローパスフィルタなどの影響により、バスラインからゲート電極３１の櫛歯状のポリシリコン膜の先端に向かって、遅延を伴って伝わってゆく。
【００５６】
一方、このＩＧＢＴのゲートのスレッショルド電圧は、幹部２３又２４とゲート電極３１との接続点から、ゲート電極３１の櫛歯状のポリシリコン膜の先端に向かうにつれ、低くなっている。
このため、このＩＧＢＴにおいては、ゲート電極３１に印加されるゲート電圧に及ぼされる遅延の影響は相殺され、ｎチャネルは、ｎチャネルが形成されるべき各部分でほぼ同時に形成される。具体的には、ｎチャネルは、例えばゲート電極３１の先端付近においても、幹部２３又は２４とゲート電極３１との接続点近傍とほぼ同時に、遅延のないように形成される。
【００５７】
このように、チャネルの形成に時間的なばらつきが生じないため、このＩＧＢＴでは、チャネルが形成されるべき領域のうち一部だけがオン状態で他の部分がオフ状態になる、といった状況は生じにくくなる。従って、チャネルが形成されるべき領域のうち一部分だけに集中して電流が流れてそのような一部分が破壊される、という状態にもなりにくいから、このＩＧＢＴは、大きな負荷短絡耐量を有する。
【００５８】
従って、例えば、このＩＧＢＴをインバータ回路のスイッチング素子として用いれば、このＩＧＢＴに短絡電流が流れる場合も、バスライン幹部２３、２４の近傍部分に集中して流れるのではなく、チャネルが形成されるべき部分全体にほぼ均一に流れる。従って、このＩＧＢＴは、素子破壊に至りにくい。
【００５９】
なお、本発明は、上記実施の形態に限定されず、種々の変形および応用が可能である。例えば、本実施の形態のＩＧＢＴは、ｎ型（あるいはｎ＋型）半導体より構成されるべき部分がｐ型（あるいはｐ＋型）半導体より構成され、ｐ型（あるいはｐ＋型）半導体より構成されるべき部分がｎ型（あるいはｎ＋型）半導体より構成されていてもよい。
【００６０】
また、本発明の実施の形態の絶縁ゲート型半導体素子はＩＧＢＴに限定されず、例えば、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ＝ＭＩＳＦＥＴ）や、その他の絶縁ゲート型半導体素子であってもよい。
【００６１】
具体的には、例えば図２のＩＧＢＴのコレクタ領域１２及びエミッタ領域１４を省き、ｎ型ベース領域１１を挟む２個のｐ型ベース領域１３の一方をソース、他方をドレインとすれば、本発明の実施の形態のｐチャネルＭＩＳＦＥＴが構成される。
【００６２】
このｐチャネルＭＩＳＦＥＴにおいても、ゲート電極３１に印加される電圧に及ぼされれる遅延の影響は相殺され、ｐチャネルは、ｎチャネルが形成されるべき部分（すなわち、ソースとドレインとに挟まれた部分）の全域でほぼ同時に形成される。すなわち、ｐチャネルの形成に時間的なばらつきが生じない。
【００６３】
また、上記実施の形態では、ｐ型ベース領域１３を、ｎ型ベース領域１１に帯状に形成する場合を例として説明した。しかし、ｐ型ベース領域１３の形状はこれに限定されず、例えば、ｐ型ベース領域１３を、島状や格子状に形成してもよい。この場合には、エミッタ領域１４も、ｐ型ベース領域１３に囲まれるような島状あるいは格子状に形成すればよい。
【００６４】
また、上記実施の形態では、ゲート電極３１は、その一端がバスラインの幹部２３や２４と接続され、他端がバスラインに接していない場合を例として説明したが、図６に示すように、ゲート電極３１は、一端がバスラインの幹部２３又は２４と接続され、他端がバスラインの環状部２２に接続された帯状のポリシリコン膜からなっていてもよい。
この場合には、ゲート絶縁膜３５は、バスラインとの接続点から遠くなるにつれて（すなわち、ゲート電極３１をなす帯状のポリシリコン膜の中点に近づくにつれ）薄くなるようにすればよい。
【００６５】
また、上記の説明では、ゲート絶縁膜３５が、０．１μｍ、０．０８μｍ、０．０６μｍ、０．０４μｍ、０．０２μｍ、と５段階にわけて徐々に薄くなっている場合を例に説明した。しかし、上述したように、これらの数値は一例であり、バスラインの幹部２３又は２４とゲート電極３１との接続点から離れるにつれてゲートのスレッショルド電圧が低くなり、その結果ゲート電圧の伝搬の遅延が相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするような値であれば、ゲート絶縁膜３５の厚みは任意である。ただし、ゲート絶縁膜３５の厚みは、ゲート絶縁膜３５が容易に絶縁破壊に至らないような値であることが望ましい。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、負荷短絡耐量が大きな絶縁ゲート型半導体素子やその製造方法が提供される。
また、本発明によれば、導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の実施の形態にかかるＩＧＢＴの上面の形状を示す平面図であり、図１（ｂ）は図１（ａ）のＩＧＢＴの上面の一部を拡大した平面図である。
【図２】図２（ａ）は図１（ｂ）に示すＩＧＢＴの断面Ａ−Ａを示す断面図であり、図２（ｂ）は図１（ｂ）に示すＩＧＢＴの断面Ｂ−Ｂを示す断面図である。図２（ｃ）は図１（ｂ）に示すＩＧＢＴの断面Ｃ−Ｃを示す断面図である。
【図３】図３（ａ）〜図３（ｃ）は、ＩＧＢＴの製造工程の前半を示す図である。
【図４】図４（ｄ）〜図４（ｆ）は、ＩＧＢＴの製造工程の後半を示す図である。
【図５】図５（ａ）〜図５（ｅ）は、本発明に係るＩＧＢＴのゲート絶縁膜の製造工程の一例を示す図である。
【図６】本発明の変形例の形状を示す平面図である。
【図７】従来のＩＧＢＴの断面の形状を示す断面図である。
【図８】従来のＩＧＢＴの上面の形状を示す平面図である。
【符号の説明】
１０ 半導体基板
１１ ｎ型ベース領域
１２ コレクタ領域
１３ ｐ型ベース領域
２１ ボンディングパッド
２２ バスラインの環状部
２３、２４ バスラインの第１および第２の幹部
３１ ゲート電極
３２ エミッタ電極
３３ コレクタ電極
３４ 層間絶縁膜
３５ ゲート絶縁膜
３６、３７ 開口
３８ フォトレジスト
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型半導体素子の一種であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、低オン抵抗性、温度特性等が他種の絶縁ゲート型半導体素子と比較して優れており、インバータ回路や電源回路等に利用されている。ＩＧＢＴには、その特性を向上させるための様々な技術が応用されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１９０５９４号公報
【０００４】
従来のＩＧＢＴは、図７に断面図を示すように、ｎ型ベース領域５１と、ｎ型ベース領域５１の一面に接するように形成されているｐ＋型のコレクタ領域５２と、ｎ型ベース領域５１の他面に形成されたｐ型ベース領域５３と、ｐ型ベース領域５３内に形成されているｎ＋型のエミッタ領域５４と、を有する半導体基板５０を備えている。
さらに、図７のＩＧＢＴは、コレクタ領域５２と接続されているコレクタ電極６３と、ｐ型ベース領域５３上に絶縁膜６５を介して設けられたゲート電極６１と、エミッタ領域５４とｐ型ベース領域５３との双方に電気的に接続されたエミッタ電極６２とを備えている。エミッタ電極６２とゲート電極６１との間には、層間絶縁膜６４が配置されている。
【０００５】
また、図８に平面図を示すように、図７のＩＧＢＴは、バスライン７１を半導体基板５０の一面上に備えている。（なお、図８においては、図面を見やすくするため、エミッタ電極６２と層間絶縁膜６４とを省略している。）
バスライン７１は、その幹部７２、７３の一部が櫛歯状に延びている。この櫛歯状に延びている部分が、ゲート電極６１である。このＩＧＢＴに電流が流れる状態、すなわちＩＧＢＴがオン状態となるために必要となる電圧は、このバスライン７１を介して外部からゲート電極６１に供給される。
【０００６】
ゲート電極６１に閾値電圧（スレッショルド電圧）以上のゲート電圧が印加されると、ゲート電極６１下のｐ型ベース領域５３にｎチャネルが形成され、エミッタ領域５４とｎ型ベース領域５１とが導通状態（ＩＧＢＴがオン状態）となる。
【０００７】
このゲート電圧は、ゲート電極が有する電気抵抗とゲート電極−チャネル領域間の寄生容量とが形成するローパスフィルタなどの影響により、バスライン７１からゲート電極６１の縁端に向かって、時間差をおいて伝わってゆくことが知られている。従って、従来のＩＧＢＴのチャネルは、バスライン７１の幹部近傍からゲート電極６１の長さ方向（矢印の方向）に向かって、順次に形成されていた。
【０００８】
このため、従来のＩＧＢＴでは、バスライン７１の幹部７２、７３近傍の部分が導通してから、ゲート電極６１の縁端の周辺部分が導通するまでの間に、極めて短時間だが、バスライン７１の幹部７２、７３近傍の部分にだけチャネルが形成され、この部分に電流が集中して流れる期間が生じていた。
【０００９】
【発明が解決しようとする課題】
一方、何らかの理由で負荷が短絡した状態で、ＩＧＢＴがオン状態となり、このＩＧＢＴに過大な電流が流れると、結果としてＩＧＢＴは素子破壊を起こしてしまう。所定条件下でＩＧＢＴの負荷を短絡したときに流れる電流がＩＧＢＴのチャネルを流れ始めてからＩＧＢＴが破壊に至るまでの時間は負荷短絡耐量と呼ばれ、ＩＧＢＴの性能を表す目安のひとつとなっている。すなわち、この負荷短絡耐量が大きいほど、ＩＧＢＴは回路設計の自由度が高く、使いやすいといえる。
【００１０】
負荷短絡耐量の観点からみると、従来のＩＧＢＴは、上述したように、バスライン７１の幹部７２、７３の近傍部分に形成されたチャネルに電流が集中して流れる期間を生じるため、このチャネルに集中して流れる電流が容易に過大な量に達して、幹部７２、７３の近傍部分が極めて容易に破壊に至る（すなわち、負荷短絡耐量が小さい）、という問題があった。
【００１１】
このような問題は、ＩＧＢＴだけでなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、その他の絶縁ゲート型半導体素子においても、同様に生じていた。
【００１２】
本発明は上記実状に鑑みてなされたもので、負荷短絡耐量が大きな絶縁ゲート型半導体素子やその製造方法を提供することを目的とする。
また、本発明は、導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記の課題を解決するため、本発明の第１の観点に係る絶縁ゲート型半導体素子は、
ゲート電極と、
前記ゲート電極に接するゲート絶縁膜と、
半導体からなり、前記ゲート絶縁膜を介してチャネル領域に対向しているチャネル領域と、
半導体からなり、前記チャネル領域の両端に１個ずつ接している２個の半導体領域と、
を備えており、前記チャネル領域が、前記ゲート電極に印加される電圧に応じてチャネルを形成する絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１４】
このような絶縁ゲート型半導体素子においては、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンする。従って、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１５】
また、本発明の第２の観点に係る絶縁ゲート型半導体素子は、
上面及び下面を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の上面の表面領域に互いに接しないよう２個形成された第２導電型の第２の半導体領域と、各前記第２の半導体領域のそれぞれの表面領域に形成され、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の２個のエミッタをなす第１導電型の第３の半導体領域と、前記第１の半導体領域の下面の表面領域に形成され、前記ＩＧＢＴのコレクタをなす第２導電型の第４の半導体領域と、を備える半導体基板と、
前記半導体基板の上面のうち前記ＩＧＢＴの２個のエミッタに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＩＧＢＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１６】
このような絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１７】
また、本発明の第３の観点に係る絶縁ゲート型半導体素子は、
第１導電型の第１の半導体領域と、前記第１の半導体領域の表面領域に形成され、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソースをなす第２導電型の第２の半導体領域と、前記第１の半導体領域の表面領域に前記第２の半導体領域と接しないように形成され、前記ＭＩＳＦＥＴのドレインをなす第２導電型の第３の半導体領域と、を備える半導体基板と、
前記半導体基板の表面のうち前記ＭＩＳＦＥＴのドレイン及びソースに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＭＩＳＦＥＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする。
【００１８】
このような絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００１９】
また、本発明の第４の観点に係る絶縁ゲート型半導体素子の製造方法は、
上面及び下面を有する第１導電型の半導体からなる半導体基板の上面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面領域に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２の半導体領域を、互いが接しないように２個形成する工程と、
各前記第２の半導体領域の表面領域に、前記ゲート電極をマスクとして第１導電型の不純物を拡散させることにより、第１導電型の第３の半導体領域を、各前記第２の半導体領域のそれぞれの表面領域に形成する工程と、
前記半導体基板の下面の表面領域に第２導電型の不純物を拡散させることにより、第２導電型の第４の半導体領域を形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする。
【００２０】
このような製造方法により製造される絶縁ゲート型半導体素子においては、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００２１】
また、本発明の第５の観点に係る絶縁ゲート型半導体素子の製造方法は、
第１導電型の半導体からなる半導体基板の表面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２及び第３の半導体領域を、互いが接しないように形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする。
【００２２】
このような製造方法で製造される絶縁ゲート型半導体素子においても、ゲート電極の幹部と枝部との接続点から離れるにつれてチャネル形成のスレッショルド電圧が低くなる現象と、ゲート電圧の伝搬が遅延する現象とが相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするので、チャネルが形成されるべき部分の一部に電流が集中して流れる状態が生じにくく、負荷短絡耐量が大きい。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態に係る絶縁ゲート型半導体素子について、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ＝ＩＧＢＴ）を例とし、図面を参照して詳細に説明する。
【００２４】
図１（ａ）は、本実施の形態のＩＧＢＴの平面図である。図２（ａ）〜（ｃ）は、このＩＧＢＴの断面図である。また、図１（ｂ）は、このＩＧＢＴの一部の平面図である。図示するように、このＩＧＢＴは、半導体基板１０と、ゲート電極３１と、エミッタ電極３２と、コレクタ電極３３と、ゲート絶縁膜３５と、層間絶縁膜３４とから構成されている。
【００２５】
なお、図１（ａ）では、ゲート電極３１の構造を理解しやすくするため、エミッタ電極３２と層間絶縁膜３４とを省略している。また、図１（ｂ）では、後述するｐ型ベース領域１３やエミッタ領域１４の構造を理解しやすくするため、ゲート電極３１、エミッタ電極３２、層間絶縁膜３４を省略している。
また、図２（ａ）、図２（ｂ）及び図２（ｃ）は、それぞれ、図１（ｂ）に示す断面Ａ−Ａ、Ｂ−Ｂ及びＣ−Ｃを示している。
【００２６】
半導体基板１０は、図２（ａ）に示すように、ｎ型ベース領域１１と、コレクタ領域１２と、複数のｐ型ベース領域１３と、複数のエミッタ領域１４とを備えている。
【００２７】
半導体基板１０は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型の不純物が添加された半導体（ｎ型の半導体）からなる。半導体基板１０のうち、コレクタ領域１２、ｐ型ベース領域１３及びエミッタ領域１４を除いた部分が、ｎ型ベース領域１１を構成する。
【００２８】
コレクタ領域１２は、半導体基板１０の下面の表面領域にボロン（Ｂ）、アルミニウム（Ａｌ）等のｐ型の不純物を拡散するなどして形成された、ｐ型ベース領域１３よりもｐ型不純物濃度の高いｐ＋型の半導体領域から構成されている。
【００２９】
ｐ型ベース領域１３は、半導体基板１０の上面の表面領域にｐ型の不純物を拡散するなどして形成された、ｐ型の半導体領域から構成されている。
ｐ型ベース領域１３を半導体基板１０の上面からみた形状は、図１（ｂ）に示すような帯状になっており、また、図２（ａ）に示すように、ｐ型ベース領域１３の一部は、半導体基板１０の上面の表面に露出している。
【００３０】
エミッタ領域１４は、ｐ型ベース領域１３にｎ型の不純物を拡散するなどして形成された、ｎ型ベース領域１１よりも不純物濃度の高いｎ＋型の半導体領域から構成されている。
エミッタ領域１４を半導体基板１０の上面からみた形状は、図１（ｂ）に示すように、ｐ型ベース領域１３に囲まれた帯状となっている。また、図１（ｂ）に示すように、エミッタ領域１４の一部は、半導体基板１０の上面の表面に露出している。
【００３１】
また、半導体基板１０の上面には、図１（ａ）に示すように、ボンディングパッド２１と、バスラインと、ゲート電極３１とが形成されている。
【００３２】
ボンディングパッド２１は、ＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成される金属膜から構成されている（以下では、この金属膜はアルミニウム膜であるものとして説明する）。
ボンディングパッド２１は、バスラインと電気的に接続されるように配置されている。ボンディングパッド２１には、図示しないボンディングワイヤが接続され、このボンディングワイヤを介して外部から電圧が印加される。
【００３３】
バスラインは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成される導電性の多結晶シリコン膜（ポリシリコン膜）とこのシリコン膜の上面にＰＶＤ等により形成される金属膜とが積層されて構成されている。
バスラインは、半導体基板１０の縁辺に沿うように形成されている略長方形の環状部２２と、環状部２２の一方の長辺の中央部分から半導体基板１０の中心に向かって直線状に延びている第１の幹部２３と、環状部２２の他方の長辺の中央部分から半導体基板１０の中心に向かって直線状に延びている第２の幹部２４とを備えている。ただし、第１の幹部２３の先端及び第２の幹部２４の先端は、互いに接していない。
【００３４】
なお、ボンディングパッド２１を構成するアルミニウム膜の抵抗率は、ポリシリコン膜の抵抗率と比較して無視できる程度に小さい。このため、ボンディングパッド２１とバスラインとの間には、実質的には接触電位差等は生じないものとみなすことができる。
【００３５】
ゲート電極３１は、バスラインを構成するポリシリコン膜と同時にＣＶＤ等により形成されたポリシリコン膜から構成されている。ゲート電極３１は、図１（ａ）および図２（ａ）に示すように、バスラインの第１および第２の幹部２３、２４と接続されており、櫛歯状をなしている。換言すれば、ゲート電極３１は、図１（ａ）に示すように、バスラインの第１および第２の幹部２３、２４からバスラインの環状部２２の短辺（図示するＸまたはＸ’方向）に向けて延伸された、櫛歯状のポリシリコン膜からなるものである。
【００３６】
ただし、ゲート電極３１をなす櫛歯状のポリシリコン膜は、図２（ａ）に示すように、ゲート絶縁膜３５を介して、ｎ型ベース領域１１及びｐ型ベース領域１３のうち２個のエミッタ領域１４に挟まれている部分と対向するように形成されている。
【００３７】
ゲート電極３１には、ボンディングパッドとバスラインとを介して電圧が印加される。なお、ゲート電極３１の縁端は、バスラインの環状部２２に接していない。
【００３８】
エミッタ電極３２は、例えばＰＶＤ等により形成されたアルミニウム膜等から構成されており、半導体基板１０の上面に形成されている。エミッタ電極３２は、層間絶縁膜３４の後述する開口３６及びゲート絶縁膜３５の後述する開口３７を介して、ｐ型ベース領域１３と、エミッタ領域１４とに接続されている。
【００３９】
コレクタ電極３３は、ＰＶＤ等により形成されたアルミニウム膜等から構成されており、半導体基板１０の下面に、コレクタ領域１２を被覆するように形成されている。従って、コレクタ電極３３はコレクタ領域１２と接続されている。
【００４０】
層間絶縁膜３４は、ＣＶＤ等によって形成されるシリコン酸化膜から構成されており、ゲート電極３１とエミッタ電極３２とを絶縁するように配置されている。
ゲート絶縁膜３５は、酸化処理等により形成されたシリコン酸化膜から構成されており、半導体基板１０の上面とゲート電極３１との間にｐ型ベース領域１３及びｎ型ベース領域１１のうち２個のエミッタ領域１４に挟まれた部分を被覆するように形成されている。ゲート電極３１とゲート絶縁膜３５とが、このＩＧＢＴのゲートを構成する。
【００４１】
なお、図２（ａ）に示すように、ｐ型ベース領域１３及びエミッタ領域１４がエミッタ電極３４と接続できるよう、層間絶縁膜３４には開口３６が設けられており、またゲート絶縁膜３５には開口３７が設けられている。
【００４２】
ゲート絶縁膜３５の厚みは、例えば図２（ａ）〜（ｃ）に示すように、ゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離が大きくなるにつれて減少するように形成されている。ただし、ゲート絶縁膜３５の厚みの最小値は、ゲート絶縁膜３５がいわゆる絶縁破壊に容易に至らないような値となっている。（なお、ゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離は、図１（ｂ）に示す断面Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃのうちでは断面Ａ−Ａが最も近く、次いで断面Ｂ−Ｂ、断面Ｃ−Ｃの順であり、断面Ｃ−Ｃが最も遠い。）
【００４３】
ゲート絶縁膜３５がこのように形成されることにより、ゲートの各部のスレッショルド電圧は、バスラインの幹部２３又は２４とゲート電極３１との接続点から離れていくにつれ低くなる。
【００４４】
ゲート絶縁膜３５の厚みは、より具体的には、例えば、ゲート電極３１が延伸する方向に向かって、順に、０．１μｍ、０．０８μｍ、０．０６μｍ、０．０４μｍ、０．０２μｍというように段階的に減少していればよい。
【００４５】
次に、本実施の形態のＩＧＢＴを製造する手順を、図３（ａ）〜（ｃ）、図４（ｄ）〜（ｆ）、図５（ａ）〜（ｅ）を参照して説明する。なお、以下に説明する手順は、一例であり、同様の構造が得られるのであれは、いかなる手順であっても差し支えない。
【００４６】
まず、ｎ型半導体からなる半導体基板１０を用意する。そして、図３（ａ）に示すように、半導体基板１０の下面にｐ型の不純物を拡散し、後に形成するｐ型ベース領域１３より不純濃度の高いｐ＋型の半導体層（すなわち、コレクタ領域１２）を形成する。
【００４７】
次に、半導体基板１０の上面に酸化処理等を施して、図３（ｂ）に示すように、シリコン酸化膜を形成する。このシリコン酸化膜が、ゲート絶縁膜３５を後に形成する。続いて、図５（ａ）に示すように、このシリコン酸化膜のうちゲート絶縁膜３５の最も薄い箇所となる部分以外の部分の上にフォトレジスト３８を形成した上で、このシリコン酸化膜に異方性エッチングを施す。
【００４８】
以下、図５（ｂ）〜図５（ｅ）に示すように、フォトレジストを形成する範囲を変えつつ、フォトレジストの形成及びエッチングを繰り返して行うことにより、シリコン酸化膜を、後に形成するゲート電極３１とバスラインの幹部２３又は２４との接続点からの距離が大きくなるにつれて薄くなるように加工する。
【００４９】
続いて、シリコン酸化膜上に、ＣＶＤ等によりポリシリコン膜を形成する。このポリシリコン膜およびシリコン酸化膜を、上述したゲート電極３１、バスライン及びゲート絶縁膜３５の形状になるようパターニングする。この結果、バスラインと、このバスラインに接続されたゲート電極３１とが形成され、また、図３（ｃ）に示すように、上述の開口３７も形成される。
【００５０】
次に、ゲート電極３１（及びバスライン）をなすポリシリコン膜をマスクとして、イオン注入等によりｐ型不純物をｎ型ベース領域１１に注入し、図４（ｄ）に示すように、ｐ型の半導体領域（すなわち、ｐ型ベース領域１３）を形成する。
続いて、引き続きこのポリシリコン膜をマスクとして用い、イオン注入等によってｎ型不純物をｐ型ベース領域１３に注入し、図４（ｅ）に示すように、ｎ＋型の半導体領域（すなわち、エミッタ領域１４）を形成する。
なお、このポリシリコン膜には、マスクとして用いられる際に不純物が添加される結果、導電性が付与される。
【００５１】
エミッタ領域１４の形成が終わると、ＣＶＤ等により、半導体基板１０の上面上に、ゲート電極３１を被覆するようなシリコン酸化膜（すなわち、層間絶縁膜３４）を形成する。次に、半導体基板１０に熱処理を施して、層間絶縁膜３４の膜質を安定化させ、また、層間絶縁膜３４の表面を平坦化する。そして、層間絶縁膜３４をエッチングして、図４（ｆ）に示すように、開口３６を形成する。
【００５２】
次に、半導体基板１０の上面上に、ＰＶＤ等によって、アルミニウム膜等から構成されるエミッタ電極３２を形成する。エミッタ電極３２は、開口３６、３７を介してｐ型ベース領域１３とエミッタ領域１４とに電気的に接続される。また、ＰＶＤ等により、図１（ａ）に示すようなボンディングパッド２１を、バスラインに接続されるように形成する。
一方、半導体基板１０の下面上には、ＰＶＤ等により、アルミニウム膜等から構成されるコレクタ電極３３を形成する。
【００５３】
次に、以上説明したこのＩＧＢＴの動作を説明する。
このＩＧＢＴのゲート電極３１に電圧が印加されると電界が生じ、空乏層がゲート絶縁膜３５とｐ型ベース領域１３との間の界面に形成される。ゲート電極３１のある部分に印加される電圧がスレッショルド電圧以上になると、ゲート絶縁膜３５を介してゲート電極３１の当該部分と対向するｐ型ベース領域１３には、電界の影響を受けて反転層（ｎチャネル）が形成される。
【００５４】
この結果、エミッタ領域１４からｎチャネルを介してｎ型ベース領域１１に電子が注入されるようになり、また、コレクタ領域１２からｎ型ベース領域１１に正孔が注入されるようになる。従って、エミッタ領域１４とコレクタ領域１２との間に、ｎ型ベース領域１１及びｎチャネルを介して電流が流れ、このＩＧＢＴはオン状態となる。なお、この電流はさらにベース領域１３を通ってエミッタ電極３２から外部に流れる。
【００５５】
ゲート電極３１に印加されるゲート電圧は、ゲート電極３１が有する電気抵抗とゲート電極３１−ｎチャネル間の寄生容量とが形成するローパスフィルタなどの影響により、バスラインからゲート電極３１の櫛歯状のポリシリコン膜の先端に向かって、遅延を伴って伝わってゆく。
【００５６】
一方、このＩＧＢＴのゲートのスレッショルド電圧は、幹部２３又２４とゲート電極３１との接続点から、ゲート電極３１の櫛歯状のポリシリコン膜の先端に向かうにつれ、低くなっている。
このため、このＩＧＢＴにおいては、ゲート電極３１に印加されるゲート電圧に及ぼされる遅延の影響は相殺され、ｎチャネルは、ｎチャネルが形成されるべき各部分でほぼ同時に形成される。具体的には、ｎチャネルは、例えばゲート電極３１の先端付近においても、幹部２３又は２４とゲート電極３１との接続点近傍とほぼ同時に、遅延のないように形成される。
【００５７】
このように、チャネルの形成に時間的なばらつきが生じないため、このＩＧＢＴでは、チャネルが形成されるべき領域のうち一部だけがオン状態で他の部分がオフ状態になる、といった状況は生じにくくなる。従って、チャネルが形成されるべき領域のうち一部分だけに集中して電流が流れてそのような一部分が破壊される、という状態にもなりにくいから、このＩＧＢＴは、大きな負荷短絡耐量を有する。
【００５８】
従って、例えば、このＩＧＢＴをインバータ回路のスイッチング素子として用いれば、このＩＧＢＴに短絡電流が流れる場合も、バスライン幹部２３、２４の近傍部分に集中して流れるのではなく、チャネルが形成されるべき部分全体にほぼ均一に流れる。従って、このＩＧＢＴは、素子破壊に至りにくい。
【００５９】
なお、本発明は、上記実施の形態に限定されず、種々の変形および応用が可能である。例えば、本実施の形態のＩＧＢＴは、ｎ型（あるいはｎ＋型）半導体より構成されるべき部分がｐ型（あるいはｐ＋型）半導体より構成され、ｐ型（あるいはｐ＋型）半導体より構成されるべき部分がｎ型（あるいはｎ＋型）半導体より構成されていてもよい。
【００６０】
また、本発明の実施の形態の絶縁ゲート型半導体素子はＩＧＢＴに限定されず、例えば、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ＝ＭＩＳＦＥＴ）や、その他の絶縁ゲート型半導体素子であってもよい。
【００６１】
具体的には、例えば図２のＩＧＢＴのコレクタ領域１２及びエミッタ領域１４を省き、ｎ型ベース領域１１を挟む２個のｐ型ベース領域１３の一方をソース、他方をドレインとすれば、本発明の実施の形態のｐチャネルＭＩＳＦＥＴが構成される。
【００６２】
このｐチャネルＭＩＳＦＥＴにおいても、ゲート電極３１に印加される電圧に及ぼされれる遅延の影響は相殺され、ｐチャネルは、ｎチャネルが形成されるべき部分（すなわち、ソースとドレインとに挟まれた部分）の全域でほぼ同時に形成される。すなわち、ｐチャネルの形成に時間的なばらつきが生じない。
【００６３】
また、上記実施の形態では、ｐ型ベース領域１３を、ｎ型ベース領域１１に帯状に形成する場合を例として説明した。しかし、ｐ型ベース領域１３の形状はこれに限定されず、例えば、ｐ型ベース領域１３を、島状や格子状に形成してもよい。この場合には、エミッタ領域１４も、ｐ型ベース領域１３に囲まれるような島状あるいは格子状に形成すればよい。
【００６４】
また、上記実施の形態では、ゲート電極３１は、その一端がバスラインの幹部２３や２４と接続され、他端がバスラインに接していない場合を例として説明したが、図６に示すように、ゲート電極３１は、一端がバスラインの幹部２３又は２４と接続され、他端がバスラインの環状部２２に接続された帯状のポリシリコン膜からなっていてもよい。
この場合には、ゲート絶縁膜３５は、バスラインとの接続点から遠くなるにつれて（すなわち、ゲート電極３１をなす帯状のポリシリコン膜の中点に近づくにつれ）薄くなるようにすればよい。
【００６５】
また、上記の説明では、ゲート絶縁膜３５が、０．１μｍ、０．０８μｍ、０．０６μｍ、０．０４μｍ、０．０２μｍ、と５段階にわけて徐々に薄くなっている場合を例に説明した。しかし、上述したように、これらの数値は一例であり、バスラインの幹部２３又は２４とゲート電極３１との接続点から離れるにつれてゲートのスレッショルド電圧が低くなり、その結果ゲート電圧の伝搬の遅延が相殺され、チャネルが形成されるべき領域の全域がほぼ一斉にオンするような値であれば、ゲート絶縁膜３５の厚みは任意である。ただし、ゲート絶縁膜３５の厚みは、ゲート絶縁膜３５が容易に絶縁破壊に至らないような値であることが望ましい。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、負荷短絡耐量が大きな絶縁ゲート型半導体素子やその製造方法が提供される。
また、本発明によれば、導通すべき部分の一部に電流が集中して流れる状態が生じにくい絶縁ゲート型半導体素子やその製造方法が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の実施の形態にかかるＩＧＢＴの上面の形状を示す平面図であり、図１（ｂ）は図１（ａ）のＩＧＢＴの上面の一部を拡大した平面図である。
【図２】図２（ａ）は図１（ｂ）に示すＩＧＢＴの断面Ａ−Ａを示す断面図であり、図２（ｂ）は図１（ｂ）に示すＩＧＢＴの断面Ｂ−Ｂを示す断面図である。図２（ｃ）は図１（ｂ）に示すＩＧＢＴの断面Ｃ−Ｃを示す断面図である。
【図３】図３（ａ）〜図３（ｃ）は、ＩＧＢＴの製造工程の前半を示す図である。
【図４】図４（ｄ）〜図４（ｆ）は、ＩＧＢＴの製造工程の後半を示す図である。
【図５】図５（ａ）〜図５（ｅ）は、本発明に係るＩＧＢＴのゲート絶縁膜の製造工程の一例を示す図である。
【図６】本発明の変形例の形状を示す平面図である。
【図７】従来のＩＧＢＴの断面の形状を示す断面図である。
【図８】従来のＩＧＢＴの上面の形状を示す平面図である。
【符号の説明】
１０ 半導体基板
１１ ｎ型ベース領域
１２ コレクタ領域
１３ ｐ型ベース領域
２１ ボンディングパッド
２２ バスラインの環状部
２３、２４ バスラインの第１および第２の幹部
３１ ゲート電極
３２ エミッタ電極
３３ コレクタ電極
３４ 層間絶縁膜
３５ ゲート絶縁膜
３６、３７ 開口
３８ フォトレジスト
Claims (5)
- ゲート電極と、
前記ゲート電極に接するゲート絶縁膜と、
半導体からなり、前記ゲート絶縁膜を介してチャネル領域に対向しているチャネル領域と、
半導体からなり、前記チャネル領域の両端に１個ずつ接している２個の半導体領域と、
を備えており、前記チャネル領域が、前記ゲート電極に印加される電圧に応じてチャネルを形成する絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする絶縁ゲート型半導体素子。 - 上面及び下面を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の上面の表面領域に互いに接しないよう２個形成された第２導電型の第２の半導体領域と、各前記第２の半導体領域のそれぞれの表面領域に形成され、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の２個のエミッタをなす第１導電型の第３の半導体領域と、前記第１の半導体領域の下面の表面領域に形成され、前記ＩＧＢＴのコレクタをなす第２導電型の第４の半導体領域と、を備える半導体基板と、
前記半導体基板の上面のうち前記ＩＧＢＴの２個のエミッタに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＩＧＢＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする絶縁ゲート型半導体素子。 - 第１導電型の第１の半導体領域と、前記第１の半導体領域の表面領域に形成され、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソースをなす第２導電型の第２の半導体領域と、前記第１の半導体領域の表面領域に前記第２の半導体領域と接しないように形成され、前記ＭＩＳＦＥＴのドレインをなす第２導電型の第３の半導体領域と、を備える半導体基板と、
前記半導体基板の表面のうち前記ＭＩＳＦＥＴのドレイン及びソースに挟まれた部分を被覆するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されており、前記ＭＩＳＦＥＴのゲートをなすゲート電極と、
を備えている絶縁ゲート型半導体素子であって、
前記ゲート電極は、幹部と、前記幹部から延伸している枝部とより構成されており、
前記ゲート絶縁膜は、ゲート電極の前記幹部から前記枝部が延伸する方向に向かうにつれて薄くなっている、
ことを特徴とする絶縁ゲート型半導体素子。 - 上面及び下面を有する第１導電型の半導体からなる半導体基板の上面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面領域に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２の半導体領域を、互いが接しないように２個形成する工程と、
各前記第２の半導体領域の表面領域に、前記ゲート電極をマスクとして第１導電型の不純物を拡散させることにより、第１導電型の第３の半導体領域を、各前記第２の半導体領域のそれぞれの表面領域に形成する工程と、
前記半導体基板の下面の表面領域に第２導電型の不純物を拡散させることにより、第２導電型の第４の半導体領域を形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする絶縁ゲート型半導体素子の製造方法。 - 第１導電型の半導体からなる半導体基板の表面に、絶縁体からなる絶縁層を形成する絶縁膜形成工程と、
前記絶縁層上に導体層を形成し、当該絶縁層及び当該導体層をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する電極形成工程と、
前記半導体基板の表面に、前記ゲート電極をマスクとして第２導電型の不純物を拡散させることにより、第２導電型の第２及び第３の半導体領域を、互いが接しないように形成する工程と、
を含む絶縁ゲート型半導体素子の製造方法であって、
前記絶縁膜形成工程で、前記絶縁層は、前記半導体基板の表面に沿って一定方向に向かうにつれて厚みが減少するように形成され、
前記電極形成工程で、前記ゲート電極は、幹部と、前記幹部から、前記絶縁層の厚みが減少する方向に延伸している枝部とを有するように形成される、
ことを特徴とする絶縁ゲート型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313258A JP4400035B2 (ja) | 2002-10-28 | 2002-10-28 | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313258A JP4400035B2 (ja) | 2002-10-28 | 2002-10-28 | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004152806A true JP2004152806A (ja) | 2004-05-27 |
| JP4400035B2 JP4400035B2 (ja) | 2010-01-20 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002313258A Expired - Fee Related JP4400035B2 (ja) | 2002-10-28 | 2002-10-28 | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4400035B2 (ja) |
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|---|---|---|---|---|
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010165974A (ja) * | 2009-01-19 | 2010-07-29 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2012089565A (ja) * | 2010-10-15 | 2012-05-10 | Honda Motor Co Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103258848B (zh) * | 2013-05-13 | 2015-06-17 | 电子科技大学 | 一种具有正温度系数发射极镇流电阻的igbt器件 |
-
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|---|---|---|---|---|
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010165974A (ja) * | 2009-01-19 | 2010-07-29 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2012089565A (ja) * | 2010-10-15 | 2012-05-10 | Honda Motor Co Ltd | 半導体装置 |
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|---|---|
| JP4400035B2 (ja) | 2010-01-20 |
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051003 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090331 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| R150 | Certificate of patent or registration of utility model |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091019 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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