JPS6159540B2 - - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 74
- 239000004065 semiconductor Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 31
- 230000005669 field effect Effects 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 description 58
- 239000010703 silicon Substances 0.000 description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 57
- 230000015556 catabolic process Effects 0.000 description 45
- 230000005684 electric field Effects 0.000 description 28
- 229910052782 aluminium Inorganic materials 0.000 description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 239000008186 active pharmaceutical agent Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 1
- 239000005041 Mylar™ Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 101150068246 V-MOS gene Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Description
この発明は絶縁ゲート電界効果型半導体装置、
特に大電力用の絶縁ゲート電界効果トランジスタ
（以下IGFETと称する）に関する。 一般にMOS（Metal Oxide Semiconductor）
FETと称されているIGFETは今まで主に10〜
20V以下の低電圧、数mA以下の小電流のスイツ
チング素子として電卓等のためのLSIに使われて
いた。 しかしながら、以下にのべる本発明者等の研究
の結果、IGFETはこのような今までの低電圧、
小電流の用途のみでなく、むしろ高電圧、大電流
の用途にも適用されることが望ましいことがわか
つた。 例えば、IGFETは、比較的大きいドレイン電
流においてこのドレイン電流が負の温度係数を持
ち、バイポーラトランジスタのコレクタ電流のよ
うに正の温度係数を持たないで、電極に流れる電
流によつて大きい半導体ペレツト上に電位差が生
じても電流集中現象が起らない。したがつて、熱
暴走による破壊が発生しにくい。IGFETは高入
力インピーダンスであり、しかもドレイン電流が
ゲート・ソース間電圧の自乗に比例し、高次の成
分をほとんどもたない。したがつてIGFETはバ
イポーラトランジスタに比較しより高電力利得で
あり、しかもより低歪率の特性を示すことが判つ
た。 またIGFETは、ドレイン電圧対ドレイン電流
特性が飽和特性、いわゆる五極管特性を示すの
で、ドレイン電流が非飽和特性を示す縦型電界効
果トランジスタよりも電源電圧の変動に対し良好
な特性を示す。IGFETは、ゲート・ソース遮断
電圧の値及び範囲を接合型電界効果トランジスタ
よりもはるかに自由に選択できる。また、ゲート
電圧、ドレイン電圧等の変動に対するゲート・ソ
ース間容量の変動及びゲート・ドレイン間容量の
変動は、接合型電界効果トランジスタよりも少な
いことが判つた。 この発明の一つの目的は高耐圧のIGFETを得
ることにある。 この発明の他の目的は大電流を制御できる
IGFETを得ることにある。 この発明の他の目的は、高耐圧、大電流の、す
なわち大電力のIGFETを得ることにある。 この発明の他の目的は最適化された特性の
IGFETを得ることにある。 この発明の他の目的は音響用電力増幅回路装置
に適するIGFETを得ることにある。 この発明の他の目的は小型化された半導体チツ
プにつくられるIGFETを得ることにある。 この発明の他の目的は電流容量が増加した
IGFETを得ることにある。 この発明の他の目的は破壊強度の大きい
IGFETを得ることにある。 この発明の他の目的は半導体チツプ上の配線が
簡単なIGFETを得ることにある。 この発明の他の目的は特性の安定なIGFETを
得ることにある。 この発明の他の目的はドレイン容量が小さくさ
れたIGFETを得ることにある。 この発明の他の目的は適切な保護素子を有する
IGFETを得ることにある。 この発明の他の目的はIGFETに適する製造法
を得ることにある。 この発明の他の目的はばらつきの小さい
IGFETを得ることにある。 この発明の他の目的は組立の簡単なIGFETを
得ることにある。 この発明の他の目的はバイアス回路を簡素化し
得るIGFETを得ることにある。 この発明の他の目的はペア特性の優れた相補構
成のIGFETを得ることにある。 この発明の他の目的は、互いに耐圧、電流、相
互コンダクタンス等の電気的特性の揃つたＮチヤ
ネル、Ｐチヤネル型IGFETを得ることにある。 この発明の他の目的はソースフオロワ回路に適
するIGFETを得ることにある。 この発明の他の目的は優れた電気的特性を有し
かつ回路構成の比較的簡単な音響用高出力装置を
提供することにある。 この発明の他の目的は実装に便利なIGFETを
得ることにある。 上記した種々のこの発明の目的及び更に他の目
的は以下の説明及び図面から明らかとなるであろ
う。 本発明に従えば、ゲート電極端における電界の
集中を防ぎ、これによつて高耐圧化を図るため
に、オフセツトゲート構造が用いられる。 第１図はオフセツトゲート構造のＰチヤネルエ
ンハンスメント型IGFETの断面図を示す。同図
において、１はＮ型シリコン基板、２はＰ型ソー
ス領域、３はＰ型ドレイン中間領域、４はドレイ
ン中間領域に接続する高抵抗領域いわゆるオフセ
ツトゲート領域、５は電極９に接続するための高
不純物濃度のＰ型ドレイン領域、６はシリコン酸
化膜、７は薄いゲート絶縁膜を介してソース、ド
レイン領域間のシリコン基板１の表面すなわちチ
ヤンネル領域上に形成された例えば多結晶シリコ
ンから成るゲート電極、８は酸化膜６に設けられ
た孔を介してソース領域２に接触する金属例えば
アルミニウムから成るソース電極、９は酸化膜６
に設けられた孔を介してドレイン領域５に接触す
るドレイン電極である。なお、ゲート電極７は酸
化膜６の厚い部分の上に延びており、その部分で
このゲート電極を覆つている酸化膜に設けられた
孔を介してアルミニウム電極が接触している。 第１図で、シリコン基板は比抵抗５Ωcm、ドレ
イン中間領域３はＰ型不純物濃度５×1016／cm3で
ある。高比抵抗領域４は例えばＰ型不純物のイオ
ン打込技術により形成され、ソース領域２とドレ
イン領域５は例えば不純物選択拡散技術により形
成される。 ゲートシリコン酸化膜の厚さは例えば約1300Å
とされ、ゲート電極長ＬCは８μｍとされる。 この構造のIGFETはＶ―MOS、DSAMOSと称
されている周知のIGFETより少ない製造工程で
精度良くつくることができる。 第１図のIGFETにおいてソース・ドレイン間
耐圧が、高比抵抗領域４をつくるための不純物の
イオン打込量によつて再現性よく変ることが認め
られた。不純物イオン打込み量とソース・ドレイ
ン間耐圧との関係を第６図の曲線Ａに示す。同図
より明らかなようにドレイン耐圧はピーク値を持
つている。このピーク特性は、不純物イオン打込
み量が少ない場合、高比抵抗領域４の比抵抗が高
いので、半導体中での電界集中が第１図のドレイ
ン領域３の端部Ａに起ること、不純物イオンの打
込み量を適正値よりも更に増加させていつた場
合、高比抵抗領域４での電界緩和効果が減少し、
電界集中が第１図Ｂで示す上記高比抵抗領域４の
端で起ることとして説明される。 第１図のオフセツトゲート構造のIGFETはま
た高比抵抗半導体領域４への不純物イオン打込み
量の変化によつて単位ゲート幅当りの許容ドレイ
ン電流が変化することが認められた。第６図の曲
線Ｃに不純物イオン打込み量と許容ドレイン電流
との関係を示す。許容ドレイン電流はイオン打込
み量の増加とともに増加する。この許容ドレイン
電流は、高比抵抗領域４の抵抗によつて制限され
るとして説明される。したがつて不純物イオンの
打込み量を増加させれば、高比抵抗領域４の抵抗
が減小するので、上記許容ドレイン電流が増加す
る。 第１図のIGFETは更に、所定ドレイン耐圧に
おいて許容ドレイン電流が、オフセツトゲート長
ＬReffによつて再現性よくかわることが認められ
た。第４図の曲線ＡないしＦにオフセツトゲート
（高比抵抗領域４）をエネルギー80KeVの硼素イ
オン打込みで形成し、この打込み量を０ないし
1013個／cm2の範囲で変えていつたときに得られた
単位ゲート幅当りの許容ドレイン電流ＩDuとオフ
セツトゲート長ＬReffとの関係を示す。ここで第
１図のIGFETにおいて、ゲート幅はソース領域
２と高比抵抗領域４との対向した部分の長さとし
て決められる。 なお、第４図の曲線Ａ及びＢはオフセツトゲー
ト長ＬReffが負のとき、すなわち、ドレイン中間
領域３の端部がゲート電極７の下に延びている場
合でもドレイン耐圧50V乃至100Vが得られること
を示している。 第４図曲線ＡないしＦより、オフセツトゲート
構造のIGFETはそれぞれの所定ドレイン・ソー
ス間耐圧において、単位ゲート幅当りの許容ドレ
イン電流がオフセツトゲート長ＬReffの変化に併
つてそれぞれ最大値を持つことが明らかである。 第１図のIGFETについて第４図曲線Ａないし
Ｆで示した特性に従うと、それぞれのドレイン・
ゲート間耐圧において、単位ゲート幅当りの許容
ドレイン電流値が最大値の近傍となるようオフセ
ツトゲート長ＬReffの範囲を選ぶことができ、し
たがつてこのとき必要とするドレイン電流を流す
ためのゲート幅が最小にできることが判つた。 通常、IGFETにおいて必要なゲート幅を得る
ために半導体チツプに半導体の加工技術上の制約
から決まる面積を必要とするのであり、上記ゲー
ト幅の最小化は小面積の半導体チツプ上にドレイ
ン電流及びドレイン耐圧の大きいIGFETを作れ
ることを示している。したがつて第４図のＡない
しＦで示した特性はかなり重要である。 第４図の等ドレイン耐圧特性において傾斜が急
な部分は、オフセツトゲート長ＬReffが製造技術
上若干変動しても単位ゲート幅の許容ドレイン電
流が大きく変るので、この部分内にオフセツトゲ
ート長を選択することは望ましくない。また、オ
フセツトゲートＬReffを長くする場合、素子に必
要な幅が増加するので望ましくない。このような
考慮のもとで、さらに、IGFETの許容ドレイン
電流は、第４図の最大許容ドレイン電流値から90
％以内に入ることが製造歩留り等の経済的見地か
ら必要である。したがつて、第１図に示したよう
なIGFETのオフセツトゲート長は、ドレイン耐
圧100Vの場合１ないし13μｍに、150Vの場合３
ないし14μｍに、200Vの場合６ないし18μｍ
に、250Vの場合12ないし23μｍに、300Vの場合
19ないし25μｍに選択されることが必要である。
上記電圧以外の中間の電圧においては上記各電圧
間で許されるオフセツトゲート長の範囲をこの中
間電圧で比例配分すれば良い。 第５図は、第１図のＰチヤンネルIGFETと逆
導電型で、第１図のIGFETと基板比抵抗、領域
２，３，５の不純物濃度及びゲート酸化膜厚さ等
の寸法が同じとされたＮチヤンネルIGFET（図
示しない）について求めた第４図と同様な特性を
示す。ＮチヤンネルIGFETの場合、Ｐチヤンネ
ルIGFETに対し単位ゲート幅における許容ドレ
イン電流の最大値がほぼ2.4倍大きくなつている
ことがわかつた。 第５図より明らかなように、Ｎチヤンネル
IGFETの場合、前記ＰチヤンネルIGFETと同様
な考慮のもとで最適なオフセツトゲート長は、ド
レイン耐圧100Vの場合２ないし11μｍに、150V
の場合４ないし15μｍに、200Vの場合７ないし
14μｍに、250Vの場合10ないし16μｍに、280V
の場合17ないし26μｍに選ばれる必要が有ること
がわかつた。 第１図のIGFETと同様なIGFETを種々実験し
た結果、第２図のようにソース電極８を高比抵抗
領域４上までに延長すると、高比抵抗領域４を形
成するための不純物イオン打込み量によるドレイ
ン耐圧特性が変化することが認められた。第６図
曲線Ｂは、第２図の構造のIGFETについての不
純物イオン打込み量とドレイン耐圧との関係を示
す。第２図のIGFETの場合、第６図曲線Ｂ，Ｃ
より明らかなように、ドレイン耐圧曲線が許容ド
レイン電流の大きい方向に移動する。このドレイ
ン耐圧曲線の移動により、第４図の特性曲線Ａな
いしＦは図示しないが全体として許容ドレイン電
流がソース電極端の位置により30％ないし50％大
きい方向に移動した。ＮチヤンネルIGFETに対
する第５図の特性曲線も同様に移動した。第２図
のIGFETは、その結果、第１図のIGFETよりも
さらに小さい半導体チツプに形成されても高電
圧、大電流を制御できることが明らかとなつた。
このドレイン耐圧特性曲線の移動は後で第２２図
及び第２４図を使用して説明するように、ソース
電極８の部分８′における電界緩和効果として説
明される。 第１図及び第２図のIGFETのドレイン・ソー
ス間電圧・ドレイン電流特性において、ブレーク
ダウン電圧を越えるとドレイン・ソース間耐圧が
低下しかつドレイン電流が増加するといういわゆ
る負性抵抗特性を示す。この負性抵抗は低電圧小
電流用のIGFETでも認められたが、この負性抵
抗によりIGFETが破壊してしまうことはなかつ
た。これに対し特に高耐圧IGFETでは、印加電
圧が高いため、一度負性抵抗領域に入ると大電流
が流れてそのIGFETが破壊してしまつた。 この負性抵抗現象は以下のように説明される。
Ｎチヤンネル型IGFETを例にとると、先ず、第
７図に示すように、ソース領域２、基板１及びド
レイン領域３，４から成る寄生バイポーラ・ラテ
ラル・NPNトランジスタが構成される。ゲート
電極７の近傍の高比抵抗領域４にアバランシエ増
倍が生じると、発生した正孔電流は基板１に
流れて基板１に存在する抵抗Ｒsubに電圧を発
生させる。そのため基板１の電位はソース領域２
の電位よりも高くなり、ソース領域２から基板
１へ電子の注入が起る。この注入電子が再びゲー
ト電極７の近傍の高電界中でアバランシエ増倍を
起すと第７図図示のないしが第９図にブロツ
クで示したように正帰還ループを構成する。その
結果負性抵抗を生ずる。 なお、Ｐチヤンネル型IGFETでは、ソース領
域２から基板１に注入されるキヤリヤが電子より
もイオン化率の小さい正孔なので上記正帰還ルー
プが生じ難い。したがつてＰチヤンネル型
IGFETよりも負性抵抗が生じにくい。 負性抵抗の発生を押えるためには、１つの方法
はソースから注入されたキヤリヤによるアバラン
シエ増倍が起きないように電界を弱くすることで
ある。 第８図は半導体表面に沿つての電界強度を低く
するために、高比抵抗領域４の長さを長くした場
合のモデル図である。この場合ゲート電極７の近
傍での電界強度が低くなるので、この部分でのア
バランシエ増倍が発生しなくなる。その結果負性
抵抗が生じにくくなる。 第１０図及び１１図は、第２図のIGFETをモ
デル化した上での半導体内の電界強度分布の解析
結果を示している。図中数字１ないし５は等電位
線を示している。数字は最も電界強度が大きい
場所を示し、数字は次に電界強度が大きくなつ
ている場所を示す。第１０図は高比抵抗領域の長
さが短い場合、第１１図は高比抵抗領域の長さが
長い場合を示している。第１０図と第１１図とを
比較すれば明らかなように、高比抵抗領域の長さ
が短い場合、表面付近での電界強度が強く、逆に
長い場合は表面電界が緩和され、むしろ半導体内
部での電界が強くなつている。 第３図は、ドレイン電極９が酸化膜６を介して
比較的低比抵抗のドレイン中間領域３上を越え、
高比抵抗領域４上にまで延びている例を示す。こ
の例では、ドレイン電極９の延長部分９′によ
り、ドレイン中間領域３の表面での電界集中が緩
和される。したがつて、ドレイン中間領域と高比
抵抗領域との接続部分で電界集中することがなく
なる。その結果、ドレイン耐圧がドレイン領域３
と基板１との間のPN接合によつて決まるように
なり、半導体表面での電界集中によらなくなる。
このように、アバランシエ増倍が半導体内部で起
るので、ソースから注入されたキヤリアはアバラ
ンシエ増倍に関係しなくなる。 また、第３図のIGFETはシリコン基板として
低比抵抗基板１′上に高比抵抗領域１を設けたも
のを使用しているので、基板電極１０とドレイン
領域間の基板抵抗が低くされ、基板に流れる電流
による基板電位の上昇が低くおさえられる。その
結果、ソース領域２と基板１との間のPN接合が
順方向バイアスされにくくなる。なお、第３図の
ようにソース領域の一部に高比抵抗領域４と同時
に形成される領域２′を採用する場合は製造プロ
セスが簡単化され、またゲート電極７の長さが短
い場合でも歩留り良く製造できる。 第１２図ないし第１５図に高耐圧、大電流用の
IGFETを説明するための平面図及び平面展開図
を示す。 第１２図はＮ型シリコン基板１に形成されたＰ
型ソース領域２、Ｐ型ドレイン領域３、保護ダイ
オード領域１１のパターンを示す。後で説明する
ソース、ドレイン、ゲート電極パツドのための領
域Ｓ，Ｄ，Ｇを除いてソース領域２、ドレイン領
域３が形成されており、これら領域２，３はスト
ライプ状に交互に配置されている。ソース領域、
ドレイン領域が図示のストライプ形状にされてい
ることにより小さい半導体基板１上にゲート幅の
大きいIGFETを得ることができる。 ソース領域２の一本一本が独立しているのに対
し、ドレイン領域３はそれぞれの一幅がドレイン
領域３１により共通とされている。 第１３図はポリシリコンから成るゲート電極の
パターンを示す。このポリシリコン層はシリコン
酸化膜６１上に配置される。ゲート電極７は第１
２図のソース領域２とドレイン領域３との間に露
出するシリコン基板表面を覆うようなパターンと
され、それぞれの一端はポリシリコンからなるゲ
ートバスライン７１又は７２に接続される。ゲー
トバスライン７１，７２はそれぞれポリシリコン
から成る電極取出部７３，７４に接続されてい
る。 第１４図はシリコン酸化膜６２上に形成された
ソース電極、ドレイン電極及びゲート電極のパタ
ーンを示す。これら電極はアルミニウムから成
り、ソース電極はシリコン酸化膜６２の孔（図示
しない）の部分でソース領域と接触する複数の部
分８とこれら部分８の相互を接続するソースバス
ライン部分８１ないし８４とソースボンデイング
パツド部分８５とから成る。ドレイン電極はシリ
コン酸化膜６２の孔（図示しない）の部分でドレ
イン領域に接触する部分９とこれら部分９を共通
接続するボンデイングパツド部分９１とから成
る。ゲート電極は前記ポリシリコンに接触する部
分１２０，１２１をそれぞれ有するゲートバスラ
イン１２２，１２４とゲートバスライン１２３及
びゲートボンデイングパツド部１２とからなる。 第１５図はＰ型シリコン基板１上にポリシリコ
ン層とアルミニウム配線層とが重ねられた状態を
示す平面展開図である。前述のように、ソース電
極８はシリコン酸化膜６１の孔２０及びシリコン
酸化膜６２の孔２１の部分でソース領域２と抵抗
接触する。ドレイン電極９はシリコン酸化膜６１
の孔３０とシリコン酸化膜６２の孔３１の部分で
ドレイン領域３と抵抗接触する。 第１５図に示したIGFETはシリコン基板１に
対し高電位となるドレイン電極がソース電極に囲
まれてシリコン基板の中央部に配置されており、
シリコン基板１の周辺から望ましくないイオン等
が移動しようとしても、先ず使用上基板との電位
差がほとんど無いソース電極によつて防げられ
る。その結果、シリコン表面に望ましくないイオ
ンが影響することが少なく、比較的高い安定性を
示す。 第１８図は第１５図のIGFETのＣ―Ｃ視断面
を示し、第１９図は第５図のＤ―Ｄ視断面を示
す。 第１８図及び第１９図で、ドレイン領域は前記
した第１図ないし第３図と同様にドレイン電極に
接触する高不純物濃度のＰ型領域５、この高濃度
Ｐ型領域５を取りまく中不純物濃度Ｐ型ドレイン
中間領域３及び低不純物濃度Ｐ型オフセツトゲー
ト領域４から成る。ドレイン電極を共通接続する
ドレインボンデイングパツド用電極９１はシリコ
ン酸化膜６１上に配置されており、この電極９１
の下方にはドレイン領域が形成されていない。許
容ドレイン電流を増加させるためには前記のよう
にゲート幅を広くしなければならないので、この
場合はドレインボンデイングパツド用電極９１の
下方にも第１５図のソース領域とドレイン領域を
延長して設けることが可能である。しかしなが
ら、ドレインに接続された電極又はドレインとほ
ぼ等電位の電極がゲート電極上及び能動領域上を
横切る構成とすると、ドレイン耐圧が低下してし
まうことに注意してほしい。 耐圧低下についての理解を容易にするために、
第４５図の部分平面図とこの第４５図のＡ―Ａ視
断面を示すIGFETと第１５図に示したIGFETと
を対比して説明する。第４５図及び第４６図で示
したIGFETはドレイン領域３とソース領域２と
がチエツカーフラグのように縦方向と横方向にそ
れぞれ交互に配置され、ゲート電極７がゲート酸
化膜を介してソース領域２とドレイン領域３との
間のシリコン基板１表面を覆つている。複数のソ
ース電極８と複数のドレイン電極が交互にかつ平
行に酸化膜６上に延びており、これらは酸化膜６
に設けられたコンタクト孔１０と１１の部分でそ
れぞれソース領域２とドレイン領域に接触してい
る。第４５図、第４６図においてゲート電極７が
メツシユ形状となつているのでこのIGFETを横
型メツシユIGFETと称する。これに対し、第１
２図ないし第１５図においてはゲート電極がスト
ライプ状となつているのでこのIGFETを横型ス
トライプIGFETと称する。 同一シリコン基板上に同時につくられた同一不
純物濃度のソース領域、ドレイン領域と同一のゲ
ート長及びオフセツトゲート長の横型メツシユ
IGFETと横型ストライプIGFETとのドレイン・
ソース間ブレークダウン電圧分布を第２０図に示
す。同図によれば、横型メツシユIGFETは横型
ストライプIGFETのほゞ半分の耐圧しかないこ
とがわかる。この２種のトランジスタの特性の違
いは次のように説明される。 先ず、横型メツシユIGFETは第４５図、第４
６図から明らかなように、ドレイン電極９がゲー
ト電極７上にまで達する部分を持つている。これ
に対し、横型ストライプIGFETは、例えば第１
２図ないし第１５図から明らかなように、ソース
電極８がゲート電極７上を越えて高比抵抗領域、
すなわちオフセツトゲート領域上まで達してい
る。 そこで、ソース電極、ドレイン電極の配置の違
う第２１図と第２２図のIGFETについて半導体
基板表面に沿つての電界強度を解析した結果を第
２３図と第２４図に示す。第２１図に示したよう
なドレイン電極がゲート電極上にまで延長する
IGFETは第２３図の電界強度曲線から、オフセ
ツトゲート領域側のゲート電極端の近傍で電界強
度のピークが現われ、例えば印加電圧100Vで電
界強度が400KV／cmにもなることがわかつた。こ
れは降伏臨界電界300ないし500KV／cmと同程度
の値である。これに対し、第２２図で示したソー
ス電極がオフセツトゲート領域上までに延びた
IGFETは第２４図から、半導体表面に沿う電界
強度は、印加電圧100Vで220KV／cm程度にしか
ならないことがわかつた。 したがつて前述のように、許容ドレイン電流を
大きくするためにドレインボンデイングパツド用
電極９１の下方にソース、ドレイン、ゲート領域
を延長する場合は、この電極９１のフイールド効
果によつてこの延長部分のドレイン耐圧が低下す
る。ドレイン領域の一部分の耐圧低下が完成され
るIGFETの耐圧を決めてしまうので、高耐圧を
必要とする場合、上記延長部分を設けるIGFET
は望ましくない。 ドレインボンデイングパツド用電極９１の下方
のシリコン基板１の表面にドレイン領域３を延長
することは可能であるが、ドレイン接合容量が増
加する。第１８図、第１９図のように電極９１の
下方にドレイン領域を設けない構成はドレイン耐
圧の低下を防ぎ、またドレイン接合容量を低下さ
せる。 第１２図ないし第１５図、第１８図および第１
９図に示したIGFETは、ドレイン電極がシリコ
ン基板１の中央に配置され、その周囲にゲート電
極が配置されている。この配置によると、ドレイ
ン電極がゲート電極上にまで延長したり、ゲート
電極の近傍の能動領域上にまで延長したりするこ
とを防ぐことができるので、ドレイン電極による
前記の望ましくないフイールドプレート効果を無
くすることができる。この第１２図等で示した横
型ストライプIGFETは横型メツシユIGFETより
も耐圧特性上有利である。 複数のゲート電極７は、第１３図について前述
したようにシリコン基板平面の上下の２個のバス
ライン７１及び７２にそれぞれ接続されている。
ゲート電極が図示のようにシリコンから成る場
合、金属に比べ比較的大きいゲート抵抗となる
が、上記のゲートバスラインの採用により、ゲー
ト電極がゲート幅に対応したただ一本となつてし
まうことを防ぐ。ゲートバスラインの採用により
ゲート電極を図示のように複数に分割でき、その
結果必要とする特性に対し実質的に無視し得るゲ
ート抵抗とすることができる。 ポリシリコンから成るバスライン７１及び７２
はアルミニウムから成るバスライン１２２，１２
３及び１２４によつて共通接続されている。この
構成はポリシリコンに対しアルミニウムが著るし
く低い抵抗値を示すこと、従つてアルミニウムか
ら成るバスラインの幅をシリコンから成るバスラ
インに比べ狭くできるという事により、バスライ
ンをシリコンのみによつて形成し、このバスライ
ンをシリコン基板主面の全周に配置し、このシリ
コンバスラインにアルミニウム電極を接触させる
場合よりもシリコン基板の面積を減小できる事、
及びアルミニウム、シリコンバスラインとシリコ
ン基板との対向面積を減少することができ、ゲー
ト入力容量を減少できるという事により有利とな
る。 第１５図のポリシリコン電極取出部７３とアル
ミニウムゲートバスライン１２２との接続をより
わかりやすくするために、同図のＡ―Ａ視断面及
びＢ―Ｂ視断面をそれぞれ第１６図及び第１７図
に示した。ポリシリコンゲート技術によつてゲー
ト電極７とソース電極８とはそれぞれ異なつた層
を構成する酸化膜上に配置され、ゲートバスライ
ン７１，７２、ゲート電極取出部７３，７４とア
ルミニウムソースバスライン８１，８２もそれぞ
れ異なつた層上に配置されている。この構成によ
り、アルミニウムゲートバスライン１２２は、シ
リコン基板表面の周囲において、ソースバスライ
ン８１の下方を横切るポリシリコンゲート電極取
出部７３に接続される。 アルミニウムゲートバスライン１２２，１２３
及び１２４をシリコン基板表面の周囲に配置する
ことによりこのバスラインに接続するゲートボン
デイングパツド電極の外側にソース電極等のいか
なる電極も配置されていない。この構成は後で説
明するように、ボンデイングパツドにコネクタを
接続する場合、このコネクタによる電極間の短絡
を防止する。 上記のいわゆるクロス配線技術によりアルミニ
ウムゲートバスラインをソースバスラインの外側
に設ける構成は、ソース電極及びソースバスライ
ンがシリコン基板表面の中央部に向つて延びるの
を妨げない。この制限の除去により、第１５図、
第１８図及び第１９図からわかるように、中程度
の不純物濃度のドレイン領域３の全周囲に設けら
れた高比抵抗領域４上にはソース電極８及びソー
スバスライン８１ないし８４が配置できるように
なる。この配置より第２２図、第２４図を使つて
説明したように、ソース電極及びソースバスライ
ンによつて望ましいフイールドプレート効果が作
用するので、第１５図のIGFETは高いドレイン
耐圧が得られる。 第１５図の保護ダイオードについて拡大平面図
を第２５図に示し、第２５図のＥ―Ｅ視断面を第
２６図に示す。 この保護ダイオードはＮ型シリコン基板１に形
成された複数のＰ型領域１２と、このＰ型領域１
２の周囲表面とシリコン基板１の表面との両方に
またがつて形成された高不純物濃度の格子状のＮ
型領域１３と、このＮ型領域１３から所定距離へ
だててＰ型領域１２のそれぞれの表面に設けられ
た高不純物濃度のＮ型領域１１とにより構成され
る。それぞれのＮ型領域１２には、ゲートバスラ
イン１２２と接続するアルミニウム電極１１０が
酸化膜６に設けられた孔１１１の部分で抵抗接触
し、格子状のＮ型領域１３にはソースバスライン
８１と接続するアルミニウム電極８６が酸化膜６
に設けられた孔１３０の部分で抵抗接触してい
る。 この保護ダイオードは、Ｎ型領域１３とＰ型領
域１２との間のPN接合と、Ｐ型領域１２とＮ型
領域１１との間のPN接合により構成された互い
逆方向に直列接続された実質的に２個のダイオー
ドにより構成される。 保護ダイオードが上記のようにゲート電極とソ
ース電極との間に接続されるので、ゲート電極に
加わる異常に高い正又は負の電圧は上記PN接合
のいずれか一方の降伏電圧に制限される。その結
果、異常な電圧が非常に薄いゲート絶縁膜に加わ
ることによつてこのゲート絶縁膜が破壊してしま
うことを防ぐ。 ゲート絶縁膜の高電圧に対する保護を充分なも
のとするためには、上記降伏時許容ダイオード電
流を大きくすることが必要である。この大きい許
容ダイオード電流によつて保護ダイオード自体が
破壊してしまうことを防ぐことができる。上記保
護ダイオードにおいてPN接合の降伏がシリコン
表面の近くで起るので、電流容量はPN接合の実
効の周辺長に比例する。第２５図及び第２６図の
ように、実質的に直線状の平面パターンを有する
Ｎ型領域１１とこのＮ型領域を囲むＰ型領域１２
とＮ型領域１３で囲まれた構成の単位の保護ダイ
オードを並列接続する構成は小さい面積で大きな
実効周辺長とすることができる。第２５図及び第
２６図の保護ダイオードは、上記のように単位の
保護ダイオードが実質的に独立した構成とされて
いるのでこの単位の保護ダイオード相互の寸法及
び不純物濃度分布を良くそろえることができ、降
伏特性をそろえることができる。これにより、過
大電流による破壊に対し強いものとなる。また保
護ダイオードが単位の集合であるので、許容電流
を変更する場合、所定の単位ダイオードへの布線
を中止することなどにより簡単に行なえる。 もちろん若干のアンバランスが許されるなら、
複数のＰ型領域１２は連続した１つのＰ型領域と
して形成しても良い。この場合でもＮ型領域１３
を以前のまま格子状平面パターンとしておくこと
により降伏時のPN接合の実効周辺長は小さくな
らない。 第２５図及び第２６図の保護ダイオードは変形
可能であり、変形例の平面図を第４７図に示し、
そのＡ―Ａ断面を第４８図に示す。この保護ダイ
オードはソースバスライン８１に接続するＮ型領
域１３がＮ型シリコン基板１から離されてＰ型領
域１２内に形成されている。Ｐ型領域１２の表面
端部には格子状のＮ型領域１４が形成されてい
る。この例ではソースバスライン８１はＮ型領域
を介してシリコン基板に接続されていない。した
がつてソースバスラインはシリコン基板に対し電
気的にフローテイング状態にある。この例ではゲ
ート電極・ソース電極間に加わる異常な電圧に対
し、Ｎ型領域１３とＰ型領域との間のPN接合又
はＮ型領域１１とＰ型領域との間のPN接合が降
伏する。これに対し、ゲート電極とシリコン基板
との間に加わる異常な電圧に対してはＮ型領域１
１とＰ型領域１２との間のPN接合又はＮ型領域
１４とＰ型領域１２との間のPN接合が降伏す
る。この例はＮ型領域１１と１３は平行配置であ
り、同じ形状とすることができるので、それらの
実効周辺長が同じであり、ソース・ゲート間に加
わる正負の異常電圧に対し絶対値で同じ許容電流
を示す。 第１５図のシリコン基板は放熱板に付けられ
る。第３８図はIGFETが形成されたシリコン基
板１をTO―３型ステムに取付けた斜視図を示
す。同図においてシリコン基板１は周知のろう付
技術により金属ヘツダ２０１に取り付けられる。
ドレインボンデイングパツド電極には超音波ボン
デイング技術によりアルミニウム線２０６の一端
が接続される。このアルミニウム線２０６の他端
はヘツダ２０１にガラスによつて固定されたリー
ド線２０２の平坦な頭部に同じ超音波ボンデイン
グ技術により接続される。ゲートボンデイングパ
ツド電極はアルミニウム線２０８の一端に接続さ
れ、このアルミニウム線２０８の他端はヘツダ２
０１にガラス２０５によつて固定されたリード線
２０２の平坦な頭部に接続される。この例では、
ヘツダ２０１がIGFETのためのソース端子とさ
れる。この場合第２５図及び第２６図から明らか
なように、ソース電極はＮ型領域１３を介してＮ
型シリコン基板１に接続されている。このように
ソース電極とシリコン基板１とがこのシリコン基
板上において短絡されているので、ソース電極と
シリコン基板は同電位となり得る。しかしなが
ら、シリコン基板が無視し得ない抵抗を持つてい
ること及び保護ダイオードのための領域からシリ
コン基板に流せる電流が制限されていることによ
り、この例では、ソースボンデイングパツド電極
がヘツダ２０１に接続される。すなわちソースボ
ンデイングパツド電極はアルミニウム線２０７に
よりヘツダ２０１に接続される。上記アルミニウ
ム線接続後、図示しないがヘツダ２０１に金属キ
ヤツプが固定され、IGFETが完成する。 第１５図のIGFETはシリコンゲートによるセ
ルフアライメント技術によつて製造される。各製
造工程におけるシリコン基板の断面を第２７ない
し第３４図に示す。なお、以下の説明はＰチヤン
ネル型IGFETの製造について行なう。 先ず、第２７図のように比抵抗５Ωcm、厚さ
300μｍ、で主面が（100）面とされたＮ型シリコ
ン基板１を用意し、周知の熱酸化技術によりその
表面に厚さ5000Åのシリコン熱酸化膜６を形成す
る。 次に第２８図のように酸化膜６にホトエツチン
グ技術により孔をあけ、シリコン基板表面を露出
させ、この露出表面にＰ型不純物としての硼素を
100KeV、３×1013個／cm2となるようイオン打込
みし、その後1200℃で酸化性雰囲気中において上
記硼素を以延ばし拡散し、厚さ7.4μｍのＰ型領
域１２と３を形成する。このＰ型領域はイオン打
込み技術により不純物が正確に規定された高比抵
抗領域である。Ｐ型領域１２は後に保護ダイオー
ドのための領域とされ、Ｐ型領域３はドレイン中
間領域とされる。 次に第２９図のように、保護ダイオードを形成
する部分及びソース領域、ドレイン領域及びチヤ
ンネル領域とされる部分上の酸化膜を選択エツチ
ング技術により除去し、露出シリコン表面に熱酸
化技術によつて厚さ1300Åの熱酸化膜を形成す
る。その後モノシランを使用した化学蒸着法によ
つて厚さ0.5μｍのポリシリコン層を形成し、次
いでこのポリシリコンに30KeV、２×1014／cm2の
条件で不純物としての硼素をイオン打込みする。
上記ポリシリコン層に対する硼素のイオン打込み
は後の製造工程においてこのポリシリコン層の全
面に充分な量でかつ均一に不純物が導入されない
ので、不純物量及び均一性を補償するために行な
われる。このイオン打込みによりポリシリコン層
は後におけるゲート電極及びゲートバスラインと
して充分低抵抗のものとなる。このイオン打込み
技術により、ポリシリコン層は全面において他の
ドープ技術よりもその表面部に均一に硼素が導入
され、その結果、同一シリコン基板内において完
成されるIGFETのしきい値電圧の局部的変化が
無くなる。 次に第３０図のようにゲート電極及びゲートバ
スラインとされる部分を除いて上記ポリシリコン
層を選択エツチング除去し、次いで上記ポリシリ
コン除去表面に80KeV、2.5×1012個／cm2の条件
で硼素をイオン打込みする。このとき、上記ポリ
シリコン層及び厚い酸化膜がイオン打込みのマス
クとなるので図示のようにシリコン基板表面に低
不純物濃度のＰ型領域が形成される。このとき形
成されたドレイン中間領域３と連続する領域４は
オフセツトゲート領域とされる。 次いで第３１図に示すようにポリシリコン層の
表面を含むシリコン基板主表面にテトラエトキシ
シランの熱分解法により厚さ0.3μｍのシリコン
酸化膜６２を形成する。このシリコン酸化膜６２
はソース領域及び高不純物濃度ドレイン領域を形
成するための不純物選択拡散用マスクとされる。
このマスクのためにシリコン酸化膜はホトエツチ
ングされる。ホトエツチングにおいて、ソースの
ための酸化膜６２の孔はゲート電極上に終るよう
にされる。次いで例えば温度1100℃で硼素を拡散
し、深さ0.9μｍ、シート抵抗15Ω／□のソース
領域２及び高濃度ドレイン領域５を形成する。こ
の拡散においてソース領域２はゲートポリシリコ
ン層７に対し自己整合する。 次に第３２図に示すように、シリコン基板表面
に第３１図のシリコン酸化膜６１と同一製造条件
同一厚さにシリコン酸化膜６２を形成する。次い
でシリコン酸化膜をホトエツチングし、露出した
シリコン表面に温度1100℃でリンを拡散し、深さ
1.7μｍシート抵抗10ΩのN+領域１１及び１３を
形成する。この領域１１及び１３は保護ダイオー
ドのための領域とされる。 次いで第３３図のように厚さ0.9μｍのホスホ
シリケートグラス（PSG）層６３を形成する。次
いでホトエツチング技術により、PSG層及び酸化
膜を選択エツチし、ソース領域、ドレイン領域、
ポリシリコン電極取出し部（図示しない）及びダ
イオード領域を露出させる。 次いで第３４図のように厚さ４μｍにアルミニ
ウムを蒸着し、これをホトエツチングしてソー
ス、ゲート及びドレイン電極等を形成する。 なお、図示しないがアルミニウム電極形成後、
シリコン基板主面全面に厚さ1.2μｍのシリコン
酸化膜を形成し、次いでこのシリコン酸化膜をソ
ース、ゲート及びドレインボンデイングパツド用
アルミニウムが露出するよう選択ホトエツチング
する。 第３５図に、本発明に係るコンプリメンタリ絶
縁ゲート型FETを用いて構成した回路の一例と
してオーデイオ・アンプ出力段の回路構成を示
す。同図においては負荷抵抗ＲLとしてスピーカ
の内部抵抗（４Ω又は８Ω）がその出力端子に接
続されたSEPP（Single Ended Push―Pull）方
式が採用されており、エンハンスメント型Ｎチヤ
ンネルMOSFET Ｔoのソース電極ＳとＰ型半導
体基板電極（所謂第２ゲート電極）及びエンハン
スメント型ＰチヤンネルMOSFET ＴPのソース
電極ＳとＮ型半導体基板電極（所謂第２ゲート電
極）とが全て共通に出力端子Ｐに接続されてい
る。そして両MOSFETTo，ＴPのドレイン電極
に夫々＋ＶDD，−ＶDDの電源が接続され、夫々の
ゲート電極G1，G2に抵抗Ｒ、可変抵抗ＲG（０〜
50Ω）、バイポーラトランジスタＴBからなるバイ
アス電圧調整用回路が接続され、抵抗Ｒの一端と
上記トランジスタのエミツタ電極に夫々前記ＶDD
よりも電圧値の高い電源＋ＶGG，−ＶGGが接続さ
れている。また入力信号Ｖioは前記トランジスタ
のベース電極に印加される。かかる回路において
は、アンプの定格出力電力とパワーMOSFETの
最大定格電圧との関係は次式のように求められ
る。 Ｖnax＝±（ＶDS(sat)＋√2p L） 但し、Ｖnax，Ｐp，ＲLは夫々パワーMOSFET
に印加される最大電圧、アンプの定格出力電力、
負荷抵抗である。ＶDS(sat)は最大電流時の
MOSFETのソース・ドレイン間の飽和電圧であ
り、飽和電圧と最大電流の比をオン抵抗と定義す
る。又、電源電圧変動率（電源レギユレーシヨン
を含む）、電源トランス（図示せず）の巻線比の
相対偏差を夫々をK1，K2とすれば、ｎ及びｐチ
ヤンネルMOSFETの必要耐圧は次式で与えられ
る。 ｜BVDS｜≧２（ＶDS(sat) ＋√2p L） ・（１＋K1）・（１＋K2） K1，K2＝0.15〜0.2として上記式より算出した
ドレイン耐圧BVDSと出力電力との関係を第３６
図に示す。また、最大電流ＩDnaxと最大定格出力
Ｐp、負荷抵抗ＲLとの関係は、次式で表わされ
る。 また、MOSFET Ｔo，Ｔpのゲート・ソース間
耐圧は最大電流を与えるゲート電圧以上になるよ
う、又ゲート・ドレイン間耐圧はソース・ドレイ
ン間耐圧とほぼ同程度に設計される。 第３５図に示した本発明に係るパワー
MOSFETを用いた出力回路は、第３７Ａ図に両
MOSFETのＶD―ＩD特性図及び負荷線Ｑをもと
に示したようにコンプリメンタリ動作を行なわし
めることができる。このような回路において出力
信号の歪をできるだけ小さくするために、両
MOSFETの電気的特性を揃えることが望ましい
が、上記MOSFETのドレイン電流は比較的大き
な電流領域において熱に対し負の温度係数を有し
ているためわずかな製造プロセス上のバラツキが
あつても内部で発生する熱の差によつて互いに特
性が相補える方向に働く。 また、第３５図に示した回路構成においては、
MOSFETが小さいドレイン電流領域で正の温度
係数を持つていること及び上記のように比較的大
きいドレイン電流領域において負の温度係数を持
つていることにより、サーミスタ、ダイオード又
はトランジスタ回路などのように大きい温度係数
を持つ回路を使用しなくても、通常の抵抗などの
ように実質的に温度係数が零の回路によつてゲー
トバイアス電圧を決めることができる。この場
合、２つのゲートG1とG2との間のバイアス電圧
をドレイン電流が正の温度係数となる範囲に選ぶ
ことによりアイドリング電流を自動的に決めるこ
とができる。上記のゲートバイアス電圧範囲にお
いては、ドレイン電流が正の温度係数を持つの
で、MOSFET自体の発熱によりドレイン電流が
増加する。ドレイン電流が増加することにより温
度係数は正から負の方向に変る。その結果、アイ
ドリング電流が自動的に調整される。逆にドレイ
ン電流が負の温度係数となるゲートバイアス電圧
領域では、ドレイン電流によるMOSFETの発熱
により、減少された値でドレインアイドリング電
流が決まる。 MOSFETの上記のアイドリング電流の自動調
整作用により第３５図の回路においてはソース電
極と負荷ＲLとの間に抵抗を使用していない。し
たがつて使用回路素子数が減少されている。また
第３５図の回路はドレイン・ソース通路に、抵抗
を使用していないので、抵抗による電圧損失が無
く、電源電圧を有効に使用することができる。 上記ドレイン電流の自動調整作用はソースに抵
抗を直列に挿入する場合よりも何ら挿込しない場
合に強く現われる。前記各図で示したような構造
で製作された大電力用のIGFETは、ドレイン電
流値がほぼ0.07ないし0.1Aで０の温度係数を持つ
ことがわかつたので上記自動調整作用によつてア
イドリング電流を設定する方法が採用できること
が明らかとなつた。 このように、第３５図に示した回路構成におい
ては、比較的に簡単な構成のバイアス回路でアイ
ドリング電流をコントロールすることができる。
又、特にゲート幅の大きいパワーMOSFETにお
いては、半導体基板の第２ゲートをソースに接続
することも考えあわせるとゲート・ソース間又は
ゲート・基板間に約1000PFの容量を有している
ため、特に第３５図に示した如きバイアス回路構
成とすることにより、各MOSFETのゲートに対
して可変抵抗ＲGを介さずに充電できるためその
充電時間が短かくなり、特に音響機器で問題とな
る入出力信号間の位相差による障害をとりのぞく
ことができる。 また、第３７Ｂ図に両MOSFETの入出力特性
（ＶGS−ＩDS特性）を示すが、ある所定の微小電
流例えばＩDS＝100mA時におけるゲート電圧ＶG
Ｓの値を夫々Ｐチヤンネル、Ｎチヤンネル
MOSFETのしきい値電圧ＶTHp，ＶTHoと定義す
れば、ＶTHo−ＶTHp≧０の条件を満たすように使
用するMOSFETを選定することが望ましい。な
お、実際のＮ，PMOSFETを製造するプロセス
におけるＶTHの制御のしやすさ、特性のバラツ
キ、歩留等を考慮すれば両MOSFET共エンハン
スメント型のものを使用し、バイアスを第３５図
に示すように可変抵抗ＲGをコントロールするこ
とによつてアイドリング電流Iidleをコントロー
ルした方が望ましい。 ところで、前述したように特に第３５図に示し
たコンプリメンタリMOSFETのSEPP回路の如
くＮチヤンネルMOSFETとＰチヤンネル
MOSFETとをペアで使用する際には、歪特性等
を改善するために両MOSFETの電気的特性、例
えば耐圧、電流（オン抵抗）、相互コンダクタン
ス等を揃えることが望ましい。本発明者等は特に
この要求を満たすために種々の実験を行なつた結
果、Ｎチヤンネル、Ｐチヤンネル各素子のデバイ
スパラメータを次のように設定することが必要で
あることを見出した。 (1) ドレイン・ソース間の耐圧特性について： 高いドレイン・ソース間耐圧とするためには
前述のようにオフセツトゲート領域を設ける必
要がある。種々のオフセツトゲート領域の長さ
ＬReffを有するＮ、ＰチヤンネルMOSFETを試
作した結果、ＬReffが等しい場合には、前述の
ようにＮチヤンネルMOSFETにおいて負性抵
抗が生じやすく、この負性抵抗によりＮチヤン
ネルMOSFETのドレイン・ソース間の耐圧
BVDS(o)の方がＰチヤンネルMOSFETのそれ
BVDS(p)よりも低くなつていることが判つた。
この負性抵抗の発生を防ぎ、Ｎチヤンネル
MOSFETのBVDS(o)をBVDS(p)に近づけるた
めには、ＮチヤンネルMOSFETのＬReff(o)を
ＰチヤンネルMOSFETのＬReff(p)よりも大き
くすることにより、ＮチヤンネルMOSFETの
半導体表面での電界強度を小さくすることが必
要であることが判つた。特に、ＬReff(o)をＬRe
ｆｆ（ｐ）の約1.5乃至６倍にすることによつてほぼ
両MOSFETのBVDSを揃えることができた。こ
れは、前述のような正帰還ループにおいて電子
と正孔とではイオン化率αが異なり（例えば電
界Ｅ＝2.9×105V／cmの場合αo≒６×αpとな
る）、アバランシエ現象の様相がＮ、
PMOSFETでは異なるためと考えられる。ＬRe
ｆｆ（ｏ）をＬReff(p)よりも大きくすることによ
り、ＮチヤンネルMOSFETのオフセツトゲー
ト領域中の平均電界強度（Ｅ＝ＶDS／ＬReff）
をＰチヤンネルMOSFETのそれよりも小さく
でき、その分だけ電子のイオン化率αoが低下
されることになり、その結果両MOSFETの耐
圧を揃えることができたものと考えられる。 (2) 相互コンダクタンス gmについて： 更に、Ｎ、ＰチヤンネルMOSFETの対称性
をきめる上での一つの重要なフアクターである
相互コンダクタンスgmについて試験実験した
結果、両MOSFETのgm特性を揃えるために
は、両MOSFETのチヤンネル幅Ｗ、チヤンネ
ル長ＬC、ゲート絶縁膜厚ｔpxを次のように設
定することによつて達成できることが判つた。 Ｗ（ｏ）／ｔＯＸ（ｏ）・ＬＣ（ｏ）：Ｗ（ｐ）／ｔ
Ｃｘｐ）・ＬＣ（ｐ） ＝１：1.3〜3.5 但し、Ｗ(o)，Ｗ(p)は夫々Ｎ、PMOSFETの
チヤンネル幅、ｔpx(o)，ｔpx(p)は夫々Ｎ、
PMOSFETのゲート絶縁膜の厚さ、ＬC(o)，Ｌ
C(p)は夫々Ｎ、PMOSFETのチヤンネル長を
表わしている。 更に、実際の素子製造プロセスでのバラツ
キ、安定性、歩留等を考慮すれば、Ｐチヤンネ
ルMOSFETのＷ／ｔpx・ＬCの値をＮチヤンネ
ルMOSFETのそれの約1.8乃至2.8倍に設定す
ることが望ましいことが判つた。 以上の特徴事項は実際の製造プロセスより考
えて両MOSFETにおいて例えばSiO2の如き同
じ材料のゲート絶縁膜を用いた場合について説
明したが、もし互いに誘電率εpxの異なるゲー
ト絶縁膜を使用した場合には、この誘電率の違
いも考慮してＰチヤンネルMOSFETのＷ・εp
ｘ／ＬC・ｔpxの値をＰチヤンネルMOSFETの
約1.3乃至3.5倍、更に望ましくは約1.8乃至2.8
倍に設定すればよい。 なお、製造される両MOSFETのペレツトサ
イズ又はチツプサイズを出来るだけ小さくして
かつ両MOSFETにおいて同一ドレイン電圧時
のドレイン電流ＩDSを揃えるためには、Ｐチヤ
ンネルMOSFETのチヤンネル幅ＷをＮチヤン
ネルMOSFETのそれよりも大きく、例えば約
1.8乃至2.5倍とすることが望ましい。また、両
MOSFETのチツプサイズをできる丈小さくし
てかつオン抵抗を同程度にするためには、Ｎチ
ヤンネルMOSFETのチヤンネル長ＬCをＰチヤ
ンネルMOSFETのそれよりも大きく、例えば
約1.1乃至1.5倍とすることが望ましい。 (3) 更に又両MOSFETにおいて、同じドレイ
ン・ソース間耐圧BVDSを得るためには、オフ
セツトゲート領域４の不純物濃度を一定とする
ことが必要であるが、オフセツトゲート領域表
面を含むシリコン基板表面が二酸化硅素膜で被
覆されているためその直下のオフセツトゲート
領域表面状態がＮ型化していることから考え、
ＰチヤンネルMOSFETのオフセツトゲート領
域４における不純物濃度ＮDS（又はシリコン中
のイオン打込み量）をＮチヤンネルMOSFET
のそれよりも大きく、例えば、約1.5乃至2.2倍
と設定することが望ましい。 なお、大電力用コンプリメンタリーMOSFET
の特性を揃える場合には、その必要の度合に応じ
て上記(1)、(2)、(3)の技術のいずれか一つ又は組み
合せによつて達成できる。 表１に、上記条件を考慮して設計したＮチヤン
ネルMOSFET、ＰチヤンネルMOSFETのデバイ
スパラメータの一例を示す。
特に大電力用の絶縁ゲート電界効果トランジスタ
（以下IGFETと称する）に関する。 一般にMOS（Metal Oxide Semiconductor）
FETと称されているIGFETは今まで主に10〜
20V以下の低電圧、数mA以下の小電流のスイツ
チング素子として電卓等のためのLSIに使われて
いた。 しかしながら、以下にのべる本発明者等の研究
の結果、IGFETはこのような今までの低電圧、
小電流の用途のみでなく、むしろ高電圧、大電流
の用途にも適用されることが望ましいことがわか
つた。 例えば、IGFETは、比較的大きいドレイン電
流においてこのドレイン電流が負の温度係数を持
ち、バイポーラトランジスタのコレクタ電流のよ
うに正の温度係数を持たないで、電極に流れる電
流によつて大きい半導体ペレツト上に電位差が生
じても電流集中現象が起らない。したがつて、熱
暴走による破壊が発生しにくい。IGFETは高入
力インピーダンスであり、しかもドレイン電流が
ゲート・ソース間電圧の自乗に比例し、高次の成
分をほとんどもたない。したがつてIGFETはバ
イポーラトランジスタに比較しより高電力利得で
あり、しかもより低歪率の特性を示すことが判つ
た。 またIGFETは、ドレイン電圧対ドレイン電流
特性が飽和特性、いわゆる五極管特性を示すの
で、ドレイン電流が非飽和特性を示す縦型電界効
果トランジスタよりも電源電圧の変動に対し良好
な特性を示す。IGFETは、ゲート・ソース遮断
電圧の値及び範囲を接合型電界効果トランジスタ
よりもはるかに自由に選択できる。また、ゲート
電圧、ドレイン電圧等の変動に対するゲート・ソ
ース間容量の変動及びゲート・ドレイン間容量の
変動は、接合型電界効果トランジスタよりも少な
いことが判つた。 この発明の一つの目的は高耐圧のIGFETを得
ることにある。 この発明の他の目的は大電流を制御できる
IGFETを得ることにある。 この発明の他の目的は、高耐圧、大電流の、す
なわち大電力のIGFETを得ることにある。 この発明の他の目的は最適化された特性の
IGFETを得ることにある。 この発明の他の目的は音響用電力増幅回路装置
に適するIGFETを得ることにある。 この発明の他の目的は小型化された半導体チツ
プにつくられるIGFETを得ることにある。 この発明の他の目的は電流容量が増加した
IGFETを得ることにある。 この発明の他の目的は破壊強度の大きい
IGFETを得ることにある。 この発明の他の目的は半導体チツプ上の配線が
簡単なIGFETを得ることにある。 この発明の他の目的は特性の安定なIGFETを
得ることにある。 この発明の他の目的はドレイン容量が小さくさ
れたIGFETを得ることにある。 この発明の他の目的は適切な保護素子を有する
IGFETを得ることにある。 この発明の他の目的はIGFETに適する製造法
を得ることにある。 この発明の他の目的はばらつきの小さい
IGFETを得ることにある。 この発明の他の目的は組立の簡単なIGFETを
得ることにある。 この発明の他の目的はバイアス回路を簡素化し
得るIGFETを得ることにある。 この発明の他の目的はペア特性の優れた相補構
成のIGFETを得ることにある。 この発明の他の目的は、互いに耐圧、電流、相
互コンダクタンス等の電気的特性の揃つたＮチヤ
ネル、Ｐチヤネル型IGFETを得ることにある。 この発明の他の目的はソースフオロワ回路に適
するIGFETを得ることにある。 この発明の他の目的は優れた電気的特性を有し
かつ回路構成の比較的簡単な音響用高出力装置を
提供することにある。 この発明の他の目的は実装に便利なIGFETを
得ることにある。 上記した種々のこの発明の目的及び更に他の目
的は以下の説明及び図面から明らかとなるであろ
う。 本発明に従えば、ゲート電極端における電界の
集中を防ぎ、これによつて高耐圧化を図るため
に、オフセツトゲート構造が用いられる。 第１図はオフセツトゲート構造のＰチヤネルエ
ンハンスメント型IGFETの断面図を示す。同図
において、１はＮ型シリコン基板、２はＰ型ソー
ス領域、３はＰ型ドレイン中間領域、４はドレイ
ン中間領域に接続する高抵抗領域いわゆるオフセ
ツトゲート領域、５は電極９に接続するための高
不純物濃度のＰ型ドレイン領域、６はシリコン酸
化膜、７は薄いゲート絶縁膜を介してソース、ド
レイン領域間のシリコン基板１の表面すなわちチ
ヤンネル領域上に形成された例えば多結晶シリコ
ンから成るゲート電極、８は酸化膜６に設けられ
た孔を介してソース領域２に接触する金属例えば
アルミニウムから成るソース電極、９は酸化膜６
に設けられた孔を介してドレイン領域５に接触す
るドレイン電極である。なお、ゲート電極７は酸
化膜６の厚い部分の上に延びており、その部分で
このゲート電極を覆つている酸化膜に設けられた
孔を介してアルミニウム電極が接触している。 第１図で、シリコン基板は比抵抗５Ωcm、ドレ
イン中間領域３はＰ型不純物濃度５×1016／cm3で
ある。高比抵抗領域４は例えばＰ型不純物のイオ
ン打込技術により形成され、ソース領域２とドレ
イン領域５は例えば不純物選択拡散技術により形
成される。 ゲートシリコン酸化膜の厚さは例えば約1300Å
とされ、ゲート電極長ＬCは８μｍとされる。 この構造のIGFETはＶ―MOS、DSAMOSと称
されている周知のIGFETより少ない製造工程で
精度良くつくることができる。 第１図のIGFETにおいてソース・ドレイン間
耐圧が、高比抵抗領域４をつくるための不純物の
イオン打込量によつて再現性よく変ることが認め
られた。不純物イオン打込み量とソース・ドレイ
ン間耐圧との関係を第６図の曲線Ａに示す。同図
より明らかなようにドレイン耐圧はピーク値を持
つている。このピーク特性は、不純物イオン打込
み量が少ない場合、高比抵抗領域４の比抵抗が高
いので、半導体中での電界集中が第１図のドレイ
ン領域３の端部Ａに起ること、不純物イオンの打
込み量を適正値よりも更に増加させていつた場
合、高比抵抗領域４での電界緩和効果が減少し、
電界集中が第１図Ｂで示す上記高比抵抗領域４の
端で起ることとして説明される。 第１図のオフセツトゲート構造のIGFETはま
た高比抵抗半導体領域４への不純物イオン打込み
量の変化によつて単位ゲート幅当りの許容ドレイ
ン電流が変化することが認められた。第６図の曲
線Ｃに不純物イオン打込み量と許容ドレイン電流
との関係を示す。許容ドレイン電流はイオン打込
み量の増加とともに増加する。この許容ドレイン
電流は、高比抵抗領域４の抵抗によつて制限され
るとして説明される。したがつて不純物イオンの
打込み量を増加させれば、高比抵抗領域４の抵抗
が減小するので、上記許容ドレイン電流が増加す
る。 第１図のIGFETは更に、所定ドレイン耐圧に
おいて許容ドレイン電流が、オフセツトゲート長
ＬReffによつて再現性よくかわることが認められ
た。第４図の曲線ＡないしＦにオフセツトゲート
（高比抵抗領域４）をエネルギー80KeVの硼素イ
オン打込みで形成し、この打込み量を０ないし
1013個／cm2の範囲で変えていつたときに得られた
単位ゲート幅当りの許容ドレイン電流ＩDuとオフ
セツトゲート長ＬReffとの関係を示す。ここで第
１図のIGFETにおいて、ゲート幅はソース領域
２と高比抵抗領域４との対向した部分の長さとし
て決められる。 なお、第４図の曲線Ａ及びＢはオフセツトゲー
ト長ＬReffが負のとき、すなわち、ドレイン中間
領域３の端部がゲート電極７の下に延びている場
合でもドレイン耐圧50V乃至100Vが得られること
を示している。 第４図曲線ＡないしＦより、オフセツトゲート
構造のIGFETはそれぞれの所定ドレイン・ソー
ス間耐圧において、単位ゲート幅当りの許容ドレ
イン電流がオフセツトゲート長ＬReffの変化に併
つてそれぞれ最大値を持つことが明らかである。 第１図のIGFETについて第４図曲線Ａないし
Ｆで示した特性に従うと、それぞれのドレイン・
ゲート間耐圧において、単位ゲート幅当りの許容
ドレイン電流値が最大値の近傍となるようオフセ
ツトゲート長ＬReffの範囲を選ぶことができ、し
たがつてこのとき必要とするドレイン電流を流す
ためのゲート幅が最小にできることが判つた。 通常、IGFETにおいて必要なゲート幅を得る
ために半導体チツプに半導体の加工技術上の制約
から決まる面積を必要とするのであり、上記ゲー
ト幅の最小化は小面積の半導体チツプ上にドレイ
ン電流及びドレイン耐圧の大きいIGFETを作れ
ることを示している。したがつて第４図のＡない
しＦで示した特性はかなり重要である。 第４図の等ドレイン耐圧特性において傾斜が急
な部分は、オフセツトゲート長ＬReffが製造技術
上若干変動しても単位ゲート幅の許容ドレイン電
流が大きく変るので、この部分内にオフセツトゲ
ート長を選択することは望ましくない。また、オ
フセツトゲートＬReffを長くする場合、素子に必
要な幅が増加するので望ましくない。このような
考慮のもとで、さらに、IGFETの許容ドレイン
電流は、第４図の最大許容ドレイン電流値から90
％以内に入ることが製造歩留り等の経済的見地か
ら必要である。したがつて、第１図に示したよう
なIGFETのオフセツトゲート長は、ドレイン耐
圧100Vの場合１ないし13μｍに、150Vの場合３
ないし14μｍに、200Vの場合６ないし18μｍ
に、250Vの場合12ないし23μｍに、300Vの場合
19ないし25μｍに選択されることが必要である。
上記電圧以外の中間の電圧においては上記各電圧
間で許されるオフセツトゲート長の範囲をこの中
間電圧で比例配分すれば良い。 第５図は、第１図のＰチヤンネルIGFETと逆
導電型で、第１図のIGFETと基板比抵抗、領域
２，３，５の不純物濃度及びゲート酸化膜厚さ等
の寸法が同じとされたＮチヤンネルIGFET（図
示しない）について求めた第４図と同様な特性を
示す。ＮチヤンネルIGFETの場合、Ｐチヤンネ
ルIGFETに対し単位ゲート幅における許容ドレ
イン電流の最大値がほぼ2.4倍大きくなつている
ことがわかつた。 第５図より明らかなように、Ｎチヤンネル
IGFETの場合、前記ＰチヤンネルIGFETと同様
な考慮のもとで最適なオフセツトゲート長は、ド
レイン耐圧100Vの場合２ないし11μｍに、150V
の場合４ないし15μｍに、200Vの場合７ないし
14μｍに、250Vの場合10ないし16μｍに、280V
の場合17ないし26μｍに選ばれる必要が有ること
がわかつた。 第１図のIGFETと同様なIGFETを種々実験し
た結果、第２図のようにソース電極８を高比抵抗
領域４上までに延長すると、高比抵抗領域４を形
成するための不純物イオン打込み量によるドレイ
ン耐圧特性が変化することが認められた。第６図
曲線Ｂは、第２図の構造のIGFETについての不
純物イオン打込み量とドレイン耐圧との関係を示
す。第２図のIGFETの場合、第６図曲線Ｂ，Ｃ
より明らかなように、ドレイン耐圧曲線が許容ド
レイン電流の大きい方向に移動する。このドレイ
ン耐圧曲線の移動により、第４図の特性曲線Ａな
いしＦは図示しないが全体として許容ドレイン電
流がソース電極端の位置により30％ないし50％大
きい方向に移動した。ＮチヤンネルIGFETに対
する第５図の特性曲線も同様に移動した。第２図
のIGFETは、その結果、第１図のIGFETよりも
さらに小さい半導体チツプに形成されても高電
圧、大電流を制御できることが明らかとなつた。
このドレイン耐圧特性曲線の移動は後で第２２図
及び第２４図を使用して説明するように、ソース
電極８の部分８′における電界緩和効果として説
明される。 第１図及び第２図のIGFETのドレイン・ソー
ス間電圧・ドレイン電流特性において、ブレーク
ダウン電圧を越えるとドレイン・ソース間耐圧が
低下しかつドレイン電流が増加するといういわゆ
る負性抵抗特性を示す。この負性抵抗は低電圧小
電流用のIGFETでも認められたが、この負性抵
抗によりIGFETが破壊してしまうことはなかつ
た。これに対し特に高耐圧IGFETでは、印加電
圧が高いため、一度負性抵抗領域に入ると大電流
が流れてそのIGFETが破壊してしまつた。 この負性抵抗現象は以下のように説明される。
Ｎチヤンネル型IGFETを例にとると、先ず、第
７図に示すように、ソース領域２、基板１及びド
レイン領域３，４から成る寄生バイポーラ・ラテ
ラル・NPNトランジスタが構成される。ゲート
電極７の近傍の高比抵抗領域４にアバランシエ増
倍が生じると、発生した正孔電流は基板１に
流れて基板１に存在する抵抗Ｒsubに電圧を発
生させる。そのため基板１の電位はソース領域２
の電位よりも高くなり、ソース領域２から基板
１へ電子の注入が起る。この注入電子が再びゲー
ト電極７の近傍の高電界中でアバランシエ増倍を
起すと第７図図示のないしが第９図にブロツ
クで示したように正帰還ループを構成する。その
結果負性抵抗を生ずる。 なお、Ｐチヤンネル型IGFETでは、ソース領
域２から基板１に注入されるキヤリヤが電子より
もイオン化率の小さい正孔なので上記正帰還ルー
プが生じ難い。したがつてＰチヤンネル型
IGFETよりも負性抵抗が生じにくい。 負性抵抗の発生を押えるためには、１つの方法
はソースから注入されたキヤリヤによるアバラン
シエ増倍が起きないように電界を弱くすることで
ある。 第８図は半導体表面に沿つての電界強度を低く
するために、高比抵抗領域４の長さを長くした場
合のモデル図である。この場合ゲート電極７の近
傍での電界強度が低くなるので、この部分でのア
バランシエ増倍が発生しなくなる。その結果負性
抵抗が生じにくくなる。 第１０図及び１１図は、第２図のIGFETをモ
デル化した上での半導体内の電界強度分布の解析
結果を示している。図中数字１ないし５は等電位
線を示している。数字は最も電界強度が大きい
場所を示し、数字は次に電界強度が大きくなつ
ている場所を示す。第１０図は高比抵抗領域の長
さが短い場合、第１１図は高比抵抗領域の長さが
長い場合を示している。第１０図と第１１図とを
比較すれば明らかなように、高比抵抗領域の長さ
が短い場合、表面付近での電界強度が強く、逆に
長い場合は表面電界が緩和され、むしろ半導体内
部での電界が強くなつている。 第３図は、ドレイン電極９が酸化膜６を介して
比較的低比抵抗のドレイン中間領域３上を越え、
高比抵抗領域４上にまで延びている例を示す。こ
の例では、ドレイン電極９の延長部分９′によ
り、ドレイン中間領域３の表面での電界集中が緩
和される。したがつて、ドレイン中間領域と高比
抵抗領域との接続部分で電界集中することがなく
なる。その結果、ドレイン耐圧がドレイン領域３
と基板１との間のPN接合によつて決まるように
なり、半導体表面での電界集中によらなくなる。
このように、アバランシエ増倍が半導体内部で起
るので、ソースから注入されたキヤリアはアバラ
ンシエ増倍に関係しなくなる。 また、第３図のIGFETはシリコン基板として
低比抵抗基板１′上に高比抵抗領域１を設けたも
のを使用しているので、基板電極１０とドレイン
領域間の基板抵抗が低くされ、基板に流れる電流
による基板電位の上昇が低くおさえられる。その
結果、ソース領域２と基板１との間のPN接合が
順方向バイアスされにくくなる。なお、第３図の
ようにソース領域の一部に高比抵抗領域４と同時
に形成される領域２′を採用する場合は製造プロ
セスが簡単化され、またゲート電極７の長さが短
い場合でも歩留り良く製造できる。 第１２図ないし第１５図に高耐圧、大電流用の
IGFETを説明するための平面図及び平面展開図
を示す。 第１２図はＮ型シリコン基板１に形成されたＰ
型ソース領域２、Ｐ型ドレイン領域３、保護ダイ
オード領域１１のパターンを示す。後で説明する
ソース、ドレイン、ゲート電極パツドのための領
域Ｓ，Ｄ，Ｇを除いてソース領域２、ドレイン領
域３が形成されており、これら領域２，３はスト
ライプ状に交互に配置されている。ソース領域、
ドレイン領域が図示のストライプ形状にされてい
ることにより小さい半導体基板１上にゲート幅の
大きいIGFETを得ることができる。 ソース領域２の一本一本が独立しているのに対
し、ドレイン領域３はそれぞれの一幅がドレイン
領域３１により共通とされている。 第１３図はポリシリコンから成るゲート電極の
パターンを示す。このポリシリコン層はシリコン
酸化膜６１上に配置される。ゲート電極７は第１
２図のソース領域２とドレイン領域３との間に露
出するシリコン基板表面を覆うようなパターンと
され、それぞれの一端はポリシリコンからなるゲ
ートバスライン７１又は７２に接続される。ゲー
トバスライン７１，７２はそれぞれポリシリコン
から成る電極取出部７３，７４に接続されてい
る。 第１４図はシリコン酸化膜６２上に形成された
ソース電極、ドレイン電極及びゲート電極のパタ
ーンを示す。これら電極はアルミニウムから成
り、ソース電極はシリコン酸化膜６２の孔（図示
しない）の部分でソース領域と接触する複数の部
分８とこれら部分８の相互を接続するソースバス
ライン部分８１ないし８４とソースボンデイング
パツド部分８５とから成る。ドレイン電極はシリ
コン酸化膜６２の孔（図示しない）の部分でドレ
イン領域に接触する部分９とこれら部分９を共通
接続するボンデイングパツド部分９１とから成
る。ゲート電極は前記ポリシリコンに接触する部
分１２０，１２１をそれぞれ有するゲートバスラ
イン１２２，１２４とゲートバスライン１２３及
びゲートボンデイングパツド部１２とからなる。 第１５図はＰ型シリコン基板１上にポリシリコ
ン層とアルミニウム配線層とが重ねられた状態を
示す平面展開図である。前述のように、ソース電
極８はシリコン酸化膜６１の孔２０及びシリコン
酸化膜６２の孔２１の部分でソース領域２と抵抗
接触する。ドレイン電極９はシリコン酸化膜６１
の孔３０とシリコン酸化膜６２の孔３１の部分で
ドレイン領域３と抵抗接触する。 第１５図に示したIGFETはシリコン基板１に
対し高電位となるドレイン電極がソース電極に囲
まれてシリコン基板の中央部に配置されており、
シリコン基板１の周辺から望ましくないイオン等
が移動しようとしても、先ず使用上基板との電位
差がほとんど無いソース電極によつて防げられ
る。その結果、シリコン表面に望ましくないイオ
ンが影響することが少なく、比較的高い安定性を
示す。 第１８図は第１５図のIGFETのＣ―Ｃ視断面
を示し、第１９図は第５図のＤ―Ｄ視断面を示
す。 第１８図及び第１９図で、ドレイン領域は前記
した第１図ないし第３図と同様にドレイン電極に
接触する高不純物濃度のＰ型領域５、この高濃度
Ｐ型領域５を取りまく中不純物濃度Ｐ型ドレイン
中間領域３及び低不純物濃度Ｐ型オフセツトゲー
ト領域４から成る。ドレイン電極を共通接続する
ドレインボンデイングパツド用電極９１はシリコ
ン酸化膜６１上に配置されており、この電極９１
の下方にはドレイン領域が形成されていない。許
容ドレイン電流を増加させるためには前記のよう
にゲート幅を広くしなければならないので、この
場合はドレインボンデイングパツド用電極９１の
下方にも第１５図のソース領域とドレイン領域を
延長して設けることが可能である。しかしなが
ら、ドレインに接続された電極又はドレインとほ
ぼ等電位の電極がゲート電極上及び能動領域上を
横切る構成とすると、ドレイン耐圧が低下してし
まうことに注意してほしい。 耐圧低下についての理解を容易にするために、
第４５図の部分平面図とこの第４５図のＡ―Ａ視
断面を示すIGFETと第１５図に示したIGFETと
を対比して説明する。第４５図及び第４６図で示
したIGFETはドレイン領域３とソース領域２と
がチエツカーフラグのように縦方向と横方向にそ
れぞれ交互に配置され、ゲート電極７がゲート酸
化膜を介してソース領域２とドレイン領域３との
間のシリコン基板１表面を覆つている。複数のソ
ース電極８と複数のドレイン電極が交互にかつ平
行に酸化膜６上に延びており、これらは酸化膜６
に設けられたコンタクト孔１０と１１の部分でそ
れぞれソース領域２とドレイン領域に接触してい
る。第４５図、第４６図においてゲート電極７が
メツシユ形状となつているのでこのIGFETを横
型メツシユIGFETと称する。これに対し、第１
２図ないし第１５図においてはゲート電極がスト
ライプ状となつているのでこのIGFETを横型ス
トライプIGFETと称する。 同一シリコン基板上に同時につくられた同一不
純物濃度のソース領域、ドレイン領域と同一のゲ
ート長及びオフセツトゲート長の横型メツシユ
IGFETと横型ストライプIGFETとのドレイン・
ソース間ブレークダウン電圧分布を第２０図に示
す。同図によれば、横型メツシユIGFETは横型
ストライプIGFETのほゞ半分の耐圧しかないこ
とがわかる。この２種のトランジスタの特性の違
いは次のように説明される。 先ず、横型メツシユIGFETは第４５図、第４
６図から明らかなように、ドレイン電極９がゲー
ト電極７上にまで達する部分を持つている。これ
に対し、横型ストライプIGFETは、例えば第１
２図ないし第１５図から明らかなように、ソース
電極８がゲート電極７上を越えて高比抵抗領域、
すなわちオフセツトゲート領域上まで達してい
る。 そこで、ソース電極、ドレイン電極の配置の違
う第２１図と第２２図のIGFETについて半導体
基板表面に沿つての電界強度を解析した結果を第
２３図と第２４図に示す。第２１図に示したよう
なドレイン電極がゲート電極上にまで延長する
IGFETは第２３図の電界強度曲線から、オフセ
ツトゲート領域側のゲート電極端の近傍で電界強
度のピークが現われ、例えば印加電圧100Vで電
界強度が400KV／cmにもなることがわかつた。こ
れは降伏臨界電界300ないし500KV／cmと同程度
の値である。これに対し、第２２図で示したソー
ス電極がオフセツトゲート領域上までに延びた
IGFETは第２４図から、半導体表面に沿う電界
強度は、印加電圧100Vで220KV／cm程度にしか
ならないことがわかつた。 したがつて前述のように、許容ドレイン電流を
大きくするためにドレインボンデイングパツド用
電極９１の下方にソース、ドレイン、ゲート領域
を延長する場合は、この電極９１のフイールド効
果によつてこの延長部分のドレイン耐圧が低下す
る。ドレイン領域の一部分の耐圧低下が完成され
るIGFETの耐圧を決めてしまうので、高耐圧を
必要とする場合、上記延長部分を設けるIGFET
は望ましくない。 ドレインボンデイングパツド用電極９１の下方
のシリコン基板１の表面にドレイン領域３を延長
することは可能であるが、ドレイン接合容量が増
加する。第１８図、第１９図のように電極９１の
下方にドレイン領域を設けない構成はドレイン耐
圧の低下を防ぎ、またドレイン接合容量を低下さ
せる。 第１２図ないし第１５図、第１８図および第１
９図に示したIGFETは、ドレイン電極がシリコ
ン基板１の中央に配置され、その周囲にゲート電
極が配置されている。この配置によると、ドレイ
ン電極がゲート電極上にまで延長したり、ゲート
電極の近傍の能動領域上にまで延長したりするこ
とを防ぐことができるので、ドレイン電極による
前記の望ましくないフイールドプレート効果を無
くすることができる。この第１２図等で示した横
型ストライプIGFETは横型メツシユIGFETより
も耐圧特性上有利である。 複数のゲート電極７は、第１３図について前述
したようにシリコン基板平面の上下の２個のバス
ライン７１及び７２にそれぞれ接続されている。
ゲート電極が図示のようにシリコンから成る場
合、金属に比べ比較的大きいゲート抵抗となる
が、上記のゲートバスラインの採用により、ゲー
ト電極がゲート幅に対応したただ一本となつてし
まうことを防ぐ。ゲートバスラインの採用により
ゲート電極を図示のように複数に分割でき、その
結果必要とする特性に対し実質的に無視し得るゲ
ート抵抗とすることができる。 ポリシリコンから成るバスライン７１及び７２
はアルミニウムから成るバスライン１２２，１２
３及び１２４によつて共通接続されている。この
構成はポリシリコンに対しアルミニウムが著るし
く低い抵抗値を示すこと、従つてアルミニウムか
ら成るバスラインの幅をシリコンから成るバスラ
インに比べ狭くできるという事により、バスライ
ンをシリコンのみによつて形成し、このバスライ
ンをシリコン基板主面の全周に配置し、このシリ
コンバスラインにアルミニウム電極を接触させる
場合よりもシリコン基板の面積を減小できる事、
及びアルミニウム、シリコンバスラインとシリコ
ン基板との対向面積を減少することができ、ゲー
ト入力容量を減少できるという事により有利とな
る。 第１５図のポリシリコン電極取出部７３とアル
ミニウムゲートバスライン１２２との接続をより
わかりやすくするために、同図のＡ―Ａ視断面及
びＢ―Ｂ視断面をそれぞれ第１６図及び第１７図
に示した。ポリシリコンゲート技術によつてゲー
ト電極７とソース電極８とはそれぞれ異なつた層
を構成する酸化膜上に配置され、ゲートバスライ
ン７１，７２、ゲート電極取出部７３，７４とア
ルミニウムソースバスライン８１，８２もそれぞ
れ異なつた層上に配置されている。この構成によ
り、アルミニウムゲートバスライン１２２は、シ
リコン基板表面の周囲において、ソースバスライ
ン８１の下方を横切るポリシリコンゲート電極取
出部７３に接続される。 アルミニウムゲートバスライン１２２，１２３
及び１２４をシリコン基板表面の周囲に配置する
ことによりこのバスラインに接続するゲートボン
デイングパツド電極の外側にソース電極等のいか
なる電極も配置されていない。この構成は後で説
明するように、ボンデイングパツドにコネクタを
接続する場合、このコネクタによる電極間の短絡
を防止する。 上記のいわゆるクロス配線技術によりアルミニ
ウムゲートバスラインをソースバスラインの外側
に設ける構成は、ソース電極及びソースバスライ
ンがシリコン基板表面の中央部に向つて延びるの
を妨げない。この制限の除去により、第１５図、
第１８図及び第１９図からわかるように、中程度
の不純物濃度のドレイン領域３の全周囲に設けら
れた高比抵抗領域４上にはソース電極８及びソー
スバスライン８１ないし８４が配置できるように
なる。この配置より第２２図、第２４図を使つて
説明したように、ソース電極及びソースバスライ
ンによつて望ましいフイールドプレート効果が作
用するので、第１５図のIGFETは高いドレイン
耐圧が得られる。 第１５図の保護ダイオードについて拡大平面図
を第２５図に示し、第２５図のＥ―Ｅ視断面を第
２６図に示す。 この保護ダイオードはＮ型シリコン基板１に形
成された複数のＰ型領域１２と、このＰ型領域１
２の周囲表面とシリコン基板１の表面との両方に
またがつて形成された高不純物濃度の格子状のＮ
型領域１３と、このＮ型領域１３から所定距離へ
だててＰ型領域１２のそれぞれの表面に設けられ
た高不純物濃度のＮ型領域１１とにより構成され
る。それぞれのＮ型領域１２には、ゲートバスラ
イン１２２と接続するアルミニウム電極１１０が
酸化膜６に設けられた孔１１１の部分で抵抗接触
し、格子状のＮ型領域１３にはソースバスライン
８１と接続するアルミニウム電極８６が酸化膜６
に設けられた孔１３０の部分で抵抗接触してい
る。 この保護ダイオードは、Ｎ型領域１３とＰ型領
域１２との間のPN接合と、Ｐ型領域１２とＮ型
領域１１との間のPN接合により構成された互い
逆方向に直列接続された実質的に２個のダイオー
ドにより構成される。 保護ダイオードが上記のようにゲート電極とソ
ース電極との間に接続されるので、ゲート電極に
加わる異常に高い正又は負の電圧は上記PN接合
のいずれか一方の降伏電圧に制限される。その結
果、異常な電圧が非常に薄いゲート絶縁膜に加わ
ることによつてこのゲート絶縁膜が破壊してしま
うことを防ぐ。 ゲート絶縁膜の高電圧に対する保護を充分なも
のとするためには、上記降伏時許容ダイオード電
流を大きくすることが必要である。この大きい許
容ダイオード電流によつて保護ダイオード自体が
破壊してしまうことを防ぐことができる。上記保
護ダイオードにおいてPN接合の降伏がシリコン
表面の近くで起るので、電流容量はPN接合の実
効の周辺長に比例する。第２５図及び第２６図の
ように、実質的に直線状の平面パターンを有する
Ｎ型領域１１とこのＮ型領域を囲むＰ型領域１２
とＮ型領域１３で囲まれた構成の単位の保護ダイ
オードを並列接続する構成は小さい面積で大きな
実効周辺長とすることができる。第２５図及び第
２６図の保護ダイオードは、上記のように単位の
保護ダイオードが実質的に独立した構成とされて
いるのでこの単位の保護ダイオード相互の寸法及
び不純物濃度分布を良くそろえることができ、降
伏特性をそろえることができる。これにより、過
大電流による破壊に対し強いものとなる。また保
護ダイオードが単位の集合であるので、許容電流
を変更する場合、所定の単位ダイオードへの布線
を中止することなどにより簡単に行なえる。 もちろん若干のアンバランスが許されるなら、
複数のＰ型領域１２は連続した１つのＰ型領域と
して形成しても良い。この場合でもＮ型領域１３
を以前のまま格子状平面パターンとしておくこと
により降伏時のPN接合の実効周辺長は小さくな
らない。 第２５図及び第２６図の保護ダイオードは変形
可能であり、変形例の平面図を第４７図に示し、
そのＡ―Ａ断面を第４８図に示す。この保護ダイ
オードはソースバスライン８１に接続するＮ型領
域１３がＮ型シリコン基板１から離されてＰ型領
域１２内に形成されている。Ｐ型領域１２の表面
端部には格子状のＮ型領域１４が形成されてい
る。この例ではソースバスライン８１はＮ型領域
を介してシリコン基板に接続されていない。した
がつてソースバスラインはシリコン基板に対し電
気的にフローテイング状態にある。この例ではゲ
ート電極・ソース電極間に加わる異常な電圧に対
し、Ｎ型領域１３とＰ型領域との間のPN接合又
はＮ型領域１１とＰ型領域との間のPN接合が降
伏する。これに対し、ゲート電極とシリコン基板
との間に加わる異常な電圧に対してはＮ型領域１
１とＰ型領域１２との間のPN接合又はＮ型領域
１４とＰ型領域１２との間のPN接合が降伏す
る。この例はＮ型領域１１と１３は平行配置であ
り、同じ形状とすることができるので、それらの
実効周辺長が同じであり、ソース・ゲート間に加
わる正負の異常電圧に対し絶対値で同じ許容電流
を示す。 第１５図のシリコン基板は放熱板に付けられ
る。第３８図はIGFETが形成されたシリコン基
板１をTO―３型ステムに取付けた斜視図を示
す。同図においてシリコン基板１は周知のろう付
技術により金属ヘツダ２０１に取り付けられる。
ドレインボンデイングパツド電極には超音波ボン
デイング技術によりアルミニウム線２０６の一端
が接続される。このアルミニウム線２０６の他端
はヘツダ２０１にガラスによつて固定されたリー
ド線２０２の平坦な頭部に同じ超音波ボンデイン
グ技術により接続される。ゲートボンデイングパ
ツド電極はアルミニウム線２０８の一端に接続さ
れ、このアルミニウム線２０８の他端はヘツダ２
０１にガラス２０５によつて固定されたリード線
２０２の平坦な頭部に接続される。この例では、
ヘツダ２０１がIGFETのためのソース端子とさ
れる。この場合第２５図及び第２６図から明らか
なように、ソース電極はＮ型領域１３を介してＮ
型シリコン基板１に接続されている。このように
ソース電極とシリコン基板１とがこのシリコン基
板上において短絡されているので、ソース電極と
シリコン基板は同電位となり得る。しかしなが
ら、シリコン基板が無視し得ない抵抗を持つてい
ること及び保護ダイオードのための領域からシリ
コン基板に流せる電流が制限されていることによ
り、この例では、ソースボンデイングパツド電極
がヘツダ２０１に接続される。すなわちソースボ
ンデイングパツド電極はアルミニウム線２０７に
よりヘツダ２０１に接続される。上記アルミニウ
ム線接続後、図示しないがヘツダ２０１に金属キ
ヤツプが固定され、IGFETが完成する。 第１５図のIGFETはシリコンゲートによるセ
ルフアライメント技術によつて製造される。各製
造工程におけるシリコン基板の断面を第２７ない
し第３４図に示す。なお、以下の説明はＰチヤン
ネル型IGFETの製造について行なう。 先ず、第２７図のように比抵抗５Ωcm、厚さ
300μｍ、で主面が（100）面とされたＮ型シリコ
ン基板１を用意し、周知の熱酸化技術によりその
表面に厚さ5000Åのシリコン熱酸化膜６を形成す
る。 次に第２８図のように酸化膜６にホトエツチン
グ技術により孔をあけ、シリコン基板表面を露出
させ、この露出表面にＰ型不純物としての硼素を
100KeV、３×1013個／cm2となるようイオン打込
みし、その後1200℃で酸化性雰囲気中において上
記硼素を以延ばし拡散し、厚さ7.4μｍのＰ型領
域１２と３を形成する。このＰ型領域はイオン打
込み技術により不純物が正確に規定された高比抵
抗領域である。Ｐ型領域１２は後に保護ダイオー
ドのための領域とされ、Ｐ型領域３はドレイン中
間領域とされる。 次に第２９図のように、保護ダイオードを形成
する部分及びソース領域、ドレイン領域及びチヤ
ンネル領域とされる部分上の酸化膜を選択エツチ
ング技術により除去し、露出シリコン表面に熱酸
化技術によつて厚さ1300Åの熱酸化膜を形成す
る。その後モノシランを使用した化学蒸着法によ
つて厚さ0.5μｍのポリシリコン層を形成し、次
いでこのポリシリコンに30KeV、２×1014／cm2の
条件で不純物としての硼素をイオン打込みする。
上記ポリシリコン層に対する硼素のイオン打込み
は後の製造工程においてこのポリシリコン層の全
面に充分な量でかつ均一に不純物が導入されない
ので、不純物量及び均一性を補償するために行な
われる。このイオン打込みによりポリシリコン層
は後におけるゲート電極及びゲートバスラインと
して充分低抵抗のものとなる。このイオン打込み
技術により、ポリシリコン層は全面において他の
ドープ技術よりもその表面部に均一に硼素が導入
され、その結果、同一シリコン基板内において完
成されるIGFETのしきい値電圧の局部的変化が
無くなる。 次に第３０図のようにゲート電極及びゲートバ
スラインとされる部分を除いて上記ポリシリコン
層を選択エツチング除去し、次いで上記ポリシリ
コン除去表面に80KeV、2.5×1012個／cm2の条件
で硼素をイオン打込みする。このとき、上記ポリ
シリコン層及び厚い酸化膜がイオン打込みのマス
クとなるので図示のようにシリコン基板表面に低
不純物濃度のＰ型領域が形成される。このとき形
成されたドレイン中間領域３と連続する領域４は
オフセツトゲート領域とされる。 次いで第３１図に示すようにポリシリコン層の
表面を含むシリコン基板主表面にテトラエトキシ
シランの熱分解法により厚さ0.3μｍのシリコン
酸化膜６２を形成する。このシリコン酸化膜６２
はソース領域及び高不純物濃度ドレイン領域を形
成するための不純物選択拡散用マスクとされる。
このマスクのためにシリコン酸化膜はホトエツチ
ングされる。ホトエツチングにおいて、ソースの
ための酸化膜６２の孔はゲート電極上に終るよう
にされる。次いで例えば温度1100℃で硼素を拡散
し、深さ0.9μｍ、シート抵抗15Ω／□のソース
領域２及び高濃度ドレイン領域５を形成する。こ
の拡散においてソース領域２はゲートポリシリコ
ン層７に対し自己整合する。 次に第３２図に示すように、シリコン基板表面
に第３１図のシリコン酸化膜６１と同一製造条件
同一厚さにシリコン酸化膜６２を形成する。次い
でシリコン酸化膜をホトエツチングし、露出した
シリコン表面に温度1100℃でリンを拡散し、深さ
1.7μｍシート抵抗10ΩのN+領域１１及び１３を
形成する。この領域１１及び１３は保護ダイオー
ドのための領域とされる。 次いで第３３図のように厚さ0.9μｍのホスホ
シリケートグラス（PSG）層６３を形成する。次
いでホトエツチング技術により、PSG層及び酸化
膜を選択エツチし、ソース領域、ドレイン領域、
ポリシリコン電極取出し部（図示しない）及びダ
イオード領域を露出させる。 次いで第３４図のように厚さ４μｍにアルミニ
ウムを蒸着し、これをホトエツチングしてソー
ス、ゲート及びドレイン電極等を形成する。 なお、図示しないがアルミニウム電極形成後、
シリコン基板主面全面に厚さ1.2μｍのシリコン
酸化膜を形成し、次いでこのシリコン酸化膜をソ
ース、ゲート及びドレインボンデイングパツド用
アルミニウムが露出するよう選択ホトエツチング
する。 第３５図に、本発明に係るコンプリメンタリ絶
縁ゲート型FETを用いて構成した回路の一例と
してオーデイオ・アンプ出力段の回路構成を示
す。同図においては負荷抵抗ＲLとしてスピーカ
の内部抵抗（４Ω又は８Ω）がその出力端子に接
続されたSEPP（Single Ended Push―Pull）方
式が採用されており、エンハンスメント型Ｎチヤ
ンネルMOSFET Ｔoのソース電極ＳとＰ型半導
体基板電極（所謂第２ゲート電極）及びエンハン
スメント型ＰチヤンネルMOSFET ＴPのソース
電極ＳとＮ型半導体基板電極（所謂第２ゲート電
極）とが全て共通に出力端子Ｐに接続されてい
る。そして両MOSFETTo，ＴPのドレイン電極
に夫々＋ＶDD，−ＶDDの電源が接続され、夫々の
ゲート電極G1，G2に抵抗Ｒ、可変抵抗ＲG（０〜
50Ω）、バイポーラトランジスタＴBからなるバイ
アス電圧調整用回路が接続され、抵抗Ｒの一端と
上記トランジスタのエミツタ電極に夫々前記ＶDD
よりも電圧値の高い電源＋ＶGG，−ＶGGが接続さ
れている。また入力信号Ｖioは前記トランジスタ
のベース電極に印加される。かかる回路において
は、アンプの定格出力電力とパワーMOSFETの
最大定格電圧との関係は次式のように求められ
る。 Ｖnax＝±（ＶDS(sat)＋√2p L） 但し、Ｖnax，Ｐp，ＲLは夫々パワーMOSFET
に印加される最大電圧、アンプの定格出力電力、
負荷抵抗である。ＶDS(sat)は最大電流時の
MOSFETのソース・ドレイン間の飽和電圧であ
り、飽和電圧と最大電流の比をオン抵抗と定義す
る。又、電源電圧変動率（電源レギユレーシヨン
を含む）、電源トランス（図示せず）の巻線比の
相対偏差を夫々をK1，K2とすれば、ｎ及びｐチ
ヤンネルMOSFETの必要耐圧は次式で与えられ
る。 ｜BVDS｜≧２（ＶDS(sat) ＋√2p L） ・（１＋K1）・（１＋K2） K1，K2＝0.15〜0.2として上記式より算出した
ドレイン耐圧BVDSと出力電力との関係を第３６
図に示す。また、最大電流ＩDnaxと最大定格出力
Ｐp、負荷抵抗ＲLとの関係は、次式で表わされ
る。 また、MOSFET Ｔo，Ｔpのゲート・ソース間
耐圧は最大電流を与えるゲート電圧以上になるよ
う、又ゲート・ドレイン間耐圧はソース・ドレイ
ン間耐圧とほぼ同程度に設計される。 第３５図に示した本発明に係るパワー
MOSFETを用いた出力回路は、第３７Ａ図に両
MOSFETのＶD―ＩD特性図及び負荷線Ｑをもと
に示したようにコンプリメンタリ動作を行なわし
めることができる。このような回路において出力
信号の歪をできるだけ小さくするために、両
MOSFETの電気的特性を揃えることが望ましい
が、上記MOSFETのドレイン電流は比較的大き
な電流領域において熱に対し負の温度係数を有し
ているためわずかな製造プロセス上のバラツキが
あつても内部で発生する熱の差によつて互いに特
性が相補える方向に働く。 また、第３５図に示した回路構成においては、
MOSFETが小さいドレイン電流領域で正の温度
係数を持つていること及び上記のように比較的大
きいドレイン電流領域において負の温度係数を持
つていることにより、サーミスタ、ダイオード又
はトランジスタ回路などのように大きい温度係数
を持つ回路を使用しなくても、通常の抵抗などの
ように実質的に温度係数が零の回路によつてゲー
トバイアス電圧を決めることができる。この場
合、２つのゲートG1とG2との間のバイアス電圧
をドレイン電流が正の温度係数となる範囲に選ぶ
ことによりアイドリング電流を自動的に決めるこ
とができる。上記のゲートバイアス電圧範囲にお
いては、ドレイン電流が正の温度係数を持つの
で、MOSFET自体の発熱によりドレイン電流が
増加する。ドレイン電流が増加することにより温
度係数は正から負の方向に変る。その結果、アイ
ドリング電流が自動的に調整される。逆にドレイ
ン電流が負の温度係数となるゲートバイアス電圧
領域では、ドレイン電流によるMOSFETの発熱
により、減少された値でドレインアイドリング電
流が決まる。 MOSFETの上記のアイドリング電流の自動調
整作用により第３５図の回路においてはソース電
極と負荷ＲLとの間に抵抗を使用していない。し
たがつて使用回路素子数が減少されている。また
第３５図の回路はドレイン・ソース通路に、抵抗
を使用していないので、抵抗による電圧損失が無
く、電源電圧を有効に使用することができる。 上記ドレイン電流の自動調整作用はソースに抵
抗を直列に挿入する場合よりも何ら挿込しない場
合に強く現われる。前記各図で示したような構造
で製作された大電力用のIGFETは、ドレイン電
流値がほぼ0.07ないし0.1Aで０の温度係数を持つ
ことがわかつたので上記自動調整作用によつてア
イドリング電流を設定する方法が採用できること
が明らかとなつた。 このように、第３５図に示した回路構成におい
ては、比較的に簡単な構成のバイアス回路でアイ
ドリング電流をコントロールすることができる。
又、特にゲート幅の大きいパワーMOSFETにお
いては、半導体基板の第２ゲートをソースに接続
することも考えあわせるとゲート・ソース間又は
ゲート・基板間に約1000PFの容量を有している
ため、特に第３５図に示した如きバイアス回路構
成とすることにより、各MOSFETのゲートに対
して可変抵抗ＲGを介さずに充電できるためその
充電時間が短かくなり、特に音響機器で問題とな
る入出力信号間の位相差による障害をとりのぞく
ことができる。 また、第３７Ｂ図に両MOSFETの入出力特性
（ＶGS−ＩDS特性）を示すが、ある所定の微小電
流例えばＩDS＝100mA時におけるゲート電圧ＶG
Ｓの値を夫々Ｐチヤンネル、Ｎチヤンネル
MOSFETのしきい値電圧ＶTHp，ＶTHoと定義す
れば、ＶTHo−ＶTHp≧０の条件を満たすように使
用するMOSFETを選定することが望ましい。な
お、実際のＮ，PMOSFETを製造するプロセス
におけるＶTHの制御のしやすさ、特性のバラツ
キ、歩留等を考慮すれば両MOSFET共エンハン
スメント型のものを使用し、バイアスを第３５図
に示すように可変抵抗ＲGをコントロールするこ
とによつてアイドリング電流Iidleをコントロー
ルした方が望ましい。 ところで、前述したように特に第３５図に示し
たコンプリメンタリMOSFETのSEPP回路の如
くＮチヤンネルMOSFETとＰチヤンネル
MOSFETとをペアで使用する際には、歪特性等
を改善するために両MOSFETの電気的特性、例
えば耐圧、電流（オン抵抗）、相互コンダクタン
ス等を揃えることが望ましい。本発明者等は特に
この要求を満たすために種々の実験を行なつた結
果、Ｎチヤンネル、Ｐチヤンネル各素子のデバイ
スパラメータを次のように設定することが必要で
あることを見出した。 (1) ドレイン・ソース間の耐圧特性について： 高いドレイン・ソース間耐圧とするためには
前述のようにオフセツトゲート領域を設ける必
要がある。種々のオフセツトゲート領域の長さ
ＬReffを有するＮ、ＰチヤンネルMOSFETを試
作した結果、ＬReffが等しい場合には、前述の
ようにＮチヤンネルMOSFETにおいて負性抵
抗が生じやすく、この負性抵抗によりＮチヤン
ネルMOSFETのドレイン・ソース間の耐圧
BVDS(o)の方がＰチヤンネルMOSFETのそれ
BVDS(p)よりも低くなつていることが判つた。
この負性抵抗の発生を防ぎ、Ｎチヤンネル
MOSFETのBVDS(o)をBVDS(p)に近づけるた
めには、ＮチヤンネルMOSFETのＬReff(o)を
ＰチヤンネルMOSFETのＬReff(p)よりも大き
くすることにより、ＮチヤンネルMOSFETの
半導体表面での電界強度を小さくすることが必
要であることが判つた。特に、ＬReff(o)をＬRe
ｆｆ（ｐ）の約1.5乃至６倍にすることによつてほぼ
両MOSFETのBVDSを揃えることができた。こ
れは、前述のような正帰還ループにおいて電子
と正孔とではイオン化率αが異なり（例えば電
界Ｅ＝2.9×105V／cmの場合αo≒６×αpとな
る）、アバランシエ現象の様相がＮ、
PMOSFETでは異なるためと考えられる。ＬRe
ｆｆ（ｏ）をＬReff(p)よりも大きくすることによ
り、ＮチヤンネルMOSFETのオフセツトゲー
ト領域中の平均電界強度（Ｅ＝ＶDS／ＬReff）
をＰチヤンネルMOSFETのそれよりも小さく
でき、その分だけ電子のイオン化率αoが低下
されることになり、その結果両MOSFETの耐
圧を揃えることができたものと考えられる。 (2) 相互コンダクタンス gmについて： 更に、Ｎ、ＰチヤンネルMOSFETの対称性
をきめる上での一つの重要なフアクターである
相互コンダクタンスgmについて試験実験した
結果、両MOSFETのgm特性を揃えるために
は、両MOSFETのチヤンネル幅Ｗ、チヤンネ
ル長ＬC、ゲート絶縁膜厚ｔpxを次のように設
定することによつて達成できることが判つた。 Ｗ（ｏ）／ｔＯＸ（ｏ）・ＬＣ（ｏ）：Ｗ（ｐ）／ｔ
Ｃｘｐ）・ＬＣ（ｐ） ＝１：1.3〜3.5 但し、Ｗ(o)，Ｗ(p)は夫々Ｎ、PMOSFETの
チヤンネル幅、ｔpx(o)，ｔpx(p)は夫々Ｎ、
PMOSFETのゲート絶縁膜の厚さ、ＬC(o)，Ｌ
C(p)は夫々Ｎ、PMOSFETのチヤンネル長を
表わしている。 更に、実際の素子製造プロセスでのバラツ
キ、安定性、歩留等を考慮すれば、Ｐチヤンネ
ルMOSFETのＷ／ｔpx・ＬCの値をＮチヤンネ
ルMOSFETのそれの約1.8乃至2.8倍に設定す
ることが望ましいことが判つた。 以上の特徴事項は実際の製造プロセスより考
えて両MOSFETにおいて例えばSiO2の如き同
じ材料のゲート絶縁膜を用いた場合について説
明したが、もし互いに誘電率εpxの異なるゲー
ト絶縁膜を使用した場合には、この誘電率の違
いも考慮してＰチヤンネルMOSFETのＷ・εp
ｘ／ＬC・ｔpxの値をＰチヤンネルMOSFETの
約1.3乃至3.5倍、更に望ましくは約1.8乃至2.8
倍に設定すればよい。 なお、製造される両MOSFETのペレツトサ
イズ又はチツプサイズを出来るだけ小さくして
かつ両MOSFETにおいて同一ドレイン電圧時
のドレイン電流ＩDSを揃えるためには、Ｐチヤ
ンネルMOSFETのチヤンネル幅ＷをＮチヤン
ネルMOSFETのそれよりも大きく、例えば約
1.8乃至2.5倍とすることが望ましい。また、両
MOSFETのチツプサイズをできる丈小さくし
てかつオン抵抗を同程度にするためには、Ｎチ
ヤンネルMOSFETのチヤンネル長ＬCをＰチヤ
ンネルMOSFETのそれよりも大きく、例えば
約1.1乃至1.5倍とすることが望ましい。 (3) 更に又両MOSFETにおいて、同じドレイ
ン・ソース間耐圧BVDSを得るためには、オフ
セツトゲート領域４の不純物濃度を一定とする
ことが必要であるが、オフセツトゲート領域表
面を含むシリコン基板表面が二酸化硅素膜で被
覆されているためその直下のオフセツトゲート
領域表面状態がＮ型化していることから考え、
ＰチヤンネルMOSFETのオフセツトゲート領
域４における不純物濃度ＮDS（又はシリコン中
のイオン打込み量）をＮチヤンネルMOSFET
のそれよりも大きく、例えば、約1.5乃至2.2倍
と設定することが望ましい。 なお、大電力用コンプリメンタリーMOSFET
の特性を揃える場合には、その必要の度合に応じ
て上記(1)、(2)、(3)の技術のいずれか一つ又は組み
合せによつて達成できる。 表１に、上記条件を考慮して設計したＮチヤン
ネルMOSFET、ＰチヤンネルMOSFETのデバイ
スパラメータの一例を示す。
【表】
【表】
この具体例では、ＰチヤンネルMOSFETの
Ｗ／ｔpx・ＬCの値はＮチヤンネルMOSFETの約
2.3倍となつている。又、その結果得られた電気
的特性を表２に示す。
Ｗ／ｔpx・ＬCの値はＮチヤンネルMOSFETの約
2.3倍となつている。又、その結果得られた電気
的特性を表２に示す。
【表】
この表２より、ゲート入力容量を除いてＮ、Ｐ
チヤンネルMOSFETのペアーの特性が揃つてい
ることが理解される。なお、このゲート入力容量
を更に揃えるためには、何等他の特性を変えない
程度にＮチヤンネルMOSFETのＬCとＷを増やす
ことによつて簡単に達成できる。 第３９図、第４０図は夫々ペアー特性が揃うよ
うに前記表１のパラメータで設計されたＮチヤン
ネルMOSFET、ＰチヤンネルMOSFETのチツプ
上面図の概略を対比して同じ縮尺度で示し、第４
１図、第４２図に夫々第３９図、第４０図のＡ―
Ａ，Ｂ―Ｂ線に沿つた素子要部の断面図を対比し
て同じ縮尺度で示している。 これらの図からも判るように、電気的特性の揃
つた大電力用コンプリメンタリーMOSFETにお
いては、ＮチヤンネルMOSFETはＰチヤンネル
MOSFETよりもオフセツトゲート長ＬReffも、又
鏡像対称に配置された１組のソース・ドレインで
構成されるピツチＣも大きいにも拘らず、そのチ
ツプサイズは逆に小さくてよい。また、第４１及
び第４２図からも判るように、Ｎチヤンネル
MOSFETは高導電率のP+型シリコン基板１′上
に高比抵抗のP-型シリコンエピタキシヤル成長
層１が形成された半導体基板が使用されている
が、ＰチヤンネルMOSFETにおいては、かかる
エピタキシヤル層は使用されていない。そのた
め、上記の如き電気的特性の揃つた大電力用コン
プリメンタリーMOSFETを製造する際には、Ｐ
チヤンネルMOSFETをより安く、より高い歩留
で得ることができ、全体として両MOSFETの価
格を安くすることができる。 かかる大電力用の一対のMOSFETは夫々個々
に第３８図に示すように組み立てられたのち第４
３図に示すように金属キヤツプ２１２，２１３に
よつてシールされたＮチヤンネルMOSFET２１
０及びＰチヤンネルMOSFET２１１が、取付け
板２１４にネジ２１５によつて強固にとりつけら
れる。この時、第３５図において説明したよう
に、両MOSFETの半導体基板及びソース電極が
全て電気的に接続した回路に使用する場合、両
MOSFETを第３８図に示すようにソース電極が
ステムの金属ヘツダー２０１にコネクター線２０
７によつて接続されるようにすることによつて、
本第４３図に示すようにとりつけ板２１４として
一枚の熱伝導性のよい金属板を用い、簡単にかつ
部品点数を少なくした大電力用コンプリメンタリ
ー半導体装置をうることができる。又とりつけ板
２１４は共通の出力電極端子として働くだけでな
く、共通の放熱体として働くと共に、両
MOSFET間の熱的平衡を維持するのに有効であ
る。またソースには直流的に高電圧がかからない
ので、ステムヘツダーと放熱板間にマイラー等の
絶縁物質を挿入する必要がなくなる。 第４４図は、Ｎ、ＰチヤンネルMOSFETの半
導体チツプ２１６，２１７を直接共通の金属板ス
テム２１８にとりつけ、外部引き出しリード２１
９乃至２２０へコネクタ線で接続し、例えばレジ
ン等の絶縁物質２２３で両チツプ共通にモールド
又はケーシングした大電力ペアMOSFETの組立
図であるが、このように両MOSFETの半導体基
板（所謂第二ゲート電極）を共通に接続する回路
装置においては部品の組み立てが比較的簡単にな
り、又熱的トラブルも比較的に容易に解決するこ
とができる。また、前記したようにチツプの大き
さがＮ、ＰチヤンネルMOSFETで違わせて特性
の揃つたコンプリメンタリMOSFETを組むこと
ができるので、特に第４４図に示したような部品
組立作業においては、Ｎ、Ｐチヤンネル
MOSFETのチツプの識別が容易なため作業性が
向上すると共に自動組立化が容易となる。 本発明は、上述の種々の実施態様のみに限定さ
れず、本発明の技術的思想から逸脱しない範囲に
おいて、種々変更可能であることはもちろんであ
る。
チヤンネルMOSFETのペアーの特性が揃つてい
ることが理解される。なお、このゲート入力容量
を更に揃えるためには、何等他の特性を変えない
程度にＮチヤンネルMOSFETのＬCとＷを増やす
ことによつて簡単に達成できる。 第３９図、第４０図は夫々ペアー特性が揃うよ
うに前記表１のパラメータで設計されたＮチヤン
ネルMOSFET、ＰチヤンネルMOSFETのチツプ
上面図の概略を対比して同じ縮尺度で示し、第４
１図、第４２図に夫々第３９図、第４０図のＡ―
Ａ，Ｂ―Ｂ線に沿つた素子要部の断面図を対比し
て同じ縮尺度で示している。 これらの図からも判るように、電気的特性の揃
つた大電力用コンプリメンタリーMOSFETにお
いては、ＮチヤンネルMOSFETはＰチヤンネル
MOSFETよりもオフセツトゲート長ＬReffも、又
鏡像対称に配置された１組のソース・ドレインで
構成されるピツチＣも大きいにも拘らず、そのチ
ツプサイズは逆に小さくてよい。また、第４１及
び第４２図からも判るように、Ｎチヤンネル
MOSFETは高導電率のP+型シリコン基板１′上
に高比抵抗のP-型シリコンエピタキシヤル成長
層１が形成された半導体基板が使用されている
が、ＰチヤンネルMOSFETにおいては、かかる
エピタキシヤル層は使用されていない。そのた
め、上記の如き電気的特性の揃つた大電力用コン
プリメンタリーMOSFETを製造する際には、Ｐ
チヤンネルMOSFETをより安く、より高い歩留
で得ることができ、全体として両MOSFETの価
格を安くすることができる。 かかる大電力用の一対のMOSFETは夫々個々
に第３８図に示すように組み立てられたのち第４
３図に示すように金属キヤツプ２１２，２１３に
よつてシールされたＮチヤンネルMOSFET２１
０及びＰチヤンネルMOSFET２１１が、取付け
板２１４にネジ２１５によつて強固にとりつけら
れる。この時、第３５図において説明したよう
に、両MOSFETの半導体基板及びソース電極が
全て電気的に接続した回路に使用する場合、両
MOSFETを第３８図に示すようにソース電極が
ステムの金属ヘツダー２０１にコネクター線２０
７によつて接続されるようにすることによつて、
本第４３図に示すようにとりつけ板２１４として
一枚の熱伝導性のよい金属板を用い、簡単にかつ
部品点数を少なくした大電力用コンプリメンタリ
ー半導体装置をうることができる。又とりつけ板
２１４は共通の出力電極端子として働くだけでな
く、共通の放熱体として働くと共に、両
MOSFET間の熱的平衡を維持するのに有効であ
る。またソースには直流的に高電圧がかからない
ので、ステムヘツダーと放熱板間にマイラー等の
絶縁物質を挿入する必要がなくなる。 第４４図は、Ｎ、ＰチヤンネルMOSFETの半
導体チツプ２１６，２１７を直接共通の金属板ス
テム２１８にとりつけ、外部引き出しリード２１
９乃至２２０へコネクタ線で接続し、例えばレジ
ン等の絶縁物質２２３で両チツプ共通にモールド
又はケーシングした大電力ペアMOSFETの組立
図であるが、このように両MOSFETの半導体基
板（所謂第二ゲート電極）を共通に接続する回路
装置においては部品の組み立てが比較的簡単にな
り、又熱的トラブルも比較的に容易に解決するこ
とができる。また、前記したようにチツプの大き
さがＮ、ＰチヤンネルMOSFETで違わせて特性
の揃つたコンプリメンタリMOSFETを組むこと
ができるので、特に第４４図に示したような部品
組立作業においては、Ｎ、Ｐチヤンネル
MOSFETのチツプの識別が容易なため作業性が
向上すると共に自動組立化が容易となる。 本発明は、上述の種々の実施態様のみに限定さ
れず、本発明の技術的思想から逸脱しない範囲に
おいて、種々変更可能であることはもちろんであ
る。
第１図乃至第３図は本発明に係る半導体装置の
要部断面図、第４乃至第６図は本発明の半導体装
置を説明するための特性曲線図、第７及び第８図
は半導体装置の動作機構を説明するための素子の
断面模型図、第９図は素子の破壊メカニズムを説
明するための模疑ブロツク図、第１０及び第１１
図は半導体素子内部の電界強度分布を説明するた
めの素子断面模型図、第１２乃至第１４図は本発
明の一実施例に係る半導体装置の各製造工程別平
面図、第１５図は半導体装置の平面展開図、第１
６乃至第１９図は夫々第１５図に示した半導体装
置のＡ―Ａ，Ｂ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ線に沿つた
要部断面図、第２０図は本発明の一実施例に係る
半導体装置の特徴を説明するための耐圧分布特性
図、第２１及び第２２図は半導体装置の要部断面
図、第２３及び第２４図は夫々第２１及び第２２
図に対応する装置の半導体表面の電界強度曲線
図、第２５図は本発明の他の実施態様を説明する
ための半導体装置の要部平面図、第２６図は第２
５図の装置のＥ―Ｅ線に沿つた断面図、第２７乃
至第３４図は本発明に係る半導体装置の製造工程
を説明するための装置の工程別要部断面図、第３
５図は本発明に係る半導体装置を応用した電子機
器応用回路図、第３６、第３７Ａ及び第３７Ｂ図
は電気的特性曲線図、第３８図は半導体装置の組
立図、第３９及び第４０図は半導体装置の平面
図、第４１及び第４２図は夫々第３９及び第４０
図のＡ―Ａ，Ｂ―Ｂ線に沿つた装置の要部断面
図、第４３図は半導体装置の実装状態を示す正面
図、第４４図は半導体装置の組立斜視図、第４５
図は本発明の特徴を説明するための半導体装置の
要部平面図、第４６図は第４５図のＡ―Ａ線に沿
つた要部断面図、第４７図は本発明の他の実施例
による半導体装置の要部平面図、及び第４８図は
第４７図のＡ―Ａ線に沿つた半導体装置の要部断
面図である。 １…半導体基板、２…ソース領域、３，４，５
…ドレイン領域、６…酸化膜、７…ゲート電極、
８…ソース電極、９…ドレイン電極。
要部断面図、第４乃至第６図は本発明の半導体装
置を説明するための特性曲線図、第７及び第８図
は半導体装置の動作機構を説明するための素子の
断面模型図、第９図は素子の破壊メカニズムを説
明するための模疑ブロツク図、第１０及び第１１
図は半導体素子内部の電界強度分布を説明するた
めの素子断面模型図、第１２乃至第１４図は本発
明の一実施例に係る半導体装置の各製造工程別平
面図、第１５図は半導体装置の平面展開図、第１
６乃至第１９図は夫々第１５図に示した半導体装
置のＡ―Ａ，Ｂ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ線に沿つた
要部断面図、第２０図は本発明の一実施例に係る
半導体装置の特徴を説明するための耐圧分布特性
図、第２１及び第２２図は半導体装置の要部断面
図、第２３及び第２４図は夫々第２１及び第２２
図に対応する装置の半導体表面の電界強度曲線
図、第２５図は本発明の他の実施態様を説明する
ための半導体装置の要部平面図、第２６図は第２
５図の装置のＥ―Ｅ線に沿つた断面図、第２７乃
至第３４図は本発明に係る半導体装置の製造工程
を説明するための装置の工程別要部断面図、第３
５図は本発明に係る半導体装置を応用した電子機
器応用回路図、第３６、第３７Ａ及び第３７Ｂ図
は電気的特性曲線図、第３８図は半導体装置の組
立図、第３９及び第４０図は半導体装置の平面
図、第４１及び第４２図は夫々第３９及び第４０
図のＡ―Ａ，Ｂ―Ｂ線に沿つた装置の要部断面
図、第４３図は半導体装置の実装状態を示す正面
図、第４４図は半導体装置の組立斜視図、第４５
図は本発明の特徴を説明するための半導体装置の
要部平面図、第４６図は第４５図のＡ―Ａ線に沿
つた要部断面図、第４７図は本発明の他の実施例
による半導体装置の要部平面図、及び第４８図は
第４７図のＡ―Ａ線に沿つた半導体装置の要部断
面図である。 １…半導体基板、２…ソース領域、３，４，５
…ドレイン領域、６…酸化膜、７…ゲート電極、
８…ソース電極、９…ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の表面部に互いに離
れて設けられた第２導電型のソース領域とドレイ
ン領域とを有し、該ソース領域と該ドレイン領域
間の上記基板上に絶縁膜を介してゲート電極が設
けられている絶縁ゲート電界効果トランジスタに
おいて、上記ドレイン領域が上記ゲート電極下か
ら離れて設けられ、上記ドレイン領域と上記ゲー
ト電極とに挟まれた上記基板の表面部に上記ドレ
イン領域から上記ゲート電極側に順次に延びる第
２導電型で、上記ドレイン領域より低不純物濃度
の中間領域と該中間領域より低不純物濃度の高比
抵抗領域が設けられ、かつ、ソース電極が絶縁膜
を介して上記ゲート電極上を越えて延び、上記高
比抵抗領域上で終端していることを特徴とする大
電力用絶縁ゲート電界効果型半導体装置。 ２ 特許請求の範囲第１項記載の半導体装置にお
いて、ドレイン電極が絶縁膜を介して上記中間領
域上を越えて延び、上記高比抵抗領域上で終端し
ていることを特徴とする大電力用絶縁ゲート電界
効果型半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265177A JPS53128281A (en) | 1977-04-15 | 1977-04-15 | Insulated gate field effect type semiconductor device for large power |
| US05/882,625 US4599576A (en) | 1977-04-15 | 1978-03-01 | Insulated gate type field effect semiconductor device and a circuit employing the device |
| FR7808644A FR2399126A1 (fr) | 1977-04-15 | 1978-03-24 | Dispositif semi-conducteur a effet de champ du type a grille isolee, montage utilisant ce dispositif et procede de fabrication de ce dernier |
| NL7804028A NL7804028A (nl) | 1977-04-15 | 1978-04-14 | Veldeffekt-halfgeleiderinrichting van het type met geisoleerd stuurgebied, schakeling onder toepassing van een dergelijke inrichting en een werkwijze voor de ver- vaardiging van de inrichting. |
| DE2816271A DE2816271C2 (de) | 1977-04-15 | 1978-04-14 | Isolierschicht-Feldeffekt-Transistor und Verfahren zu seiner Herstellung |
| FR7832899A FR2400260A1 (fr) | 1977-04-15 | 1978-11-22 | Dispositif semi-conducteur a effet de champ du type a grille isolee, montage utilisant ce dispositif et procede de fabrication de ce dernier |
| FR7832898A FR2396412A1 (ja) | 1977-04-15 | 1978-11-22 | |
| FR7832897A FR2400259A1 (fr) | 1977-04-15 | 1978-11-22 | Dispositif semi-conducteur a effet de champ du type a grille isolee, montage utilisant ce dispositif et procede de fabrication de ce dernier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265177A JPS53128281A (en) | 1977-04-15 | 1977-04-15 | Insulated gate field effect type semiconductor device for large power |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283684A Division JPS59229870A (ja) | 1984-04-13 | 1984-04-13 | 大電力用絶縁ゲ−ト電界効果型半導体装置 |
| JP60254702A Division JPS61116876A (ja) | 1985-11-15 | 1985-11-15 | 大電力用絶縁ゲート電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53128281A JPS53128281A (en) | 1978-11-09 |
| JPS6159540B2 true JPS6159540B2 (ja) | 1986-12-17 |
Family
ID=12641902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265177A Granted JPS53128281A (en) | 1977-04-15 | 1977-04-15 | Insulated gate field effect type semiconductor device for large power |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4599576A (ja) |
| JP (1) | JPS53128281A (ja) |
| DE (1) | DE2816271C2 (ja) |
| FR (4) | FR2399126A1 (ja) |
| NL (1) | NL7804028A (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4735914A (en) * | 1979-03-28 | 1988-04-05 | Honeywell Inc. | FET for high reverse bias voltage and geometrical design for low on resistance |
| US5187552A (en) * | 1979-03-28 | 1993-02-16 | Hendrickson Thomas E | Shielded field-effect transistor devices |
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- 1978-11-22 FR FR7832899A patent/FR2400260A1/fr not_active Withdrawn
- 1978-11-22 FR FR7832898A patent/FR2396412A1/fr not_active Withdrawn
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|---|---|
| DE2816271A1 (de) | 1978-11-02 |
| FR2400260A1 (fr) | 1979-03-09 |
| US4599576A (en) | 1986-07-08 |
| JPS53128281A (en) | 1978-11-09 |
| FR2396412A1 (ja) | 1979-01-26 |
| NL7804028A (nl) | 1978-10-17 |
| DE2816271C2 (de) | 1984-06-20 |
| FR2399126A1 (fr) | 1979-02-23 |
| FR2400259A1 (fr) | 1979-03-09 |
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