JPS59229870A - 大電力用絶縁ゲ−ト電界効果型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

この発明は絶縁デート電界効果型半導体装置、特に大電
力用の絶縁デート電界効果トランジスタ（以下Ｉ’ＧＦ
ＥＴと称する）に関する。 一般にＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｔ。ｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴと称されているＩＧＦＥＴは今ま
で主に１０〜２０Ｖ以下の低電圧、数ｍＡ以下の小電流
のスイッチング素子として電卓等のためのＬＳＩに使わ
れていた。 しかしなが呟以下にのべる本発明者等の研究の結果、Ｉ
ＧＦＥＴはこのような今までの低電圧、小電流の用途の
みでなく、むしろ高電圧、大電流の用途にも適用される
ことが望ましいことカリフかった。 例えば、ＩＧＦＥＴは、比較的大ぎいドレイン電流にお
いてこのドレイン電流が負の温度係数を持ち、バイポー
ラトランジスタのコレクタ電流のように正の温度係数を
持たないで、電極に流れる電流によって大ぎい半導体ペ
レット上に電位差が生じても電流集中現象が起らない。 したがって、熱暴走による破壊が発生しにくい。ＩＧＦ
ＥＴは高入力インピーダンスであり、しがもトレイン電
流がゲート・ソース間電圧の自乗に比例し、高次の成分
をほとんどもたない。したがってＩＧＦＥＴはパイポー
ラトラ．ンジスタに比較しより高電力利得であり、しか
もより低歪率の特性を示すことが判った。 またＩＧＦＥＴは、ドレイン電圧対トレイン電流特性が
飽和特性、いわゆる五極管特性を示すので、ドレイン電
流が非飽和特性を示す縦型電界効果トランジスタよりも
電源電圧の変動に対し良好な特性を示す。ＩＧＦＥＴは
、ゲート・ソース遮断電圧の値及び範囲を接合型電界効
果トランジスタよりもはるかに自由に選択できる。また
、ゲート電圧、ドレイン電圧分の変動に対するゲート・
ソース間容量の変動及びゲート・ドレイン間容量の変動
は、接合型電界効果トランジスタよりも少ないことが判
った。 なお、ＭＯＳＦＥＴの高耐圧化を計るためにオフセット
構造としたＭＯＳＦＥＴが米国特許第３５３４２３５−
８明細書によって知られている。 この発明の一つの目的は高耐圧のＩＧＦＥＴを得ること
にある。 この発明の池の目的は大電流を制御できるＩＧＦＥＴを
得ることにある。 この発明の他の目的は、高耐圧、大電流の、すなわち大
電力のＩＧＦＥＴを得ることにある。 この発明の他の目的は最適化された特性のＩＧＰＥＴを
得ることにある。 この発明の他の目的は音響用電力増幅回路装置に適する
ＩＧＦＥＴを得ることにある。 この発明の他の目的は小型化された半導体チッブにつく
られるＩＧＦＥＴを得ることにある。 この発明の池の目的は電流容量か増加したＩＧＦＥＴを
得ることにある。 この発明の他の目的は破壊強度の大きい■ＧＦＥＴを得
ることにある。 この発明の他の目的は半導本チップ上の配線が簡単なＩ
ＧＦＥＴを得ることにある。 この発明の他の目的は特性の安定なＩＧＦＥＴを得るこ
とにある。 この発明の他の目的はトレイン容量が小さくされたＩＧ
ＦＥＴを得ることにある。 この発明の池の目的は適切な保護素子を有するＩＧＦＥ
Ｔを得ることにある。 この発明の池の目的はＩＧＦＥＴに適する製造法を得る
ことにある。 この発明の他の目的はばらつきの小さいＩ（；ＦＥＴを
得ることにある。 この発明の池の目的は組立の簡単なＩＧＦ’ＥＴを得る
ことにある。 この発明の池の目的はバイアス回路を簡素化し得るＩＧ
ＦＥＴを得ることにある。 この発明の他の目的はペア特性の優れた相補構成のＩＧ
ＦＥＴを得ることにある。 この発明の他の目的は、互いに耐圧，電流，相互フンダ
クタンス等の電気的特性の揃ったＮチャネル，Ｐチャネ
ル型ＩＧＦＥＴを得ることにある。 この発明の他の目的はソース７オａワ回路に適するＩＧ
ＦＥＴを得ることにある。 この発明の他の目的は優れた電気的特性を有しかつ回路
構成の比較的簡単な音響用高出力装置を提供することに
ある。 この発明の他の目的は実装に便利なＩＧＦＥＴを得るこ
とにある。 上記した種々のこの発明の目的及び更に他の目的は以下
の説明及び図面から明らかとなるであろう。 本発明に従えば、デート電極端における電界の集中を防
ぎ、これによって高耐圧化を図るために、オフセットゲ
ート構造が用いられる。 第１図はオフセットゲート構造のＰチャネルエンハンス
メント型ＩＧＦＥＴの断而図を示す。同図において、１
はＮ型シリコン基板、２はＰ型ソース領域、３はＰ型ド
レイン中間領域、４はドレイン中ｌＩｌ領域に接続する
高抵抗領域いわゆるオフセットゲート領域、５は電極９
に接続するための高不純物濃度のＰ型ドレイン領域、６
はシリコン酸化膜、７は薄いゲーＹ絶緑膜を介してソー
ス、ドレイン領域間のシリコン基板１の表面すなわちチ
ャンネル領域上に形成された例えば多結晶シリコンから
成るゲート電極、８は酸化膜６に設けられた孔を介して
ソース領域２に接触する金属例えばアルミニウムから成
るソース電極、９は酸化膜６に設けられた孔を介してド
レイン領域５に接触するドレイン電極である。なお、ゲ
ート電極７は酸化膜６の厚い部分の上に延びており、そ
の部分でこのゲート電極を覆っている酸化膜に設けられ
た孔を介してアルミニウム電極が接触している。 第１図で、シリコン基板は比抵抗５ΩＱｍ、トレイン中
間領域３］よＰ型不純物濃度５Ｘ１０１６７’ｃｍ３で
ある。高比抵抗領域４は例えばＰ型不純物のイオン打込
技術により形成され、ソース領域２とドレイン領域５は
例えば不純物選択拡散技術により形成される。 デートシリコン酸化膜の厚さは例えば約１３０ＯＡとさ
れ、デート電極長Ｌｃは８μｍとされる。 この構造のＩＧＦ’ＥＴはＶ−ＭＯＳ，ＤＳＡＭＯＳと
称されている周知のＩＧＦＥＴより少ない製造工程で精
度良くつくることができる。 第１図のＩＧＦＥＴにおいてソース・ドレイン間耐圧が
、高比抵抗領域４をつくるための不純物のイオン打込量
によって再現性よく変ることが認められた。不純物イオ
ン打込み量とソース・ドレイン間耐圧との関係を第６図
の曲線Ａに示す。同図よＩ）明らがなようにドレイン耐
圧はピーク値を持っている。このピーク特性は、不純物
イオン打込み量が少ない場合、高比抵抗領域４の比抵抗
が高いので、半導体中での電界集中が第１図のドレイン
領域３の端部Ａに起ること、不純物イオンの打込み量を
適正値よりも更に増加させていった場合、高比抵抗領域
４での電界緩和効果が減少腰電界集中が第１図Ｂで示す
上記高比抵抗領域４の端で起ることとして説明される。 第１図のオフセットデート構遣のＩＧＦＥＴはまた高比
抵抗半導体領域４への不純物イオン打込み量の変化によ
って単位ゲート幅当りの許容ドレイン電流が変化するこ
とが認められた。ｆＩＳ６図の曲線Ｃに不純物イオン打
込み量と許容ドレイン電流との関係を示す。許容ドレイ
ン電流はイオン打込み量の増加とともに増加する。この
許容ドレイン電流は、高比抵抗領域４の抵抗によって制
限されるとして説明される。したがって不純物イオンの
打込み量を増加させれば、高比抵抗領域４の抵抗が減小
するので、上記許容トレイン電流が増加する。 第１図のＩＧＦＥＴは更に、所定ドレイン耐圧において
許容トレイン電流が、オフセットデー１・長ＬＲｅｆｆ
によって再現性よくかわることが認められた。第４図の
曲線ＡないしＦにオフセットゲート（高比抵抗領域４）
をエネルギーｉ３０ＫｅＶのホウ素イオン打込みで形成
し、この打込み量を０ないし１０１３個／ｃＩＩ＋２の
範囲で変えでいったときに得られた単位ゲート幅当りの
許容ドレイン電流Ｉｏｕとオフセットデート長ＬＲｅｆ
ｆとの関係を示す。 ここで第１図のＩＧＦＥＴにおいて、ゲート幅はソース
領域２と高比抵抗領域４との対向した部分の長さとして
決められる。 なお、第４図の曲！Ａ及びＢはオフセットデート長Ｌｈ
ｅｆｆが負のとと、すなわち、ドレイン中間領域３の端
部がゲート電極７の下に延びでいる場合でもドレイン耐
圧５０ｖ乃至１００Ｖが得られることを示している。 第４図曲線ＡないしＦより、オフセットデート構造のＩ
ＧＦＥＴはそれぞれの所定ドレイン・ソース間耐圧にお
いて、単位デート幅当りの許容ドレイン電流がオフセッ
トデート長ＬＲｅｆｆの変化に併ってそれぞれ最大値を
持つことが萌らがである。 第１図のＩＧＦ’ＥＴについて第４図曲線ＡないしＦで
示した特性に従うと、それぞれのドレイン・ゲート間耐
圧において、単位ゲート幅当りの許容ドレイン電流値が
最大値の近傍となるようオ７セットゲート長ＬＲｅｆｆ
の範囲を選ぶことがでと、したがってこのとき必要とす
るドレイン電流を流すためのゲート幅が最小にできるこ
とが判った。 通常、ＩＧＦＥＴにおいて必要なゲート幅を得一るため
に半導体チップに半導体の加工技術上の制約から決まる
面積を必要とするのであり、上記ゲート幅の最小化は小
面積の半導体チップ上にドレイン電流及びトレイン耐圧
の大きいＩＧＦＥＴを作れることを示している。したが
って第４図のＡないしＦで示した特性はがなり重要であ
る。 第４図の等ドレイン耐圧特性において傾斜が急な部分は
、オフセットデート長ＬＲｅｆｆが製造技術上若干変動
しても単位ゲート幅の許容ドレイン電流が大きく変るの
で、この部分内にオフセットデート長を選択することは
望ましくない。また、オフセットゲー｝ＬＲｅｆｆを長
くする場合、素子に必要な幅が増加するので望ましくな
い。このような考慮のもとで、さらに、ＩＧＦＥＴの許
容ドレイン電流は、第４底の最大許容トレイン電流値か
ら９０％以内に入ることか製造歩留り等の経済的見地か
ら必要である。したがって、第１図に示したようなＩＧ
ＦＥＴのオ７セッＦゲート長は、ドレイン耐圧１００ｖ
の場合１ないし１３μ論に、１５０Ｖの場合３ないし１
４μｍに、２００ｖの場合６ないし１８μＩＯに、２５
０■の場合１２ないし２３μＩに、３００Ｖの場合１９
ないし２５μ１０に選択されることが必要である。上記
電圧以外の中間の電圧においては上記各電圧間で許され
るオフセットゲート長の範囲をこの中間電圧で比例配分
すれば良い。 第５図は、第１図のＰチャンネルＩＧＦＥＴと逆導電型
で、第１図のＩＧＦＥＴと基板比抵抗、領域２，３．５
の不純物濃度及びゲート酸化膜厚さ等の寸法が同じとさ
れたＮチャンネルＩＧＦＥＴ（図示しない）について求
めた第４図と同様な特性を示す。ＮチャンネルＩＧＦＥ
Ｔの場合、ＰチャンネルＩＧＦＥＴに対し単位デート幅
における許容ドレイン電流の最大値がほぼ２．４倍大き
くなっていることがわかった。 第５図より明らかなように、ＮチャンネルＩＧＦＥＴの
場合、前記ＰチャンネルＩＧＦＥＴと同様な考慮のもと
て最適なオフセットゲート長は、ドレイン耐圧１００■
の場合２なν１し１１μ論に、１５０■の場合４ないし
１５μ

【ｆｌに、２００■の場合マないし１４μｍに、
２５０Ｖの場合１０ないし１６μｍに、２８０■の場合
１７痕１し２６μｍに選ばれる必要が有ることがわかっ
た。 第１図のＩＧＦＥＴと同様なＩＧＦＥＴを種々実験した
結果、第２図のようにソース電極８を高比抵抗領域４上
までに延長すると、高比抵抗領域４を形成するための不
純物イオン打込み量によるドレイン耐圧特性が変化する
ことが認められた。 第６図曲線Ｂは、第２図の構造のｌＧＦＥＴＩ二ついて
の不純物イオン打込み量とドレイン耐圧との関係を示す
。第２図のＩＧＦＥＴの場合、第６図曲線Ｂ．Ｃより明
らかなように、ドレイン耐圧曲線が許容ドレイン電流の
大柊い方向に移動する。 このドレイン耐圧曲線の移動により、第４図の特性曲線
ＡないしＦは図示しないが全体として許容トレイン電流
がソース電極端の位置により３０％ないし５０％大きい
方向に移動した。ＮチャンネルＩＧＦＥＴに対する第５
図の特性曲線も同様に移動した，第２図のＩＧＦＥＴは
、その結果、第１図のＩＧＦＥＴよりもさらに小さい半
導体チップに形成されても高電圧、大電流を制御できる
ことが明らかとなった。このドレイン耐圧特性曲線の移
動は後で第２２図及び第２４図を使用して説明するよう
に、ソース電極８の部分８゛１こおける電界緩和効果と
して説明される。 第１図及び第２図のＩＧＦＥＴのドレイン・ソース間電
圧・トレイン電流特性において、ブレークダウン電圧を
越えるとドレイン・ソース間耐圧が低下しかつドレイン
電流が増加するといういわゆる負性抵抗特性を示す。こ
の負性抵抗は低電圧小電流用のＩＧＦＥＴでも認められ
たが、この負性抵抗によｌ）ＩＧＦＥＴが破壊してしま
うことはなかった。これに対し特に高耐圧ＩＧＦＥＴで
は、印加電圧が高いため、一度負性抵抗領域に入ると大
電流が流れてそのＩＧＦＥＴが破壊してしまった。 この負性抵抗現象は以下のように説明される。 ＮチャンネルＩＧＦＥＴを例にとると、先ず、第７図に
示すように、ソース領域２、基板１及びドレイン領域３
，４から成る寄生バイポーラ・ラテラル・ＮＰＮ｝ラン
ジスタが構成される。デート電極７の近傍の高比抵抗領
域４にアバランシェ増倍が生じると、■発生した正孔電
流は■基板１に流れて基板１に存在する抵抗Ｒｓｕｂに
■電圧を発生させる。そのため基板１の電位はソース領
域２の電位よりも高くなり、■ソース領域２から基板１
へ電子の注入が起る。この注入電子が再びデート電極７
の近傍の高電界中で７バランシェ増倍を起すと第７図図
示の■ないし■が第９図にブロックで示したように正帰
還ループを構成する。その結果負性抵抗を生ずる。 なお、ＰチャンネルＩＧＦＥＴでは、ソース領域２から
基板１に注入されるキャリャが電子よりもイオン化率の
小さい正孔なので上記正帰還ループが生じ難い。したが
ってＮチャンネルＩＧＦＥＴよりも負性抵抗が生じにく
い。 負性抵抗の発生を押えるためには、１つの方法はソース
から注入されたキャリャによるアバランシェ増倍が起き
ないように電界を弱くすることである。 第８図は半導体表面に沿っての電界強度を低くするため
に、高比抵抗領域４の長さを長くした場合のモデル図で
ある。この場合デート電極７の近傍での電界強度が低く
なるので、この部分での７バランシェ増倍が発生しなく
なる。その結果負性抵抗が生しにくくなる。 第１０図及び１１図は、第２図のＩＧＦＥＴをモデル化
した上での半導体内の電界強度分布の解析結果を示して
いる。図中数字エないし５は等電位線を示している。数
字■は最も電界強度が大きい場所を示し、数字■は次に
電界強度が大きくなっている場所を示す。第１０図は高
比抵抗領域の長さが短い場合、第１１図は高比抵抗領域
の長さが長い場合を示している。第１０図と第１１図と
を比較すれば明らかなように、高比抵抗領域の長さが短
い場合、表面付近での電界強度が強く、逆に長い場合は
表面電界が緩和され、むしろ半導体内部での電界が強く
なって１１る。 第３図は、ドレイン電極９が酸化膜６を介して比較的低
比抵抗のドレイン中間領域３上を越え、高比抵抗領域４
上にまで延びてｔ１る例を示す。この例では、ドレイン
電極９の延長部分９゛により、ドレイン中間領域３の表
面での電界集中が緩和される。したがって、ドレイン中
間領域と高比抵抗領域との接続部分で電界集中すること
がなくなる。 その結果、ドレイン耐圧がドレイン領域３と基板１との
間のＰＮ接合によって決まるようになり、半導体表面で
の電界集中によらなくなる。このように、アバランシエ
増倍が半導体内部で起るので、ソースから注入されたキ
ャリアはアバランシエ増倍に関係しなくなる。 また、第３図のＩＧＦＥＴはシリコン基板として低比抵
抗基板１゛上に高比抵抗領域１を設けたものを使用しで
いるので、基板電極１（）とドレイン領域間の基板抵抗
が低くされ、基板に流れる電流による基板電位の上昇が
低くおさえられる。その結果、ソース領域２と基板１と
の間のＰＮ接合が順方向バイアスされにくくなる。なお
、第３図のようにソース領域の一部に高比抵抗領域４と
同時に形成される領域２゛を採用する場合は製造プロセ
スが簡単化され、またデート電極７の長さが短い場合で
も歩留り良く製造できる。 第１２図ないし弟１５図に高耐圧、大電流用のＩＧＦＥ
Ｔを説明するための平面図及び平面展開図を示す。 第１２図はＮ型シリコン基板１に形成されたＰ型ソース
領域２、Ｐ型ドレイン領域３、保護ダイオード頻域１１
のパターンを示す。後で説明するソース、ドレイ７、ゲ
ート電極パッドのための領域Ｓ，Ｄ，Ｇを除いてソース
領域２、ドレイン領域３が形成されており、これら領域
２．３はストライプ状に交互に配置されている．ソース
領域、ドレイン領域が図示のストライブ形状にされてい
ることにより小さい半導体基板１上にデート幅の大きい
ＩＧＦＥＴを得ることができる。 ソース領域２の一本一本が独立しているのに対し、ドレ
イン領域３はそれぞれの一端がドレイン領域３１により
共通とされている。 第１３図はポリシリコンから成るゲート電極のパターン
を示す。このポリシリコン層はシリコン酸化膜６１上に
配置される。デート電極７はｔＩＳ１２図のソース領域
２とドレイン領域３との間に露出するシリコン基板表面
を覆うようなパターンとされ、それぞれの一端はポリシ
リコンからなるゲートバスライン７１又は７２に接続さ
れる。デートバスライン７１．７２はそれぞれポリシリ
コンから成る電極取出部７３，７４に接続されている。 第１４図はシリコン酸化膜６２上に形成されたソース電
極、ドレイン電極及びゲート電極のパターンを示す。こ
れら電極はアルミニウムから成り、ソース電極は、シリ
コン酸化膜６２の孔（図示しない）の部分でソース領域
と接触する複数の部分８とこれら部分８の相互を接続す
るソースバスライン部分８１ないし８４とソースボンデ
ィングバンド部分８５とから成る。ドレイン電極はシリ
コン酸化膜６２の孔（図示しない）の部分でドレイン領
域に接触する部分９とこれら部分９を共通接続するボン
ディングパッド部分９１とから成る。デート電極は前記
ポリシリコンに接触する部分１２０，１２１をそれぞれ
有するデートバスライン１２２，１２４とデートバスラ
イン１２３及びデートボンディングパッド部１２とから
なる。 第１５図はＰ型シリコン基板１上にポリシリコン層とア
ルミニウム配線層とが重ねられた状態を示す平面展開図
である。前述のように、ソース電極８はシリコン酸化膜
６１の孔２０及びシリコン酸化膜６２の孔２１の部分で
ソース領域２と抵抗接触する。ドレイン電極９はシリコ
ン酸化膜６１の孔３０とシリコン酸化膜６２の孔３１の
部分でドレイン領域３と抵抗接触する。 第１５図に示したＩＧＦＥＴはシリコン基板１に対し高
電位となるドレイン電極がソース電極に囲まれてシリコ
ン基板の中央部に配置されており、シリコン基板１の周
辺から望ましくないイオン等が移動しようとしても、先
ず使用上基板との電位差がほとんど無いソース電極によ
って防げられる。 その結果、シリコン表面に望ましくないイオンが影響す
ることが少なく、比較的高い安定性を示す。 第１８図は第１５図のＩＧＦＥＴのＣ−Ｃ視断而を示し
、第１９図は第１５図のＤ−Ｄ視断面を示す。 第１８図及び第１９図で、ドレイン領域は前記した第１
図ないし第３図と同様にトレイン電極に接触する高不純
物濃度のＰ型領域５、この高濃度Ｐ型領域５を取りまく
中不純物濃度Ｐ型ドレイヮ中間領域３及び低不純物濃度
Ｐ型オフセットデート領域４がら成る。ドレイン電極を
共通接続するドレインボンディングパッド用電極９１は
シリコン酸化膜６１上に配置されており、この電極９１
の下方にはドレイン領域が形Ｉ＃．されていない。許容
ドレイン電流を増加させるためには前記のようにゲート
幅を広くしなければならないので、この場合はドレイン
ボンディングパッド用電極９１の下方にも第１５図のソ
ース領域とドレイン領域を延長して設ける一二とが可能
である。しｈ化なが呟ドレインに接続された電極又はド
レインとほぼ等電位の電極がデート電極上及び能動領域
上を横切る構成とすると、ドレイン耐圧か低下してしま
うことに注意してほしい。 耐圧低下についての理解を容易にするために、第４５図
の部分平面図とこの第４５図のＡ−Ａ視断面を示すＩＧ
ＦＥＴと第１５図に示したＩＧＦＥＴとを対比して説明
する。第４５図及び第４６図で示したＩＧＦＥＴはドレ
イン領域３とソース領域２とがチェッカーフラグのよう
に縦方向と横方向にそれぞれ交互に配置され、ゲート電
極７がデート酸化膜を介してソース領域２とドレイン領
域３との間のシリコン基板１表面を覆っている。 複数のソース電極８と複数のドレイン電極が交互にかつ
平行に酸化膜６上に延びており、これらは酸化膜６に設
けられたコンタクト孔１０と１１の部分でそれぞれソー
ス領域２とドレイン領域に接触している。第４５図、第
４６図においてデート電極７がメッシュ形状となってい
るのでこのＩＧＦＥＴを横型メッシュＩＧＦＥＴと称す
る。これに対し、第１２図ないし第１５図においてはゲ
ート電極がストライプ状となっているのでこのＩＧＦＥ
Ｔを横型ストライプＩＧＦＥＴと称する。 同一シリコン基板上に同時につくられた同一不純物濃度
のソース領域、ドレイン領域と同一のゲート長及びオフ
セットゲート長の横型メッシュ■ＧＦＥＴと横型ストラ
イプＩＧＦＥＴとのドレイン・ソース間ブレークダウン
電圧分布を第２０図に示す。同図によれば、横型メッシ
ュＩＧＦＥＴは横型ストライプＩＧＦＥＴのほぼ半分の
耐圧しかないことがわかる。この２種のトランジスタの
特性の違いは次のように説明される先ず、横型メッシュ
ＩＧＦＥＴは第４５図、第４６図から明らかなように、
ドレイン電極９がゲート電極７上にまで達する部分を持
っている。これに対し、横型ストライプＩＧＦＥＴは、
例えば第１２図ないし第１５図から明らかなように、ソ
ース電極８がゲート電極７上を越えて高比抵抗領域、す
なわちオフセットゲート領域上まで達している。 そこで、ソース電極、トレイン電極の配置の違う第２１
図と第２２図のＩＧＦＥＴについて半導体基板表面に沿
っての電界強度を解析した結果を第２３図と弟２４図に
示す。第２１図に示したようなドレイン電極がゲート電
極上にまで延長するＩＧＦＥＴは第２３図の電界強度曲
線ｈ：呟オフセットデート領域側のゲート電極端の近傍
で電界強度のピークが現われ、例えば印加電圧１００■
で電界強度が４００ＫＶ／ｃｏｏにもなることがわかっ
た。これは降伏臨界電界３００ないし５００ＫＶ／ｃＩ
Ｉ１と同程度の値である。これに対し、第２２図で示し
たソース電極がオフセットデート領域上までに延びたＩ
ＧＦＥＴは第２４図か呟半導本表面に沿う電界強度は、
印加電圧１００Ｖで２２０ＫＶ／ｃｍ程度にしかならな
いことがわかった。 したかって前述のように、許容ドレイン電流を大きくす
るためにドレインボンディングパッド用電極９１の下方
にソース、ドレイン、デート領域を延長する場合は、こ
の電極９１のフィールド効果によってこの延長部分のド
レイン耐圧が低下する。ドレイン領域の一部分の耐圧低
下が完成されるＩＧＦＥＴの耐圧を決めてしまうので、
高耐圧を必要とする場合、上記延長部分を設けるＩＧＦ
ＥＴは望ましくない。 ドレインボンディングパッド用電極９１の下方のシリコ
ン基板１の表面にドレイン領域３を延長することは可能
であるが、ドレイン接合容量が増加する。第１８図、第
１９図のように電極９１の下方にドレイン領域を設けな
い構成はドレイン耐圧の低下を防ぎ、またドレイン接合
容量を低下させる。 第１２図ないし第１５図、第１８図および第１９図に示
したＩＧＦＥ′ｒは、ドレイン電極がシリコン基板１の
中央に配置され、その周囲にデート電極か配置されてい
る。この配置によると、トレイン電極がゲート電極上に
まで延長したり、ゲート電極の近傍の能動領域上にまで
延長したりすることを防ぐことがでとるので、ドレイン
電極による前記の望ましくないフィールドプレート効果
を無くすることができる。この第１２図等で示した横型
ストライプＩＧＦＥＴは横型メツシ．■ｃ；ｐＥＴより
も耐圧特性上有利である。 複数のゲート電極７は、第１３図について前述したよう
にシリコン基板平面の上下の２個のバスライン７１及び
７２にそれぞれ接続されている。 ゲート電極が図示のようにシリコンから成る場合、金属
に比べ比較的大きいデート抵抗となるが、上記のゲ一ト
バスラインの採用により、ゲート電極がデー｝・幅に対
応したただ一本となってしまうことを防ぐ。デー１・バ
スラインの採用によりゲート電極を図示のように複数に
分割でき、その結果必要とする特性に対し実質的に無視
し得るゲート抵抗とすることがでとる。 ポリシリコンから成るバスライン７１及び７２はアルミ
ニウムから成るバスライン１２２，１２３及び１２４に
よって共通接続されている。この構成はポリシリコンに
対しアルミニウムが着るしく低い抵抗値を示すこと、従
ってアルミニウムから成るバスラインの幅をシリコンか
ら成るバスラインに比べ狭くて謬るという事により、バ
スラインをシリコンのみによって形威し、このバスライ
ンをシリコン基板主面の全周に配置し、このシリコンバ
スラインにアルミニウム電極を接触させる場合よりもシ
リコン基板の面積を減小できる事、及びアルミニウム、
シリコンバスラインとシリコン基板との対向面積を減小
することかでト、ゲート入力容量を減小でぎるという事
により有利となる。 第１５図のポリシリコン電極取出７３とアルミニウムデ
ートバスライン１２２との接続をよりわかりやすくする
ために、同図のＡ−Ａ視断面及びＢ−Ｂ視断面をそれぞ
れ第１６図及び弟１７図に示した。ポリシリコンゲート
技術によってゲー１・電極７とソース電極８とはそれぞ
れ異なった層を構成する酸化膜上に配置され、ゲートバ
スライン７Ｌ７２、デート電極取出部７３．７４とアル
ミニウムソースバスライン８１．８２もそれぞれ異なっ
た層上に配置されている。この構成により、アルミニウ
ムゲートバスライン１２２は、シリコン基板表面の周囲
において、ソースバスライン８１の下方を横切るポリシ
リコンゲート電極取出部７３に接続される。 アルミニウムデートバスライン１．２２，１２３及び１
２４をシリコン基板表面の周囲に配置することによりこ
のバスラインに接続するゲートボンディングパッド電極
の外側にソース電極等のいかなる電極も配置されていな
い。この構成は後で説明するように、ボンデ゛イングパ
ッドにコネクタを接続する場合、このコネククによる電
極間の短絡を防止する。 上記のいわゆるクロス配線技術によりアルミニウムデー
トバスラインをソースバスラインの外側に設ける構成は
、ソース電極及びソースバスラインがシリコン基板表面
の中央部に向って延びるのを妨げない。この制限の除去
により、第１５図，第１８図及び第１９図からわかるよ
うに、中程度の不純物濃度のドレイン領域３の全周囲に
設けられた高比抵抗領域４上にはソース電極８及びソー
スバスライン８１ないし８４が配置できるようになる。 この配置より第２２図，第２４図を使って説明したよう
に、ソース電極及びソースバスラインによって望ましい
フィールドプレート効果が作用するので、第１５図のＩ
ＧＦＥＴは高いドレイン耐圧が得られる。 第１５図の保護ダイオードにつｌｖ１て拡大平面図を第
２５図に示し、第２５図のＥ−’Ｅ視断面を第２６図に
示す。 この保護ダイオードはＮ型シリコン基板１に形Ｉ＃．さ
れた複数のＰ型領域１２と、このＰ型領域１２の周囲表
面とシリコン基板１の表面との両方にまたがって形成さ
れた高不純物濃度の格子状のＮ型領域１３と、このＮ型
領域１３から所定距離へだててＰ型領域１２のそれぞれ
の表面に設けられた高不純物濃度のＮ型領域１１とによ
り構成される。それぞれのＮ型領域１２には、ゲートバ
スライン１２２と接続するアルミニウム電極１１０が酸
化膜６に設けられた孔１１１の部分で抵抗接触し、格子
状のＮ型領域１３にはソースバスライン８１と接続する
アルミニウム電極８６が酸化膜６に設けられた孔１３０
の部分で抵抗接触してし・る。この保護ダイオードは、
Ｎ型領域１３とＰ型領域１２との間のＰＮ接合と、Ｐ型
領域１２とＮ型領域１１との間のＰＮ接合により構成さ
れた互いに逆方向に直列接続された実質的に２個のダイ
オードにより構成される。 保護ダイオードが上記のようにゲート電極とソース電極
との間に接続されるので、ゲート電極に加わる異常に高
い正又は負の電圧は上記ＰＮ接合のいずれか一方の降伏
電圧に制限される。その結果、異常な電圧が非常に薄い
ゲート絶縁膜に加わることによってこのゲート絶縁膜が
破壊してしまうことを防ぐ。 ゲート絶縁膜の高電圧に対する保護を充分なものとする
ためには、上記降伏時許容ダイオード電流を大とくする
ことが必要である。この大きい許容ダイオード電流によ
って保護ダイオード自体が破壊してしまうことを防ぐこ
とができる。上記保護ダイオードにおいてＰＮ接合の降
伏がシリコン表面の近くで起るので、電流容量はＰＮ接
合の実効の周辺長に比例する。第２５図及び第２６図の
ように、実質的に直線状の平面パターンを有するＮ型領
域１１とこのＮ型領域を囲むＰ型領域１２とＮ型領域１
３で囲まれた構成の単位の保護ダイオードを並列接続す
る構成は小さい面積で大きな実効周辺長とすることがで
きる。第２５図及び第２６図の保護ダイオードは、上記
のように単位の保護ダイオードが実質的に独立した構成
とされているのでこの単位の保護ダイオード相互の寸法
及び不純物濃度分布を良くそろえることかで外、降伏特
性をそろえることができる。これにより、過大電流によ
る破壊に対し強いものとなる。また保護ダイオードが単
位の集合であるので、許容電流を変更する場合、所定の
単位ダイオードへの布線を中止することなどにより簡単
に行なえる。 もちろん若干のアンバランスが許されるな呟複数のＰ型
領域１２は連続した１つのＰ型領域として形成しても良
い。この場合でもＮ型領域１３を以前のまま格子状平面
パターンとしておくことにより降伏時のＰＮ接合の実効
周辺長は小さくならない。 第２５図及び第２６図の保護ダイオードは変形可能であ
り、変形例の平面図を第４７図に示し、そのＡ−Ａ断面
を第４８図に示す。この保護グイオードはソースバスラ
イン８１に接続するＮ型領域１３がＮ型シリコン基板１
から離されてＰ型領域１２内に形成されている。Ｐ型領
域１２の表面端部には格子状のＮ型領域１４が形成され
ている。 この例ではソースバスライン８１はＮ型領域を介してシ
リコン基板に接続されていない。したがってソースバス
ラインはシリコン基板に対し電気的に７ローティング状
態にある。この例ではゲート電極・ソース電極間に加わ
る異常な電圧に対し、Ｎ型領域１３とＰ型領域との間の
ＰＮ接合又はＮ型領域１１とＰ型領域との間のＰＮ接合
が降伏する。これに対し、ゲート電極とシリコン基板と
の間に加わる異常な電圧に対してはＮ型領域１１とＰ型
領域１２との間のＰＮ接合又はＮ型領域１４とＰ型領域
１２との間のＰＮ接合が降伏する。この例はＮ型領域１
１と１３は平行配置であり、同し形状とすることがでぎ
るので、それらの実効周辺長が同しであり、ソース・デ
ート間に加わる正負の異常電圧に対じ絶対値で同じ許容
電流を示す。 第１５図のシリコン基板は放熱板に付けられる。 第３８図はＩＧＦＥＴが形成されたシリコン基板１をＴ
ｏ−３型ステムに取り付けた斜視図を示す。 同図においてシリコン基板１は周知のろう付技術により
金属へツダ２０１に取り付けられる。ドレインボンディ
ングパッド電極には超音波ボンディング技術によりアル
ミニウム線２０６の一端が接続される。このアルミニウ
ム線２０６の他端はヘッダ２０１にガラスによって固定
されたリード線２０２の平坦な頭部に同じ超音波ボンデ
ィング技術により接続される。デートボンディングバ・
冫ド電極はアルミニウム線２０８の一端に接続され、こ
のアルミニウム線２０８の他端はへッグ２（Ｊ１にガラ
ス２０５によって固定されたリード線２０２の平坦な頭
部に接続される。この例では、ヘツダ２０１がＩＧＦＥ
Ｔのためのソース端子とされる。この場合第２５図及び
第２６図から明らかなように、ソース電極はＮ型領域１
３を介してＮ型シリコン基板１に接続されている。この
ようにソース電極と．シリコン基板１とがこのシリコン
基板上においで短絡されているので、ソース電極とシリ
コン基板は同電位となり得る，しかしなが呟シリコン基
板が無視し得ない抵抗を持っていること及び保護ダイオ
ードのための領域からシリコン基板に流せる電流が制限
されていることにより、この例では、ソースボンディン
グパッド電極がヘッダ２０１に接続される。すなわちソ
ースボンデイングパッド電極はアルミニウム線２０７に
よりヘッダ２０１に接続される。上記アルミニウム線接
続後、図示しないがヘッダ２０１に金属キャップが固定
され、ＩＧＦＥＴが完成する。 第１５図のＩＧＦＥＴはシリコンデートによるセル７７
ライメント技術によって製造される。各製造工程におけ
るシリコン基板の断面を第２７ないし第３４図に示す。 なお、以下の説明はＰチャンネル型ＩＧＦＥＴの製造に
ついて行なう。 先ず、第２７図のように比抵抗５Ωｃｍ、厚さ３００μ
ｍ、で主面（１００）面とされたＮ型シリコン基板１を
用意し、周知の熱酸化技術によりその表面に厚さｓｏｏ
ｏＸのシリコン熱酸化膜６を形成する。 次に第２８図のように酸化膜６にホトエッチング技術に
より孔をあけ、シリコン基板表面を露出させ、この露出
表面にＰ型不純物としてのホウ素を１００ＫｅＶ，３Ｘ
１０１３個／Ｃｍ２となるようイオン打込みし、その後
１２００゜Ｃで酸化性雰囲気中において上記ホウ素を以
延ばし拡散し、厚さ７．４μｍのＰ型領域１２と３を形
成する。このＰ型領域はイオン打込み技術により不純物
が正確に規定された高比抵抗領域である。Ｐ型領域１２
は後に保護ダイオードのための領域とされ、Ｐ型領域３
はドレイン中間領域とされる。 次に第２９図のように、保護ダイオードを形成する部分
及びソース領域，ドレイン領域及びチャンネル領域とさ
れる部分上の酸化膜を選択エッチング技術により除去し
、露出シリコン表面に熱酸化技術によって厚さ１３ｏｏ
Ｘの熱酸化膜を形成する。その後モノシランを使用した
化学蒸着法によって厚さ０．５μｍのポリシリコン層を
形成し、次いでこのポリシリコンに３０ＫｅＶ、２×１
０”／ｃｍ２の条件で不純物としてのホウ素をイオン打
込みする。上記ポリシリコン層に対するホウ素のイオン
打込みは後の製造工程においてこのポリシリコン層の全
面に充分な量でかつ均一に不純物が導入されないので、
不純物量及び均一性を補償するために行なわれる。この
イオン打込みによりポリシリコン層は後におけるゲート
電極及びゲートバスラインとして充分低抵抗のものとな
る。このイオン打込み技術により、ポリシリコン層は全
面において他のドープ技術よりもその表面部に均一にホ
ウ素が導入され、その結果、同一シリコン基板内におい
て完成されるＴＧＦＥＴのしきい値電圧の局部的変化か
無くなる。 次に第３０図のようにゲート電極及びゲートバスライン
とされる部分を除いて上記ポリシリコン層を選択エッチ
ング除去し、次いで上記ポリシリコン除去表面に８０Ｋ
ｅＶ．２．５Ｘ１０ｌ２個／ｃｍ”の条件でホウ素をイ
オン打込みする。このとき、上記ポリシリコン層及び厚
い酸化膜がイオン打込みのマスクとなるので図示のよう
にシリコン基板表面に低不純物濃度のＰ型領域が形成さ
れる。 このとぎ形成されたドレイン中間領域３と連続する領域
４はオフセットゲート領域とされる。 次いで弟３１図に示すようにポリシリコン層の表面を含
むシリコン基板主表面にテトラエトキシシランの熱分解
法により厚さ０．３μＩｎのシリコン酸化膜６１を形成
する。このシリコン酸化膜６】はソース領域及び高不純
物濃度トレイン領域を形成するだめの不純物選択拡散用
マスクとされる。 このマスクのためにシリコン酸化膜はホトエッチングさ
れる。ホトエッチングにおいで、ソースのための酸化膜
６１の孔はデート電極上に終るようにされる。次いで例
えば温度ｊｌ００’ｃでホウ素を拡散し、深さ０．９μ
＋ｎ、シート抵抗１５Ωんのソース領域２及び高濃度ト
レイン領域５を形成する。この拡散においてソース領域
２はデートポリシリコン層７に対し自己整合する。 次に第３２図に示すように、シリコン基板表面に第３１
図のシリコン酸化膜６１と同一製造条件同一厚さにシリ
コン酸化膜６２を形成する。次いでシリコン酸化膜をホ
トエッチングし、露出したシリコン表面に温度１１００
℃でリンを拡散し、深さ１．７μ鎗シ一ト抵抗１０Ωの
Ｎ＋領域１１及び１３を形成する。この領域１１及び１
３は保護ダイオードのための領域とされる。 次いで第３３図のようにＨさ０．９μｍのホスホシリケ
ートグラス（ＰＳＧ）［６３を形成する。次いでホトエ
ッチング技術により、ＰＳＧ層及び酸化膜を選択エッチ
し、ソース領域，ドレイン領域，ポリシリコン電極取出
し部（図示しない）及びダイオード領域を露出させる。 次いで第３４図のように厚さ４μ釦にアルミニウムを蒸
着しこれをホトエッチングしてソニス，ゲート及びドレ
イン電極等を形成する。 なお、図示しないがアルミニウム電極形成後、シリコン
基板主面全面に厚さ１．２μＷのシリコン酸化膜を形成
し、次いでこのシリコン酸化膜をソース，デート及びト
レインボンディングパッド用アルミニウムが露出するよ
う選択ホトエッチングする。 第３５図に、本発明に係るコンブリメンタリ絶緑ゲート
型ＦＥＴを用いて構成した回路の一例としてオーディオ
・アンプ出力段の回路構成を示す。 同図においては負荷抵抗ＲＬとしてスピーカの内部抵抗
（４Ω又は８Ω）がその出カ端子に接続されたＳＥＰＰ
（ＳｉｎｇｌｅＥｎｎｄｅｄＰｕｓｂ−Ｐｕｌｌ）方式
が採用されており、エンハンスメン１・型Ｎチャン４ル
ＭＯＳＦＥＴＴｎ（７）７−ス電極ｓトＰ型半導体基板
電極（所謂第２デート電極）及びエンハンスメント型Ｐ
チャンネルＭＯＳＦＥ’Ｉ”Ｔｐのソース電極ＳとＮ型
半導体基板電極（所謂第２ゲート電極）とが全て共通に
出力端子Ｐに接続されている。そして両ＭＯＳＦＥＴＴ
ｎ．Ｔｐのドレイン電極に夫々十Ｖｏｏ，Ｖｏｏの電源
が接続され、夫々のゲート電極Ｇ１，Ｇ２に抵抗Ｒ，可
変ＪＩＬ抗Ｒｃ（０〜５０Ω），バイポーラトランジス
タＴｏからなるバイアス電圧調整用回路が接続され、抵
抗Ｒの一端と上記トランノスタのエミソタ電撓に夫々前
記ＶＤＤよりも電圧値の高い電源＋ＶＣＣＩ一Ｖａａが
接続されている。また入力信号ｖ１１１は前記トランジ
スタのベース電極に印加される。ががる回路においては
、アンプの定格出力電力とパワーＭＯＳＦＥＴの最大定
格電圧との関係は次式のように求められる。 Ｖ＋ｎａｘ＝±（Ｖｏｓ（ｓａｔ）＋，，／Ｔ丙■）但
し、Ｖ＋ｎａｘ．ＰＯ，ＲＬは夫々ハワーＭＯＳＦＥＴ
に印加される最大電圧，アンプの定格出力電力，負荷抵
抗である。Ｖｏｅ（ｓａｔ）は最大電流時のＭＯＳＦＥ
Ｔのソース・ドレイン間の飽和電圧であり、飽和電圧と
最大電流の比をオン抵抗と定義する。又、電源電圧変動
率（電源レギュレーションを含む），電源トランス（図
示せず）の巻線比の相対偏差を夫々をＫ，，Ｋ２とすれ
ば、ｎ及びｐチャンネルＭＯＳＦＥＴの必要耐圧は次式
で与えられる。 ｌＢＶａｓｌ≧２（Ｖｏｓ（ｓａｔ）＋Ｊ『ＦＳＷ口・
（１＋Ｋ，）・（１＋Ｋ２） Ｋｔ，Ｋ２＝０．１５〜０．２として上記式より算出し
たドレイン耐圧ＢＶｏｓと出力電力との関係を第３６図
に示す。また、最大電流Ｉｏｍａｘと最大定格出力Ｐｏ
＋負荷抵抗ＲＬとの関係は、次式で表わされる。 ＩＤｍａｘ＝Ｊ マタ、ＭＯＳＦＥＴＴｎ，Ｔｐのデー｝・ソース間耐圧
は最大電流を与えるデート電圧以上になるよう、又デー
ト・ドレイン間耐圧はソース・トレイン間耐圧とほぼ同
程度に設計される。 第３５図に示した本発明に係るパワーＭＯＳＦＥＴを用
いた出力回路は、第３７Ａ図に両ＭＯＳＥＦＴのＶｏＩ
ｎ特性図及び負荷線Ｑをもとに示したようにコンプリメ
ンクリ動作を行なわしめることができる。このような回
路において出力信号の歪をできるだけ小さくするために
、両ＭＯＳＦＥＴの電気的特性を揃えることが望ましい
が、上記ＭＯＳＦＥＴのドレイン電流は比較的大きな電
流領域において熱に対し負の温度係数を有しているため
わずかな製造プロセス上のバラツキがあっても内部で発
生する熱の差によって互いに特性が相補える方向填働く
。 また、第３５図に示した回路構成においては、ＭＯＳＦ
ＥＴが小さいドレイン電流領域で正の温度係数を持って
いること及び上記のように比較的大ぎいトレイン電流領
域において負の温度係数を持っていることにより、サー
ミスタ，ダイオード又はトランジスタ回路などのように
大きい温度係数を持つ回路を使用しなくても、通常の抵
抗などのように実質的に温度係数が零の回路によってデ
ートバイアス電圧を決めることができる。この場合、２
つのゲートＧ１と６２との間のバイアス電圧なドレイン
電流が正の温度係数となる範囲に！！ｘことによりアイ
ドリング電流を自動的に決めることがでとる。上記のゲ
ートバイアス電圧範囲においては、ドレイン電流が正の
温度係数を持つので、ＭＯＳＦＥＴ自体の発熱によりド
レイン電流が増加する。ドレイン電流が増加すよことに
より温度係数は正から負の方向に変る。その結果、アイ
ドリング電流が自動的に調整される。逆にドレイン電流
が負の温度係数となるゲートバイアス電圧領域では、ド
レイン電流によるＭＯＳＦＥＴの発熱により、減少され
た値でドレインアイドリング電流が決まる。 ＭＯＳＦＥＴの上記のアイドリング電流の自動調整作用
により第３５図の回路においてはソース電極と負荷ＲＬ
との間に抵抗を使用していない。 したがって使用回路素子数が減少されている。また第３
５図の回路はドレイン・ソース通路に、抵抗を使用して
いないので、抵抗による電圧損失が無く、電源電圧を有
効に使用することができる。 上記ドレイン電流の自動調整作用はソースに抵抗を直列
に挿入する場合よりも何ら挿入しない場合に強く現われ
る。前記各図で示したような構造で製作された大電力用
のＩＧＦＥＴは、ドレイン電流値がほぼ０．０７ないし
０．ＩＡで０の温度係数を持つことがわかったので上記
自動調整作用によってアイドリング電流を設定する方法
が採用できることが明らかとなった。 このように、第３５図に示した回路構成においては、比
較的に簡単な構成のバイアス回路で７イドリング電流を
コントロールすることができる。 又、特にゲート幅の大きいパワーＭＯＳＦＥＴにおいて
は、半導体基板の第２ゲートをソースに接続することも
考えあわせるとゲート・ソース間又はデート・基板間に
約１，ＯＯＯｐＦの容量を有しているため、特に第３５
図に示した如ぎバイアス回路構成とすることにより、各
ＭＯＳＦＥＴのデートに対して可変抵抗Ｒａを介さずに
充電でぎるためその充電時間が短かくなり、特に音響機
器で問題となる入出力信号間の位相差による障害をとり
のぞくことができる。 また、第３７Ｂ図に両ＭＯＳＦＥＴの入出力特性（Ｖｃ
ｓＩｏｓ特性）を示すが、ある所定の微小電流例えばＩ
ｎｓ”１００ｍＡ時におけるデート電圧Ｖａｓの値を夫
々Ｐチャンネル，ＮチャンネルＭＯＳＦＥＴのしきい値
電圧ＶＴｉｌｌ）ｌＶｒｕｎと定義すれば、ＶＴＨＩＩ
−ＶｔＨｐ≧Ｏの条件を満たすように使用するＭＯＳＦ
ＥＴを選定することが望ましい。なお、実際のＮ，ＰＭ
ＯＳＦＥＴを製造するプロセスにおけるＶＴＨの制御の
しやすさ，特性のバラツキ，歩留等を考慮すれば両ＭＯ
ＳＦＥＴ共エンハンスメント型のものを使用し、バイア
スを弟３５図に示すように可変抵抗Ｒαをコントロール
することによってアイドリング電流Ｉｉｄｌｅをコント
ロールした方が望ましい。 ところで、前述したように特に弟３５図に示したコンブ
リメンタリＭＯＳＦＥＴのＳＥＰＰ回路の如くＮチャン
ネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとをベア
で使用する際には、歪特性等を改善するために両ＭＯＳ
ＦＥＴの電気的特性、例えば耐圧，電流（オン抵抗），
相互コンダクタンス等を揃えることが望ましい。本発明
者等は特にこの要求を満たすために種々の実験を行なっ
た結果、Ｎチャンネル，Ｐチャンネル各素子のデバイス
パラメータを次のように設定することが必要であること
を見出した。 （１）、ドレイン・ソース間の耐圧特性について：高い
ドレイン・ソース間耐圧とするためには前述のようにオ
フセットデート領域を設ける必要がある。種々のオフセ
ットゲート領域の長さＬ＊．ｅｆｆを有するＮ，Ｐ−チ
ャンネルＭＯＳＦＥＴ｝試作しｔ一結果、Ｌｉｅｆｆが
等しい場合には、前述のようにＮチャンネルＭＯＳＦＥ
Ｔにおいて負性抵坑が生じやすく、この負性抵抗により
ＮチャンネルＭＯＳＦＥＴのドレイン・ソース間の耐圧
ＢＶａｓ（ｎ）の方がＰチャンネルＭＯＳＦＥＴのそれ
ＢＶｎｓ（ｐ）よりも低くなっていることが判った。こ
の負性抵抗の発生を防ぎ、ＮチャンネルＭＯＳＦＥＴの
ＢＶＤＦ，（ｎ）をＢＶｏｓ（ｐ）に近づけるためには
、ＮチャンネルＭＯＳＦＥＴのＬＲｅｆｆ（ｎ）をＰチ
ャンネルＭＯＳＦＥＴのＬ＊ｅｆＴ（ｐ）よりも大かく
することにより、ＮチャンネルＭＯＳＦＥＴの半導体表
面での電界強度を小さくすることが必要であることが判
った。特に、ＬＲｅｆｆ（ｎ）をＬＲｅｆｆ（ｐ）の約
１．５乃至６倍にすることによってほぼ両ＭＯＳＦＥＴ
のＢＶｏｓを揃えることがで島だ。これは、前述のよう
な正帰還ループにおいて電子と正札とではイオン化率ａ
が異なり（例えば電界Ｅ＝２．９Ｘ１０５Ｖ／ｃｍの場
合αｎ：６Ｘｆｆｐとなる）、アバランシェ現象の様相
がＮ，ＰＭＯＳＦＥＴでは異なるためと考えられる。Ｌ
Ｒｅｆｆ（ｎ）をＬＲｅｆｆ（ｐ）よりも大きくするこ
とにより、ＮチャンネルＭ０ＳＦＥＴのオフセットデー
ト領域中の平均電界強度（Ｅ＝Ｖｏｓ／Ｌｉｅｆｆ）を
ＰチャンネルＭＯＳＦＥＴのそれよりも小さくでき、そ
の分だけ電子のイオン化率α！１が低下されることにな
り、その結果両ＭＯＳＦＥＴの耐圧を揃えることができ
たものと考えられる。 （２）、相互フンダクタンス四について二更に、Ｎ，Ｐ
チャンネルＭＯＳＦＥＴの対称性を静める上での一つの
重要な７７クターである相互コンタクタンスｇｍについ
て試験実験した結果、両ＭＯＳＦＥＴのｇｆｌｌ特性を
揃えるためには、両ＭＯＳＦＥＴのチャンネル幅Ｗ，チ
ャンネル長Ｌｃ，デート絶緑膜厚ｔｏｘを次のように設
定することによって達成できることが判った。 Ｗ（ｎ）Ｗ（ｐ） ｔａｘ（ｎ）ｌ１Ｌｃ（ｎ）Ｌｏｘ（ｐ）ΦＬＣ（ｐ）
＝１：１．３〜３．５ 但し、Ｗ（ｎ），Ｗ（ｐ）は夫／ＩＮ，ＰＭＯＳＦＥＴ
のチャンネル幅ｗＬＯＸ（ＩＩ）ｔｔｏｘ（ｐ）は夫々
Ｎ．ＰＭＯＳＦＥＴのデート絶縁膜の厚さ、Ｌｃ（ｎ）
，ＬＣ（＋１）は夫々Ｎ，ＰＭＯＳＦＥＴのチャンネル
長を表わしている。 更に、実際の素子製造プロセスでのバラツキ，安定性，
歩留等を考慮すれば、ＰチャンネルＭＯＳＦＥＴの’ｖ
￥／Ｌｏｘ−Ｌｃの値をＮチャンネルＭＯＳＦＥＴのそ
れの約１．８乃至２．８倍に設定することが望ましいこ
とが判った。 以上の特徴事項は実際の製造プロセスより考えて両ＭＯ
ＳＦＥＴにおいて例えばＳｉ○２の如き同じ材料のデー
ト絶縁膜を用いた場合について説明したが、もし互いに
誘電率εｏｘの異なるゲート藉緑膜を使用した場合には
、この誘電率の違いも考慮してＰチャンネルＭＯＳＦＥ
ＴのＷ・εｏｘ／Ｌｅｔｏｘの値をＰチャンネルＭＯＳ
ＦＥＴの約１．３乃至３．５倍，更に望ましくは約１，
８乃至２．８倍に設定すればよい。 なお、製造される両ＭＯＳＦＥＴのベレットサイズ又は
チップサイズを出来るだけ小さくしてかつ両ＭＯＳＦＥ
Ｔにおいて同一ドレイン電圧時のｒレイン電流ＩＬＩ８
を揃えるためには、ＰチャンネルＭＯＳＦＥＴのそれよ
りも大きく、例えば約１．８乃至２．５倍とすることが
望ましい。また、両ＭＯＳＦＥＴのチップサイズをでき
る丈小さくしてかつオン抵抗を同程度にするためには、
ＮチャンネルＭＯＳＦＥＴのチャンネルｌＬｃをＰチャ
ンネルＭＯＳＦＥＴのそれよりも大きく、例えば約１．
１乃至１６５倍とすることが望ましレ１６（３）、更に
又両ＭＯＳＦＥＴにおいて、同じドレイン・ソース間耐
圧ＢＶｏｓを得るためには、オフセットゲート領域４の
不純物濃度を一定とすることが必要であるが、オフセッ
トデート領域表面を含むシリコン基板表面が二酸化ケイ
素膜で被覆されているためその直下のオフセットゲート
領域表面状態がＮ型化していることから考え、Ｐチャン
ネルＭＯＳＦＥＴのオフセッ１・デート領域４における
不純物濃度Ｎｎｅ（又はシリコン中のイオン打込み量）
をＮチャンネルＭＯＳＦＥＴのそれよりも大きく、例え
ば、約１．５乃至２．２倍と設定することが望ま七い。 なお、大電力用コンブリメンタリ−ＭＯＳＦＥＴの特性
を揃える場合には、その必要の度合に応じて上記（１）
．（２），（３）の技術のいずれか一つ又は組み合わせ
によって達成できる。 表１に、上記条件を考慮して設計したＮチャンネルＭＯ
ＳＦＥＴ，ＰチャンネルＭＯＳＦＥＴのデバイスパラメ
ータの一例を示す。 この具体例では、ＰチャンネルＭＯＳＦＥＴのＷ／ｔｏ
ｘ−Ｌｃの値はＮチャンネルＭＯＳＦＥＴの約２．３倍
となっている。又、その結果得られた電気的特性を表２
に示す。 この表２よｌ）、ゲート入力容量を除いてＮ，Ｐチャン
ネルＭＯＳＦＥＴのペアーの特性が揃っていることが埋
解される。なお、このゲート入力容量を更に揃えるため
には、何等他の特性を変えない程度にＮチャンネルＭＯ
ＳＦＥＴのＬｃとＷを増やすことによって簡単に達成で
きる。 第３９図，第４０図は夫々ペアー特性が揃うように前記
表１のパラメータで設計されたＮチャンネルＭＯＳＦＥ
Ｔ，ＰチャンネルＭＯＳＦＥＴのチップ上面図の概略を
対比して同じ縮尺度で示し、弟４１図，第４２図に夫々
第３９図，第４０図のＡ−Ａ，Ｂ−Ｂ線に沿った素子要
部の断面図を対比して同じ縮尺度で示している。 これらの図からも判るように、電気的特性の揃った大電
力用コンブリメンタリ−ＭＯＳＦＥＴにおいては、Ｎチ
ャンネルＭＯＳＦＥＴｉ．ｋＦ’チャンネルＭＯＳＦＥ
Ｔよりもオフセットデート長Ｌｈｅ［も、又鏡像対称に
配置された１組のソース・ドレインで構成されるビッチ
Ｃも大きいにも拘？らず、そのチップサイズは逆に小さ
くてよい。また、第４１及び第４２図からも判るように
、ＮチャンネルＭＯＳＦＥＴは高導電率のＰ＋型シリコ
ン基板１゛上に高比抵抗のＰ一型シリコンエピタキシャ
ル成長層１が形成された半導体基板が使用されているが
、ＰチャンネルＭＯＳＦ’ＥＴにおいては、かかるエビ
タキシャル層は使用されていない。そのため、上記の如
き電気的特性の揃った大電カ用コ＞７”））ンタリーＭ
ＯＳＦＥＴを製造する際には、ＰチャンネルＭＯＳＦＥ
’Ｔをより安く、より高い歩留で得ることがでと、全体
として両ＭＯＳＦＥＴの価格を安くすることができる。 かかる大電力用の一対のＭＯｓＦＥＴは夫々個々に弟３
８図に示すように組み立てられたのち第４３図に示すよ
うに金属キャップ２１２，２１３によってシールされた
ＮチャンネルＭＯＳＦＥＴ２１０及びＰチャンネルＭＯ
ＳＦＥＴ２１１が、取り付け板２１４にネジ２１５によ
って強固にとりつけられる。この時、第３５図において
説明したように、両ＭＯＳＦＥＴの半導体基板及びソー
ス電極が全て電気的に接続した回路に使用する場合、両
ＭＯＳＦＥＴを第３８図に示すようにソース電極がステ
ムの金属ヘッダ−２０１にコネクター線２０７によって
接続されるようにすることによって、本第４３図に示す
ようにとりつけ板２１４として一枚の熱伝導性のよい金
属板を用い、簡単にかつ部品点数を少なくした大電力用
フンプリメンタリー半導体装置をうろことができる。又
とりつけ板２１４は共通の出力電極端子として働くだけ
でなく、共通の放熱体として働くと共に、両ＭＯＳＦＥ
Ｔ間の熱的平衡を維持するのに有効である。またソース
には直流的に高電圧がかがらないので、ステムヘッダー
と放熱板間にマイラー等の絶縁物質を挿入する必要がな
くなる。 第４４図は、Ｎ，ＰチャンネルＭＯＳＦＥＴの半導体チ
ップ２１６，２１７を直接共通の金属板ステム２１８に
とりつけ、外部引き出しリード２１９乃至２２０ヘコネ
クタ線で接続し、例えばレジン等の絶縁物質２２３で両
チップ共通にモールド又はケーシングした大電力ペアＭ
ＯＳＦＥＴの組立図であるが、このように両ＭＯＳＦＥ
Ｔの半導体基板（所謂第二グート電極）を共痛に接続す
る回路装置においては部品の組み立てが比較的簡単にな
り、又熱的トラブルも比較的に容易に解決することがで
きる。また、前記したようにチップの大きさがＮ，Ｐチ
ャンネルＭＯＳＦＥＴで違わせて特性の揃ったコンプリ
メンタリＭＯＳＦＥＴを組むことができるので、特に第
４４図に示したような部品組立作業においては、Ｎ，Ｐ
チャンネルＭＯＳＦＥＴのチップの識別が容易なため作
業性が向上すると共に自動組立化が容易となる。 本発明は、上述の種々の実施態様のみに限定されず、本
発明の技術的思想から逸脱しない範囲において、種々変
更可能であることはもちろんである。

【図面の簡単な説明】

第１図乃至＠３図は本発明に係る半導体装置の要部断面
図、第４乃至第６図は本発明の半導体装置を説明するた
めの特性曲線図、第７及び第８図は半導体装置の動作機
構を説明するための素子の断面俣型図、第９図は素子の
破壊メカニズムを説明するための模型ブロック図、第１
０及び第１１図は半導体素子内部の電界強度分布を説明
するための素子断面模型図、第１２乃至第１４図は本発
明の一実施例に係る半導体装置の各製造工程平面図、第
１５図は半導体装置の平面展開図、第１６乃至第１９図
は夫々第１５図に示した半導体装置のＡ−Ａ，Ｂ−Ｂ，
Ｃ−Ｃ．Ｄ−Ｄ線に沿った要部断面図、第２０図は本発
明の一実施例に係る半導体装置の特徴を説明するための
耐圧分布特性図、第２１及び第２２図は半導体装置の要
部断面図、第２３及び第２４図は夫々第２１及び第２２
図に対応する装置の半導体表面の電界強度曲線図、第２
５図は本発明の他の実施態様を説明するための半導体装
置の要部平面図、第２６図は第２５図の装置のＥ−Ｅ線
に沿った断面図、第２７乃至第３４図は本発明に係る半
導体装置の製造工程を説明するための装置の工程別要部
断面図、第３５図は本発明に係る半導体装置を応用した
電子磯器応用回路図、第３６，第３７Ａ及び第３７Ｂ図
は電気的特性曲線図、第３８図は半導体装置の組立図、
第３９及び第４０図は半導体装置の平面図、＄４１及び
第４２図は夫々第３９及び第４０図のＡ−Ａ，Ｂ−Ｂ線
に沿った装置の要部断面図、第４３図は半導体装置の実
装状態を示す正面図、第４４図は半導体装置の組立斜視
図、第４５図は本発明の特徴を説明するための半導体装
置の要部平面図、第４６図は第４５図のＡ−Ａ線に沿っ
た要部断面図、第４７図は本発明の他の実施例による半
導体装置の要部平面図、及び第４８図は第４７図のＡＡ
線に沿った半導体装置の要部断面図である。 １・・半導体基板、２・・ソース領域、３，４，５・・
ドレイン領域、６・・酸化膜、７・・ゲート電極、８・
・ソース電極、９・・トレイン電極。 −３５８− ３５９一 ３６〇一 −３６１− −３６２− −３６３ −３６４− −３６５−

Claims (1)

【特許請求の範囲】
1. ソースとドレインとの開にオフセットデート領域を有し
   、かつそのソースとドレインはストライプ状に文互に配
   置されていることを特徴とする大電力用絶縁デート電界
   効果型半導体装置。