JP2542656B2 - 相補形横方向絶縁ゲ―ト整流器 - Google Patents
相補形横方向絶縁ゲ―ト整流器Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 発明の背景 本発明は金属−酸化物−半導体（MOS）デバイスの分
野に属するもので、特に放電ランプの電子制御部のよう
な電源回路用途に使用する相補形横方向絶縁ゲート整流
器に関するものである。
野に属するもので、特に放電ランプの電子制御部のよう
な電源回路用途に使用する相補形横方向絶縁ゲート整流
器に関するものである。
従来の電源制御回路は２つの同一のスイッチングトラ
ンジスタを直列に接続し、一方のトランジスタのソース
を他方のトランジスタのドレインに接続して、この接続
点を共通出力端子とする半ブリッジ構造のものを良く用
いている。このタイプの構造のものは代表的には集積化
した電源回路に用いられる。その理由は、トランジスタ
の所要電圧定格が最低であるためである。それにも拘ら
ず、この構造のものには所定の欠点がある。例えば、一
方のトランジスタはソースホロワとして作動し、この場
合にはソースを共通とするものよりも本来高い「オン」
抵抗値を呈し、しかも標準構造のものを用いる場合に基
板に対する降服電圧が高くなる。これらの欠点は例えば
欧州特許出願公開公報Ｅ−A.00.114.435に開示されてい
るソースホロワ構造を用いることによって克服すること
ができるも、このようにして得られる構造は非常に複雑
であり、しかも製造が困難である。
ンジスタを直列に接続し、一方のトランジスタのソース
を他方のトランジスタのドレインに接続して、この接続
点を共通出力端子とする半ブリッジ構造のものを良く用
いている。このタイプの構造のものは代表的には集積化
した電源回路に用いられる。その理由は、トランジスタ
の所要電圧定格が最低であるためである。それにも拘ら
ず、この構造のものには所定の欠点がある。例えば、一
方のトランジスタはソースホロワとして作動し、この場
合にはソースを共通とするものよりも本来高い「オン」
抵抗値を呈し、しかも標準構造のものを用いる場合に基
板に対する降服電圧が高くなる。これらの欠点は例えば
欧州特許出願公開公報Ｅ−A.00.114.435に開示されてい
るソースホロワ構造を用いることによって克服すること
ができるも、このようにして得られる構造は非常に複雑
であり、しかも製造が困難である。
個別の部品回路を用いる他の解決策のものは相補形MO
SFETデバイスを共通ドレイン構造で用いている。しか
し、このような構造のものは集積化構造とするのには実
用的ではない。その理由は製造が困難であるからであ
り、またたとえ集積化したとしても２つのデバイスの
「オン」抵抗値が実質上異なり、このために出力波形が
不平衡となるからである。
SFETデバイスを共通ドレイン構造で用いている。しか
し、このような構造のものは集積化構造とするのには実
用的ではない。その理由は製造が困難であるからであ
り、またたとえ集積化したとしても２つのデバイスの
「オン」抵抗値が実質上異なり、このために出力波形が
不平衡となるからである。
発明の概要 本発明の目的は、ソースホロワ回路を必要としなくて
も、半−ブリッジ構造を必要とするような電源回路用途
に使用するのが好適な相補形デバイスを提供することに
ある。
も、半−ブリッジ構造を必要とするような電源回路用途
に使用するのが好適な相補形デバイスを提供することに
ある。
さらに本発明の目的は容易に、しかも廉価に集積化す
るこができ、また同時に２つの相補形スイッチングデバ
イスの「オン」抵抗値を互に同等とし得る電源回路用途
に好適な相補形デバイスを提供することにある。
るこができ、また同時に２つの相補形スイッチングデバ
イスの「オン」抵抗値を互に同等とし得る電源回路用途
に好適な相補形デバイスを提供することにある。
本発明によれば、これらの目的を独特な相補形横方向
絶縁ゲート整流器（LIGR）構造のもので達成する。LIGR
は比較的新しいタイプのデバイスであり、これは高電力
のスイッチング用途に適していることが確かめられてい
る。単独LIGRデバイスに対する幾つかの構造のものが例
えば欧州特許公開公報EP−A11 1.803（米国特許願第44
9,321号に対応）に開示されている。これから明らかな
ように、単独LIGRの構造は横方向MOSトランジスタの構
造に全く似ており、２個の斯種のデバイスを相補形集積
回路構造に集積化するのに関連する問題は上述した問題
に似ている。
絶縁ゲート整流器（LIGR）構造のもので達成する。LIGR
は比較的新しいタイプのデバイスであり、これは高電力
のスイッチング用途に適していることが確かめられてい
る。単独LIGRデバイスに対する幾つかの構造のものが例
えば欧州特許公開公報EP−A11 1.803（米国特許願第44
9,321号に対応）に開示されている。これから明らかな
ように、単独LIGRの構造は横方向MOSトランジスタの構
造に全く似ており、２個の斯種のデバイスを相補形集積
回路構造に集積化するのに関連する問題は上述した問題
に似ている。
これらの問題は本発明により独特に集積化した相補形
LIGR構造によってほぼ克服された。この本発明により構
成では、第１導電形の半導体基板に第２の反対導電形の
第１と第２の隣接した表面−隣接半導体ウェルを設け、
これら２つの隣接半導体ウェルを基板の一部分で分離さ
せる。相補形LIGR構造は、各半導体ウェル内に相補形LI
GR素子を形成して、２つのLIGR素子を相互接続して、相
補形LIGRデバイスを形成する。本発明によれば、後にさ
らに詳細に説明する方法にて、２個の相補形デバイスを
同一導電形の２つの隣接半導体ウェルに設け、これら２
つのデバイスを相補的とするにも拘らず、これら２つの
デバイスは構造的に全く同じようにし、しかも製造観点
からはコンパチブルとする。このようにして、単純で、
容易に製造でき、平衡のとれた高いパーホーマンスを呈
する相補形LIGR構造が得られる。
LIGR構造によってほぼ克服された。この本発明により構
成では、第１導電形の半導体基板に第２の反対導電形の
第１と第２の隣接した表面−隣接半導体ウェルを設け、
これら２つの隣接半導体ウェルを基板の一部分で分離さ
せる。相補形LIGR構造は、各半導体ウェル内に相補形LI
GR素子を形成して、２つのLIGR素子を相互接続して、相
補形LIGRデバイスを形成する。本発明によれば、後にさ
らに詳細に説明する方法にて、２個の相補形デバイスを
同一導電形の２つの隣接半導体ウェルに設け、これら２
つのデバイスを相補的とするにも拘らず、これら２つの
デバイスは構造的に全く同じようにし、しかも製造観点
からはコンパチブルとする。このようにして、単純で、
容易に製造でき、平衡のとれた高いパーホーマンスを呈
する相補形LIGR構造が得られる。
好適例の説明 以下図面につき本発明を説明する。
なお、図面では同じ導電形の半導体領域を同一方向の
ハッチを付して示してある。図面は実寸にて図示したの
ではなく、特に垂直方向の寸法は拡大して示してある。
ハッチを付して示してある。図面は実寸にて図示したの
ではなく、特に垂直方向の寸法は拡大して示してある。
第１図は放電ランプの電子制御部の如き電源回路用途
に使用するのが好適な相補形横方向絶縁ゲート整流器
（LIGR）デバイスを示す断面図である。この第１図のLI
GRデバイス１はドーピング濃度レベルが約５×1014原子
/cm3の第１導電形（以後単にｐ−形と称する）の半導体
基板10を有している。この基板の主表面11には、前記第
１導電形とは反対の第２導電形（以後ｎ−形と称する）
で、ドーピング濃度レベルが約１×1014原子/cm3の２つ
の隣接する表面−隣接半導体ウェル12及び13を位置させ
る。これらの半導体ウェルの厚さは代表的には約５〜20
ミクロンの範囲内の厚さとする。なお、上述したドーピ
ングレベル及び厚さの範囲は単に例示したに過ぎず、或
る所定のデバイスに対しては、作動電圧、電力レベル等
の如きファクタに応じて慣例の設計および製造技術に従
って特定のパラメータを選択するようにする。２つの半
導体ウェルは隣接させるも、これらは直接接触させない
で、むしろ半導体基板10の狭い部分10aによって互に離
間させる。
に使用するのが好適な相補形横方向絶縁ゲート整流器
（LIGR）デバイスを示す断面図である。この第１図のLI
GRデバイス１はドーピング濃度レベルが約５×1014原子
/cm3の第１導電形（以後単にｐ−形と称する）の半導体
基板10を有している。この基板の主表面11には、前記第
１導電形とは反対の第２導電形（以後ｎ−形と称する）
で、ドーピング濃度レベルが約１×1014原子/cm3の２つ
の隣接する表面−隣接半導体ウェル12及び13を位置させ
る。これらの半導体ウェルの厚さは代表的には約５〜20
ミクロンの範囲内の厚さとする。なお、上述したドーピ
ングレベル及び厚さの範囲は単に例示したに過ぎず、或
る所定のデバイスに対しては、作動電圧、電力レベル等
の如きファクタに応じて慣例の設計および製造技術に従
って特定のパラメータを選択するようにする。２つの半
導体ウェルは隣接させるも、これらは直接接触させない
で、むしろ半導体基板10の狭い部分10aによって互に離
間させる。
相補形LIGRデバイスの第１部分は第１半導体ウェル12
内に位置させる。この第１部分は第１ウェル内の第１導
電形の第１表面−隣接半導体領域14と、この第１半導体
領域14内の第２導電形の浅い表面−隣接第１ソース領域
16とを具えている。ここに、第１半導体領域14の導電形
はｐ−形とし、そのドーピング濃度レベルは約1016〜10
17原子/cm3とし、また厚さは約３〜４ミクロンとする。
第１ソース領域16の導電形はｎ−形とし、そのドーピン
グレベルは約1018原子/cm3とし、また厚さは約１ミクロ
ンに等しい厚さとするか、又はそれ以下とする。
内に位置させる。この第１部分は第１ウェル内の第１導
電形の第１表面−隣接半導体領域14と、この第１半導体
領域14内の第２導電形の浅い表面−隣接第１ソース領域
16とを具えている。ここに、第１半導体領域14の導電形
はｐ−形とし、そのドーピング濃度レベルは約1016〜10
17原子/cm3とし、また厚さは約３〜４ミクロンとする。
第１ソース領域16の導電形はｎ−形とし、そのドーピン
グレベルは約1018原子/cm3とし、また厚さは約１ミクロ
ンに等しい厚さとするか、又はそれ以下とする。
第１ウェル内におけるLIGR構体の部分は、この第１ウ
ェル12内の第２導電形の第１表面−隣接ドレイン領域18
と、この第１ドレイン領域内の第１導電形の第２の浅い
表面隣接ドレイン領域20と、第１ウェル12内の第１導電
形で、第１半導体領域14に向けて第１ドレイン領域18か
ら延在している第１の表面−隣接ドレイン延長領域22と
を含むドレイン構体によって完成させる。領域18はｎ−
形の導電形とし、その厚さは約３〜４ミクロンとし、か
つドーピング濃度レベルは約1017原子/cm3に等しくする
か、又はそれ以上とする。領域20はｐ−形の導電形と
し、そのドーピング濃度レベルは約1018原子/cm3とし、
また厚さは約１ミクロン以下とするか、又はそれに等し
くする。領域22はｐ−形の導電形とし、そのドーピング
レベルは約２×1016原子/cm3とし、また厚さは約１ミク
ロンとする。
ェル12内の第２導電形の第１表面−隣接ドレイン領域18
と、この第１ドレイン領域内の第１導電形の第２の浅い
表面隣接ドレイン領域20と、第１ウェル12内の第１導電
形で、第１半導体領域14に向けて第１ドレイン領域18か
ら延在している第１の表面−隣接ドレイン延長領域22と
を含むドレイン構体によって完成させる。領域18はｎ−
形の導電形とし、その厚さは約３〜４ミクロンとし、か
つドーピング濃度レベルは約1017原子/cm3に等しくする
か、又はそれ以上とする。領域20はｐ−形の導電形と
し、そのドーピング濃度レベルは約1018原子/cm3とし、
また厚さは約１ミクロン以下とするか、又はそれに等し
くする。領域22はｐ−形の導電形とし、そのドーピング
レベルは約２×1016原子/cm3とし、また厚さは約１ミク
ロンとする。
基板の表面11における酸化物絶縁層24は、第１ウェル
12上に位置して、第１ソース領域16と第１ドレイン領域
18との間に位置する第１半導体領域14の少なくとも一部
分14aを覆う第１絶縁層部分24aを有している。
12上に位置して、第１ソース領域16と第１ドレイン領域
18との間に位置する第１半導体領域14の少なくとも一部
分14aを覆う第１絶縁層部分24aを有している。
LIGR構体の第１部分は、第２ドレイン領域20に接続し
たドレイン電極D1と、絶縁層部分24aの上で、しかも第
１半導体領域14の部分14aの上方のゲート電極G1と、第
１半導体領域14、第１ソース領域16及び第２ウェル13内
に位置する第１導電形の第２表面−隣接ソース領域26に
も接続されるソース電極Ｓとによって完成する。第２ソ
ース領域26はドーピング濃度のレベルが約1016〜1017原
子/cm3のｐ−形の導電形とし、その厚さは約３〜４ミク
ロントする。
たドレイン電極D1と、絶縁層部分24aの上で、しかも第
１半導体領域14の部分14aの上方のゲート電極G1と、第
１半導体領域14、第１ソース領域16及び第２ウェル13内
に位置する第１導電形の第２表面−隣接ソース領域26に
も接続されるソース電極Ｓとによって完成する。第２ソ
ース領域26はドーピング濃度のレベルが約1016〜1017原
子/cm3のｐ−形の導電形とし、その厚さは約３〜４ミク
ロントする。
第２半導体ウェル13内のLIGRデバイス構体の残りの部
分は、第１ウェル12内の前述した構造と大部分が鏡対称
であり、第２ウェル内に第１導電体の第３表面−隣接ド
レイン領域28と、この第３ドレイン領域28内に第２導電
形の第４の浅い表面−隣接ドレイン領域30とを有してい
る。第１導電形の第２表面−隣接ドレイン延長領域32を
第２半導体ウェル13内に設け、これは第３ドレイン領域
28から第２ソース領域に向けて延在させる。第２ドレイ
ン延長領域32の厚さ及びドーピング濃度は前述した領域
22に対するものと同じとし、また領域28はｐ導電形と
し、そのドーピング濃度レベルは約1016〜1017原子/cm3
とし、厚さは約３〜４ミクロンとする。第４ドレイン領
域30は厚さが約１ミクロンに等しいか、又はそれ以下
で、ドーピング濃度レベルが約1018原子/cm3のｐ導電形
とする。
分は、第１ウェル12内の前述した構造と大部分が鏡対称
であり、第２ウェル内に第１導電体の第３表面−隣接ド
レイン領域28と、この第３ドレイン領域28内に第２導電
形の第４の浅い表面−隣接ドレイン領域30とを有してい
る。第１導電形の第２表面−隣接ドレイン延長領域32を
第２半導体ウェル13内に設け、これは第３ドレイン領域
28から第２ソース領域に向けて延在させる。第２ドレイ
ン延長領域32の厚さ及びドーピング濃度は前述した領域
22に対するものと同じとし、また領域28はｐ導電形と
し、そのドーピング濃度レベルは約1016〜1017原子/cm3
とし、厚さは約３〜４ミクロンとする。第４ドレイン領
域30は厚さが約１ミクロンに等しいか、又はそれ以下
で、ドーピング濃度レベルが約1018原子/cm3のｐ導電形
とする。
LIGRデバイス構体の第２部分は、第２ウェル13の箇所
の主表面11上で、第２ソース領域26と第２延長領域32と
の間における第２ウェルの部分を少なくとも覆う絶縁層
24の第２絶縁層部分24bによって完成させる。第２ソー
ス領域と第２ドレイン延長領域との間の第２ウェルの部
分34を少なくとも覆う第２絶縁層部分24b上に第２ゲー
ト電極G2を設ける。最後に、第２ドレイン電極D2を第４
ドレイン領域30に設ける。
の主表面11上で、第２ソース領域26と第２延長領域32と
の間における第２ウェルの部分を少なくとも覆う絶縁層
24の第２絶縁層部分24bによって完成させる。第２ソー
ス領域と第２ドレイン延長領域との間の第２ウェルの部
分34を少なくとも覆う第２絶縁層部分24b上に第２ゲー
ト電極G2を設ける。最後に、第２ドレイン電極D2を第４
ドレイン領域30に設ける。
相補形LIGRデバイスの２半部はソース領域の構造以外
はほぼ対称ではあるも、デバイスの種々の部分にチャネ
ル領域形成用の対称に位置付けられるゲート電極を設け
ることによって、所望される相補モードの作動が達成さ
れることに留意すべきである。従って、第１ウェル12内
はゲート電極G1に供給される適当な信号によって第１半
導体領域14の部分14aにチャネル領域が形成され、また
第２半導体ウェル13内には、ゲート電極G2に供給される
信号によって第２ソース領域26と第２ドレイン延長領域
32との間の第２ウェル13の部分34に同様なチャネル領域
が形成される。このようにして、製造が簡単となる有利
性に関連するほぼ対称のデバイス構造で相補形デバイス
構体が達成される。
はほぼ対称ではあるも、デバイスの種々の部分にチャネ
ル領域形成用の対称に位置付けられるゲート電極を設け
ることによって、所望される相補モードの作動が達成さ
れることに留意すべきである。従って、第１ウェル12内
はゲート電極G1に供給される適当な信号によって第１半
導体領域14の部分14aにチャネル領域が形成され、また
第２半導体ウェル13内には、ゲート電極G2に供給される
信号によって第２ソース領域26と第２ドレイン延長領域
32との間の第２ウェル13の部分34に同様なチャネル領域
が形成される。このようにして、製造が簡単となる有利
性に関連するほぼ対称のデバイス構造で相補形デバイス
構体が達成される。
本発明によるLIGRデバイスの第２例を第２図に示す。
この第２図に示す例の相補形LIGRデバイス２は第２及び
第４表面−隣接ドレイン領域20及び30の構造以外は前述
したデバイスとほぼ同じ構造をしている。従って、第１
図のデバイス１と同一部分を示すものには同一符号を付
けて、これらの部分についての説明は省略する。
この第２図に示す例の相補形LIGRデバイス２は第２及び
第４表面−隣接ドレイン領域20及び30の構造以外は前述
したデバイスとほぼ同じ構造をしている。従って、第１
図のデバイス１と同一部分を示すものには同一符号を付
けて、これらの部分についての説明は省略する。
第２図のデバイスは第１図のデバイスとはドレイン領
域の構造が相違している。第２図のデバイス２では、第
２導電形（ここではｎ−形）の第５表面−隣接ドレイン
領域20aを第２ドレイン領域20と並べて第１ドレイン領
域18内に設け、これらの両ドレイン領域20,20aに第１ド
レイン電極D1を接続する。同様に、第１導電形（ここで
はｐ−形）の第６表面−隣接ドレイン領域30aを第４ド
レイン領域30と相並べて第３ドレイン領域28内に設け、
両ドレイン領域30,30aに第２ドレイン電極D2を接続す
る。ドレイン領域20a及び30aのドーピング濃度及び厚さ
はドレイン領域30及び20のそれらにそれぞれ等しくす
る。
域の構造が相違している。第２図のデバイス２では、第
２導電形（ここではｎ−形）の第５表面−隣接ドレイン
領域20aを第２ドレイン領域20と並べて第１ドレイン領
域18内に設け、これらの両ドレイン領域20,20aに第１ド
レイン電極D1を接続する。同様に、第１導電形（ここで
はｐ−形）の第６表面−隣接ドレイン領域30aを第４ド
レイン領域30と相並べて第３ドレイン領域28内に設け、
両ドレイン領域30,30aに第２ドレイン電極D2を接続す
る。ドレイン領域20a及び30aのドーピング濃度及び厚さ
はドレイン領域30及び20のそれらにそれぞれ等しくす
る。
第２図に示した例のドレイン構造の特別な複雑性は、
このデバイスによりパーホーマンスが改善されると云う
ことによって容認される。第１図に示したデバイスで
は、ドレイン領域18,20及び28,30の導電形をそれぞれ反
対とするため、導通路にはｐ−ｎ接合が形成される。こ
のｐ−ｎ接合に関連する約0.7ボルトの順方向電圧降下
により電力がさらに消費されることになり、これは高電
流レベルでは重大な問題となり得る。このような余計の
電力消費は第２図のデバイスでは殆ど回避される。その
理由は、この場合には初期導通が領域18,20a及び28,30a
を含む抵抗通路を経て起こるからである。各領域対の導
電形は同じとする（領域18及び20aはｎ−形とし、また
領域28及び30aはｐ−形とする）ため、第１図のデバイ
スにおける順方向にバイアスされる接合の電圧降下によ
る余計な電力消費は接合間の抵抗性通路によって回避さ
れる。
このデバイスによりパーホーマンスが改善されると云う
ことによって容認される。第１図に示したデバイスで
は、ドレイン領域18,20及び28,30の導電形をそれぞれ反
対とするため、導通路にはｐ−ｎ接合が形成される。こ
のｐ−ｎ接合に関連する約0.7ボルトの順方向電圧降下
により電力がさらに消費されることになり、これは高電
流レベルでは重大な問題となり得る。このような余計の
電力消費は第２図のデバイスでは殆ど回避される。その
理由は、この場合には初期導通が領域18,20a及び28,30a
を含む抵抗通路を経て起こるからである。各領域対の導
電形は同じとする（領域18及び20aはｎ−形とし、また
領域28及び30aはｐ−形とする）ため、第１図のデバイ
スにおける順方向にバイアスされる接合の電圧降下によ
る余計な電力消費は接合間の抵抗性通路によって回避さ
れる。
要約するに、本発明は容易に、しかも廉価に集積化す
ることができ、かつ同等の「オン」抵抗値を呈する２個
の相補形スイッチングデバイスを形成し得る１個の相補
形LIGRスイッチングデバイスを提供する。さらにこれら
の利点はソースホロワ回路を用いないで達成される。
ることができ、かつ同等の「オン」抵抗値を呈する２個
の相補形スイッチングデバイスを形成し得る１個の相補
形LIGRスイッチングデバイスを提供する。さらにこれら
の利点はソースホロワ回路を用いないで達成される。
本発明は上述した例のみに限定されるものでなく、幾
多の変更を加え得ること勿論である。
多の変更を加え得ること勿論である。
第１図は本発明によるLIGRの第１例を示す断面図； 第２図は本発明によりLIGRの第２例を示す断面図であ
る。 1,2……相補形横方向絶縁ゲート整流器（LIGR） 10……半導体基板 11……基板の主表面、12……第１半導体ウェル 13……第２半導体ウェル、14……第１半導体領域 16……第１ソース領域、18……第１ドレイン領域 20……第２ドレイン領域、20a……第５ドレイン領域 22……第１ドレイン延長領域 24……酸化物絶縁層、24a……第１絶縁層部分 24b……第２絶縁層部分、26……第２ソース領域 28……第３ドレイン領域、30……第４ドレイン領域 30a……第６ドレイン領域 32……第２ドレイン延長領域 D1……第１ドレイン電極 D2……第２ドレイン電極 G1……第１ゲート電極 G2……第２ゲート電極 Ｓ……ソース電極
る。 1,2……相補形横方向絶縁ゲート整流器（LIGR） 10……半導体基板 11……基板の主表面、12……第１半導体ウェル 13……第２半導体ウェル、14……第１半導体領域 16……第１ソース領域、18……第１ドレイン領域 20……第２ドレイン領域、20a……第５ドレイン領域 22……第１ドレイン延長領域 24……酸化物絶縁層、24a……第１絶縁層部分 24b……第２絶縁層部分、26……第２ソース領域 28……第３ドレイン領域、30……第４ドレイン領域 30a……第６ドレイン領域 32……第２ドレイン延長領域 D1……第１ドレイン電極 D2……第２ドレイン電極 G1……第１ゲート電極 G2……第２ゲート電極 Ｓ……ソース電極
Claims (2)
- 【請求項１】相補形横方向絶縁ゲート整流器（LIGR）に
おいて、該整流器が： 第１導電形で、主表面を有している半導体基板と； 前記基板内にあって、しかも該基板の一部分によって互
に離間される前記第１導電形とは反対の第２の導電形の
第１及び第２の互に隣接する表面−隣接半導体ウェル
と； 前記第１ウェル内の第１導電形の表面−隣接第１半導体
領域及び該第１半導体領域内の第２導電形の浅い表面−
隣接第１ソース領域と； 前記第１ウェル内の第２導電形の表面−隣接第１ドレイ
ン領域及び該第１ドレイン領域内の第１導電形の浅い表
面−隣接第２ドレイン領域と； 前記第１ウェル内にあって、しかも前記第１ドレイン領
域から前記第１半導体領域に向って延在する第１導電形
の表面−隣接第１ドレイン延長領域と； 前記主表面上にあって、しかも前記第１ウェル上で、か
つ前記第１ソース領域と前記第１ドレイン領域との間の
前記第１半導体領域の少なくとも一部分を覆う第１絶縁
層部分を有している絶縁層と； 前記第１半導体領域の前記少なくとも一部分の上方の前
記第１絶縁層部分の上で、前記基板とは絶縁した第１ゲ
ート電極と； 前記第２ウェル内の第１導電形の表面−隣接第２ソース
領域と； 前記第２ウェル内の第１導電形の表面−隣接第３ソース
領域及び該第３ドレイン領域内の第２導電形の浅い表面
−隣接第４ドレイン領域と； 前記第２ウェル内で、しかも前記第３ドレイン領域から
前記第２ソース領域に向って延在する第１導電形の表面
−隣接第２ドレイン延長領域と； 前記第２ウェル上方の前記主表面上で、しかも前記第２
ソース領域と前記第２ドレイン延長領域との間の前記第
２ウェルの少なくとも一部分を覆う前記絶縁層の第２絶
縁層部分と； 前記第２ウェルの前記少なくとも一部分の上方の前記第
２絶縁層部分の上で、しかも前記基板から絶縁した第２
ゲート電極と； 前記第２及び第４ドレイン領域にそれぞれ接続した第
１及び第２ドレイン電極と； 前記第１半導体領域、前記第１ソース領域及び前記第
２ソース領域とに接続したソース電極； とを具えることを特徴とする相補形横方向絶縁ゲート整
流器。 - 【請求項２】前記整流器が、前記第１ドレイン領域内に
て第２ドレイン領域に接すると共に前記第１ドレイン電
極に接続した第２導電形の表面−隣接第５ドレイン領域
と、前記第３ドレイン領域内にて前記第４ドレイン領域
に接すると共に前記第２ドレイン電極に接続した第１導
電形の表面−隣接第６ドレイン領域とをさらに具えるこ
とを特徴とする特許請求の範囲第１項に記載の相補形横
方向絶縁ゲート整流器。
Applications Claiming Priority (2)
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|---|---|---|---|
| US06/945,420 US4712124A (en) | 1986-12-22 | 1986-12-22 | Complementary lateral insulated gate rectifiers with matched "on" resistances |
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-
1986
- 1986-12-22 US US06/945,420 patent/US4712124A/en not_active Expired - Lifetime
-
1987
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