JPH0888290A - 半導体装置およびその使用方法 - Google Patents
半導体装置およびその使用方法Info
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- JPH0888290A JPH0888290A JP6222991A JP22299194A JPH0888290A JP H0888290 A JPH0888290 A JP H0888290A JP 6222991 A JP6222991 A JP 6222991A JP 22299194 A JP22299194 A JP 22299194A JP H0888290 A JPH0888290 A JP H0888290A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims description 110
- 238000009792 diffusion process Methods 0.000 description 133
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 101150090280 MOS1 gene Proteins 0.000 description 3
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 3
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 最大可制御電流が大きくかつ保持電流が小さ
い半導体装置を提供する。 【構成】 ｎ- ＳＯＩ層２の主表面上に所定の間隔を隔
ててｐ拡散領域４，６，５を形成する。ｐ拡散領域４の
主表面上に所定の間隔を隔ててｎ+ 拡散領域７，８を形
成する。ｎ+ 拡散領域７，８間に第２ゲート電極１２を
形成し、ｎ+ 拡散領域７とｎ- ＳＯＩ層２との間に第１
ゲート電極１１を形成する。ｎ+ 拡散領域７に接触する
ようにカソード電極１３を形成し、ｐ拡散領域４，６お
よびｎ+ 拡散領域８に接触するようにショート電極１６
を形成する。
い半導体装置を提供する。 【構成】 ｎ- ＳＯＩ層２の主表面上に所定の間隔を隔
ててｐ拡散領域４，６，５を形成する。ｐ拡散領域４の
主表面上に所定の間隔を隔ててｎ+ 拡散領域７，８を形
成する。ｎ+ 拡散領域７，８間に第２ゲート電極１２を
形成し、ｎ+ 拡散領域７とｎ- ＳＯＩ層２との間に第１
ゲート電極１１を形成する。ｎ+ 拡散領域７に接触する
ようにカソード電極１３を形成し、ｐ拡散領域４，６お
よびｎ+ 拡散領域８に接触するようにショート電極１６
を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の使用方法に関し、特に、高耐圧集積回路および電力用
集積回路に使用する半導体装置およびその使用方法に関
する。
の使用方法に関し、特に、高耐圧集積回路および電力用
集積回路に使用する半導体装置およびその使用方法に関
する。
【０００２】
【従来の技術】図１３は、従来の高耐圧ＩＣ（Integrat
ed Circuit）および電力用ＩＣに使用する出力素子を示
した断面図である。図１４は図１３に示した出力素子の
等価回路図である。図１３を参照して、高耐圧ＩＣおよ
び電力用ＩＣに使用する従来の出力素子では、半導体基
板１の主表面上に絶縁膜３が形成されている。絶縁膜３
上にはｎ- ＳＯＩ（Silicon On Insulator）層２が形成
されている。ｎ- ＳＯＩ層の主表面上にはｐ拡散領域
４、６および５がそれぞれ所定の間隔を隔てて形成され
ている。ｐ拡散領域４の主表面上にはｎ+ 拡散領域７が
形成されている。ｐ拡散領域４と６との間に位置するｎ
- ＳＯＩ層２の主表面上には絶縁膜９を介してゲート電
極１１が形成されている。
ed Circuit）および電力用ＩＣに使用する出力素子を示
した断面図である。図１４は図１３に示した出力素子の
等価回路図である。図１３を参照して、高耐圧ＩＣおよ
び電力用ＩＣに使用する従来の出力素子では、半導体基
板１の主表面上に絶縁膜３が形成されている。絶縁膜３
上にはｎ- ＳＯＩ（Silicon On Insulator）層２が形成
されている。ｎ- ＳＯＩ層の主表面上にはｐ拡散領域
４、６および５がそれぞれ所定の間隔を隔てて形成され
ている。ｐ拡散領域４の主表面上にはｎ+ 拡散領域７が
形成されている。ｐ拡散領域４と６との間に位置するｎ
- ＳＯＩ層２の主表面上には絶縁膜９を介してゲート電
極１１が形成されている。
【０００３】また、ｎ- ＳＯＩ層２上には絶縁膜２０が
形成されており、絶縁膜２０の所定領域にはコンタクト
ホールが形成されている。ｎ+ 拡散領域７の主表面上に
絶縁層２０のコンタクトホール内で接触するようにカソ
ード電極１３が形成されている。またｐ拡散領域６の主
表面上に絶縁膜２０のコンタクトホール内で接触するよ
うに電極２１が形成されている。ｐ拡散領域５の主表面
上に絶縁膜２０のコンタクトホール内で接触するように
アノード電極１５が形成されている。カソード電極１３
と電極２１とは抵抗１７を介して電気的に接続されてい
る。また半導体基板１の裏表面上には電極１４が形成さ
れている。
形成されており、絶縁膜２０の所定領域にはコンタクト
ホールが形成されている。ｎ+ 拡散領域７の主表面上に
絶縁層２０のコンタクトホール内で接触するようにカソ
ード電極１３が形成されている。またｐ拡散領域６の主
表面上に絶縁膜２０のコンタクトホール内で接触するよ
うに電極２１が形成されている。ｐ拡散領域５の主表面
上に絶縁膜２０のコンタクトホール内で接触するように
アノード電極１５が形成されている。カソード電極１３
と電極２１とは抵抗１７を介して電気的に接続されてい
る。また半導体基板１の裏表面上には電極１４が形成さ
れている。
【０００４】図１３および図１４を参照して、ｎ+ 拡散
領域７をエミッタ、ｐ拡散領域４をベース、ｎ- ＳＯＩ
層２をコレクタとするｎｐｎバイポーラトランジスタが
形成されている。また、ｐ拡散領域５をエミッタ、ｎ-
ＳＯＩ層２をベース、ｐ拡散領域４，６をコレクタとす
るマルチコレクタのｐｎｐバイポーラトランジスタが形
成されている。このｐｎｐバイポーラトランジスタで
は、２つのコレクタのうち、エミッタを構成するｐ拡散
領域５に近い方のコレクタ（ｐ拡散領域６）の方がベー
ス到達率αが大きい。
領域７をエミッタ、ｐ拡散領域４をベース、ｎ- ＳＯＩ
層２をコレクタとするｎｐｎバイポーラトランジスタが
形成されている。また、ｐ拡散領域５をエミッタ、ｎ-
ＳＯＩ層２をベース、ｐ拡散領域４，６をコレクタとす
るマルチコレクタのｐｎｐバイポーラトランジスタが形
成されている。このｐｎｐバイポーラトランジスタで
は、２つのコレクタのうち、エミッタを構成するｐ拡散
領域５に近い方のコレクタ（ｐ拡散領域６）の方がベー
ス到達率αが大きい。
【０００５】また、ｎ+ 拡散領域７をソース領域、ｐ拡
散領域４をバックゲート、ｎ- ＳＯＩ層２をドレイン領
域とするｎチャネルＭＯＳトランジスタからなるＭＯＳ
１１が形成されている。ｐ拡散領域６をソース領域、ｎ
- ＳＯＩ層２をバックゲート、ｐ拡散領域４をドレイン
領域とするｐチャネルＭＯＳトランジスタからなるＭＯ
Ｓ１２が形成されている。
散領域４をバックゲート、ｎ- ＳＯＩ層２をドレイン領
域とするｎチャネルＭＯＳトランジスタからなるＭＯＳ
１１が形成されている。ｐ拡散領域６をソース領域、ｎ
- ＳＯＩ層２をバックゲート、ｐ拡散領域４をドレイン
領域とするｐチャネルＭＯＳトランジスタからなるＭＯ
Ｓ１２が形成されている。
【０００６】次に、図１５〜図１７を参照して図１３に
示した従来の半導体装置の動作について説明する。ま
ず、カソード電極１３および電極１４に０Ｖ、ゲート電
極１１に−Ｖｇ、アノード電極１５に＋Ｖｄを印加する
と、図１５に示すように、ゲート電極１１の下方に位置
するｎ- ＳＯＩ層２の表面部分がｐ型に反転する。これ
により、ｐ拡散領域４とｎ+ 拡散領域７とがショートさ
れた状態になり、その結果この出力素子はオフ状態とな
る。
示した従来の半導体装置の動作について説明する。ま
ず、カソード電極１３および電極１４に０Ｖ、ゲート電
極１１に−Ｖｇ、アノード電極１５に＋Ｖｄを印加する
と、図１５に示すように、ゲート電極１１の下方に位置
するｎ- ＳＯＩ層２の表面部分がｐ型に反転する。これ
により、ｐ拡散領域４とｎ+ 拡散領域７とがショートさ
れた状態になり、その結果この出力素子はオフ状態とな
る。
【０００７】この状態から、図１６に示すように、ゲー
ト電極１１への印加電圧を＋Ｖにすると、ｐ拡散領域４
の表面がｎ型に反転し、その結果、電子電流がｎ+ 拡散
領域７からｎ- ＳＯＩ層２に流れ出す。この電子電流が
ｐ拡散領域５に流れ込むことによって、ｐ拡散領域５か
らホール電流がｎ- ＳＯＩ層２に流れ込む。このホール
電流がｎｐｎバイポーラトランジスタのベース電流とな
り、その結果サイリスタ動作になる。
ト電極１１への印加電圧を＋Ｖにすると、ｐ拡散領域４
の表面がｎ型に反転し、その結果、電子電流がｎ+ 拡散
領域７からｎ- ＳＯＩ層２に流れ出す。この電子電流が
ｐ拡散領域５に流れ込むことによって、ｐ拡散領域５か
らホール電流がｎ- ＳＯＩ層２に流れ込む。このホール
電流がｎｐｎバイポーラトランジスタのベース電流とな
り、その結果サイリスタ動作になる。
【０００８】図１６で説明したサイリスタ動作をオフさ
せるには、図１７に示すように、ゲート電極１１への印
加電圧を再び−Ｖｇにする。これにより、ゲート電極１
１下のｎ- ＳＯＩ層２の表面がｐ型に反転し、その結
果、ｐ拡散領域４に流れ込んだホール電流がｐ拡散領域
６に流れ込む。これと同時に、ｎ- ＳＯＩ層２中のホー
ル電流がｐ拡散領域６から引出されることによってｎｐ
ｎバイポーラトランジスタのベース電流が小さくなる。
これにより、サイリスタ動作がターンオフされる。
せるには、図１７に示すように、ゲート電極１１への印
加電圧を再び−Ｖｇにする。これにより、ゲート電極１
１下のｎ- ＳＯＩ層２の表面がｐ型に反転し、その結
果、ｐ拡散領域４に流れ込んだホール電流がｐ拡散領域
６に流れ込む。これと同時に、ｎ- ＳＯＩ層２中のホー
ル電流がｐ拡散領域６から引出されることによってｎｐ
ｎバイポーラトランジスタのベース電流が小さくなる。
これにより、サイリスタ動作がターンオフされる。
【０００９】
【発明が解決しようとする課題】図１３に示した従来の
半導体装置では、抵抗１７の抵抗値が大きい場合には図
１７に示したターンオフ動作の際にｐ拡散領域４からｐ
拡散領域６に流れるホール電流が減少し、その結果ｎｐ
ｎバイポーラトランジスタのベース電流が小さくなりに
くいという不都合が生じる。これにより、ｎｐｎバイポ
ーラトランジスタのサイリスタ動作がオフしにくくなる
という問題点が生じる。その一方、抵抗１７の抵抗値を
たとえば０にした場合には、ターンオフ時にｐ拡散領域
４から６へ流れるホール電流は増加するので最大可制御
電流は大きくなる。しかし、この場合、オン状態におい
てｐ拡散領域６からカソード電極１３に流れるホール電
流が大きくなるので、ｎｐｎバイポーラトランジスタの
ベース電流が小さくなるという不都合が生じる。その結
果、サイリスタ動作の保持電流が大きくなってしまうと
いう問題点が新たに発生する。
半導体装置では、抵抗１７の抵抗値が大きい場合には図
１７に示したターンオフ動作の際にｐ拡散領域４からｐ
拡散領域６に流れるホール電流が減少し、その結果ｎｐ
ｎバイポーラトランジスタのベース電流が小さくなりに
くいという不都合が生じる。これにより、ｎｐｎバイポ
ーラトランジスタのサイリスタ動作がオフしにくくなる
という問題点が生じる。その一方、抵抗１７の抵抗値を
たとえば０にした場合には、ターンオフ時にｐ拡散領域
４から６へ流れるホール電流は増加するので最大可制御
電流は大きくなる。しかし、この場合、オン状態におい
てｐ拡散領域６からカソード電極１３に流れるホール電
流が大きくなるので、ｎｐｎバイポーラトランジスタの
ベース電流が小さくなるという不都合が生じる。その結
果、サイリスタ動作の保持電流が大きくなってしまうと
いう問題点が新たに発生する。
【００１０】また、従来の半導体装置では、ｐ拡散領域
４，６およびゲート電極１１からなるｐチャネルのＭＯ
Ｓ１２のチャネル長（ゲート長）を短くすると、ｎ+ 拡
散領域７、ｎ−ＳＯＩ層２およびゲート電極１１からな
るｎチャネルのＭＯＳ１１のＯＮ電流に対してＪＦＥＴ
効果による抵抗が発生してしまう。このため、従来で
は、ＭＯＳ１２のチャネル長（ゲート長）を比較的長く
している。その結果、従来では、ＭＯＳ１２のオン時の
抵抗が大きくなり、それにより最大可制御電流が小さく
なるという問題点もあった。
４，６およびゲート電極１１からなるｐチャネルのＭＯ
Ｓ１２のチャネル長（ゲート長）を短くすると、ｎ+ 拡
散領域７、ｎ−ＳＯＩ層２およびゲート電極１１からな
るｎチャネルのＭＯＳ１１のＯＮ電流に対してＪＦＥＴ
効果による抵抗が発生してしまう。このため、従来で
は、ＭＯＳ１２のチャネル長（ゲート長）を比較的長く
している。その結果、従来では、ＭＯＳ１２のオン時の
抵抗が大きくなり、それにより最大可制御電流が小さく
なるという問題点もあった。
【００１１】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜７に記載の発明の目
的は、半導体装置において、サイリスタ動作の保持電流
を小さくするとともに最大可制御電流を大きくすること
である。
ためになされたもので、請求項１〜７に記載の発明の目
的は、半導体装置において、サイリスタ動作の保持電流
を小さくするとともに最大可制御電流を大きくすること
である。
【００１２】請求項８に記載の発明の目的は、半導体装
置の使用方法において、サイリスタ動作のターンオフを
より容易にすることである。
置の使用方法において、サイリスタ動作のターンオフを
より容易にすることである。
【００１３】
【課題を解決するための手段】請求項１〜７における半
導体装置は、半導体層と、第１の不純物領域と、第２お
よび第３の不純物領域と、第４の不純物領域と、第５の
不純物領域と、第１および第２のゲート電極と、アノー
ド電極と、カソード電極と、短絡電極とを備えている。
半導体層は主表面を有しており第１導電型である。第１
の不純物領域は半導体層の主表面上の所定領域に形成さ
れており、第２導電型である。第２および第３の不純物
領域は、第１の不純物領域の主表面上に所定の間隔を隔
てて形成されており、第１導電型である。第４の不純物
領域は、半導体層の主表面上に第１の不純物領域と所定
の間隔を隔てて形成されており、第２導電型である。第
５の不純物領域は、半導体層の主表面上の、第１の不純
物領域と第４の不純物領域との間に位置する領域に形成
されており、第２導電型である。第１のゲート電極は、
第１の不純物領域の主表面上であって、第２の不純物領
域の第３の不純物領域とは対向しない側の側端部と半導
体層の主表面との間に位置する領域に形成されている。
第２のゲート電極は、第１の不純物領域の主表面上の、
第２の不純物領域と第３の不純物領域との間に位置する
領域に形成されている。カソード電極は、第２の不純物
領域に接触するように形成されている。アノード電極
は、第４の不純物領域に接触するように形成されてい
る。短絡電極は、第１の不純物領域と第３の不純物領域
との両方に接触するように形成されている。第１の不純
物領域と第５の不純物領域とは電気的に短絡されてい
る。また、好ましくは、上記した第５の不純物領域を第
１および第４の不純物領域と所定の間隔を隔てて形成
し、その第５の不純物領域が半導体層の主表面上を第４
の不純物領域に向かって延びる低不純物濃度領域を含む
ように構成してもよい。さらに、好ましくは、上記した
第５の不純物領域をその側表面が第１の不純物領域の側
表面と接触するように形成された低濃度不純物領域を含
むように構成してもよい。また、好ましくは、上記した
第３の不純物領域を平面的に見て第１の不純物領域を挟
むように所定の間隔を隔てて複数形成するようにしても
よい。
導体装置は、半導体層と、第１の不純物領域と、第２お
よび第３の不純物領域と、第４の不純物領域と、第５の
不純物領域と、第１および第２のゲート電極と、アノー
ド電極と、カソード電極と、短絡電極とを備えている。
半導体層は主表面を有しており第１導電型である。第１
の不純物領域は半導体層の主表面上の所定領域に形成さ
れており、第２導電型である。第２および第３の不純物
領域は、第１の不純物領域の主表面上に所定の間隔を隔
てて形成されており、第１導電型である。第４の不純物
領域は、半導体層の主表面上に第１の不純物領域と所定
の間隔を隔てて形成されており、第２導電型である。第
５の不純物領域は、半導体層の主表面上の、第１の不純
物領域と第４の不純物領域との間に位置する領域に形成
されており、第２導電型である。第１のゲート電極は、
第１の不純物領域の主表面上であって、第２の不純物領
域の第３の不純物領域とは対向しない側の側端部と半導
体層の主表面との間に位置する領域に形成されている。
第２のゲート電極は、第１の不純物領域の主表面上の、
第２の不純物領域と第３の不純物領域との間に位置する
領域に形成されている。カソード電極は、第２の不純物
領域に接触するように形成されている。アノード電極
は、第４の不純物領域に接触するように形成されてい
る。短絡電極は、第１の不純物領域と第３の不純物領域
との両方に接触するように形成されている。第１の不純
物領域と第５の不純物領域とは電気的に短絡されてい
る。また、好ましくは、上記した第５の不純物領域を第
１および第４の不純物領域と所定の間隔を隔てて形成
し、その第５の不純物領域が半導体層の主表面上を第４
の不純物領域に向かって延びる低不純物濃度領域を含む
ように構成してもよい。さらに、好ましくは、上記した
第５の不純物領域をその側表面が第１の不純物領域の側
表面と接触するように形成された低濃度不純物領域を含
むように構成してもよい。また、好ましくは、上記した
第３の不純物領域を平面的に見て第１の不純物領域を挟
むように所定の間隔を隔てて複数形成するようにしても
よい。
【００１４】請求項８に記載の半導体装置の使用方法で
は、動作状態から停止状態に移行させる際に第１のゲー
ト電極への印加電圧を変化させないでまず第２のゲート
電極へ所定の電圧を印加する。そして、その後、第１の
ゲート電極へ０Ｖの電圧を印加する。
は、動作状態から停止状態に移行させる際に第１のゲー
ト電極への印加電圧を変化させないでまず第２のゲート
電極へ所定の電圧を印加する。そして、その後、第１の
ゲート電極へ０Ｖの電圧を印加する。
【００１５】
【作用】請求項１〜７に係る半導体装置では、第１の不
純物領域の主表面上に所定の間隔を隔てて形成された第
２および第３の不純物領域間に第１のゲート電極が形成
され、その第２の不純物領域に接触するようにカソード
電極が形成され、第１の不純物領域と第３の不純物領域
との両方に接触するように短絡電極が形成され、第１の
不純物領域と第５の不純物領域とが電気的に短絡されて
いるので、半導体装置がオン状態の場合には第２のゲー
ト電極を含むトランジスタをオフ状態にすることによっ
て、半導体層中のホール電流がすべてバイポーラトラン
ジスタのベース電流となるため保持電流が純粋なサイリ
スタと同じレベルまで小さくなる。また、半導体装置の
オフ時には第２のゲート電極を含むトランジスタをオン
させることによって半導体層中のホール電流と第１の不
純物領域中のホール電流とを同時に引出す。ここで、第
２のゲート電極２を含むトランジスタは第１のゲート電
極を含むトランジスタとは別個に形成されているので、
第２のゲート電極を含むトランジスタのゲート長が容易
に短くされる。これにより、第２のゲート電極を含むト
ランジスタのオン時の抵抗が小さくなり、その結果最大
可制御電流が大きくなる。なお、第５の不純物領域を半
導体層の主表面上に第４の不純物領域に向かって延びる
低不純物濃度領域を含むように構成すれば、その低不純
物濃度領域によるホール電流の引出し効果によって最大
可制御電流がより大きくなる。また、第５の不純物領域
をその側表面が第１の不純物領域の側表面と接触するよ
うに形成された低不純物濃度領域を含むように構成して
も、最大可制御電流がより大きくなる。さらに、第３の
不純物領域を平面的に見て第１の不純物領域を挟むよう
に所定の間隔を隔てて複数形成すれば、半導体装置がオ
フ状態になるときにホール電流が第３の不純物領域の直
下の抵抗の高い領域を通る必要がなくなるので、ホール
電流による電圧降下が小さくなり、それにより最大可制
御電流が大きくなる。
純物領域の主表面上に所定の間隔を隔てて形成された第
２および第３の不純物領域間に第１のゲート電極が形成
され、その第２の不純物領域に接触するようにカソード
電極が形成され、第１の不純物領域と第３の不純物領域
との両方に接触するように短絡電極が形成され、第１の
不純物領域と第５の不純物領域とが電気的に短絡されて
いるので、半導体装置がオン状態の場合には第２のゲー
ト電極を含むトランジスタをオフ状態にすることによっ
て、半導体層中のホール電流がすべてバイポーラトラン
ジスタのベース電流となるため保持電流が純粋なサイリ
スタと同じレベルまで小さくなる。また、半導体装置の
オフ時には第２のゲート電極を含むトランジスタをオン
させることによって半導体層中のホール電流と第１の不
純物領域中のホール電流とを同時に引出す。ここで、第
２のゲート電極２を含むトランジスタは第１のゲート電
極を含むトランジスタとは別個に形成されているので、
第２のゲート電極を含むトランジスタのゲート長が容易
に短くされる。これにより、第２のゲート電極を含むト
ランジスタのオン時の抵抗が小さくなり、その結果最大
可制御電流が大きくなる。なお、第５の不純物領域を半
導体層の主表面上に第４の不純物領域に向かって延びる
低不純物濃度領域を含むように構成すれば、その低不純
物濃度領域によるホール電流の引出し効果によって最大
可制御電流がより大きくなる。また、第５の不純物領域
をその側表面が第１の不純物領域の側表面と接触するよ
うに形成された低不純物濃度領域を含むように構成して
も、最大可制御電流がより大きくなる。さらに、第３の
不純物領域を平面的に見て第１の不純物領域を挟むよう
に所定の間隔を隔てて複数形成すれば、半導体装置がオ
フ状態になるときにホール電流が第３の不純物領域の直
下の抵抗の高い領域を通る必要がなくなるので、ホール
電流による電圧降下が小さくなり、それにより最大可制
御電流が大きくなる。
【００１６】請求項８に係る半導体装置の使用方法で
は、動作状態から停止状態に移行させる際に第１のゲー
ト電極への印加電圧を変化させないでまず第２のゲート
電極へ所定の電圧を印加し、その後第１のゲート電極へ
０Ｖの電圧が印加されるので、バイポーラトランジスタ
のベース領域に流れ込んでくるホールが少ない状態でタ
ーンオフが可能となり、その結果最大可制御電流がさら
に大きくなる。
は、動作状態から停止状態に移行させる際に第１のゲー
ト電極への印加電圧を変化させないでまず第２のゲート
電極へ所定の電圧を印加し、その後第１のゲート電極へ
０Ｖの電圧が印加されるので、バイポーラトランジスタ
のベース領域に流れ込んでくるホールが少ない状態でタ
ーンオフが可能となり、その結果最大可制御電流がさら
に大きくなる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１８】図１は、本発明の第１実施例による半導体
装置を示した断面図である。図２は、図１に示した半導
体装置の等価回路図である。図１および図２を参照し
て、この第１実施例の半導体装置では、半導体基板１の
主表面上に絶縁膜３が形成されている。絶縁膜３上には
ｎ- ＳＯＩ層２が形成されている。ｎ- ＳＯＩ層２の主
表面上には所定の間隔を隔ててｐ拡散領域４、６、５が
それぞれ形成されている。ｐ拡散領域４の主表面上には
所定の間隔を隔ててｎ+ 拡散領域７および８が形成され
ている。ｎ+ 拡散領域７と８との間に位置するｐ拡散領
域４上には絶縁膜１０を介して第２ゲート電極１２が形
成されている。ｎ+ 拡散領域７とｎ- ＳＯＩ層２との間
に位置するｐ拡散領域４の主表面上には絶縁膜９を介し
て第１ゲート電極１１が形成されている。
装置を示した断面図である。図２は、図１に示した半導
体装置の等価回路図である。図１および図２を参照し
て、この第１実施例の半導体装置では、半導体基板１の
主表面上に絶縁膜３が形成されている。絶縁膜３上には
ｎ- ＳＯＩ層２が形成されている。ｎ- ＳＯＩ層２の主
表面上には所定の間隔を隔ててｐ拡散領域４、６、５が
それぞれ形成されている。ｐ拡散領域４の主表面上には
所定の間隔を隔ててｎ+ 拡散領域７および８が形成され
ている。ｎ+ 拡散領域７と８との間に位置するｐ拡散領
域４上には絶縁膜１０を介して第２ゲート電極１２が形
成されている。ｎ+ 拡散領域７とｎ- ＳＯＩ層２との間
に位置するｐ拡散領域４の主表面上には絶縁膜９を介し
て第１ゲート電極１１が形成されている。
【００１９】また、全面を覆うように絶縁膜２０が形成
されている。絶縁膜２０の所定領域にはコンタクトホー
ルが形成されている。ｎ+ 拡散領域７の主表面に接触す
るようにカソード電極１３が形成されている。ｐ拡散領
域５の主表面に接触するようにアノード電極１５が形成
されている。ｐ拡散領域４およびｎ+ 拡散領域８の主表
面と、ｐ拡散領域６の主表面とに接触するようにショー
ト電極１６が形成されている。また、半導体基板１の裏
表面には電極１４が形成されている。
されている。絶縁膜２０の所定領域にはコンタクトホー
ルが形成されている。ｎ+ 拡散領域７の主表面に接触す
るようにカソード電極１３が形成されている。ｐ拡散領
域５の主表面に接触するようにアノード電極１５が形成
されている。ｐ拡散領域４およびｎ+ 拡散領域８の主表
面と、ｐ拡散領域６の主表面とに接触するようにショー
ト電極１６が形成されている。また、半導体基板１の裏
表面には電極１４が形成されている。
【００２０】ｎ+ 拡散領域７をエミッタ、ｐ拡散領域４
をベース、ｎ- ＳＯＩ層２をコレクタとして、ｎｐｎバ
イポーラトランジスタが構成される。また、ｐ拡散領域
５をエミッタ、ｎ- ＳＯＩ層２をベース、ｐ拡散領域
４，６をコレクタとして、マルチコレクタのｐｎｐバイ
ポーラトランジスタが構成されている。このｐｎｐバイ
ポーラトランジスタのコレクタのうち、エミッタを構成
するｐ拡散領域５に近い側のコレクタ（ｐ拡散領域６）
の方がもう１つのコレクタ（ｐ拡散領域４）よりもベー
ス到達率αは大きい。
をベース、ｎ- ＳＯＩ層２をコレクタとして、ｎｐｎバ
イポーラトランジスタが構成される。また、ｐ拡散領域
５をエミッタ、ｎ- ＳＯＩ層２をベース、ｐ拡散領域
４，６をコレクタとして、マルチコレクタのｐｎｐバイ
ポーラトランジスタが構成されている。このｐｎｐバイ
ポーラトランジスタのコレクタのうち、エミッタを構成
するｐ拡散領域５に近い側のコレクタ（ｐ拡散領域６）
の方がもう１つのコレクタ（ｐ拡散領域４）よりもベー
ス到達率αは大きい。
【００２１】また、ｎ+ 拡散領域７をソース領域、ｐ拡
散領域４をバックゲート、ｎ- ＳＯＩ層２をドレイン領
域として、ｎチャネルのＭＯＳトランジスタからなるＭ
ＯＳ１が構成される。ｎ+ 拡散領域７をソース領域、ｐ
拡散領域４をバックゲート、ｎ+ 拡散領域８をドレイン
領域として、ｎチャネルＭＯＳトランジスタからなるＭ
ＯＳ２が構成される。
散領域４をバックゲート、ｎ- ＳＯＩ層２をドレイン領
域として、ｎチャネルのＭＯＳトランジスタからなるＭ
ＯＳ１が構成される。ｎ+ 拡散領域７をソース領域、ｐ
拡散領域４をバックゲート、ｎ+ 拡散領域８をドレイン
領域として、ｎチャネルＭＯＳトランジスタからなるＭ
ＯＳ２が構成される。
【００２２】次に、図３〜図５を参照して、図１に示し
た第１実施例の半導体装置の動作について説明する。
た第１実施例の半導体装置の動作について説明する。
【００２３】まず、図３に示すように、カソード電極１
３および電極１４に０Ｖの電圧、第１ゲート電極１１に
０Ｖの電圧、第２ゲート電極１２に＋Ｖｇの電圧、アノ
ード電極１５に＋Ｖｄの電圧をそれぞれ印加する。これ
により、第２ゲート電極１２下に位置するｐ拡散領域４
の表面が反転し、その結果ｐ拡散領域４とｎ+ 拡散領域
７とがショートされた状態となる。これにより半導体装
置はオフ状態になる。
３および電極１４に０Ｖの電圧、第１ゲート電極１１に
０Ｖの電圧、第２ゲート電極１２に＋Ｖｇの電圧、アノ
ード電極１５に＋Ｖｄの電圧をそれぞれ印加する。これ
により、第２ゲート電極１２下に位置するｐ拡散領域４
の表面が反転し、その結果ｐ拡散領域４とｎ+ 拡散領域
７とがショートされた状態となる。これにより半導体装
置はオフ状態になる。
【００２４】この状態から、図４に示すように、第２ゲ
ート電極１２に０Ｖ、第１ゲート電極１１に＋Ｖｇの電
圧を印加すると、第１ゲート電極１１下に位置するｐ拡
散領域４の表面がｎ型に反転する。これにより、電子電
流がｎ+ 拡散領域７からｎ-ＳＯＩ層２に向かって流れ
出す。この電子電流がｐ拡散領域５に流れ込むことによ
ってｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に流
れ込む。このホール電流がｎｐｎバイポーラトランジス
タのベース電流となり、それによりサイリスタ動作とな
る。
ート電極１２に０Ｖ、第１ゲート電極１１に＋Ｖｇの電
圧を印加すると、第１ゲート電極１１下に位置するｐ拡
散領域４の表面がｎ型に反転する。これにより、電子電
流がｎ+ 拡散領域７からｎ-ＳＯＩ層２に向かって流れ
出す。この電子電流がｐ拡散領域５に流れ込むことによ
ってｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に流
れ込む。このホール電流がｎｐｎバイポーラトランジス
タのベース電流となり、それによりサイリスタ動作とな
る。
【００２５】この状態から、図５に示すように、再び第
１ゲート電極１１に０Ｖ、第２ゲート電極１２に＋Ｖｇ
の電圧を印加すると、第２ゲート電極１２下のｐ拡散領
域４の表面がｎ型に反転する。これにより、ｐ拡散領域
４に流れ込んだホール電流をカソード電極１３にバイパ
スするとともに、ｎ- ＳＯＩ層２中のホール電流をｐ拡
散領域６から引出す。その結果、ｎｐｎトランジスタの
ベース電流を小さくすることができ、容易にサイリスタ
動作をターンオフすることができる。
１ゲート電極１１に０Ｖ、第２ゲート電極１２に＋Ｖｇ
の電圧を印加すると、第２ゲート電極１２下のｐ拡散領
域４の表面がｎ型に反転する。これにより、ｐ拡散領域
４に流れ込んだホール電流をカソード電極１３にバイパ
スするとともに、ｎ- ＳＯＩ層２中のホール電流をｐ拡
散領域６から引出す。その結果、ｎｐｎトランジスタの
ベース電流を小さくすることができ、容易にサイリスタ
動作をターンオフすることができる。
【００２６】この第１実施例では、サイリスタ動作のオ
ン状態においてｎ- ＳＯＩ層２中のホール電流がすべて
ｎｐｎバイポーラトランジスタのベース電流となる。こ
のため、サイリスタ動作の保持電流を純粋なサイリスタ
とほぼ同じレベルまで小さくすることができる。その一
方、サイリスタ動作のターンオフ時はＭＯＳ１をオフし
てＭＯＳ２をオンすることによって、ｎ- ＳＯＩ層２中
のホール電流とｐ拡散領域４中のホール電流とを同時に
引出すことができる。また、ＭＯＳ２は、ＭＯＳ１とは
別個に設けられているので、従来と異なりチャネル長
（ゲート長）を十分に小さく設定してオン時の抵抗を小
さくできる。これにより、最大可制御電流を大きくする
ことが可能となる。
ン状態においてｎ- ＳＯＩ層２中のホール電流がすべて
ｎｐｎバイポーラトランジスタのベース電流となる。こ
のため、サイリスタ動作の保持電流を純粋なサイリスタ
とほぼ同じレベルまで小さくすることができる。その一
方、サイリスタ動作のターンオフ時はＭＯＳ１をオフし
てＭＯＳ２をオンすることによって、ｎ- ＳＯＩ層２中
のホール電流とｐ拡散領域４中のホール電流とを同時に
引出すことができる。また、ＭＯＳ２は、ＭＯＳ１とは
別個に設けられているので、従来と異なりチャネル長
（ゲート長）を十分に小さく設定してオン時の抵抗を小
さくできる。これにより、最大可制御電流を大きくする
ことが可能となる。
【００２７】図６は、本発明の第２実施例による半導体
装置を示した断面図である。図６を参照して、この第２
実施例では、ｎ- ＳＯＩ層２の主表面にｐ拡散領域６の
側端部からｐ拡散領域５に向かって延びるようにｐ- 拡
散領域１８が形成されている。このｐ- 拡散領域１８以
外の構造は実施例１と同じである。この第２実施例の等
価回路図は図２に示した第１実施例の等価回路図と同じ
である。ただし、ｐｎｐバイポーラトランジスタのコレ
クタはｐ拡散領域４，６およびｐ- 拡散領域１８によっ
て構成される。この第２実施例では、ｐｎｐバイポーラ
トランジスタのエミッタを構成するｐ拡散領域５に近い
領域にコレクタを構成するｐ- 拡散領域１８を設けるこ
とによって、第１実施例に比べてよりベース到達率αが
大きくなる。
装置を示した断面図である。図６を参照して、この第２
実施例では、ｎ- ＳＯＩ層２の主表面にｐ拡散領域６の
側端部からｐ拡散領域５に向かって延びるようにｐ- 拡
散領域１８が形成されている。このｐ- 拡散領域１８以
外の構造は実施例１と同じである。この第２実施例の等
価回路図は図２に示した第１実施例の等価回路図と同じ
である。ただし、ｐｎｐバイポーラトランジスタのコレ
クタはｐ拡散領域４，６およびｐ- 拡散領域１８によっ
て構成される。この第２実施例では、ｐｎｐバイポーラ
トランジスタのエミッタを構成するｐ拡散領域５に近い
領域にコレクタを構成するｐ- 拡散領域１８を設けるこ
とによって、第１実施例に比べてよりベース到達率αが
大きくなる。
【００２８】次に、図７および図８を用いて第２実施例
の半導体装置の動作について説明する。まず、図７に示
すように、カソード電極１３および電極１４に０Ｖ、第
１ゲート電極１１に０Ｖ、第２ゲート電極１２に＋Ｖ
ｇ、アノード電極１５に＋Ｖｄの電圧を印加する。これ
により、第２ゲート電極１２下に位置するｐ拡散領域４
の表面がｎ型に反転し、それによりｐ拡散領域４とｎ+
拡散領域７とがショートされた状態になる。その結果こ
の半導体装置のサイリスタ動作はオフ状態となる。この
とき、ｐ- 拡散領域１８は空乏化された状態となる。ｐ
- 拡散領域１８が空乏化するための最適な条件は、ｐ-
拡散領域１８の不純物濃度をＮ（ｘ）ｃｍ -3、ｐ- 拡散
領域１８の厚みをｔとした場合に以下の式（１）によっ
て表わされる。
の半導体装置の動作について説明する。まず、図７に示
すように、カソード電極１３および電極１４に０Ｖ、第
１ゲート電極１１に０Ｖ、第２ゲート電極１２に＋Ｖ
ｇ、アノード電極１５に＋Ｖｄの電圧を印加する。これ
により、第２ゲート電極１２下に位置するｐ拡散領域４
の表面がｎ型に反転し、それによりｐ拡散領域４とｎ+
拡散領域７とがショートされた状態になる。その結果こ
の半導体装置のサイリスタ動作はオフ状態となる。この
とき、ｐ- 拡散領域１８は空乏化された状態となる。ｐ
- 拡散領域１８が空乏化するための最適な条件は、ｐ-
拡散領域１８の不純物濃度をＮ（ｘ）ｃｍ -3、ｐ- 拡散
領域１８の厚みをｔとした場合に以下の式（１）によっ
て表わされる。
【００２９】
【数２】
【００３０】上記の状態から、第２ゲート電極１２に０
Ｖ、第１ゲート電極１１に＋Ｖｇを印加すると、今度は
第１ゲート電極１１下に位置するｐ拡散領域４の表面が
ｎ型に反転する（図示せず）。これにより、電子電流が
ｎ+ 拡散領域７からｎ- ＳＯＩ層２に向かって流れ出
す。この電子電流がｐ拡散領域５に流れ込むことによっ
てｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に流れ
込む。このｎ- ＳＯＩ層２に流れ込むホール電流がｎｐ
ｎバイポーラトランジスタのベース電流となり、その結
果サイリスタ動作がオンした状態となる。このサイリス
タ動作がオンする動作は実施例１の動作と同じである。
Ｖ、第１ゲート電極１１に＋Ｖｇを印加すると、今度は
第１ゲート電極１１下に位置するｐ拡散領域４の表面が
ｎ型に反転する（図示せず）。これにより、電子電流が
ｎ+ 拡散領域７からｎ- ＳＯＩ層２に向かって流れ出
す。この電子電流がｐ拡散領域５に流れ込むことによっ
てｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に流れ
込む。このｎ- ＳＯＩ層２に流れ込むホール電流がｎｐ
ｎバイポーラトランジスタのベース電流となり、その結
果サイリスタ動作がオンした状態となる。このサイリス
タ動作がオンする動作は実施例１の動作と同じである。
【００３１】次に、図８に示すように、第１ゲート電極
１１に０Ｖ、第２ゲート電極１２に＋Ｖｇを印加する
と、第２ゲート電極１２下に位置するｐ拡散領域４の表
面がｎ型に反転する。これにより、ｐ拡散領域４に流れ
込んだホール電流がカソード電極１３にバイパスされる
とともに、ｎ- ＳＯＩ層２中のホール電流がｐ拡散領域
６から引出される。それにより、ｎｐｎバイポーラトラ
ンジスタのベース電流が小さくなり、その結果サイリス
タ動作がオフ状態となる。ここで、この第２実施例で
は、ｐ- 拡散領域１８からのホール電流引出し効果によ
って、ベース到達率αは実施例１より大きくなり、その
結果実施例１に比べてより大きな最大可制御電流を実現
することができる。
１１に０Ｖ、第２ゲート電極１２に＋Ｖｇを印加する
と、第２ゲート電極１２下に位置するｐ拡散領域４の表
面がｎ型に反転する。これにより、ｐ拡散領域４に流れ
込んだホール電流がカソード電極１３にバイパスされる
とともに、ｎ- ＳＯＩ層２中のホール電流がｐ拡散領域
６から引出される。それにより、ｎｐｎバイポーラトラ
ンジスタのベース電流が小さくなり、その結果サイリス
タ動作がオフ状態となる。ここで、この第２実施例で
は、ｐ- 拡散領域１８からのホール電流引出し効果によ
って、ベース到達率αは実施例１より大きくなり、その
結果実施例１に比べてより大きな最大可制御電流を実現
することができる。
【００３２】図９は、本発明の第３実施例による半導体
装置を示した断面図である。図９を参照して、この第３
実施例では、上記した第１実施例および第２実施例と異
なり、ｎ+ 拡散領域７がｐ拡散領域４の主表面上の左側
に位置し、ｎ+ 拡散領域８が右側に位置している。ま
た、実施例１および２で設けられていたｐ拡散領域６が
この第３実施例では設けられていない。そして、ｐ- 拡
散領域１８の一方の端部がｐ拡散領域４に接触するよう
に形成されている。また、この第３実施例では、上記し
た第１実施例および第２実施例と異なり、第１ゲート電
極１１がｐ拡散領域４の左側の端部上に形成されてい
る。さらにこの第３実施例では、ショート電極１６は上
記した第１実施例および第２実施例と異なり、ｎ+ 拡散
領域８およびｐ拡散領域４の２つの領域のみに接触する
ように形成されている。
装置を示した断面図である。図９を参照して、この第３
実施例では、上記した第１実施例および第２実施例と異
なり、ｎ+ 拡散領域７がｐ拡散領域４の主表面上の左側
に位置し、ｎ+ 拡散領域８が右側に位置している。ま
た、実施例１および２で設けられていたｐ拡散領域６が
この第３実施例では設けられていない。そして、ｐ- 拡
散領域１８の一方の端部がｐ拡散領域４に接触するよう
に形成されている。また、この第３実施例では、上記し
た第１実施例および第２実施例と異なり、第１ゲート電
極１１がｐ拡散領域４の左側の端部上に形成されてい
る。さらにこの第３実施例では、ショート電極１６は上
記した第１実施例および第２実施例と異なり、ｎ+ 拡散
領域８およびｐ拡散領域４の２つの領域のみに接触する
ように形成されている。
【００３３】なお、この第３実施例の等価回路図は、上
記した第１実施例および第２実施例と同じである。ただ
し、この第３実施例では、ｐｎｐバイポーラトランジス
タは、ｐ拡散領域５をエミッタ、ｎ- ＳＯＩ層２をベー
ス、ｐ拡散領域４およびｐ-拡散領域１８をコレクタと
するマルチコレクタのバイポーラトランジスタである。
そして、２つのコレクタのうちエミッタを構成するｐ拡
散領域５に近いコレクタ（ｐ- 拡散領域１８）の方がベ
ース到達率αは大きい。さらに、この第３実施例では、
第１ゲート電極１１を左側に設けているので、第１およ
び第２実施例のｐ拡散領域６を省略してｐ- 拡散領域１
８を直接ｐ拡散領域４と接触させることができる。これ
により、第２実施例に比べてデバイス面積を縮小するこ
とができるという効果を奏する。
記した第１実施例および第２実施例と同じである。ただ
し、この第３実施例では、ｐｎｐバイポーラトランジス
タは、ｐ拡散領域５をエミッタ、ｎ- ＳＯＩ層２をベー
ス、ｐ拡散領域４およびｐ-拡散領域１８をコレクタと
するマルチコレクタのバイポーラトランジスタである。
そして、２つのコレクタのうちエミッタを構成するｐ拡
散領域５に近いコレクタ（ｐ- 拡散領域１８）の方がベ
ース到達率αは大きい。さらに、この第３実施例では、
第１ゲート電極１１を左側に設けているので、第１およ
び第２実施例のｐ拡散領域６を省略してｐ- 拡散領域１
８を直接ｐ拡散領域４と接触させることができる。これ
により、第２実施例に比べてデバイス面積を縮小するこ
とができるという効果を奏する。
【００３４】図１０および図１１を参照して次に第３実
施例の半導体装置の動作について説明する。まず、図１
０に示すように、カソード電極１３および電極１４に０
Ｖ、第１ゲート電極１１に０Ｖ、第２ゲート電極１２に
＋Ｖｇ、アノード電極１５に＋Ｖｄを印加する。これに
より、第２ゲート電極１２の下に位置するｐ拡散領域４
の表面がｎ型に反転し、ｐ拡散領域４とｎ+ 拡散領域７
とがショートされた状態となる。これにより、半導体装
置はオフ状態となる。このとき、ｐ- 拡散領域１８は空
乏化された状態となる。この空乏化のための最適条件は
上記式（１）によって表わされる。この状態から、図示
しないが、第２ゲート電極１２に０Ｖ、第１ゲート電極
１１に＋Ｖｇを印加すると、第１ゲート電極１１下のｐ
拡散領域４の表面がｎ型に反転する。これにより、電子
電流がｎ+ 拡散領域７からｎ- ＳＯＩ層２に向かって流
れ出す。この電子電流がｐ拡散領域５に流れ込むことに
よってｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に
流れ込む。この流れ込んだホール電流がｎｐｎバイポー
ラトランジスタのベース電流となり、これによりサイリ
スタ動作がオン状態となる。このサイリスタ動作がオン
状態となる動作は実施例１の動作と同じである。
施例の半導体装置の動作について説明する。まず、図１
０に示すように、カソード電極１３および電極１４に０
Ｖ、第１ゲート電極１１に０Ｖ、第２ゲート電極１２に
＋Ｖｇ、アノード電極１５に＋Ｖｄを印加する。これに
より、第２ゲート電極１２の下に位置するｐ拡散領域４
の表面がｎ型に反転し、ｐ拡散領域４とｎ+ 拡散領域７
とがショートされた状態となる。これにより、半導体装
置はオフ状態となる。このとき、ｐ- 拡散領域１８は空
乏化された状態となる。この空乏化のための最適条件は
上記式（１）によって表わされる。この状態から、図示
しないが、第２ゲート電極１２に０Ｖ、第１ゲート電極
１１に＋Ｖｇを印加すると、第１ゲート電極１１下のｐ
拡散領域４の表面がｎ型に反転する。これにより、電子
電流がｎ+ 拡散領域７からｎ- ＳＯＩ層２に向かって流
れ出す。この電子電流がｐ拡散領域５に流れ込むことに
よってｐ拡散領域５からホール電流がｎ- ＳＯＩ層２に
流れ込む。この流れ込んだホール電流がｎｐｎバイポー
ラトランジスタのベース電流となり、これによりサイリ
スタ動作がオン状態となる。このサイリスタ動作がオン
状態となる動作は実施例１の動作と同じである。
【００３５】この後、図１１に示すように、第１ゲート
電極１１に０Ｖ、第２ゲート電極１２に＋Ｖｇの電圧を
印加すると、第２ゲート電極１２下の拡散領域４の表面
がｎ型に反転する。これにより、ｐ拡散領域４に流れ込
んだホール電流がカソード電極１３にバイパスされると
ともに、ｎ- ＳＯＩ層２中のホール電流がｐ- 拡散領域
１８から引出される。その結果、ｎｐｎバイポーラトラ
ンジスタのベース電流が小さくなり、サイリスタ動作が
ターンオフされる。ここで、この第３実施例では、上記
した第２実施例と同様、ｐ- 拡散領域１８からのホール
電流の引出し効果によって、ベース到達率αは実施例１
よりも大きくなる。これにより、実施例１よりもより大
きな最大可制御電流を実現することができる。
電極１１に０Ｖ、第２ゲート電極１２に＋Ｖｇの電圧を
印加すると、第２ゲート電極１２下の拡散領域４の表面
がｎ型に反転する。これにより、ｐ拡散領域４に流れ込
んだホール電流がカソード電極１３にバイパスされると
ともに、ｎ- ＳＯＩ層２中のホール電流がｐ- 拡散領域
１８から引出される。その結果、ｎｐｎバイポーラトラ
ンジスタのベース電流が小さくなり、サイリスタ動作が
ターンオフされる。ここで、この第３実施例では、上記
した第２実施例と同様、ｐ- 拡散領域１８からのホール
電流の引出し効果によって、ベース到達率αは実施例１
よりも大きくなる。これにより、実施例１よりもより大
きな最大可制御電流を実現することができる。
【００３６】図１２は、本発明の第４実施例による半導
体装置を示した斜視図である。図１２を参照して、この
第４実施例では、ｎ+ 拡散領域８を平面的に見てｐ拡散
領域４を挟むように所定の間隔を隔てて複数形成してい
る。このように構成することによって、以下のような効
果を得ることができる。すなわち、サイリスタ動作のタ
ーンオフ時にはｐ拡散領域４のうちｎ+ 拡散領域７およ
び８の直下に位置する領域をホール電流が流れるが、こ
の領域の抵抗値は高い。このため、この領域の抵抗の電
圧降下によってｐ拡散領域４とｎ+ 拡散領域７との間が
順バイアスされ、その結果サイリスタ動作が止まらない
という問題点が発生する。第４実施例の構造では、ホー
ル電流はＮ+ 拡散領域の直下を通らずに隣接するｎ+ 拡
散領域８間に位置するｐ拡散領域４の領域を通ることが
できる。これにより、上記した電圧降下が小さくなり、
その結果サイリスタ動作が止まらないという不都合を防
止することができる。なお、この第４実施例の構造を、
上述した第２実施例および第３実施例の構造に適用して
もよい。
体装置を示した斜視図である。図１２を参照して、この
第４実施例では、ｎ+ 拡散領域８を平面的に見てｐ拡散
領域４を挟むように所定の間隔を隔てて複数形成してい
る。このように構成することによって、以下のような効
果を得ることができる。すなわち、サイリスタ動作のタ
ーンオフ時にはｐ拡散領域４のうちｎ+ 拡散領域７およ
び８の直下に位置する領域をホール電流が流れるが、こ
の領域の抵抗値は高い。このため、この領域の抵抗の電
圧降下によってｐ拡散領域４とｎ+ 拡散領域７との間が
順バイアスされ、その結果サイリスタ動作が止まらない
という問題点が発生する。第４実施例の構造では、ホー
ル電流はＮ+ 拡散領域の直下を通らずに隣接するｎ+ 拡
散領域８間に位置するｐ拡散領域４の領域を通ることが
できる。これにより、上記した電圧降下が小さくなり、
その結果サイリスタ動作が止まらないという不都合を防
止することができる。なお、この第４実施例の構造を、
上述した第２実施例および第３実施例の構造に適用して
もよい。
【００３７】次に、第５実施例について説明する。第５
実施例では、第１実施例において説明したターンオフ方
法を改善している。具体的には、第１実施例のターンオ
フ方法では、ターンオフ直前までサイリスタ動作となっ
ているためサイリスタ動作のオン状態でのｎ- ＳＯＩ層
２中のホールの濃度が高すぎるとターンオフ時にこのホ
ール電流がｐ拡散領域４を流れるときの電圧降下が大き
くなる。これにより、ｎｐｎバイポーラトランジスタの
ベース−エミッタ間に順バイアスが加わり、ターンオフ
できない状態になる。このような不都合を防止するため
この第５実施例では、ターンオフ時にまず第２ゲート電
極１２の電圧を＋Ｖｇにする。このときｎｐｎバイポー
ラトランジスタのベース−エミッタ間がショートされる
のでサイリスタ動作が止まり、ＭＯＳ１とｐｎｐバイポ
ーラトランジスタのみの動作に移行する。これにより、
ｎ- ＳＯＩ層２中のホールの濃度が減少する。その後、
第１ゲート電極１１の電圧を０Ｖにすることにより、ｎ
ｐｎバイポーラトランジスタのベース領域に流れ込んで
くるホールが少ない状態でターンオフが可能となる。そ
の結果、最大可制御電流をより大きくすることができ
る。
実施例では、第１実施例において説明したターンオフ方
法を改善している。具体的には、第１実施例のターンオ
フ方法では、ターンオフ直前までサイリスタ動作となっ
ているためサイリスタ動作のオン状態でのｎ- ＳＯＩ層
２中のホールの濃度が高すぎるとターンオフ時にこのホ
ール電流がｐ拡散領域４を流れるときの電圧降下が大き
くなる。これにより、ｎｐｎバイポーラトランジスタの
ベース−エミッタ間に順バイアスが加わり、ターンオフ
できない状態になる。このような不都合を防止するため
この第５実施例では、ターンオフ時にまず第２ゲート電
極１２の電圧を＋Ｖｇにする。このときｎｐｎバイポー
ラトランジスタのベース−エミッタ間がショートされる
のでサイリスタ動作が止まり、ＭＯＳ１とｐｎｐバイポ
ーラトランジスタのみの動作に移行する。これにより、
ｎ- ＳＯＩ層２中のホールの濃度が減少する。その後、
第１ゲート電極１１の電圧を０Ｖにすることにより、ｎ
ｐｎバイポーラトランジスタのベース領域に流れ込んで
くるホールが少ない状態でターンオフが可能となる。そ
の結果、最大可制御電流をより大きくすることができ
る。
【００３８】
【発明の効果】以上のように、請求項１〜７に記載の半
導体装置によれば、第１の不純物領域上に所定の間隔を
隔てて形成された第２および第３の不純物領域間に第２
のゲート電極を形成し、その第２の不純物領域に接触す
るようにカソード電極を形成し、第３の不純物領域およ
び第１の不純物領域との両方に接触するように短絡電極
を形成し、第１の不純物領域と第５の不純物領域とを電
気的に短絡することによって、サイリスタ動作のオン状
態においては第２のゲート電極を含むトランジスタをオ
フさせて半導体層中のホール電流がすべてバイポーラト
ランジスタのベース電流となるようにする。これによ
り、サイリスタ動作の保持電流を純粋なサイリスタとほ
ぼ同じレベルまで小さくすることができる。一方、サイ
リスタ動作のターンオフ時には第１のゲート電極を含む
トランジスタをオフして第２のゲート電極を含むトラン
ジスタをオンすることによって、第１の不純物領域と第
２の不純物領域とを短絡した状態にして第１の不純物領
域中のホールと半導体層中のホールとを同時に引出すこ
とができる。なお、第２のゲート電極は第１のゲート電
極とは別個に形成されているので、第２のゲート電極の
チャネル長（ゲート長）を容易に短くすることができ、
第２のゲート電極を含むトランジスタのオン抵抗を小さ
くすることができ、その結果最大可制御電流を大きくす
ることができる。このように、この発明では、最大可制
御電極が大きくかつ保持電流が小さい特性を有する半導
体装置を提供することができる。なお、第５の不純物領
域を半導体層の主表面上を第４の不純物領域に向かって
延びる低不純物濃度領域を含むように構成すれば、その
低不純物濃度領域をコレクタとするバイポーラトランジ
スタのベース到達率が大きくなり、これにより、より大
きな最大可制御電流を実現することができる。また、第
５の不純物領域をその側表面が第１の不純物領域の側表
面と接触するとともに半導体層の主表面上を第４の不純
物領域に向かって延びるように形成された低不純物濃度
領域を含むように構成しても、より大きな最大可制御電
流を得ることができる。また、上記した第３の不純物領
域を平面的に見て第１の不純物領域を挟むように所定の
間隔を隔てて複数形成するようにすれば、ターンオフ時
にホール電流が第３の不純物領域下の高抵抗領域を通る
必要がなくなるので、ホール電流による電圧降下が小さ
くなり、その結果最大可制御電流を大きくすることがで
きる。
導体装置によれば、第１の不純物領域上に所定の間隔を
隔てて形成された第２および第３の不純物領域間に第２
のゲート電極を形成し、その第２の不純物領域に接触す
るようにカソード電極を形成し、第３の不純物領域およ
び第１の不純物領域との両方に接触するように短絡電極
を形成し、第１の不純物領域と第５の不純物領域とを電
気的に短絡することによって、サイリスタ動作のオン状
態においては第２のゲート電極を含むトランジスタをオ
フさせて半導体層中のホール電流がすべてバイポーラト
ランジスタのベース電流となるようにする。これによ
り、サイリスタ動作の保持電流を純粋なサイリスタとほ
ぼ同じレベルまで小さくすることができる。一方、サイ
リスタ動作のターンオフ時には第１のゲート電極を含む
トランジスタをオフして第２のゲート電極を含むトラン
ジスタをオンすることによって、第１の不純物領域と第
２の不純物領域とを短絡した状態にして第１の不純物領
域中のホールと半導体層中のホールとを同時に引出すこ
とができる。なお、第２のゲート電極は第１のゲート電
極とは別個に形成されているので、第２のゲート電極の
チャネル長（ゲート長）を容易に短くすることができ、
第２のゲート電極を含むトランジスタのオン抵抗を小さ
くすることができ、その結果最大可制御電流を大きくす
ることができる。このように、この発明では、最大可制
御電極が大きくかつ保持電流が小さい特性を有する半導
体装置を提供することができる。なお、第５の不純物領
域を半導体層の主表面上を第４の不純物領域に向かって
延びる低不純物濃度領域を含むように構成すれば、その
低不純物濃度領域をコレクタとするバイポーラトランジ
スタのベース到達率が大きくなり、これにより、より大
きな最大可制御電流を実現することができる。また、第
５の不純物領域をその側表面が第１の不純物領域の側表
面と接触するとともに半導体層の主表面上を第４の不純
物領域に向かって延びるように形成された低不純物濃度
領域を含むように構成しても、より大きな最大可制御電
流を得ることができる。また、上記した第３の不純物領
域を平面的に見て第１の不純物領域を挟むように所定の
間隔を隔てて複数形成するようにすれば、ターンオフ時
にホール電流が第３の不純物領域下の高抵抗領域を通る
必要がなくなるので、ホール電流による電圧降下が小さ
くなり、その結果最大可制御電流を大きくすることがで
きる。
【００３９】請求項８に記載の半導体装置の使用方法に
よれば、動作状態から停止状態に移行する際に第１のゲ
ート電極への印加電圧を変化させないでまず第２のゲー
ト電極へ所定の電圧を印加することによって、第１のゲ
ート電極を含むトランジスタと一方のバイポーラトラン
ジスタのみの動作に移行するので、半導体層中のホール
濃度が減少する。そしてその後第１のゲート電極へ０Ｖ
の電圧を印加することによって、他方のバイポーラトラ
ンジスタのベース領域に流れ込んでくるホールが少ない
状態でターンオフが可能となり、その結果最大可制御電
流をさらに大きくすることができる。
よれば、動作状態から停止状態に移行する際に第１のゲ
ート電極への印加電圧を変化させないでまず第２のゲー
ト電極へ所定の電圧を印加することによって、第１のゲ
ート電極を含むトランジスタと一方のバイポーラトラン
ジスタのみの動作に移行するので、半導体層中のホール
濃度が減少する。そしてその後第１のゲート電極へ０Ｖ
の電圧を印加することによって、他方のバイポーラトラ
ンジスタのベース領域に流れ込んでくるホールが少ない
状態でターンオフが可能となり、その結果最大可制御電
流をさらに大きくすることができる。
【図１】 本発明の第１実施例による半導体装置を示し
た断面図である。
た断面図である。
【図２】 図１に示した第１実施例の半導体装置の等価
回路図である。
回路図である。
【図３】 図１に示した第１実施例の半導体装置の動作
の第１ステップを説明するための断面図である。
の第１ステップを説明するための断面図である。
【図４】 図１に示した第１実施例の半導体装置の動作
の第２ステップを説明するための断面図である。
の第２ステップを説明するための断面図である。
【図５】 図１に示した第１実施例の半導体装置の動作
の第３ステップを説明するための断面図である。
の第３ステップを説明するための断面図である。
【図６】 本発明の第２実施例による半導体装置を示し
た断面図である。
た断面図である。
【図７】 図６に示した第２実施例の半導体装置の動作
の第１ステップを説明するための断面図である。
の第１ステップを説明するための断面図である。
【図８】 図６に示した第２実施例の半導体装置の動作
の第２ステップを説明するための断面図である。
の第２ステップを説明するための断面図である。
【図９】 本発明の第３実施例による半導体装置を示し
た断面図である。
た断面図である。
【図１０】 図９に示した第３実施例の半導体装置の動
作の第１ステップを説明するための断面図である。
作の第１ステップを説明するための断面図である。
【図１１】 図９に示した第３実施例の半導体装置の動
作の第２ステップを説明するための断面図である。
作の第２ステップを説明するための断面図である。
【図１２】 本発明の第４実施例による半導体装置を示
した斜視図である。
した斜視図である。
【図１３】 従来の半導体装置を示した断面図である。
【図１４】 図１３に示した従来の半導体装置の等価回
路図である。
路図である。
【図１５】 図１３に示した従来の半導体装置の動作の
第１ステップを説明するための断面図である。
第１ステップを説明するための断面図である。
【図１６】 図１３に示した従来の半導体装置の動作の
第２ステップを説明するための断面図である。
第２ステップを説明するための断面図である。
【図１７】 図１３に示した従来の半導体装置の動作の
第３ステップを説明するための断面図である。
第３ステップを説明するための断面図である。
１ 半導体基板、２ ｎ- ＳＯＩ層、３ 絶縁膜、４，
５，６ ｐ拡散領域、７，８ ｎ+ 拡散領域、１１ 第
１ゲート電極、１２ 第２ゲート電極、１３カソード電
極、１５ アノード電極、１６ ショート電極。なお、
同一符号は同一または相当部分を示す。
５，６ ｐ拡散領域、７，８ ｎ+ 拡散領域、１１ 第
１ゲート電極、１２ 第２ゲート電極、１３カソード電
極、１５ アノード電極、１６ ショート電極。なお、
同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】 主表面を有する第１導電型の半導体層
と、 前記半導体層の主表面上の所定領域に形成された第２導
電型の第１の不純物領域と、 前記第１の不純物領域の主表面上に所定の間隔を隔てて
形成された第１導電型の第２および第３の不純物領域
と、 前記半導体層の主表面上に前記第１の不純物領域と所定
の間隔を隔てて形成された第２導電型の第４の不純物領
域と、 前記半導体層の主表面上の、前記第１の不純物領域と前
記第４の不純物領域との間に位置する領域に形成された
第２導電型の第５の不純物領域と、 前記第１の不純物領域の主表面上であって、前記第２の
不純物領域の前記第３の不純物領域とは対向しない側の
側端部と前記半導体層の主表面との間に位置する領域に
形成された第１のゲート電極と、 前記第１の不純物領域の主表面上の、前記第２の不純物
領域と前記第３の不純物領域との間に位置する領域に形
成された第２のゲート電極と、 前記第２の不純物領域に接触するように形成されたカソ
ード電極と、 前記第４の不純物領域に接触するように形成されたアノ
ード電極と、 前記第１の不純物領域と前記第３の不純物領域との両方
に接触するように形成された短絡電極とを備え、 前記第１の不純物領域と前記第５の不純物領域とは電気
的に短絡されている、半導体装置。 - 【請求項２】 前記短絡電極は、前記第５の不純物領域
にも接触するように形成されている、請求項１に記載の
半導体装置。 - 【請求項３】 前記半導体層は、絶縁層上に形成されて
いる、請求項１に記載の半導体装置。 - 【請求項４】 前記第５の不純物領域は、前記第１およ
び第４の不純物領域と所定の間隔を隔てて形成されてお
り、 前記第５の不純物領域は、前記半導体層の主表面上を前
記第４の不純物領域に向かって延びる低不純物濃度領域
を含む、請求項１に記載の半導体装置。 - 【請求項５】 前記第５の不純物領域は、その側表面が
前記第１の不純物領域の側表面と接触するように形成さ
れた低濃度不純物領域を含む、請求項１に記載の半導体
装置。 - 【請求項６】 前記低濃度不純物領域の不純物濃度Ｎ
（ｘ）ｃｍ-3は、前記低濃度不純物領域の厚みをｔとし
た場合に、以下の式によって表わされる範囲内にある、
請求項４または５のいずれかに記載の半導体装置。 【数１】 - 【請求項７】 前記第３の不純物領域は、平面的に見て
前記第１の不純物領域を挟むように所定の間隔を隔てて
複数形成されている、請求項１〜６のいずれかに記載の
半導体装置。 - 【請求項８】 請求項１に記載の半導体装置の使用方法
であって、 動作状態から停止状態に移行する際に前記第１のゲート
電極への印加電圧を変化させないでまず前記第２のゲー
ト電極へ所定の電圧を印加するステップと、 その後、前記第１のゲート電極へ０Ｖの電圧を印加する
ステップとを備えた、半導体装置の使用方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299194A JP3249891B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置およびその使用方法 |
| DE19518339A DE19518339C2 (de) | 1994-09-19 | 1995-05-18 | Halbleitereinrichtung und ein Verfahren zur Benutzung derselben |
| US08/459,219 US5497011A (en) | 1994-09-19 | 1995-06-02 | Semiconductor memory device and a method of using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299194A JP3249891B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置およびその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888290A true JPH0888290A (ja) | 1996-04-02 |
| JP3249891B2 JP3249891B2 (ja) | 2002-01-21 |
Family
ID=16791097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22299194A Expired - Lifetime JP3249891B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置およびその使用方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497011A (ja) |
| JP (1) | JP3249891B2 (ja) |
| DE (1) | DE19518339C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4244272A1 (de) * | 1992-12-28 | 1994-06-30 | Daimler Benz Ag | Feldeffektgesteuertes Halbleiterbauelement |
| JP3040083B2 (ja) * | 1997-09-24 | 2000-05-08 | アスモ株式会社 | モータアクチュエータ |
| WO1999017374A1 (en) * | 1997-09-30 | 1999-04-08 | Virginia Tech Intellectual Properties, Inc. | Emitter turn-off thyristors (eto) |
| US6545297B1 (en) | 1998-05-13 | 2003-04-08 | Micron Technology, Inc. | High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown |
| US6225165B1 (en) | 1998-05-13 | 2001-05-01 | Micron Technology, Inc. | High density SRAM cell with latched vertical transistors |
| US6104045A (en) | 1998-05-13 | 2000-08-15 | Micron Technology, Inc. | High density planar SRAM cell using bipolar latch-up and gated diode breakdown |
| US6128216A (en) * | 1998-05-13 | 2000-10-03 | Micron Technology Inc. | High density planar SRAM cell with merged transistors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
-
1994
- 1994-09-19 JP JP22299194A patent/JP3249891B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 DE DE19518339A patent/DE19518339C2/de not_active Expired - Lifetime
- 1995-06-02 US US08/459,219 patent/US5497011A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19518339C2 (de) | 2001-11-29 |
| JP3249891B2 (ja) | 2002-01-21 |
| DE19518339A1 (de) | 1996-03-21 |
| US5497011A (en) | 1996-03-05 |
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